【課題】高画素密度、高解像度、低混色、高感度を可能にする固体撮像装置を提供する。
【解決手段】各画素１ａは、基板上に形成された第１の半導体Ｎ^＋領域と、この領域上の第２の半導体Ｐ領域３と、その上部側面領域の第３の半導体Ｎ^＋領域６ａ，６ｂと、領域６ａ，６ｂの下部側面領域の外周部の絶縁層４ａ，４ｂと、第３の半導体Ｎ^＋領域６ａ，６ｂ及び絶縁層４ａ，４ｂの外周部の光反射導体層９ａ，９ｂと、領域３及び領域６ａ，６ｂ上の第５の半導体Ｐ^＋領域１０と、領域１０上に形成され、該領域１０の上表面近傍に焦点が位置するマイクロレンズ１１と、マイクロレンズ１１と第５の半導体Ｐ^＋領域１０との間の光透明中間層２４と、を備えている。マイクロレンズ１１の焦点が、光透明中間層２４の内部に位置する。 （もっと読む）

【課題】良好な特性を有し且つ微細化を実現した半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、平面状シリコン層２１２上の柱状シリコン層２０８、柱状シリコン層２０８の底部領域に形成された第１のｎ^＋型シリコン層１１３、柱状シリコン層２０８の上部領域に形成された第２のｎ^＋型シリコン層１４４、第１及び第２のｎ^＋型シリコン層１１３，１４４の間のチャネル領域の周囲に形成されたゲート絶縁膜１４０、ゲート絶縁膜１４０の周囲に形成され第１の金属シリコン化合物層１５９ａを有するゲート電極２１０、ゲート電極２１０と平面状シリコン層２１２の間に形成された絶縁膜１２９ａ、柱状シリコン層２０８の上部側壁に形成された絶縁膜サイドウォール２２３、平面状シリコン層２１２に形成された第２の金属シリコン化合物層１６０、及び第２のｎ^＋型シリコン層１４４上に形成されたコンタクト２１６を備える。 （もっと読む）

【課題】占有面積の小さい、ＳＧＴを用いた２段以上に直列に接続されたＣＭＯＳインバータ結合回路を提供する。
【解決手段】ＣＭＯＳインバータ結合回路は、ＳＧＴを用いた２段以上に直列に接続されたＣＭＯＳインバータから構成される。複数のＣＭＯＳインバータは、基板のソース拡散層１０６ａ、１０７ａを共用する。ゲート配線１１１ａ〜１１１ｆ上に形成されるコンタクト１２１の構造が異なるＣＭＯＳインバータが交互に隣接して配置されている。ＣＭＯＳインバータ同士は、最小間隔で配置されている。ＣＭＯＳインバータの出力端が次段のＣＭＯＳインバータのコンタクト１２１を介して、次段のＣＭＯＳインバータの配線層１２５に接続される。 （もっと読む）

【課題】高集積なＣＭＯＳ型ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体１３７と第１の第２導電型半導体１０４との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、第１の第１導電型半導体１３７の上下に配置された第１の第２導電型高濃度半導体１８２と、第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体１０４の上下に配置された第１の第１導電型高濃度半導体１８６と、第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート導電体１６７と、を有するインバータを用いてＳＲＡＭを構成する。 （もっと読む）

【課題】低混色、高感度、低残像、低暗電流、低ノイズ、高画素密度の固体撮像装置を実現する。
【解決手段】固体撮像装置の各画素１０は、第１の半導体層１と、第２の半導体層２と、第２の半導体層２の上部側面領域にその上面とは接しないように形成された第３の半導体層５ａ，５ｂおよび第４の半導体層６ａ，６ｂと、第２の半導体層２の下部側面領域に形成されたゲート導体層４ａ，４ｂと、絶縁膜３ａ，３ｂを介して第４の半導体層６ａ，６ｂの側面に形成された導体電極７ａ，７ｂと、第２の半導体層２の上面に形成された第５の半導体層８とを備え、少なくとも第３の半導体層５ａ，５ｂと、第２の半導体層２の上部領域と、第４の半導体層６ａ，６ｂと、第５の半導体層８とは島状形状内に形成されている。また、第４の半導体層６ａ，６ｂの表面にホールを蓄積させるように導体電極７ａ，７ｂに所定の電圧が印加される。 （もっと読む）

【課題】三次元半導体であるsurrounding gate transistor(SGT)のオン電流を増加させることにより、SGTの高速動作を実現する半導体装置を提供することを課題とする。
【解決手段】ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子であって、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さい半導体素子を提供することにより上記課題を解決する。 （もっと読む）

【課題】１個の柱を用いてインバータを構成することにより、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供する。
【解決手段】第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、前記第２の絶縁物を取り囲む導電体とを含む半導体装置により、上記課題を解決する。 （もっと読む）

【課題】縦型トランジスタＳＧＴで構成されたＥ／Ｒ型４Ｔ−ＳＲＡＭにおいて、小さいＳＲＡＭセル面積を実現する。
【解決手段】４個のＭＯＳトランジスタ及び２個の負荷抵抗素子を用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するＭＯＳトランジスタは、基板上に形成された拡散層上に形成され、前記拡散層は記憶ノードであり、前記ＭＯＳトランジスタのドレイン、ゲート、ソースが基板に対して垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、負荷抵抗素子はコンタクトプラグ形状に形成される小さい面積のＳＲＡＭセルを実現する。 （もっと読む）

【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【解決手段】第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第１の筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第１の筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有するインバータを用いたＳＲＡＭにより、上記課題を解決する。 （もっと読む）

【課題】高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供する。
【解決手段】第１のトランジスタは、島状半導体層と、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とを有し、第２のトランジスタは、ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第２の半導体層の上部に配置され、第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置され、第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とを有することにより、上記課題を解決する。 （もっと読む）