半導体装置とその製造方法
【課題】良好な特性を有し且つ微細化を実現した半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、平面状シリコン層212上の柱状シリコン層208、柱状シリコン層208の底部領域に形成された第1のn+型シリコン層113、柱状シリコン層208の上部領域に形成された第2のn+型シリコン層144、第1及び第2のn+型シリコン層113,144の間のチャネル領域の周囲に形成されたゲート絶縁膜140、ゲート絶縁膜140の周囲に形成され第1の金属シリコン化合物層159aを有するゲート電極210、ゲート電極210と平面状シリコン層212の間に形成された絶縁膜129a、柱状シリコン層208の上部側壁に形成された絶縁膜サイドウォール223、平面状シリコン層212に形成された第2の金属シリコン化合物層160、及び第2のn+型シリコン層144上に形成されたコンタクト216を備える。
【解決手段】半導体装置は、平面状シリコン層212上の柱状シリコン層208、柱状シリコン層208の底部領域に形成された第1のn+型シリコン層113、柱状シリコン層208の上部領域に形成された第2のn+型シリコン層144、第1及び第2のn+型シリコン層113,144の間のチャネル領域の周囲に形成されたゲート絶縁膜140、ゲート絶縁膜140の周囲に形成され第1の金属シリコン化合物層159aを有するゲート電極210、ゲート電極210と平面状シリコン層212の間に形成された絶縁膜129a、柱状シリコン層208の上部側壁に形成された絶縁膜サイドウォール223、平面状シリコン層212に形成された第2の金属シリコン化合物層160、及び第2のn+型シリコン層144上に形成されたコンタクト216を備える。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置とその製造方法に関し、特にSurrounding Gate Transistor(SGT)とその製造方法に関する。
【背景技術】
【0002】
半導体集積回路、なかでもMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。半導体集積回路の高集積化に伴って、集積回路の中で用いられているMetal−Oxide−Semiconductor(MOS)トランジスタは、ナノ領域まで微細化が進んでいる。しかし、MOSトランジスタの微細化が進むと、リーク電流の抑制が困難となる。また、MOSトランジスタの動作に必要な電流量を確保するため回路の占有面積を小さくできない、といった問題もあった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のSurrounding Gate Transistor(SGT)が提案されている(例えば、特許文献1を参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平2−71556号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
MOSトランジスタにおいて、ゲート電極、ソース及びドレインとなる高濃度シリコン層に、金属とシリコンとの化合物から形成された化合物層(以下、金属シリコン化合物層又は化合物層という)を形成することは知られている。高濃度シリコン層上に厚い金属シリコン化合物層を形成することにより、高濃度シリコン層をより低抵抗化することができる。SGTにおいても、ゲート電極、ソース及びドレインとなる高濃度シリコン層上に厚い金属シリコン化合物層を形成することにより、ゲート電極、ソース、ドレインとなる高濃度シリコン層をより低抵抗化することができる。
【0005】
しかしながら、柱状シリコン層上部の高濃度シリコン層上に厚い金属シリコン化合物層を形成すると、金属シリコン化合物層がスパイク状に形成される可能性がある。金属シリコン化合物層がスパイク状に形成されると、そのスパイク状の金属シリコン化合物層は、柱状シリコン層上部に形成される高濃度シリコン層のみならず、この高濃度シリコン層下のチャネル部に達する。これにより、SGTがトランジスタとして動作することが困難となる。
【0006】
上記現象は、柱状シリコン層上部に形成される高濃度シリコン層を厚くすることにより回避できる。つまり、スパイク状に形成される金属シリコン化合物層よりも厚く、高濃度シリコン層を形成すればよいのである。しかしながら、高濃度シリコン層の抵抗はその長さに比例するため、柱状シリコン層上部に形成される高濃度シリコン層を厚くすると、高濃度シリコン層の抵抗が増加してしまう。そのため、高濃度シリコン層の低抵抗化が困難となる。
【0007】
また、柱状シリコン層上部の高濃度シリコン層の上に、金属シリコン化合物層が形成される場合、柱状シリコン層の直径が小さくなるにつれて、形成される金属シリコン化合物層の厚さは厚くなる現象がある。柱状シリコン層の直径が小さくなり、柱状シリコン層上に形成される金属シリコン化合物層の厚さが厚くなると、柱状シリコン層の上部に形成される高濃度シリコン層とチャネル部との接合部分に、金属シリコン化合物層が形成されるようになる。これは、リーク電流の原因となる。
【0008】
上記現象は、柱状シリコン層上部に形成される高濃度シリコン層を厚くすることにより回避できる。つまり、柱状シリコン層の直径が小さくなるにつれて厚くなる金属シリコン化合物層よりも厚く、高濃度シリコン層を形成すればよいのである。しかしながら、上述のとおり、高濃度シリコン層の抵抗はその長さに比例するため、柱状シリコン層上部に形成される高濃度シリコン層を厚くすると、高濃度シリコン層の抵抗が増加し、低抵抗化が困難となる。
【0009】
通常、MOSトランジスタにおいて、ゲート電極、ソース及びドレインとなる高濃度シリコン層上に形成される金属シリコン化合物層は、同一の工程において形成される。MOSトランジスタと同様に、SGTにおいても、ゲート電極、ソース及びドレインとなる高濃度シリコン層上に形成される金属シリコン化合物層は、同一の工程において形成される。そのため、SGTにおいて、ゲート電極、ソース及びドレインとなる高濃度シリコン層のいずれかに、厚い金属シリコン化合物層を形成する場合、ゲート電極、ソース及びドレインとなる高濃度シリコン層の全てに金属シリコン化合物層が形成されてしまう。上述のとおり、柱状半導体層の上に金属シリコン化合物層が形成される場合、金属シリコン化合物層はスパイク状に形成される。そのため、このスパイク状の金属シリコン化合物層が、チャネル領域に達することを回避するように、柱状シリコン層上部に形成される高濃度シリコン層を厚く形成しなければならない。結果として、この高濃度シリコン層の抵抗が増大してしまう。
【0010】
SGTのゲート電極では、そのゲート電極を形成する材質と同じ材質でゲート配線を行うことが多い。そのため、ゲート電極及びゲート配線に、金属シリコン化合物層を厚く形成することにより、ゲート電極及びゲート配線は低抵抗化される。これにより、SGTの高速動作が可能となる。また、SGTでは、柱状シリコン層の下に配置される平面状シリコン層を用いて配線を行うことも多い。そのため、この平面状シリコン層中に金属シリコン化合物層を厚く形成することにより、平面状シリコン層は低抵抗化し、SGTの高速動作が可能となる。
一方、SGTの柱状シリコン層上部の高濃度シリコン層は、コンタクトと直接接続するので、この柱状シリコン層上部の高濃度シリコン層で配線を行うことは困難である。そのため、金属シリコン化合物層はコンタクトと高濃度シリコン層との間に形成される。この金属シリコン化合物層の厚さ方向に電流は流れるので、柱状シリコン層上部の高濃度シリコン層は、金属シリコン化合物層の厚さに応じて低抵抗化する。
前述のとおり、柱状シリコン層上部に金属シリコン化合物層を厚く形成するためには、柱状シリコン層上部に形成される高濃度シリコン層を厚く形成するほかない。しかしながら、高濃度シリコン層の抵抗はその長さに比例するため、高濃度シリコン層を厚く形成すると、高濃度シリコン層の抵抗が増大する。結果として、高濃度シリコン層の低抵抗化が困難となる。
また、MOSトランジスタと同様に、SGTの微細化に伴い、多層配線間で寄生容量が発生し、それによってトランジスタの動作速度が低下するという問題もあった。
【0011】
本発明は、上記の事情を鑑みてなされたものであり、良好な特性を有し且つ微細化を実現した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
上記目的を達成するために、本発明の第1の観点に係る半導体装置は、
第1の平面状半導体層と、
該第1の平面状半導体層上に形成された第1の柱状半導体層と、
該第1の柱状半導体層の下部領域と前記第1の平面状半導体層とに形成された第1の高濃度半導体層と、
前記第1の柱状半導体層の上部領域に形成された、前記第1の高濃度半導体層と同じ導電型の第2の高濃度半導体層と、
前記第1の高濃度半導体層と前記第2の高濃度半導体層との間の前記第1の柱状半導体層の側壁に、該第1の柱状半導体層を取り囲むように形成された第1のゲート絶縁膜と、
該第1のゲート絶縁膜上に該第1のゲート絶縁膜を取り囲むように形成された第1のゲート電極と、
該第1のゲート電極と前記第1の平面状半導体層との間に形成された第1の絶縁膜と、
前記第1のゲート電極の上面及び前記第1の柱状半導体層の上部側壁に接し、該第1の柱状半導体層の前記上部領域を取り囲むように形成された第1の絶縁膜サイドウォールと、
前記第1の平面状半導体層中に、前記第1の高濃度半導体層に接するように形成された第2の金属半導体化合物層と、
前記第2の高濃度半導体層上に形成された第1のコンタクトと、
を備え、
前記第1のコンタクトは、前記第2の高濃度半導体層と直接接続されており、
前記第1のゲート電極は、第1の金属半導体化合物層を備える、
ことを特徴とする。
【0013】
好ましくは、前記第1のコンタクトと前記第2の高濃度半導体層との間に形成された第5の金属半導体化合物層をさらに備え、
該第5の金属半導体化合物層の金属は、前記第1の金属半導体化合物層の金属及び前記第2の金属半導体化合物層の金属とは異なる。
【0014】
好ましくは、前記第1のゲート電極は、前記第1のゲート絶縁膜と前記第1の金属半導体化合物層との間に形成された第1の金属膜をさらに備える。
【0015】
上記目的を達成するために、本発明の第2の観点に係る半導体装置は、
第1のトランジスタと第2のトランジスタとを備える半導体装置であって、
該第1のトランジスタは、
第1の平面状半導体層と、
該第1の平面状半導体層上に形成された第1の柱状半導体層と、
該第1の柱状半導体層の下部領域と前記第1の平面状半導体層とに形成された第2導電型の第1の高濃度半導体層と、
前記第1の柱状半導体層の上部領域に形成された第2導電型の第2の高濃度半導体層と、
前記第1の高濃度半導体層と前記第2の高濃度半導体層との間の前記第1の柱状半導体層の側壁に、該第1の柱状半導体層を取り囲むように形成された第1のゲート絶縁膜と、
該第1のゲート絶縁膜上に該第1のゲート絶縁膜を取り囲むように形成された第1のゲート電極と、
該第1のゲート電極と前記第1の平面状半導体層との間に形成された第1の絶縁膜と、
前記第1のゲート電極の上面及び前記第1の柱状半導体層の上部側壁に接し、該第1の柱状半導体層の前記上部領域を取り囲むように形成された第1の絶縁膜サイドウォールと、
前記第1の平面状半導体層中に、前記第1の高濃度半導体層に接するように形成された第2の金属半導体化合物層と、
前記第2の高濃度半導体層上に形成された第1のコンタクトと、
を備え、
前記第2のトランジスタは、
第2の平面状半導体層と、
該第2の平面状半導体層上に形成された第2の柱状半導体層と、
該第2の柱状半導体層の下部領域と前記第2の平面状半導体層とに形成された第1導電型の第3の高濃度半導体層と、
前記第2の柱状半導体層の上部領域に形成された第1導電型の第4の高濃度半導体層と、
前記第3の高濃度半導体層と前記第4の高濃度半導体層との間の前記第2の柱状半導体層の側壁に、該第2の柱状半導体層を取り囲むように形成された第2のゲート絶縁膜と、
該第2のゲート絶縁膜上に該第2のゲート絶縁膜を取り囲むように形成された第2のゲート電極と、
該第2のゲート電極と前記第2の平面状半導体層との間に形成された第2の絶縁膜と、
前記第2のゲート電極の上面及び前記第2の柱状半導体層の上部側壁に接し、該第2の柱状半導体層の前記上部領域を取り囲むように形成された第2の絶縁膜サイドウォールと、
前記第2の平面状半導体層中に、前記第3の高濃度半導体層に接するように形成された第4の金属半導体化合物層と、
前記第4の高濃度半導体層上に形成された第2のコンタクトと、
を備え、
前記第1のコンタクトと前記第2の高濃度半導体層とは直接接続されており、
前記第2のコンタクトと前記第4の高濃度半導体層とは直接接続されており、
前記第1のゲート電極は、第1の金属半導体化合物層を備え、
前記第2のゲート電極は、第3の金属半導体化合物層を備える、
ことを特徴とする。
【0016】
好ましくは、前記第1のコンタクトと前記第2の高濃度半導体層との間に形成された第5の金属半導体化合物層と、
前記第2のコンタクトと前記第4の高濃度半導体層との間に形成された第6の金属半導体化合物層と、
をさらに備え、
前記第5の金属半導体化合物層の金属は、前記第1の金属半導体化合物層の金属及び前記第2の金属半導体化合物層の金属とは異なり、
前記第6の金属半導体化合物層の金属は、前記第3の金属半導体化合物層の金属及び前記第4の金属半導体化合物層の金属とは異なる。
【0017】
好ましくは、前記第1のゲート電極は、前記第1のゲート絶縁膜と前記第1の金属半導体化合物層との間に形成された第1の金属膜をさらに備え、
前記第2のゲート電極は、前記第2のゲート絶縁膜と前記第3の金属半導体化合物層との間に形成された第2の金属膜をさらに備える。
【0018】
さらに好ましくは、前記第1のゲート絶縁膜と前記第1の金属膜とは、前記第1のトランジスタをエンハンスメント型とする材料から形成されており、
前記第2のゲート絶縁膜と前記第2の金属膜とは、前記第2のトランジスタをエンハンスメント型とする材料から形成されている。
【0019】
上記目的を達成するために、本発明の第3の観点に係る半導体装置の製造方法は、
前記第1の観点に係る半導体装置を製造するための半導体装置の製造方法であって、
該半導体装置の製造方法は、
前記第1の平面状半導体層と、該第1の平面状半導体層上に形成されハードマスクが上面に形成された前記第1の柱状半導体層と、前記第1の平面状半導体層と前記第1の柱状半導体層の下部領域とに形成された前記第1の高濃度半導体層と、前記ハードマスク上及び前記第1の平面状半導体層上に形成された第3の絶縁膜を有する構造体を用意する工程と、
前記構造体上に、第4の絶縁膜、第3の金属膜、及び第1の半導体膜を順に形成する工程と、
該第1の半導体膜をエッチングして、前記第1の柱状半導体層の側壁にサイドウォール状に該第1の半導体膜を残存させる工程と、
前記第3の金属膜をエッチングし、前記第1の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
前記第4の絶縁膜をエッチングし、前記第1の柱状半導体層の側壁にサイドウォール状に残存させる、第4の絶縁膜エッチング工程と、
前記第4の絶縁膜エッチング工程の結果物上に第2の半導体膜を形成する第2の半導体膜形成工程と、
前記第2の半導体膜形成工程の結果物を埋め込むように第3の半導体膜を形成する工程と、
該第2の半導体膜と該第3の半導体膜と前記第1の半導体膜とを平坦化する工程と、
前記平坦化された第2の半導体膜と第3の半導体膜と第1の半導体膜とを、前記第3の金属膜の上部領域が露出するようにエッチバックする工程と、
前記サイドウォール状に残存させた第3の金属膜と前記サイドウォール状に残存させた第4の絶縁膜とを、前記第1の柱状半導体層の上部側壁が露出するようにエッチングして、前記第1の金属膜と前記第1のゲート絶縁膜とを形成する工程と、
前記第1の柱状半導体層の前記上部領域に前記第1の高濃度半導体層と同じ導電型の前記第2の高濃度半導体層を形成する第2の高濃度半導体層形成工程と、
前記第2の高濃度半導体層形成工程の結果物上に酸化膜及び窒化膜を順に形成する工程と、
該酸化膜と該窒化膜とが、前記第1の柱状半導体層の前記上部側壁と前記ハードマスクの側壁とにサイドウォール状に残存するように、該酸化膜と該窒化膜とをエッチングして、前記第1の絶縁膜サイドウォールを形成する工程と、
前記第1の半導体膜と前記第2の半導体膜と前記第3の半導体膜とをエッチングして、少なくとも前記第1の半導体膜と前記第2の半導体膜との一部を、前記第1の金属膜の側壁に該第1の金属膜を取り囲むように残存させる、半導体膜エッチング工程と、
前記半導体膜エッチング工程で露出した、前記第1の平面状半導体層上の前記第3の絶縁膜をエッチングして除去し、前記第1の平面状半導体層を露出させる第1の平面状半導体層露出工程と、
前記第1の平面状半導体層露出工程の結果物上に、金属を堆積し、熱処理を行うことで、前記第1の平面状半導体層に含まれる半導体と前記堆積させた金属とを反応させ、且つ前記第1の金属膜上に残存させた前記第1の半導体膜及び前記第2の半導体膜に含まれる半導体と前記堆積させた金属とを反応させる金属半導体反応工程と、
前記金属半導体反応工程において未反応の前記金属を除去することにより、前記第1の平面状半導体層中に前記第2の金属半導体化合物層を形成し、且つ前記第1のゲート電極中に前記第1の金属半導体化合物層を形成する工程と、
を備える、ことを特徴とする。
【0020】
好ましくは、前記ハードマスク上の前記第3の絶縁膜を除去する工程と、
前記第1の柱状半導体層の上部に形成された前記第2の高濃度半導体層上に直接、前記第1のコンタクトを形成する工程と、
をさらに備える。
【発明の効果】
【0021】
本発明によれば、良好な特性を有し且つ微細化を実現した半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0022】
【図1】(a)は、本発明の第1の実施形態に係る半導体装置の平面図であり、(b)は(a)のX−X’線での断面図である。
【図2】(a)は図1(a)のY1−Y1’線での断面図、(b)は図1(a)のY2−Y2’線での断面図である。
【図3】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図4】(a)は図3(a)のY1−Y1’線での断面図、(b)は図3(a)のY2−Y2’線での断面図である。
【図5】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図6】(a)は図5(a)のY1−Y1’線での断面図、(b)は図5(a)のY2−Y2’線での断面図である。
【図7】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図8】(a)は図7(a)のY1−Y1’線での断面図、(b)は図7(a)のY2−Y2’線での断面図である。
【図9】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図10】(a)は図9(a)のY1−Y1’線での断面図、(b)は図9(a)のY2−Y2’線での断面図である。
【図11】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図12】(a)は図11(a)のY1−Y1’線での断面図、(b)は図11(a)のY2−Y2’線での断面図である。
【図13】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図14】(a)は図13(a)のY1−Y1’線での断面図、(b)は図13(a)のY2−Y2’線での断面図である。
【図15】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図16】(a)は図15(a)のY1−Y1’線での断面図、(b)は図15(a)のY2−Y2’線での断面図である。
【図17】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図18】(a)は図17(a)のY1−Y1’線での断面図、(b)は図17(a)のY2−Y2’線での断面図である。
【図19】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図20】(a)は図19(a)のY1−Y1’線での断面図、(b)は図19(a)のY2−Y2’線での断面図である。
【図21】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図22】(a)は図21(a)のY1−Y1’線での断面図、(b)は図21(a)のY2−Y2’線での断面図である。
【図23】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図24】(a)は図23(a)のY1−Y1’線での断面図、(b)は図23(a)のY2−Y2’線での断面図である。
【図25】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図26】(a)は図25(a)のY1−Y1’線での断面図、(b)は図25(a)のY2−Y2’線での断面図である。
【図27】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図28】(a)は図27(a)のY1−Y1’線での断面図、(b)は図27(a)のY2−Y2’線での断面図である。
【図29】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図30】(a)は図29(a)のY1−Y1’線での断面図、(b)は図29(a)のY2−Y2’線での断面図である。
【図31】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図32】(a)は図31(a)のY1−Y1’線での断面図、(b)は図31(a)のY2−Y2’線での断面図である。
【図33】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図34】(a)は図33(a)のY1−Y1’線での断面図、(b)は図33(a)のY2−Y2’線での断面図である。
【図35】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図36】(a)は図35(a)のY1−Y1’線での断面図、(b)は図35(a)のY2−Y2’線での断面図である。
【図37】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図38】(a)は図37(a)のY1−Y1’線での断面図、(b)は図37(a)のY2−Y2’線での断面図である。
【図39】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図40】(a)は図39(a)のY1−Y1’線での断面図、(b)は図39(a)のY2−Y2’線での断面図である。
【図41】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図42】(a)は図41(a)のY1−Y1’線での断面図、(b)は図41(a)のY2−Y2’線での断面図である。
【図43】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図44】(a)は図43(a)のY1−Y1’線での断面図、(b)は図43(a)のY2−Y2’線での断面図である。
【図45】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図46】(a)は図45(a)のY1−Y1’線での断面図、(b)は図45(a)のY2−Y2’線での断面図である。
【図47】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図48】(a)は図47(a)のY1−Y1’線での断面図、(b)は図47(a)のY2−Y2’線での断面図である。
【図49】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図50】(a)は図49(a)のY1−Y1’線での断面図、(b)は図49(a)のY2−Y2’線での断面図である。
【図51】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図52】(a)は図51(a)のY1−Y1’線での断面図、(b)は図51(a)のY2−Y2’線での断面図である。
【図53】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図54】(a)は図53(a)のY1−Y1’線での断面図、(b)は図53(a)のY2−Y2’線での断面図である。
【図55】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図56】(a)は図55(a)のY1−Y1’線での断面図、(b)は図55(a)のY2−Y2’線での断面図である。
【図57】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図58】(a)は図57(a)のY1−Y1’線での断面図、(b)は図57(a)のY2−Y2’線での断面図である。
【図59】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図60】(a)は図59(a)のY1−Y1’線での断面図、(b)は図59(a)のY2−Y2’線での断面図である。
【図61】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図62】(a)は図61(a)のY1−Y1’線での断面図、(b)は図61(a)のY2−Y2’線での断面図である。
【図63】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図64】(a)は図63(a)のY1−Y1’線での断面図、(b)は図63(a)のY2−Y2’線での断面図である。
【図65】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図66】(a)は図65(a)のY1−Y1’線での断面図、(b)は図65(a)のY2−Y2’線での断面図である。
【図67】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図68】(a)は図67(a)のY1−Y1’線での断面図、(b)は図67(a)のY2−Y2’線での断面図である。
【図69】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図70】(a)は図69(a)のY1−Y1’線での断面図、(b)は図69(a)のY2−Y2’線での断面図である。
【図71】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図72】(a)は図71(a)のY1−Y1’線での断面図、(b)は図71(a)のY2−Y2’線での断面図である。
【図73】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図74】(a)は図73(a)のY1−Y1’線での断面図、(b)は図73(a)のY2−Y2’線での断面図である。
【図75】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図76】(a)は図75(a)のY1−Y1’線での断面図、(b)は図75(a)のY2−Y2’線での断面図である。
【図77】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図78】(a)は図77(a)のY1−Y1’線での断面図、(b)は図77(a)のY2−Y2’線での断面図である。
【図79】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図80】(a)は図79(a)のY1−Y1’線での断面図、(b)は図79(a)のY2−Y2’線での断面図である。
【図81】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図82】(a)は図81(a)のY1−Y1’線での断面図、(b)は図81(a)のY2−Y2’線での断面図である。
【図83】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図84】(a)は図83(a)のY1−Y1’線での断面図、(b)は図83(a)のY2−Y2’線での断面図である。
【図85】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図86】(a)は図85(a)のY1−Y1’線での断面図、(b)は図85(a)のY2−Y2’線での断面図である。
【図87】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図88】(a)は図87(a)のY1−Y1’線での断面図、(b)は図87(a)のY2−Y2’線での断面図である。
【図89】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図90】(a)は図89(a)のY1−Y1’線での断面図、(b)は図89(a)のY2−Y2’線での断面図である。
【図91】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図92】(a)は図91(a)のY1−Y1’線での断面図、(b)は図91(a)のY2−Y2’線での断面図である。
【図93】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図94】(a)は図93(a)のY1−Y1’線での断面図、(b)は図93(a)のY2−Y2’線での断面図である。
【図95】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図96】(a)は図95(a)のY1−Y1’線での断面図、(b)は図95(a)のY2−Y2’線での断面図である。
【図97】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図98】(a)は図97(a)のY1−Y1’線での断面図、(b)は図97(a)のY2−Y2’線での断面図である。
【図99】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図100】(a)は図99(a)のY1−Y1’線での断面図、(b)は図99(a)のY2−Y2’線での断面図である。
【図101】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図102】(a)は図101(a)のY1−Y1’線での断面図、(b)は図101(a)のY2−Y2’線での断面図である。
【図103】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図104】(a)は図103(a)のY1−Y1’線での断面図、(b)は図103(a)のY2−Y2’線での断面図である。
【図105】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図106】(a)は図105(a)のY1−Y1’線での断面図、(b)は図105(a)のY2−Y2’線での断面図である。
【図107】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図108】(a)は図107(a)のY1−Y1’線での断面図、(b)は図107(a)のY2−Y2’線での断面図である。
【図109】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図110】(a)は図109(a)のY1−Y1’線での断面図、(b)は図109(a)のY2−Y2’線での断面図である。
【図111】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図112】(a)は図111(a)のY1−Y1’線での断面図、(b)は図111(a)のY2−Y2’線での断面図である。
【図113】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図114】(a)は図113(a)のY1−Y1’線での断面図、(b)は図113(a)のY2−Y2’線での断面図である。
【図115】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図116】(a)は図115(a)のY1−Y1’線での断面図、(b)は図115(a)のY2−Y2’線での断面図である。
【図117】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図118】(a)は図117(a)のY1−Y1’線での断面図、(b)は図117(a)のY2−Y2’線での断面図である。
【図119】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図120】(a)は図119(a)のY1−Y1’線での断面図、(b)は図119(a)のY2−Y2’線での断面図である。
【図121】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図122】(a)は図121(a)のY1−Y1’線での断面図、(b)は図121(a)のY2−Y2’線での断面図である。
【図123】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図124】(a)は図123(a)のY1−Y1’線での断面図、(b)は図123(a)のY2−Y2’線での断面図である。
【図125】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図126】(a)は図125(a)のY1−Y1’線での断面図、(b)は図125(a)のY2−Y2’線での断面図である。
【図127】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図128】(a)は図127(a)のY1−Y1’線での断面図、(b)は図127(a)のY2−Y2’線での断面図である。
【図129】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図130】(a)は図129(a)のY1−Y1’線での断面図、(b)は図129(a)のY2−Y2’線での断面図である。
【図131】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図132】(a)は図131(a)のY1−Y1’線での断面図、(b)は図131(a)のY2−Y2’線での断面図である。
【図133】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図134】(a)は図133(a)のY1−Y1’線での断面図、(b)は図133(a)のY2−Y2’線での断面図である。
【図135】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図136】(a)は図135(a)のY1−Y1’線での断面図、(b)は図135(a)のY2−Y2’線での断面図である。
【図137】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図138】(a)は図137(a)のY1−Y1’線での断面図、(b)は図137(a)のY2−Y2’線での断面図である。
【図139】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図140】(a)は図139(a)のY1−Y1’線での断面図、(b)は図139(a)のY2−Y2’線での断面図である。
【図141】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図142】(a)は図141(a)のY1−Y1’線での断面図、(b)は図141(a)のY2−Y2’線での断面図である。
【図143】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図144】(a)は図143(a)のY1−Y1’線での断面図、(b)は図143(a)のY2−Y2’線での断面図である。
【図145】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図146】(a)は図145(a)のY1−Y1’線での断面図、(b)は図145(a)のY2−Y2’線での断面図である。
【図147】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図148】(a)は図147(a)のY1−Y1’線での断面図、(b)は図147(a)のY2−Y2’線での断面図である。
【発明を実施するための形態】
【0023】
(第1の実施形態)
図1(a)は本発明の第1の実施形態に係るNegative Channel Meta−Oxide−Semiconductor(NMOS)・SGTとPositive Channel Metal−Oxide−Semiconductor(PMOS)・SGTを備えるインバータの平面図であり、図1(b)は、図1(a)のカットラインX−X’に沿った断面図である。図2(a)は、図1(a)のカットラインY1−Y1’に沿った断面図である。図2(b)は、図1(a)のカットラインY2−Y2’に沿った断面図である。なお、図1(a)は平面図であるが、領域の区別のため、一部にハッチングを付す。
以下に図1(a)〜図2(b)を参照して、第1の実施形態に係るNMOS・SGTとPMOS・SGTとを備えるインバータについて説明する。
【0024】
まず、第1の実施形態のNMOS・SGTについて説明する。
シリコン酸化膜101上に第1の平面状シリコン層212が形成され、第1の平面状シリコン層212上に第1の柱状シリコン層208が形成されている。
第1の柱状シリコン層208の下部領域及び第1の柱状シリコン層208下に位置する第1の平面状シリコン層212の領域には、第1のn+型シリコン層113が形成され、第1の柱状シリコン層208の上部領域には、第2のn+型シリコン層144が形成されている。本実施形態において、例えば、第1のn+型シリコン層113はソース拡散層として、第2のn+型シリコン層144はドレイン拡散層として機能する。また、ソース拡散層とドレイン拡散層との間の部分が、チャネル領域として機能する。このチャネル領域として機能する、第1のn+型シリコン層113と第2のn+型シリコン層144との間の第1の柱状シリコン層208の領域を、第1のシリコン層114とする。
【0025】
第1の柱状シリコン層208の側面に、チャネル領域を囲むように第1のゲート絶縁膜140が形成されている。つまり、第1のゲート絶縁膜140は、第1のシリコン層114を取り囲むように形成されている。第1のゲート絶縁膜140は、例えば、酸化膜、窒化膜又は高誘電体膜である。さらに、第1のゲート絶縁膜140上には、第1の金属膜138が形成され、第1の金属膜138側壁には、第1の金属シリコン化合物層159a(以下、金属シリコン化合物層を単に化合物層ともいう)が形成されている。第1の金属膜138は、例えば、窒化チタン又は窒化タンタルを含む膜である。また、第1の化合物層は、金属とシリコンとの化合物から形成されており、この金属は、Ni又はCoなどである。
第1の金属膜138と第1の化合物層159aとが第1のゲート電極210を構成する。
本実施形態においては、動作時、第1のゲート電極210に電圧が印加されることによって、第1のシリコン層114にチャネルが形成される。
【0026】
第1のゲート電極210と第1の平面状シリコン層212との間には、第1の絶縁膜129aが形成されている。さらに、第1の柱状シリコン層208の上部側壁に、第1の柱状シリコン層208の上部領域を囲むように第1の絶縁膜サイドウォール223が形成され、第1の絶縁膜サイドウォール223は、第1のゲート電極210の上面と接している。また、第1の絶縁膜サイドウォール223は窒化膜150と、酸化膜152とから構成される。
さらに、第1の平面状シリコン層212には、第2の化合物層160が形成されている。第2の化合物層160は、金属とシリコンとの化合物から形成されており、この金属は、Ni又はCoなどである。
第2の化合物層160は、第1のn+型シリコン層113と接して形成され、第1のn+型シリコン層113に電源電位を与えるための配線層として機能する。
【0027】
第1の柱状シリコン層208の上には、コンタクト216が形成されている。なお、コンタクト216は、バリアメタル層182、金属層183及び184から構成される。コンタクト216は、第2のn+型シリコン層144上に直接形成されている。これにより、コンタクト216と第2のn+型シリコン層144とは直接、接続されている。本実施形態においては、コンタクト216と第2のn+型シリコン層144とは接触している。
バリアメタル層182は、チタン又はタンタル等の金属から形成される。第2のn+型シリコン層144は、コンタクト216を介して、出力配線220に接続されている。出力配線220は、バリアメタル層198、金属層199、バリアメタル層200から構成される。
【0028】
第1の化合物層159aの側面の一部には、第7の化合物層159cが形成されている。なお、第7の化合物層159を構成する材料は、第1の化合物層159aと同じ材料である。第7の化合物層159cは、ゲート配線218として機能する。第7の化合物層159c上にはコンタクト215が形成されている。コンタクト215は、バリアメタル層179、金属層180,181から構成される。さらに、コンタクト215は、バリアメタル層201、金属層202、バリアメタル層203から構成される入力配線221に接続されている。動作時、第1のシリコン層114にチャネルを形成するように、コンタクト215を介して第1のゲート電極210に入力電圧が与えられる。
【0029】
また、第2の化合物層160上にはコンタクト217が形成されている。コンタクト217は、バリアメタル層185、金属層186,187から構成され、電源配線222に接続されている。電源配線222は、バリアメタル層204、金属層205、バリアメタル層206から構成される。動作時、第1のn+シリコン層113及び第2の化合物層160には、コンタクト217を介して、電源電位が与えられる。
このような構成により、NMOS・SGTが形成されている。
【0030】
上述のように、本実施形態のNMOS・SGTにおいて、ゲート電極210ゲート配線218及び平面状シリコン層212と、に厚い金属シリコン化合物層159a,159c及び160が形成されている。このようなSGTの構造により、ゲート電極210及び平面状シリコン層212は低抵抗化し、SGTの高速動作が可能となる。
【0031】
さらに、本実施形態のNMOS・SGTにおいて、コンタクト216が直接、柱状シリコン層208上部の高濃度シリコン層(第2のn+型シリコン層)144上に配置されている。つまり、コンタクト216と第2のn+型シリコン層144との間に金属シリコン化合物層が形成されてないので、リーク電流の発生の要因となり得るスパイク状の金属シリコン化合物層は形成されない。
また、半導体装置の高集積化のために柱状シリコン層の直径を小さくしても、柱状シリコン層上に形成される金属シリコン化合物層がさらに厚くなる現象もおこらない。従って、上述のようなリーク電流は発生しない。また、このリーク電流の発生を抑制するために、高濃度シリコン層144を厚く形成する必要もないので、高濃度シリコン層144の抵抗の増大も回避することができる。
以上のような構成により、半導体装置の低抵抗化および微細化を実現することができる。
また、第1の絶縁膜129aにより、ゲート電極210と平面状シリコン層212との間の寄生容量を低減することができる。これにより、SGTの微細化に伴う動作速度の低下を回避することができる。
【0032】
次に、本実施形態のPMOS・SGTについて説明する。上述したNMOS・SGTと同様に、シリコン酸化膜101上に第2の平面状シリコン層211が形成され、第2の平面状シリコン層211上に第2の柱状シリコン層207が形成されている。
第2の柱状シリコン層207の下部領域及び第2の柱状シリコン層207下に位置する第2の平面状シリコン層211の領域には、第1のp+型シリコン層119が形成され、第2の柱状シリコン層207の上部領域には、第2のp+型シリコン層146が形成されている。本実施形態において、例えば、第1のp+型シリコン層119はソース拡散層として、第2のp+型シリコン層146はドレイン拡散層として機能する。また、ソース領域とドレイン領域の間の部分が、チャネル領域として機能する。このチャネル領域として機能する、第1のp+型シリコン層119と第2のp+型シリコン層146との間の第2の柱状シリコン層207の領域を、第2のシリコン層120とする。
【0033】
第2の柱状シリコン層207の側壁に、チャネル領域を囲むように第2のゲート絶縁膜139が形成されている。つまり、第2のゲート絶縁膜139は、第2のシリコン層120の側面に、第2のシリコン層120を取り囲むように形成されている。第2のゲート絶縁膜139は、例えば、酸化膜、窒化膜又は高誘電体膜である。さらに、第2のゲート絶縁膜139の周囲には、第2の金属膜137が形成されている。第2の金属膜137は、例えば、窒化チタン又は窒化タンタルを含む膜である。また、第2の金属膜137の周囲には、第3の化合物層159bが形成されている。第3の化合物層159cを構成する材料は、第1の化合物層159a及び第7の化合物層159cと同じ材料である。第2の金属膜137と、第3の化合物層159bと、から第2のゲート電極209が構成される。第1のゲート電極210と第2のゲート電極209の間に形成された第7の化合物層159cは、ゲート配線218として機能し、動作時、ゲート電極209,210に入力電位を与える。
本実施形態においては、第2のゲート電極209に電圧が印加されることによって、第2のシリコン層120の領域にチャネルが形成される。
【0034】
第2のゲート電極209と第2の平面状シリコン層211との間には、第2の絶縁膜129bが形成されている。さらに、第2の柱状シリコン層207の上部側壁に第2の絶縁膜サイドウォール224が形成され、第2の絶縁膜サイドウォール224は、第2のゲート電極209の上面に接している。第2の絶縁膜サイドウォール224は窒化膜151と、酸化膜149とから構成される。
また、第2の平面状シリコン層211には、第1のp+型シリコン層119に接するように第4の化合物層158が形成されている。第4の化合物層158は、金属とシリコンとの化合物から形成されており、この金属は、Ni又はCoなどである。
【0035】
第2の柱状シリコン層207の上には、コンタクト214が形成されている。なお、コンタクト214は、バリアメタル層176、金属層177及び178から構成される。コンタクト214は、第2のp+型シリコン層146上に直接、形成されている。これにより、コンタクト214と第2のp+型シリコン層146とは、直接接続されている。本実施形態においては、コンタクト214と第2のp+型シリコン層146とは接触している。
バリアメタル層176は、チタン又はタンタルなどの金属から形成されている。第2のp+型シリコン層146は、コンタクト214を介して、出力配線220に接続されている。PMOS・SGTの出力は、出力配線220に出力される。
【0036】
また、上述のとおり、第7の化合物層159c上に形成されたコンタクト215は、入力配線221に接続されており、入力配線221から第2のゲート電極209に、第2のシリコン層120にチャネルを形成するための電位が印加される。さらに、ゲート電極210及び209はゲート配線218により接続されている。
また、第4の化合物層158上にはコンタクト213が形成されている。コンタクト213は、バリアメタル層173、金属層174,175から構成される。コンタクト213は、PMOS・SGTに電源電位を入力するために電源配線219に接続されている。電源配線219は、バリアメタル層195、金属層196、バリアメタル層197から構成される。
このような構成により、PMOS・SGTが形成されている。
【0037】
さらに、第1の平面状シリコン層212と隣接するPMOS・SGTの第2の平面上シリコン層211との間には酸化膜126が形成され、酸化膜126上に第1の絶縁膜129a及び第2の絶縁膜129bが延在している。また、各トランジスタは、窒化膜161及び層間絶縁膜162によって分離されている。
このような構成により、NMOS・SGTとPMOS・SGTを備えるインバータが形成されている。
本実施形態においては、第1の化合物層159a、第3の化合物層159b及び第7の化合物層159cは、同一の工程により、同一の材料から一体に形成されている。また、第1の絶縁膜129a及び第2の絶縁膜129bは、同一の工程により、同一の材料から一体に形成されている。
本実施形態に係るインバータにおいては、第1のゲート絶縁膜146と第1の金属膜138とは、NMOS・SGTをエンハンスメント型とする材料から形成され、第2のゲート絶縁膜139と第2の金属膜137とは、PMOS・SGTをエンハンスメント型とする材料から形成されている。そのため、このインバータの動作時に流れる貫通電流を低減することができる。
【0038】
以下に本発明の第1の実施形態のSGTを備えるインバータを形成するための製造方法の一例を図3(a)〜図148(b)を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。
図3(a)〜図4(b)において、図3(a)は平面図、図3(b)は図3(a)における切断線X−X’の断面図、図4(a)は図3(a)における切断線Y1−Y1’の断面図、図4(b)は図3(a)における切断線Y2−Y2’の断面図を示している。以下、図5(a)〜図148(b)においても同様である。
【0039】
図3(a)〜図4(b)に示すように、シリコン酸化膜101とシリコン層102からなる基板上に、さらに窒化膜103を成膜する。シリコンからなる基板を用いてもよい。また、シリコン上に酸化膜が形成され、この酸化膜上にシリコン層が形成された基板を用いてもよい。本実施形態ではシリコン層102としてi型シリコン層を用いる。シリコン層102としてp型シリコン層、n型シリコン層を使用する場合は、SGTのチャネルとなる部分に不純物を導入する。また、i型シリコン層のかわりに、薄いn型シリコン層もしくは薄いp型シリコン層を用いてもよい。
【0040】
図5(a)〜図6(b)に示すように、柱状シリコン層のためのハードマスクを形成するためのレジスト104,105を形成する。
【0041】
図7(a)〜図8(b)に示すように、窒化膜103をエッチングし、ハードマスク106,107を形成する。
【0042】
図9(a)〜図10(b)に示すように、ハードマスク106,107をマスクとしてシリコン層102をエッチングし、柱状シリコン層207,208を形成する。
【0043】
図11(a)〜図12(b)に示すように、レジスト104,105を剥離する。
【0044】
図13(a)〜図14(b)に示すように、シリコン層102の表面を酸化して、犠牲酸化膜108を形成する。この犠牲酸化により、シリコンエッチング中にカーボンなどが打ち込まれたシリコン表面が除去される。
【0045】
図15(a)〜図16(b)に示すように、犠牲酸化膜108をエッチングにより除去する。
【0046】
図17(a)〜図18(b)に示すように、上記工程の結果物上に酸化膜109を形成する。
【0047】
図19(a)〜図20(b)に示すように、酸化膜109をエッチングし、柱状シリコン層207,208の側壁にサイドウォール状に残存させ、サイドウォール110,111を形成する。柱状シリコン層207,208の下部にn+型シリコン層を不純物注入により形成する際、サイドウォール110,111により、チャネルに不純物が導入されず、SGTのしきい値電圧の変動を抑制することができる。
【0048】
図21(a)〜図22(b)に示すように、柱状シリコン層208の下部に不純物を注入するためのレジスト112を形成する。
【0049】
図23(b)、図24(a)において矢印で示すように、NMOS・SGT形成予定領域のシリコン層102に、例えば砒素を注入し、柱状シリコン層208下にn+型シリコン層113aを形成する。これにより、図23(a)〜図24(b)に示すように、柱状シリコン層208中の第1のシリコン層114の領域とシリコン層102の平面状の領域とは分離される。
【0050】
図25(a)〜図26(b)に示すように、レジスト112を剥離する。
【0051】
図27(a)〜図28(b)に示すように、サイドウォール110,111をエッチングして除去する。
【0052】
次に、アニールを行い、注入された不純物(砒素)を活性化する。これにより、図29(a)〜図30(b)に示すように、注入された不純物が、シリコン層102及び柱状シリコン層208の一部に拡散する。
【0053】
図31(a)〜図32(b)に示すように、上記工程の結果物上に酸化膜115を形成する。
【0054】
図33(a)〜図34(b)に示すように、酸化膜115をエッチングし、柱状シリコン層207,208の側壁にサイドウォール状に残存させ、サイドウォール116,117を形成する。柱状シリコン層207,208下にp+型シリコン層を不純物注入により形成する際、サイドウォール116,117により、チャネル領域に不純物が導入されず、SGTのしきい値電圧の変動を抑制することができる。
【0055】
図35(a)〜図36(b)に示すように、柱状シリコン層207の下のシリコン層102に不純物を注入するためのレジスト118を形成する。
【0056】
図37(a)〜図38(b)に示すように、PMOS・SGT形成予定領域のシリコン層102に、例えばボロンを注入し、柱状シリコン層207下にp+型シリコン層119aを形成する。これにより、図37(a)〜図38(b)に示すように、柱状シリコン層207中の第2のシリコン層120の領域が平面状のシリコン層領域から分離される。
【0057】
図39(a)〜図40(b)に示すように、レジスト118を剥離する。
【0058】
図41(a)〜図42(b)に示すように、サイドウォール116,117をエッチングして除去する。
【0059】
次に、アニールを行い、注入された不純物(ボロン)を活性化する。これにより、図43(a)〜図44(b)に示すように、注入された不純物が、シリコン層102及び柱状シリコン層207の一部に拡散する。
【0060】
図45(a)〜図46(b)に示すように、上記工程の結果物上に酸化膜121を形成する。酸化膜121は、後の工程において行われる平面状シリコン層形成のためのレジストから、第1のシリコン層114及び第2のシリコン層120を保護する。
【0061】
図47(a)〜図48(b)に示すように、平面状シリコン層形成のためのレジスト122,123を形成する。
【0062】
図49(a)〜図50(b)に示すように、柱状シリコン層207と208との間の酸化膜121の一部をエッチングし、酸化膜124及び125に分離する。
【0063】
次に、p+型シリコン層119a及びn+型シリコン層113aの一部をエッチングする。これにより、図51(a)〜図52(b)に示すように、残存したp+型シリコン層119及びn+型シリコン層113をそれぞれ有する平面状シリコン層211及び212が形成される。
【0064】
図53(a)〜図54(b)に示すように、レジスト122,123を除去する。
【0065】
図55(a)〜図56(b)に示すように、上記工程の結果物上にこの結果物を埋め込むように酸化膜126aを厚く形成する。
【0066】
図57(a)〜図58(b)に示すように、ハードマスク106,107をストッパとしてCMP(化学機械研磨)を行い、酸化膜126aを平坦化する。
【0067】
次に、酸化膜126a及び酸化膜124,125をエッチングし、図59(a)〜図60(b)に示すように、平面状シリコン層211及び212間を埋め込む酸化膜126を形成する。
【0068】
図61(a)〜図62(b)に示すように、上記工程の結果物上に酸化膜128を形成する。n+型シリコン層113上、p+型シリコン層119上、酸化膜126上及びハードマスク106,107上に厚く酸化膜128を形成し、柱状シリコン層207,208の側壁には薄く酸化膜128を形成する。
【0069】
図63(a)〜図64(b)に示すように、酸化膜128の一部をエッチングして、柱状シリコン層207,208の側壁に形成された酸化膜128を除去する。エッチングは等方性エッチングが好ましい。n+型シリコン層113上、p+型シリコン層119上、酸化膜126上及びハードマスク106,107上に厚く酸化膜128を形成し、柱状シリコン層207,208の側壁に薄く酸化膜128を形成したため、柱状シリコン層207,208の側壁の酸化膜128をエッチングした後も、n+型シリコン層113上、p+型シリコン層119上及び酸化膜126上に、酸化膜128の一部が残り、絶縁膜129cとなる。この場合、ハードマスク106,107上にも酸化膜128の一部が残り、絶縁膜130,131となる。
絶縁膜129cは、後の工程において、第1の絶縁膜129a及び第2の絶縁膜129bとなり、第1及び第2の絶縁膜129a,129bにより、ゲート電極と平面状シリコン層との間の寄生容量を低減することができる。
【0070】
図65(a)〜図66(b)に示すように、上記工程の結果物上に絶縁膜132を成膜する。絶縁膜132は、酸化膜、窒化膜、高誘電体膜のいずれか一つを含む膜である。また、絶縁膜132の成膜前に、柱状シリコン層207,208に対し、水素雰囲気アニールもしくはエピタキシャル成長を行ってもよい。
【0071】
図67(a)〜図68(b)に示すように、絶縁膜132上に金属膜133を成膜する。金属膜133は、窒化チタンもしくは窒化タンタルを含む膜が好ましい。金属膜133を用いることにより、チャネル領域の空乏化を抑制でき、かつゲート電極を低抵抗化することができる。また、金属膜133の材質により、トランジスタのしきい値電圧を設定することもできる。本工程以降の全ての工程は、金属ゲート電極による金属汚染を抑制するような製造工程にする必要がある。
【0072】
図69(a)〜図70(b)に示すように、上記工程の結果物上にポリシリコン膜134を形成する。金属汚染を抑制するため、常圧CVDを用いてポリシリコン膜134を形成することが好ましい。
【0073】
図71(a)〜図72(b)に示すように、ポリシリコン膜134をエッチングし、柱状シリコン層207,208の側壁及びハードマスク106,107の側壁にサイドウォール状に残存させたポリシリコン膜135,136を形成する。
【0074】
図73(a)〜図74(b)に示すように、金属膜133をエッチングする。柱状シリコン層207,208の側壁の金属膜133はポリシリコン膜135,136に保護され、エッチングされず、柱状シリコン層207,208の側壁及びハードマスク106,107の側壁にサイドウォール状に残存した金属膜137a,138aとなる。
【0075】
次に、絶縁膜132をエッチングする。図75(a)〜図76(b)に示すように、柱状シリコン層207,208の側壁の絶縁膜132はポリシリコン膜135,136に保護され、エッチングされず、柱状シリコン層207,208の側壁及びハードマスク106,107の側壁にサイドウォール状に残存したゲート絶縁膜139a,140aとなる。
【0076】
図77(a)〜図78(b)に示すように、上記工程の結果物上にポリシリコン膜141を形成する。金属汚染を抑制するため、常圧CVDを用いてポリシリコン膜141を形成することが好ましい。
ゲート絶縁膜139,140に高誘電体膜を用いる場合、この高誘電体膜は金属汚染の汚染源となり得る。ポリシリコン膜141を形成することにより、ゲート絶縁膜139aと金属膜137aは、柱状シリコン層207とポリシリコン膜135,141と絶縁膜129cとハードマスク106とに覆われる。また、ゲート絶縁膜140aと金属膜138aは、柱状シリコン層208とポリシリコン膜136,141と絶縁膜129cとハードマスク107とに覆われる。すなわち、汚染源であるゲート絶縁膜139a,140aと金属膜137a,138aは、柱状シリコン層207,208とポリシリコン膜135,136,141と絶縁膜129cとハードマスク106,107とに覆われるので、ゲート絶縁膜139a,140aと金属膜137a,138aに含まれる金属による金属汚染を抑制することができる。
金属膜を厚く形成し、エッチングを行いサイドウォール状に残存させ、ゲート絶縁膜をエッチングした後、ポリシリコン膜を形成することにより、ゲート絶縁膜と金属膜とが、柱状シリコン層、ポリシリコン膜、絶縁膜及びハードマスクに覆われる構造を形成してもよい。
【0077】
図79(a)〜図80(b)に示すように、上記工程の結果物上に、この結果物を埋め込むようにポリシリコン層142を形成する。柱状シリコン207,208間を埋め込むため、低圧CVDを用いてポリシリコン膜142を形成することが好ましい。汚染源であるゲート絶縁膜139a,140aと金属膜137a,138aは、柱状シリコン層207,208とポリシリコン膜135,136,141と絶縁膜129cとハードマスク106,107とに覆われているため、低圧CVDを用いることができる。
【0078】
図81(a)〜図82(b)に示すように、絶縁膜130,131を研磨ストッパとして化学機械研磨(CMP)を行い、ポリシリコン膜142を平坦化する。
【0079】
図83(a)〜図84(b)に示すように、絶縁膜130,131をエッチングする。絶縁膜(酸化膜)エッチング後に、ハードマスク106,107を研磨ストッパとして化学機械研磨を行ってもよい。
【0080】
図85(a)〜図86(b)に示すように、ポリシリコン膜135,136,141,142をエッチバックして、形成されるゲート絶縁膜139,140及びゲート電極の形成予定領域の上端部までポリシリコン膜135,136,141,142を除去する。このエッチバックにより、SGTのゲート長が決定される。この工程により、金属膜137,138の上部領域が露出する。
【0081】
図87(a)〜図88(b)に示すように、柱状シリコン層207,208の上部側壁の金属膜137a,138aをエッチングして除去し、金属膜137,138を形成する。
【0082】
図89(a)〜図90(b)に示すように、柱状シリコン層207,208の上部側壁のゲート絶縁膜139a,140aをエッチングして除去し、ゲート絶縁膜139,140を形成する。
【0083】
図91(a)〜図92(b)に示すように、柱状シリコン層208の上部にn+型シリコン層144を形成するためのレジスト143を形成する。
【0084】
図93(b)、図94(a)において矢印で示すように、柱状シリコン層208の上部領域に、例えば、砒素を注入する。これにより、図93(a)〜図94(b)に示すように、柱状シリコン層208の上部にn+型シリコン層144を形成する。基板に対して垂直な線を0度としたとき、砒素を注入する角度は、10から60度であり、特に60度といった高角度が好ましい。これは、ハードマスク107が柱状シリコン層208上に配置されているからである。
【0085】
図95(a)〜図96(b)に示すように、レジスト143を剥離する。その後、熱処理を行う。
【0086】
図97(a)〜図98(b)に示すように、柱状シリコン層207上部にp+型シリコン層146を形成するためのレジスト145を形成する。
【0087】
図99(a)〜図100(b)に示すように、柱状シリコン層207上部領域に、例えば、ボロンを注入する。これにより、柱状シリコン層207上部にp+型シリコン層146を形成する。基板に対して垂直な線を0度としたとき、砒素を注入する角度は、10から60度であり、特に60度といった高角度が好ましい。これは、ハードマスク106が柱状シリコン層207上に配置されているからである。
【0088】
図101(a)〜図102(b)に示すように、レジスト145を剥離する。
【0089】
図103(a)〜図104(b)に示すように、上記工程の結果物上に酸化膜147を形成する。酸化膜147は常圧CVDによるものが好ましい。酸化膜147により、この後、低圧CVDによる窒化膜148の形成を行うことができる。
【0090】
図105(a)〜図106(b)に示すように、窒化膜148を形成する。窒化膜148は低圧CVDによるものが好ましい。常圧CVDと比べて均一性がよいからである。
【0091】
図107(a)〜図108(b)に示すように、窒化膜148と酸化膜147をエッチングして、第1の絶縁膜サイドウォール223と第2の絶縁膜サイドウォール224とを形成する。第1の絶縁膜サイドウォール223はエッチングにより残存した窒化膜150及び化膜152からなり、第2の絶縁膜サイドウォール224はエッチングにより残存した窒化膜149及び酸化膜151からなる。
サイドウォール状に残存させた窒化膜149と酸化膜151の膜厚の和が、後にゲート電極の膜厚となるため、酸化膜147と窒化膜148の成膜の膜厚及びエッチング条件を調整することによって、所望の膜厚のゲート電極を形成することができる。
また、絶縁膜サイドウォール223,224の膜厚と柱状シリコン層207,208の半径との和が、ゲート絶縁膜139,140と金属膜137,138とで構成される円筒の外周の半径より大きいことが好ましい。絶縁膜サイドウォール223,224の膜厚と柱状シリコン層207,208の半径との和が、ゲート絶縁膜139,140と金属膜137,138とで構成される円筒の外周の半径より大きいことにより、ゲートエッチング後に金属膜137,138はポリシリコン膜に覆われるため、金属汚染を抑制することができる。
また、この工程により、柱状シリコン層207,208上は、ハードマスク106,107と絶縁膜サイドウォール223,224に覆われる構造となる。この構造により、柱状シリコン層207,208上に金属シリコン化合物が形成されないこととなる。また、柱状シリコン層207,208上部がハードマスク106,107と絶縁膜サイドウォール223,224に覆われる構造となるため、図91(a)から図102(b)を用いて説明したように、ポリシリコンをエッチングしてゲート電極209,210を形成する前に、n+型シリコン層、p+型シリコン層の形成を行う。
【0092】
図109(a)〜図110(b)に示すように、ゲート配線218を形成するためのレジスト153を形成する。
【0093】
図111(a)〜図112(b)に示すように、ポリシリコン膜142,141,135,136をエッチングし、ゲート電極209,210及びゲート配線218を形成する。
ゲート電極209は、金属膜137と、後の工程において金属と反応して金属シリコン化合物を形成するポリシリコン膜154,155と、から構成され、ゲート電極210は、金属膜138と、後の工程において金属と反応して金属シリコン化合物を形成するポリシリコン膜156及び157と、から構成される。ゲート電極209とゲート電極210との間を接続するゲート配線218は、後の工程において金属と反応して金属シリコン化合物を形成するポリシリコン膜154,155,142,156,157から構成される。なお、ポリシリコン膜154,157は、ポリシリコン膜135,136のエッチング後に残存した部分であり、ポリシリコン膜155,156は、ポリシリコン膜141のエッチング後に残存した部分である。絶縁膜サイドウォール223,224の膜厚と柱状シリコン層207,208の半径との和が、ゲート絶縁膜139,140と金属膜137,138とで構成される円筒の外周の半径より大きいことにより、ゲートエッチング後に金属膜137,138はポリシリコン膜154,155,142,156,157に覆われるため、金属汚染を抑制することができる。
【0094】
図113(a)〜図114(b)に示すように、絶縁膜129cをエッチングし、第1の絶縁膜129a及び第2の絶縁膜129bを形成し、p+型シリコン層119とn+型シリコン層113の表面の一部を露出する。なお、本実施形態において、第1及び第2の絶縁膜129a,129bは、上述のとおり、同一の工程において同一の材料から一体に形成されるため、図113〜図147の切断線X−X’に沿った断面図においては、第1の絶縁膜及び第2の絶縁膜をまとめて第1及び第2の絶縁膜129と示す。
【0095】
図115(a)〜図116(b)に示すように、レジスト153を剥離する。ゲート絶縁膜140と金属膜138とは、柱状シリコン層208とポリシリコン膜156,157と第1の絶縁膜129(129a)と第1の絶縁膜サイドウォール223とに覆われ、第2のゲート絶縁膜139と第2の金属膜137とは、第2の柱状シリコン層207とポリシリコン膜154,155と第2の絶縁膜129(129b)と第2の絶縁膜サイドウォール224とに覆われた構造が得られる。また、柱状シリコン層207,208上部は、ハードマスク106,107と絶縁膜サイドウォール224,223に覆われる構造が得られる。このような構造により、柱状シリコン層207,208上に金属半導体化合物層が形成されないこととなる。
【0096】
上記工程の結果物上にNiもしくはCo等の金属をスパッタし、熱処理を加えること。これにより、ゲート電極209,210のポリシリコン膜154,155とスパッタされた金属とを反応させ、ゲート配線218のポリシリコン膜154,155,142,156,157及び平面状シリコン層とスパッタされた金属とを反応させる。その後、未反応の金属膜を硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液を用いて除去する。これにより、図117(a)〜図118(b)に示すように、ゲート電極209,210とゲート配線218とに第1,第3及び第7の金属シリコン化合物層159(159a〜159c)が形成され、平面状シリコン層211に第4の金属シリコン化合物層158が形成され、平面状シリコン層212に第2の金属シリコン化合物層160が形成される。本実施形態において第1,第3及び第7の金属シリコン化合物層159a〜159cは、同一工程において同一材料から形成されるので、図117〜図147の切断線X−X’に沿った断面図においては、金属シリコン化合物層159と示す。
一方、柱状シリコン層207,208の上部領域は、ハードマスク106,107及び絶縁膜サイドウォール224,223に覆われる構造であるから、この工程で、柱状シリコン層207,208の上部領域に、金属シリコン化合物層は形成されない。
金属シリコン化合物層159と金属膜137,138との間にポリシリコン膜があってもよい。また、金属シリコン化合物層158の下側に、p+型シリコン層119があってもよく、金属シリコン化合物層160の下側に、n+型シリコン層113があってもよい。
【0097】
上記工程の結果物上に窒化膜161を形成し、さらに窒化膜161を形成した結果物を埋め込むように層間絶縁膜162を形成する。次に、図119(a)〜図120(b)に示すように、層間絶縁膜162の平坦化を行う。
【0098】
図121(a)〜図122(b)に示すように、柱状シリコン層207,208上方にコンタクト孔を形成するためのレジスト163を形成する。
【0099】
図123(a)〜図124(b)に示すように、レジスト163をマスクとして、層間絶縁膜162をエッチングし、柱状シリコン207,208上方にコンタクト孔164,165を形成する。このとき、オーバーエッチにより、窒化膜161とハードマスク106,107の一部をエッチングしておくのが好ましい。
【0100】
図125(a)〜図126(b)に示すように、レジスト163を剥離する。
【0101】
図127(a)〜図128(b)に示すように、平面状シリコン層211,212上方およびゲート配線218上方のそれぞれにコンタクト孔167,168,169を形成するためのレジスト166を形成する。
【0102】
図129(a)〜図130(b)に示すように、レジスト166をマスクとして、層間絶縁膜162をエッチングし、平面状シリコン層211,212上方及びゲート配線218上方に、コンタクト孔167,169,168をそれぞれ形成する。柱状シリコン層207,208上方のコンタクト孔164,165と、平面状シリコン層211,212上方及びゲート配線218上方のコンタクト孔167,169,168と、を異なる工程で形成するため、柱状シリコン層207,208上方のコンタクト孔164,165を形成するためのエッチング条件と、平面状シリコン層211,212上方及びゲート配線218上方のコンタクト孔167,169,168を形成するためのエッチング条件を、それぞれ最適化することができる。
【0103】
図131(a)〜図132(b)に示すように、レジスト166を剥離する。
【0104】
図133(a)〜図134(b)に示すように、コンタクト孔167,168,169下の窒化膜161をエッチングして除去し、さらに、ハードマスク106,107をエッチングして除去する。
【0105】
図135(a)〜図136(b)に示すように、タンタル、窒化タンタル、チタン又は窒化チタンといった金属から形成されるバリアメタル層170を形成し、次に金属層171を形成する。このとき、チタンなどのバリアメタル層170を形成する金属と柱状シリコン層207,208上部のシリコンとがそれぞれ反応して、金属とシリコンとの化合物が形成される場合がある。これにより、バリアメタル層170と柱状シリコン層208との界面に、第5の金属シリコン化合物層(第5の化合物層)が形成され、バリアメタル層170と柱状シリコン層207と第6の金属シリコン化合物層(第6の化合物層)が形成される。バリアメタル層の材料によっては、第5の化合物層及び第6の化合物層が形成されない場合もある。
【0106】
図137(a)〜図138(b)に示すように、上記工程の結果物上に金属層172を形成する。
【0107】
図139(a)〜図140(b)に示すように、金属層172,171及びバリアメタル層170を平坦化し、エッチングして、コンタクト213,214,215,216,217を形成する。コンタクト213は、バリアメタル層173及び金属層174,175からなる。コンタクト214は、バリアメタル層176及び金属層177,178からなる。コンタクト215は、バリアメタル層179、金属層180,181からなる。コンタクト216は、バリアメタル層182、金属層183,184からなる。コンタクト217は、バリアメタル層185、金属層186,187からなる。
【0108】
図141(a)〜図142(b)に示すように、上記工程の結果物上にバリアメタル層188、金属層189及びバリアメタル層190を順に形成する。
【0109】
図143(a)〜図144(b)に示すように、電源配線と入力配線と出力配線を形成するためのレジスト191,192,193,194を形成する。
【0110】
図145(a)〜図146(b)に示すように、バリアメタル層190、金属層189及びバリアメタル層188をエッチングし、電源配線219,222、入力配線221及び出力配線220を形成する。電源配線219は、バリアメタル層195、金属層196及びバリアメタル層197からなる。電源配線222は、バリアメタル層204、金属層205及びバリアメタル層206からなる。入力配線221は、バリアメタル層201、金属層202及びバリアメタル層203からなる。出力配線220は、バリアメタル層198、金属層199及びバリアメタル層200からなる。
【0111】
図147(a)〜図148(b)に示すように、レジスト191,192,193,194を剥離する。
【0112】
以上の工程により、本実施形態に係る半導体装置が形成される。
本実施形態の製造方法によれば、柱状シリコン層207,208上に、直接、コンタクト214,216を形成することができる。そのため、リーク電流の発生の要因となり得る厚い金属半導体化合物が柱状シリコン層207,208上に形成されない。また、このリーク電流の発生を抑制するために、高濃度シリコン層144,146を厚く形成する必要もないので、高濃度シリコン層144,146の抵抗の増大も回避することができる。
また、ゲート電極209,210と、柱状シリコン層207,208下部の平面状シリコン層211,212と、には厚い金属半導体化合物層158〜160を形成することができるので、ゲート電極209,210及び平面状シリコン層211,212を低抵抗化することができる。これにより、SGTの高速動作が可能となる。
また、ゲート電極209,210と平面状シリコン層211,212との間に第1の絶縁膜129aと第2の絶縁膜129bとがそれぞれ形成されるので、ゲート電極と平面状半導体層との間の寄生容量を低減することができる。
以上のような構成により、半導体装置の低抵抗化および微細化を実現することができる。
【0113】
上記実施形態の製造方法は、NMOS・SGT及びPMOS・SGTを備えるインバータを用いて説明したが、同様の工程により、NMOS・SGT、PMOS・SGT、又は複数のSGTを備える半導体装置を製造することができる。また、上記実施形態においては、NMOS・SGTとPMOS・SGTとを備えるインバータを用いて説明したが、本発明に係る半導体装置は、上記構造を有するSGTを備える装置であればよく、インバータに限定されるものではない。
【0114】
上記実施形態においては、コンタクトが柱状半導体層上の第2の高濃度シリコン層に接触している場合について説明した。しかしながら、コンタクトを直接、柱状シリコン層上に形成する際に、バリアメタル層の金属と柱状シリコン層上部のシリコンとが反応して、コンタクトと第2の高濃度シリコン層との界面にバリアメタル層の金属と半導体との化合物から形成される第5及び第6の化合物層が形成されてもよい。この場合、第5及び第6の化合物層は、第1〜第4、及び第7の化合物層に比べて薄く形成されるので、上述したようなリーク電流の問題は生じない。また、第5及び第6の化合物層に含まれる金属は、バリアメタル層を形成する金属であり、第1〜第4及び第7の化合物層に含まれる金属とは異なる。なお、第5及び第6の化合物層は、バリアメタル層の材質により、形成される場合もあるし、形成されない場合もある。
【0115】
上記実施形態において、ゲート電極が金属膜を備える場合について説明したが、ゲート電極として機能することができれば、金属膜を備えていなくてもよい。
【0116】
上記実施形態においては、第1のゲート電極210及び第2のゲート電極209に電圧が印加されることによって、第1のシリコン層114及び第2のシリコン層120の領域にチャネルが形成されるエンハンスメント型のトランジスタについて説明したが、デプレッション型であってもよい。
【0117】
上記実施形態においては、半導体として、シリコンを使用する例を示したが、SGTを形成可能ならば、ゲルマニウム、化合物半導体等を使用することも可能である。
【0118】
上記実施形態における金属層、絶縁膜等を形成するための材料は適宜公知の材料を用いることができる。
【0119】
上述した物質名は例示であり、本発明はこれに限定されるものではない。
【符号の説明】
【0120】
101.シリコン酸化膜
102.シリコン層
103,148〜150,161.窒化膜
104,105.レジスト
106,107.ハードマスク
108.犠牲酸化膜
109,115,121,124〜126,126a,128,151,152,147.酸化膜
110,111,116,117.サイドウォール
112,118,122,123,143,145,153,163,166,191〜194.レジスト
113,113a.n+型シリコン層
119,119a.p+型シリコン層
114,120.シリコン層
129(129a,129b),129c,130,131.絶縁膜
132,139,139a,140,140a.絶縁膜(ゲート絶縁膜)
133,137,137a,138,138a.金属膜
134〜136,141,142,154〜157.ポリシリコン膜
144.n+型シリコン層
146.p+型シリコン層
158,159(159a〜159c),160.金属シリコン化合物層(化合物層)
162.層間絶縁膜
164,165,167〜169.コンタクト孔
170,173,176,179,182,185,188,190,195,197,198,200,201,203,204,206 バリアメタル層
171,172,174,175,177,178,180,181,183,184,186,187,189,196,199,202,205. 金属層
207,208.柱状シリコン層
209,210.ゲート電極
211,212.平面状シリコン層
213〜217.コンタクト
218.ゲート配線
219.電源配線
220.出力配線
221.入力配線
222.電源配線
223,224.絶縁膜サイドウォール
【技術分野】
【0001】
この発明は、半導体装置とその製造方法に関し、特にSurrounding Gate Transistor(SGT)とその製造方法に関する。
【背景技術】
【0002】
半導体集積回路、なかでもMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。半導体集積回路の高集積化に伴って、集積回路の中で用いられているMetal−Oxide−Semiconductor(MOS)トランジスタは、ナノ領域まで微細化が進んでいる。しかし、MOSトランジスタの微細化が進むと、リーク電流の抑制が困難となる。また、MOSトランジスタの動作に必要な電流量を確保するため回路の占有面積を小さくできない、といった問題もあった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のSurrounding Gate Transistor(SGT)が提案されている(例えば、特許文献1を参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平2−71556号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
MOSトランジスタにおいて、ゲート電極、ソース及びドレインとなる高濃度シリコン層に、金属とシリコンとの化合物から形成された化合物層(以下、金属シリコン化合物層又は化合物層という)を形成することは知られている。高濃度シリコン層上に厚い金属シリコン化合物層を形成することにより、高濃度シリコン層をより低抵抗化することができる。SGTにおいても、ゲート電極、ソース及びドレインとなる高濃度シリコン層上に厚い金属シリコン化合物層を形成することにより、ゲート電極、ソース、ドレインとなる高濃度シリコン層をより低抵抗化することができる。
【0005】
しかしながら、柱状シリコン層上部の高濃度シリコン層上に厚い金属シリコン化合物層を形成すると、金属シリコン化合物層がスパイク状に形成される可能性がある。金属シリコン化合物層がスパイク状に形成されると、そのスパイク状の金属シリコン化合物層は、柱状シリコン層上部に形成される高濃度シリコン層のみならず、この高濃度シリコン層下のチャネル部に達する。これにより、SGTがトランジスタとして動作することが困難となる。
【0006】
上記現象は、柱状シリコン層上部に形成される高濃度シリコン層を厚くすることにより回避できる。つまり、スパイク状に形成される金属シリコン化合物層よりも厚く、高濃度シリコン層を形成すればよいのである。しかしながら、高濃度シリコン層の抵抗はその長さに比例するため、柱状シリコン層上部に形成される高濃度シリコン層を厚くすると、高濃度シリコン層の抵抗が増加してしまう。そのため、高濃度シリコン層の低抵抗化が困難となる。
【0007】
また、柱状シリコン層上部の高濃度シリコン層の上に、金属シリコン化合物層が形成される場合、柱状シリコン層の直径が小さくなるにつれて、形成される金属シリコン化合物層の厚さは厚くなる現象がある。柱状シリコン層の直径が小さくなり、柱状シリコン層上に形成される金属シリコン化合物層の厚さが厚くなると、柱状シリコン層の上部に形成される高濃度シリコン層とチャネル部との接合部分に、金属シリコン化合物層が形成されるようになる。これは、リーク電流の原因となる。
【0008】
上記現象は、柱状シリコン層上部に形成される高濃度シリコン層を厚くすることにより回避できる。つまり、柱状シリコン層の直径が小さくなるにつれて厚くなる金属シリコン化合物層よりも厚く、高濃度シリコン層を形成すればよいのである。しかしながら、上述のとおり、高濃度シリコン層の抵抗はその長さに比例するため、柱状シリコン層上部に形成される高濃度シリコン層を厚くすると、高濃度シリコン層の抵抗が増加し、低抵抗化が困難となる。
【0009】
通常、MOSトランジスタにおいて、ゲート電極、ソース及びドレインとなる高濃度シリコン層上に形成される金属シリコン化合物層は、同一の工程において形成される。MOSトランジスタと同様に、SGTにおいても、ゲート電極、ソース及びドレインとなる高濃度シリコン層上に形成される金属シリコン化合物層は、同一の工程において形成される。そのため、SGTにおいて、ゲート電極、ソース及びドレインとなる高濃度シリコン層のいずれかに、厚い金属シリコン化合物層を形成する場合、ゲート電極、ソース及びドレインとなる高濃度シリコン層の全てに金属シリコン化合物層が形成されてしまう。上述のとおり、柱状半導体層の上に金属シリコン化合物層が形成される場合、金属シリコン化合物層はスパイク状に形成される。そのため、このスパイク状の金属シリコン化合物層が、チャネル領域に達することを回避するように、柱状シリコン層上部に形成される高濃度シリコン層を厚く形成しなければならない。結果として、この高濃度シリコン層の抵抗が増大してしまう。
【0010】
SGTのゲート電極では、そのゲート電極を形成する材質と同じ材質でゲート配線を行うことが多い。そのため、ゲート電極及びゲート配線に、金属シリコン化合物層を厚く形成することにより、ゲート電極及びゲート配線は低抵抗化される。これにより、SGTの高速動作が可能となる。また、SGTでは、柱状シリコン層の下に配置される平面状シリコン層を用いて配線を行うことも多い。そのため、この平面状シリコン層中に金属シリコン化合物層を厚く形成することにより、平面状シリコン層は低抵抗化し、SGTの高速動作が可能となる。
一方、SGTの柱状シリコン層上部の高濃度シリコン層は、コンタクトと直接接続するので、この柱状シリコン層上部の高濃度シリコン層で配線を行うことは困難である。そのため、金属シリコン化合物層はコンタクトと高濃度シリコン層との間に形成される。この金属シリコン化合物層の厚さ方向に電流は流れるので、柱状シリコン層上部の高濃度シリコン層は、金属シリコン化合物層の厚さに応じて低抵抗化する。
前述のとおり、柱状シリコン層上部に金属シリコン化合物層を厚く形成するためには、柱状シリコン層上部に形成される高濃度シリコン層を厚く形成するほかない。しかしながら、高濃度シリコン層の抵抗はその長さに比例するため、高濃度シリコン層を厚く形成すると、高濃度シリコン層の抵抗が増大する。結果として、高濃度シリコン層の低抵抗化が困難となる。
また、MOSトランジスタと同様に、SGTの微細化に伴い、多層配線間で寄生容量が発生し、それによってトランジスタの動作速度が低下するという問題もあった。
【0011】
本発明は、上記の事情を鑑みてなされたものであり、良好な特性を有し且つ微細化を実現した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
上記目的を達成するために、本発明の第1の観点に係る半導体装置は、
第1の平面状半導体層と、
該第1の平面状半導体層上に形成された第1の柱状半導体層と、
該第1の柱状半導体層の下部領域と前記第1の平面状半導体層とに形成された第1の高濃度半導体層と、
前記第1の柱状半導体層の上部領域に形成された、前記第1の高濃度半導体層と同じ導電型の第2の高濃度半導体層と、
前記第1の高濃度半導体層と前記第2の高濃度半導体層との間の前記第1の柱状半導体層の側壁に、該第1の柱状半導体層を取り囲むように形成された第1のゲート絶縁膜と、
該第1のゲート絶縁膜上に該第1のゲート絶縁膜を取り囲むように形成された第1のゲート電極と、
該第1のゲート電極と前記第1の平面状半導体層との間に形成された第1の絶縁膜と、
前記第1のゲート電極の上面及び前記第1の柱状半導体層の上部側壁に接し、該第1の柱状半導体層の前記上部領域を取り囲むように形成された第1の絶縁膜サイドウォールと、
前記第1の平面状半導体層中に、前記第1の高濃度半導体層に接するように形成された第2の金属半導体化合物層と、
前記第2の高濃度半導体層上に形成された第1のコンタクトと、
を備え、
前記第1のコンタクトは、前記第2の高濃度半導体層と直接接続されており、
前記第1のゲート電極は、第1の金属半導体化合物層を備える、
ことを特徴とする。
【0013】
好ましくは、前記第1のコンタクトと前記第2の高濃度半導体層との間に形成された第5の金属半導体化合物層をさらに備え、
該第5の金属半導体化合物層の金属は、前記第1の金属半導体化合物層の金属及び前記第2の金属半導体化合物層の金属とは異なる。
【0014】
好ましくは、前記第1のゲート電極は、前記第1のゲート絶縁膜と前記第1の金属半導体化合物層との間に形成された第1の金属膜をさらに備える。
【0015】
上記目的を達成するために、本発明の第2の観点に係る半導体装置は、
第1のトランジスタと第2のトランジスタとを備える半導体装置であって、
該第1のトランジスタは、
第1の平面状半導体層と、
該第1の平面状半導体層上に形成された第1の柱状半導体層と、
該第1の柱状半導体層の下部領域と前記第1の平面状半導体層とに形成された第2導電型の第1の高濃度半導体層と、
前記第1の柱状半導体層の上部領域に形成された第2導電型の第2の高濃度半導体層と、
前記第1の高濃度半導体層と前記第2の高濃度半導体層との間の前記第1の柱状半導体層の側壁に、該第1の柱状半導体層を取り囲むように形成された第1のゲート絶縁膜と、
該第1のゲート絶縁膜上に該第1のゲート絶縁膜を取り囲むように形成された第1のゲート電極と、
該第1のゲート電極と前記第1の平面状半導体層との間に形成された第1の絶縁膜と、
前記第1のゲート電極の上面及び前記第1の柱状半導体層の上部側壁に接し、該第1の柱状半導体層の前記上部領域を取り囲むように形成された第1の絶縁膜サイドウォールと、
前記第1の平面状半導体層中に、前記第1の高濃度半導体層に接するように形成された第2の金属半導体化合物層と、
前記第2の高濃度半導体層上に形成された第1のコンタクトと、
を備え、
前記第2のトランジスタは、
第2の平面状半導体層と、
該第2の平面状半導体層上に形成された第2の柱状半導体層と、
該第2の柱状半導体層の下部領域と前記第2の平面状半導体層とに形成された第1導電型の第3の高濃度半導体層と、
前記第2の柱状半導体層の上部領域に形成された第1導電型の第4の高濃度半導体層と、
前記第3の高濃度半導体層と前記第4の高濃度半導体層との間の前記第2の柱状半導体層の側壁に、該第2の柱状半導体層を取り囲むように形成された第2のゲート絶縁膜と、
該第2のゲート絶縁膜上に該第2のゲート絶縁膜を取り囲むように形成された第2のゲート電極と、
該第2のゲート電極と前記第2の平面状半導体層との間に形成された第2の絶縁膜と、
前記第2のゲート電極の上面及び前記第2の柱状半導体層の上部側壁に接し、該第2の柱状半導体層の前記上部領域を取り囲むように形成された第2の絶縁膜サイドウォールと、
前記第2の平面状半導体層中に、前記第3の高濃度半導体層に接するように形成された第4の金属半導体化合物層と、
前記第4の高濃度半導体層上に形成された第2のコンタクトと、
を備え、
前記第1のコンタクトと前記第2の高濃度半導体層とは直接接続されており、
前記第2のコンタクトと前記第4の高濃度半導体層とは直接接続されており、
前記第1のゲート電極は、第1の金属半導体化合物層を備え、
前記第2のゲート電極は、第3の金属半導体化合物層を備える、
ことを特徴とする。
【0016】
好ましくは、前記第1のコンタクトと前記第2の高濃度半導体層との間に形成された第5の金属半導体化合物層と、
前記第2のコンタクトと前記第4の高濃度半導体層との間に形成された第6の金属半導体化合物層と、
をさらに備え、
前記第5の金属半導体化合物層の金属は、前記第1の金属半導体化合物層の金属及び前記第2の金属半導体化合物層の金属とは異なり、
前記第6の金属半導体化合物層の金属は、前記第3の金属半導体化合物層の金属及び前記第4の金属半導体化合物層の金属とは異なる。
【0017】
好ましくは、前記第1のゲート電極は、前記第1のゲート絶縁膜と前記第1の金属半導体化合物層との間に形成された第1の金属膜をさらに備え、
前記第2のゲート電極は、前記第2のゲート絶縁膜と前記第3の金属半導体化合物層との間に形成された第2の金属膜をさらに備える。
【0018】
さらに好ましくは、前記第1のゲート絶縁膜と前記第1の金属膜とは、前記第1のトランジスタをエンハンスメント型とする材料から形成されており、
前記第2のゲート絶縁膜と前記第2の金属膜とは、前記第2のトランジスタをエンハンスメント型とする材料から形成されている。
【0019】
上記目的を達成するために、本発明の第3の観点に係る半導体装置の製造方法は、
前記第1の観点に係る半導体装置を製造するための半導体装置の製造方法であって、
該半導体装置の製造方法は、
前記第1の平面状半導体層と、該第1の平面状半導体層上に形成されハードマスクが上面に形成された前記第1の柱状半導体層と、前記第1の平面状半導体層と前記第1の柱状半導体層の下部領域とに形成された前記第1の高濃度半導体層と、前記ハードマスク上及び前記第1の平面状半導体層上に形成された第3の絶縁膜を有する構造体を用意する工程と、
前記構造体上に、第4の絶縁膜、第3の金属膜、及び第1の半導体膜を順に形成する工程と、
該第1の半導体膜をエッチングして、前記第1の柱状半導体層の側壁にサイドウォール状に該第1の半導体膜を残存させる工程と、
前記第3の金属膜をエッチングし、前記第1の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
前記第4の絶縁膜をエッチングし、前記第1の柱状半導体層の側壁にサイドウォール状に残存させる、第4の絶縁膜エッチング工程と、
前記第4の絶縁膜エッチング工程の結果物上に第2の半導体膜を形成する第2の半導体膜形成工程と、
前記第2の半導体膜形成工程の結果物を埋め込むように第3の半導体膜を形成する工程と、
該第2の半導体膜と該第3の半導体膜と前記第1の半導体膜とを平坦化する工程と、
前記平坦化された第2の半導体膜と第3の半導体膜と第1の半導体膜とを、前記第3の金属膜の上部領域が露出するようにエッチバックする工程と、
前記サイドウォール状に残存させた第3の金属膜と前記サイドウォール状に残存させた第4の絶縁膜とを、前記第1の柱状半導体層の上部側壁が露出するようにエッチングして、前記第1の金属膜と前記第1のゲート絶縁膜とを形成する工程と、
前記第1の柱状半導体層の前記上部領域に前記第1の高濃度半導体層と同じ導電型の前記第2の高濃度半導体層を形成する第2の高濃度半導体層形成工程と、
前記第2の高濃度半導体層形成工程の結果物上に酸化膜及び窒化膜を順に形成する工程と、
該酸化膜と該窒化膜とが、前記第1の柱状半導体層の前記上部側壁と前記ハードマスクの側壁とにサイドウォール状に残存するように、該酸化膜と該窒化膜とをエッチングして、前記第1の絶縁膜サイドウォールを形成する工程と、
前記第1の半導体膜と前記第2の半導体膜と前記第3の半導体膜とをエッチングして、少なくとも前記第1の半導体膜と前記第2の半導体膜との一部を、前記第1の金属膜の側壁に該第1の金属膜を取り囲むように残存させる、半導体膜エッチング工程と、
前記半導体膜エッチング工程で露出した、前記第1の平面状半導体層上の前記第3の絶縁膜をエッチングして除去し、前記第1の平面状半導体層を露出させる第1の平面状半導体層露出工程と、
前記第1の平面状半導体層露出工程の結果物上に、金属を堆積し、熱処理を行うことで、前記第1の平面状半導体層に含まれる半導体と前記堆積させた金属とを反応させ、且つ前記第1の金属膜上に残存させた前記第1の半導体膜及び前記第2の半導体膜に含まれる半導体と前記堆積させた金属とを反応させる金属半導体反応工程と、
前記金属半導体反応工程において未反応の前記金属を除去することにより、前記第1の平面状半導体層中に前記第2の金属半導体化合物層を形成し、且つ前記第1のゲート電極中に前記第1の金属半導体化合物層を形成する工程と、
を備える、ことを特徴とする。
【0020】
好ましくは、前記ハードマスク上の前記第3の絶縁膜を除去する工程と、
前記第1の柱状半導体層の上部に形成された前記第2の高濃度半導体層上に直接、前記第1のコンタクトを形成する工程と、
をさらに備える。
【発明の効果】
【0021】
本発明によれば、良好な特性を有し且つ微細化を実現した半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0022】
【図1】(a)は、本発明の第1の実施形態に係る半導体装置の平面図であり、(b)は(a)のX−X’線での断面図である。
【図2】(a)は図1(a)のY1−Y1’線での断面図、(b)は図1(a)のY2−Y2’線での断面図である。
【図3】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図4】(a)は図3(a)のY1−Y1’線での断面図、(b)は図3(a)のY2−Y2’線での断面図である。
【図5】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図6】(a)は図5(a)のY1−Y1’線での断面図、(b)は図5(a)のY2−Y2’線での断面図である。
【図7】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図8】(a)は図7(a)のY1−Y1’線での断面図、(b)は図7(a)のY2−Y2’線での断面図である。
【図9】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図10】(a)は図9(a)のY1−Y1’線での断面図、(b)は図9(a)のY2−Y2’線での断面図である。
【図11】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図12】(a)は図11(a)のY1−Y1’線での断面図、(b)は図11(a)のY2−Y2’線での断面図である。
【図13】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図14】(a)は図13(a)のY1−Y1’線での断面図、(b)は図13(a)のY2−Y2’線での断面図である。
【図15】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図16】(a)は図15(a)のY1−Y1’線での断面図、(b)は図15(a)のY2−Y2’線での断面図である。
【図17】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図18】(a)は図17(a)のY1−Y1’線での断面図、(b)は図17(a)のY2−Y2’線での断面図である。
【図19】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図20】(a)は図19(a)のY1−Y1’線での断面図、(b)は図19(a)のY2−Y2’線での断面図である。
【図21】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図22】(a)は図21(a)のY1−Y1’線での断面図、(b)は図21(a)のY2−Y2’線での断面図である。
【図23】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図24】(a)は図23(a)のY1−Y1’線での断面図、(b)は図23(a)のY2−Y2’線での断面図である。
【図25】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図26】(a)は図25(a)のY1−Y1’線での断面図、(b)は図25(a)のY2−Y2’線での断面図である。
【図27】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図28】(a)は図27(a)のY1−Y1’線での断面図、(b)は図27(a)のY2−Y2’線での断面図である。
【図29】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図30】(a)は図29(a)のY1−Y1’線での断面図、(b)は図29(a)のY2−Y2’線での断面図である。
【図31】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図32】(a)は図31(a)のY1−Y1’線での断面図、(b)は図31(a)のY2−Y2’線での断面図である。
【図33】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図34】(a)は図33(a)のY1−Y1’線での断面図、(b)は図33(a)のY2−Y2’線での断面図である。
【図35】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図36】(a)は図35(a)のY1−Y1’線での断面図、(b)は図35(a)のY2−Y2’線での断面図である。
【図37】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図38】(a)は図37(a)のY1−Y1’線での断面図、(b)は図37(a)のY2−Y2’線での断面図である。
【図39】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図40】(a)は図39(a)のY1−Y1’線での断面図、(b)は図39(a)のY2−Y2’線での断面図である。
【図41】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図42】(a)は図41(a)のY1−Y1’線での断面図、(b)は図41(a)のY2−Y2’線での断面図である。
【図43】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図44】(a)は図43(a)のY1−Y1’線での断面図、(b)は図43(a)のY2−Y2’線での断面図である。
【図45】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図46】(a)は図45(a)のY1−Y1’線での断面図、(b)は図45(a)のY2−Y2’線での断面図である。
【図47】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図48】(a)は図47(a)のY1−Y1’線での断面図、(b)は図47(a)のY2−Y2’線での断面図である。
【図49】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図50】(a)は図49(a)のY1−Y1’線での断面図、(b)は図49(a)のY2−Y2’線での断面図である。
【図51】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図52】(a)は図51(a)のY1−Y1’線での断面図、(b)は図51(a)のY2−Y2’線での断面図である。
【図53】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図54】(a)は図53(a)のY1−Y1’線での断面図、(b)は図53(a)のY2−Y2’線での断面図である。
【図55】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図56】(a)は図55(a)のY1−Y1’線での断面図、(b)は図55(a)のY2−Y2’線での断面図である。
【図57】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図58】(a)は図57(a)のY1−Y1’線での断面図、(b)は図57(a)のY2−Y2’線での断面図である。
【図59】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図60】(a)は図59(a)のY1−Y1’線での断面図、(b)は図59(a)のY2−Y2’線での断面図である。
【図61】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図62】(a)は図61(a)のY1−Y1’線での断面図、(b)は図61(a)のY2−Y2’線での断面図である。
【図63】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図64】(a)は図63(a)のY1−Y1’線での断面図、(b)は図63(a)のY2−Y2’線での断面図である。
【図65】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図66】(a)は図65(a)のY1−Y1’線での断面図、(b)は図65(a)のY2−Y2’線での断面図である。
【図67】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図68】(a)は図67(a)のY1−Y1’線での断面図、(b)は図67(a)のY2−Y2’線での断面図である。
【図69】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図70】(a)は図69(a)のY1−Y1’線での断面図、(b)は図69(a)のY2−Y2’線での断面図である。
【図71】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図72】(a)は図71(a)のY1−Y1’線での断面図、(b)は図71(a)のY2−Y2’線での断面図である。
【図73】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図74】(a)は図73(a)のY1−Y1’線での断面図、(b)は図73(a)のY2−Y2’線での断面図である。
【図75】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図76】(a)は図75(a)のY1−Y1’線での断面図、(b)は図75(a)のY2−Y2’線での断面図である。
【図77】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図78】(a)は図77(a)のY1−Y1’線での断面図、(b)は図77(a)のY2−Y2’線での断面図である。
【図79】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図80】(a)は図79(a)のY1−Y1’線での断面図、(b)は図79(a)のY2−Y2’線での断面図である。
【図81】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図82】(a)は図81(a)のY1−Y1’線での断面図、(b)は図81(a)のY2−Y2’線での断面図である。
【図83】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図84】(a)は図83(a)のY1−Y1’線での断面図、(b)は図83(a)のY2−Y2’線での断面図である。
【図85】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図86】(a)は図85(a)のY1−Y1’線での断面図、(b)は図85(a)のY2−Y2’線での断面図である。
【図87】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図88】(a)は図87(a)のY1−Y1’線での断面図、(b)は図87(a)のY2−Y2’線での断面図である。
【図89】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図90】(a)は図89(a)のY1−Y1’線での断面図、(b)は図89(a)のY2−Y2’線での断面図である。
【図91】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図92】(a)は図91(a)のY1−Y1’線での断面図、(b)は図91(a)のY2−Y2’線での断面図である。
【図93】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図94】(a)は図93(a)のY1−Y1’線での断面図、(b)は図93(a)のY2−Y2’線での断面図である。
【図95】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図96】(a)は図95(a)のY1−Y1’線での断面図、(b)は図95(a)のY2−Y2’線での断面図である。
【図97】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図98】(a)は図97(a)のY1−Y1’線での断面図、(b)は図97(a)のY2−Y2’線での断面図である。
【図99】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図100】(a)は図99(a)のY1−Y1’線での断面図、(b)は図99(a)のY2−Y2’線での断面図である。
【図101】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図102】(a)は図101(a)のY1−Y1’線での断面図、(b)は図101(a)のY2−Y2’線での断面図である。
【図103】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図104】(a)は図103(a)のY1−Y1’線での断面図、(b)は図103(a)のY2−Y2’線での断面図である。
【図105】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図106】(a)は図105(a)のY1−Y1’線での断面図、(b)は図105(a)のY2−Y2’線での断面図である。
【図107】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図108】(a)は図107(a)のY1−Y1’線での断面図、(b)は図107(a)のY2−Y2’線での断面図である。
【図109】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図110】(a)は図109(a)のY1−Y1’線での断面図、(b)は図109(a)のY2−Y2’線での断面図である。
【図111】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図112】(a)は図111(a)のY1−Y1’線での断面図、(b)は図111(a)のY2−Y2’線での断面図である。
【図113】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図114】(a)は図113(a)のY1−Y1’線での断面図、(b)は図113(a)のY2−Y2’線での断面図である。
【図115】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図116】(a)は図115(a)のY1−Y1’線での断面図、(b)は図115(a)のY2−Y2’線での断面図である。
【図117】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図118】(a)は図117(a)のY1−Y1’線での断面図、(b)は図117(a)のY2−Y2’線での断面図である。
【図119】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図120】(a)は図119(a)のY1−Y1’線での断面図、(b)は図119(a)のY2−Y2’線での断面図である。
【図121】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図122】(a)は図121(a)のY1−Y1’線での断面図、(b)は図121(a)のY2−Y2’線での断面図である。
【図123】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図124】(a)は図123(a)のY1−Y1’線での断面図、(b)は図123(a)のY2−Y2’線での断面図である。
【図125】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図126】(a)は図125(a)のY1−Y1’線での断面図、(b)は図125(a)のY2−Y2’線での断面図である。
【図127】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図128】(a)は図127(a)のY1−Y1’線での断面図、(b)は図127(a)のY2−Y2’線での断面図である。
【図129】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図130】(a)は図129(a)のY1−Y1’線での断面図、(b)は図129(a)のY2−Y2’線での断面図である。
【図131】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図132】(a)は図131(a)のY1−Y1’線での断面図、(b)は図131(a)のY2−Y2’線での断面図である。
【図133】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図134】(a)は図133(a)のY1−Y1’線での断面図、(b)は図133(a)のY2−Y2’線での断面図である。
【図135】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図136】(a)は図135(a)のY1−Y1’線での断面図、(b)は図135(a)のY2−Y2’線での断面図である。
【図137】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図138】(a)は図137(a)のY1−Y1’線での断面図、(b)は図137(a)のY2−Y2’線での断面図である。
【図139】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図140】(a)は図139(a)のY1−Y1’線での断面図、(b)は図139(a)のY2−Y2’線での断面図である。
【図141】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図142】(a)は図141(a)のY1−Y1’線での断面図、(b)は図141(a)のY2−Y2’線での断面図である。
【図143】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図144】(a)は図143(a)のY1−Y1’線での断面図、(b)は図143(a)のY2−Y2’線での断面図である。
【図145】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図146】(a)は図145(a)のY1−Y1’線での断面図、(b)は図145(a)のY2−Y2’線での断面図である。
【図147】(a)は、第1の実施形態に係る半導体装置の製造方法を説明するための平面図、(b)は(a)のX−X’線での断面図である。
【図148】(a)は図147(a)のY1−Y1’線での断面図、(b)は図147(a)のY2−Y2’線での断面図である。
【発明を実施するための形態】
【0023】
(第1の実施形態)
図1(a)は本発明の第1の実施形態に係るNegative Channel Meta−Oxide−Semiconductor(NMOS)・SGTとPositive Channel Metal−Oxide−Semiconductor(PMOS)・SGTを備えるインバータの平面図であり、図1(b)は、図1(a)のカットラインX−X’に沿った断面図である。図2(a)は、図1(a)のカットラインY1−Y1’に沿った断面図である。図2(b)は、図1(a)のカットラインY2−Y2’に沿った断面図である。なお、図1(a)は平面図であるが、領域の区別のため、一部にハッチングを付す。
以下に図1(a)〜図2(b)を参照して、第1の実施形態に係るNMOS・SGTとPMOS・SGTとを備えるインバータについて説明する。
【0024】
まず、第1の実施形態のNMOS・SGTについて説明する。
シリコン酸化膜101上に第1の平面状シリコン層212が形成され、第1の平面状シリコン層212上に第1の柱状シリコン層208が形成されている。
第1の柱状シリコン層208の下部領域及び第1の柱状シリコン層208下に位置する第1の平面状シリコン層212の領域には、第1のn+型シリコン層113が形成され、第1の柱状シリコン層208の上部領域には、第2のn+型シリコン層144が形成されている。本実施形態において、例えば、第1のn+型シリコン層113はソース拡散層として、第2のn+型シリコン層144はドレイン拡散層として機能する。また、ソース拡散層とドレイン拡散層との間の部分が、チャネル領域として機能する。このチャネル領域として機能する、第1のn+型シリコン層113と第2のn+型シリコン層144との間の第1の柱状シリコン層208の領域を、第1のシリコン層114とする。
【0025】
第1の柱状シリコン層208の側面に、チャネル領域を囲むように第1のゲート絶縁膜140が形成されている。つまり、第1のゲート絶縁膜140は、第1のシリコン層114を取り囲むように形成されている。第1のゲート絶縁膜140は、例えば、酸化膜、窒化膜又は高誘電体膜である。さらに、第1のゲート絶縁膜140上には、第1の金属膜138が形成され、第1の金属膜138側壁には、第1の金属シリコン化合物層159a(以下、金属シリコン化合物層を単に化合物層ともいう)が形成されている。第1の金属膜138は、例えば、窒化チタン又は窒化タンタルを含む膜である。また、第1の化合物層は、金属とシリコンとの化合物から形成されており、この金属は、Ni又はCoなどである。
第1の金属膜138と第1の化合物層159aとが第1のゲート電極210を構成する。
本実施形態においては、動作時、第1のゲート電極210に電圧が印加されることによって、第1のシリコン層114にチャネルが形成される。
【0026】
第1のゲート電極210と第1の平面状シリコン層212との間には、第1の絶縁膜129aが形成されている。さらに、第1の柱状シリコン層208の上部側壁に、第1の柱状シリコン層208の上部領域を囲むように第1の絶縁膜サイドウォール223が形成され、第1の絶縁膜サイドウォール223は、第1のゲート電極210の上面と接している。また、第1の絶縁膜サイドウォール223は窒化膜150と、酸化膜152とから構成される。
さらに、第1の平面状シリコン層212には、第2の化合物層160が形成されている。第2の化合物層160は、金属とシリコンとの化合物から形成されており、この金属は、Ni又はCoなどである。
第2の化合物層160は、第1のn+型シリコン層113と接して形成され、第1のn+型シリコン層113に電源電位を与えるための配線層として機能する。
【0027】
第1の柱状シリコン層208の上には、コンタクト216が形成されている。なお、コンタクト216は、バリアメタル層182、金属層183及び184から構成される。コンタクト216は、第2のn+型シリコン層144上に直接形成されている。これにより、コンタクト216と第2のn+型シリコン層144とは直接、接続されている。本実施形態においては、コンタクト216と第2のn+型シリコン層144とは接触している。
バリアメタル層182は、チタン又はタンタル等の金属から形成される。第2のn+型シリコン層144は、コンタクト216を介して、出力配線220に接続されている。出力配線220は、バリアメタル層198、金属層199、バリアメタル層200から構成される。
【0028】
第1の化合物層159aの側面の一部には、第7の化合物層159cが形成されている。なお、第7の化合物層159を構成する材料は、第1の化合物層159aと同じ材料である。第7の化合物層159cは、ゲート配線218として機能する。第7の化合物層159c上にはコンタクト215が形成されている。コンタクト215は、バリアメタル層179、金属層180,181から構成される。さらに、コンタクト215は、バリアメタル層201、金属層202、バリアメタル層203から構成される入力配線221に接続されている。動作時、第1のシリコン層114にチャネルを形成するように、コンタクト215を介して第1のゲート電極210に入力電圧が与えられる。
【0029】
また、第2の化合物層160上にはコンタクト217が形成されている。コンタクト217は、バリアメタル層185、金属層186,187から構成され、電源配線222に接続されている。電源配線222は、バリアメタル層204、金属層205、バリアメタル層206から構成される。動作時、第1のn+シリコン層113及び第2の化合物層160には、コンタクト217を介して、電源電位が与えられる。
このような構成により、NMOS・SGTが形成されている。
【0030】
上述のように、本実施形態のNMOS・SGTにおいて、ゲート電極210ゲート配線218及び平面状シリコン層212と、に厚い金属シリコン化合物層159a,159c及び160が形成されている。このようなSGTの構造により、ゲート電極210及び平面状シリコン層212は低抵抗化し、SGTの高速動作が可能となる。
【0031】
さらに、本実施形態のNMOS・SGTにおいて、コンタクト216が直接、柱状シリコン層208上部の高濃度シリコン層(第2のn+型シリコン層)144上に配置されている。つまり、コンタクト216と第2のn+型シリコン層144との間に金属シリコン化合物層が形成されてないので、リーク電流の発生の要因となり得るスパイク状の金属シリコン化合物層は形成されない。
また、半導体装置の高集積化のために柱状シリコン層の直径を小さくしても、柱状シリコン層上に形成される金属シリコン化合物層がさらに厚くなる現象もおこらない。従って、上述のようなリーク電流は発生しない。また、このリーク電流の発生を抑制するために、高濃度シリコン層144を厚く形成する必要もないので、高濃度シリコン層144の抵抗の増大も回避することができる。
以上のような構成により、半導体装置の低抵抗化および微細化を実現することができる。
また、第1の絶縁膜129aにより、ゲート電極210と平面状シリコン層212との間の寄生容量を低減することができる。これにより、SGTの微細化に伴う動作速度の低下を回避することができる。
【0032】
次に、本実施形態のPMOS・SGTについて説明する。上述したNMOS・SGTと同様に、シリコン酸化膜101上に第2の平面状シリコン層211が形成され、第2の平面状シリコン層211上に第2の柱状シリコン層207が形成されている。
第2の柱状シリコン層207の下部領域及び第2の柱状シリコン層207下に位置する第2の平面状シリコン層211の領域には、第1のp+型シリコン層119が形成され、第2の柱状シリコン層207の上部領域には、第2のp+型シリコン層146が形成されている。本実施形態において、例えば、第1のp+型シリコン層119はソース拡散層として、第2のp+型シリコン層146はドレイン拡散層として機能する。また、ソース領域とドレイン領域の間の部分が、チャネル領域として機能する。このチャネル領域として機能する、第1のp+型シリコン層119と第2のp+型シリコン層146との間の第2の柱状シリコン層207の領域を、第2のシリコン層120とする。
【0033】
第2の柱状シリコン層207の側壁に、チャネル領域を囲むように第2のゲート絶縁膜139が形成されている。つまり、第2のゲート絶縁膜139は、第2のシリコン層120の側面に、第2のシリコン層120を取り囲むように形成されている。第2のゲート絶縁膜139は、例えば、酸化膜、窒化膜又は高誘電体膜である。さらに、第2のゲート絶縁膜139の周囲には、第2の金属膜137が形成されている。第2の金属膜137は、例えば、窒化チタン又は窒化タンタルを含む膜である。また、第2の金属膜137の周囲には、第3の化合物層159bが形成されている。第3の化合物層159cを構成する材料は、第1の化合物層159a及び第7の化合物層159cと同じ材料である。第2の金属膜137と、第3の化合物層159bと、から第2のゲート電極209が構成される。第1のゲート電極210と第2のゲート電極209の間に形成された第7の化合物層159cは、ゲート配線218として機能し、動作時、ゲート電極209,210に入力電位を与える。
本実施形態においては、第2のゲート電極209に電圧が印加されることによって、第2のシリコン層120の領域にチャネルが形成される。
【0034】
第2のゲート電極209と第2の平面状シリコン層211との間には、第2の絶縁膜129bが形成されている。さらに、第2の柱状シリコン層207の上部側壁に第2の絶縁膜サイドウォール224が形成され、第2の絶縁膜サイドウォール224は、第2のゲート電極209の上面に接している。第2の絶縁膜サイドウォール224は窒化膜151と、酸化膜149とから構成される。
また、第2の平面状シリコン層211には、第1のp+型シリコン層119に接するように第4の化合物層158が形成されている。第4の化合物層158は、金属とシリコンとの化合物から形成されており、この金属は、Ni又はCoなどである。
【0035】
第2の柱状シリコン層207の上には、コンタクト214が形成されている。なお、コンタクト214は、バリアメタル層176、金属層177及び178から構成される。コンタクト214は、第2のp+型シリコン層146上に直接、形成されている。これにより、コンタクト214と第2のp+型シリコン層146とは、直接接続されている。本実施形態においては、コンタクト214と第2のp+型シリコン層146とは接触している。
バリアメタル層176は、チタン又はタンタルなどの金属から形成されている。第2のp+型シリコン層146は、コンタクト214を介して、出力配線220に接続されている。PMOS・SGTの出力は、出力配線220に出力される。
【0036】
また、上述のとおり、第7の化合物層159c上に形成されたコンタクト215は、入力配線221に接続されており、入力配線221から第2のゲート電極209に、第2のシリコン層120にチャネルを形成するための電位が印加される。さらに、ゲート電極210及び209はゲート配線218により接続されている。
また、第4の化合物層158上にはコンタクト213が形成されている。コンタクト213は、バリアメタル層173、金属層174,175から構成される。コンタクト213は、PMOS・SGTに電源電位を入力するために電源配線219に接続されている。電源配線219は、バリアメタル層195、金属層196、バリアメタル層197から構成される。
このような構成により、PMOS・SGTが形成されている。
【0037】
さらに、第1の平面状シリコン層212と隣接するPMOS・SGTの第2の平面上シリコン層211との間には酸化膜126が形成され、酸化膜126上に第1の絶縁膜129a及び第2の絶縁膜129bが延在している。また、各トランジスタは、窒化膜161及び層間絶縁膜162によって分離されている。
このような構成により、NMOS・SGTとPMOS・SGTを備えるインバータが形成されている。
本実施形態においては、第1の化合物層159a、第3の化合物層159b及び第7の化合物層159cは、同一の工程により、同一の材料から一体に形成されている。また、第1の絶縁膜129a及び第2の絶縁膜129bは、同一の工程により、同一の材料から一体に形成されている。
本実施形態に係るインバータにおいては、第1のゲート絶縁膜146と第1の金属膜138とは、NMOS・SGTをエンハンスメント型とする材料から形成され、第2のゲート絶縁膜139と第2の金属膜137とは、PMOS・SGTをエンハンスメント型とする材料から形成されている。そのため、このインバータの動作時に流れる貫通電流を低減することができる。
【0038】
以下に本発明の第1の実施形態のSGTを備えるインバータを形成するための製造方法の一例を図3(a)〜図148(b)を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。
図3(a)〜図4(b)において、図3(a)は平面図、図3(b)は図3(a)における切断線X−X’の断面図、図4(a)は図3(a)における切断線Y1−Y1’の断面図、図4(b)は図3(a)における切断線Y2−Y2’の断面図を示している。以下、図5(a)〜図148(b)においても同様である。
【0039】
図3(a)〜図4(b)に示すように、シリコン酸化膜101とシリコン層102からなる基板上に、さらに窒化膜103を成膜する。シリコンからなる基板を用いてもよい。また、シリコン上に酸化膜が形成され、この酸化膜上にシリコン層が形成された基板を用いてもよい。本実施形態ではシリコン層102としてi型シリコン層を用いる。シリコン層102としてp型シリコン層、n型シリコン層を使用する場合は、SGTのチャネルとなる部分に不純物を導入する。また、i型シリコン層のかわりに、薄いn型シリコン層もしくは薄いp型シリコン層を用いてもよい。
【0040】
図5(a)〜図6(b)に示すように、柱状シリコン層のためのハードマスクを形成するためのレジスト104,105を形成する。
【0041】
図7(a)〜図8(b)に示すように、窒化膜103をエッチングし、ハードマスク106,107を形成する。
【0042】
図9(a)〜図10(b)に示すように、ハードマスク106,107をマスクとしてシリコン層102をエッチングし、柱状シリコン層207,208を形成する。
【0043】
図11(a)〜図12(b)に示すように、レジスト104,105を剥離する。
【0044】
図13(a)〜図14(b)に示すように、シリコン層102の表面を酸化して、犠牲酸化膜108を形成する。この犠牲酸化により、シリコンエッチング中にカーボンなどが打ち込まれたシリコン表面が除去される。
【0045】
図15(a)〜図16(b)に示すように、犠牲酸化膜108をエッチングにより除去する。
【0046】
図17(a)〜図18(b)に示すように、上記工程の結果物上に酸化膜109を形成する。
【0047】
図19(a)〜図20(b)に示すように、酸化膜109をエッチングし、柱状シリコン層207,208の側壁にサイドウォール状に残存させ、サイドウォール110,111を形成する。柱状シリコン層207,208の下部にn+型シリコン層を不純物注入により形成する際、サイドウォール110,111により、チャネルに不純物が導入されず、SGTのしきい値電圧の変動を抑制することができる。
【0048】
図21(a)〜図22(b)に示すように、柱状シリコン層208の下部に不純物を注入するためのレジスト112を形成する。
【0049】
図23(b)、図24(a)において矢印で示すように、NMOS・SGT形成予定領域のシリコン層102に、例えば砒素を注入し、柱状シリコン層208下にn+型シリコン層113aを形成する。これにより、図23(a)〜図24(b)に示すように、柱状シリコン層208中の第1のシリコン層114の領域とシリコン層102の平面状の領域とは分離される。
【0050】
図25(a)〜図26(b)に示すように、レジスト112を剥離する。
【0051】
図27(a)〜図28(b)に示すように、サイドウォール110,111をエッチングして除去する。
【0052】
次に、アニールを行い、注入された不純物(砒素)を活性化する。これにより、図29(a)〜図30(b)に示すように、注入された不純物が、シリコン層102及び柱状シリコン層208の一部に拡散する。
【0053】
図31(a)〜図32(b)に示すように、上記工程の結果物上に酸化膜115を形成する。
【0054】
図33(a)〜図34(b)に示すように、酸化膜115をエッチングし、柱状シリコン層207,208の側壁にサイドウォール状に残存させ、サイドウォール116,117を形成する。柱状シリコン層207,208下にp+型シリコン層を不純物注入により形成する際、サイドウォール116,117により、チャネル領域に不純物が導入されず、SGTのしきい値電圧の変動を抑制することができる。
【0055】
図35(a)〜図36(b)に示すように、柱状シリコン層207の下のシリコン層102に不純物を注入するためのレジスト118を形成する。
【0056】
図37(a)〜図38(b)に示すように、PMOS・SGT形成予定領域のシリコン層102に、例えばボロンを注入し、柱状シリコン層207下にp+型シリコン層119aを形成する。これにより、図37(a)〜図38(b)に示すように、柱状シリコン層207中の第2のシリコン層120の領域が平面状のシリコン層領域から分離される。
【0057】
図39(a)〜図40(b)に示すように、レジスト118を剥離する。
【0058】
図41(a)〜図42(b)に示すように、サイドウォール116,117をエッチングして除去する。
【0059】
次に、アニールを行い、注入された不純物(ボロン)を活性化する。これにより、図43(a)〜図44(b)に示すように、注入された不純物が、シリコン層102及び柱状シリコン層207の一部に拡散する。
【0060】
図45(a)〜図46(b)に示すように、上記工程の結果物上に酸化膜121を形成する。酸化膜121は、後の工程において行われる平面状シリコン層形成のためのレジストから、第1のシリコン層114及び第2のシリコン層120を保護する。
【0061】
図47(a)〜図48(b)に示すように、平面状シリコン層形成のためのレジスト122,123を形成する。
【0062】
図49(a)〜図50(b)に示すように、柱状シリコン層207と208との間の酸化膜121の一部をエッチングし、酸化膜124及び125に分離する。
【0063】
次に、p+型シリコン層119a及びn+型シリコン層113aの一部をエッチングする。これにより、図51(a)〜図52(b)に示すように、残存したp+型シリコン層119及びn+型シリコン層113をそれぞれ有する平面状シリコン層211及び212が形成される。
【0064】
図53(a)〜図54(b)に示すように、レジスト122,123を除去する。
【0065】
図55(a)〜図56(b)に示すように、上記工程の結果物上にこの結果物を埋め込むように酸化膜126aを厚く形成する。
【0066】
図57(a)〜図58(b)に示すように、ハードマスク106,107をストッパとしてCMP(化学機械研磨)を行い、酸化膜126aを平坦化する。
【0067】
次に、酸化膜126a及び酸化膜124,125をエッチングし、図59(a)〜図60(b)に示すように、平面状シリコン層211及び212間を埋め込む酸化膜126を形成する。
【0068】
図61(a)〜図62(b)に示すように、上記工程の結果物上に酸化膜128を形成する。n+型シリコン層113上、p+型シリコン層119上、酸化膜126上及びハードマスク106,107上に厚く酸化膜128を形成し、柱状シリコン層207,208の側壁には薄く酸化膜128を形成する。
【0069】
図63(a)〜図64(b)に示すように、酸化膜128の一部をエッチングして、柱状シリコン層207,208の側壁に形成された酸化膜128を除去する。エッチングは等方性エッチングが好ましい。n+型シリコン層113上、p+型シリコン層119上、酸化膜126上及びハードマスク106,107上に厚く酸化膜128を形成し、柱状シリコン層207,208の側壁に薄く酸化膜128を形成したため、柱状シリコン層207,208の側壁の酸化膜128をエッチングした後も、n+型シリコン層113上、p+型シリコン層119上及び酸化膜126上に、酸化膜128の一部が残り、絶縁膜129cとなる。この場合、ハードマスク106,107上にも酸化膜128の一部が残り、絶縁膜130,131となる。
絶縁膜129cは、後の工程において、第1の絶縁膜129a及び第2の絶縁膜129bとなり、第1及び第2の絶縁膜129a,129bにより、ゲート電極と平面状シリコン層との間の寄生容量を低減することができる。
【0070】
図65(a)〜図66(b)に示すように、上記工程の結果物上に絶縁膜132を成膜する。絶縁膜132は、酸化膜、窒化膜、高誘電体膜のいずれか一つを含む膜である。また、絶縁膜132の成膜前に、柱状シリコン層207,208に対し、水素雰囲気アニールもしくはエピタキシャル成長を行ってもよい。
【0071】
図67(a)〜図68(b)に示すように、絶縁膜132上に金属膜133を成膜する。金属膜133は、窒化チタンもしくは窒化タンタルを含む膜が好ましい。金属膜133を用いることにより、チャネル領域の空乏化を抑制でき、かつゲート電極を低抵抗化することができる。また、金属膜133の材質により、トランジスタのしきい値電圧を設定することもできる。本工程以降の全ての工程は、金属ゲート電極による金属汚染を抑制するような製造工程にする必要がある。
【0072】
図69(a)〜図70(b)に示すように、上記工程の結果物上にポリシリコン膜134を形成する。金属汚染を抑制するため、常圧CVDを用いてポリシリコン膜134を形成することが好ましい。
【0073】
図71(a)〜図72(b)に示すように、ポリシリコン膜134をエッチングし、柱状シリコン層207,208の側壁及びハードマスク106,107の側壁にサイドウォール状に残存させたポリシリコン膜135,136を形成する。
【0074】
図73(a)〜図74(b)に示すように、金属膜133をエッチングする。柱状シリコン層207,208の側壁の金属膜133はポリシリコン膜135,136に保護され、エッチングされず、柱状シリコン層207,208の側壁及びハードマスク106,107の側壁にサイドウォール状に残存した金属膜137a,138aとなる。
【0075】
次に、絶縁膜132をエッチングする。図75(a)〜図76(b)に示すように、柱状シリコン層207,208の側壁の絶縁膜132はポリシリコン膜135,136に保護され、エッチングされず、柱状シリコン層207,208の側壁及びハードマスク106,107の側壁にサイドウォール状に残存したゲート絶縁膜139a,140aとなる。
【0076】
図77(a)〜図78(b)に示すように、上記工程の結果物上にポリシリコン膜141を形成する。金属汚染を抑制するため、常圧CVDを用いてポリシリコン膜141を形成することが好ましい。
ゲート絶縁膜139,140に高誘電体膜を用いる場合、この高誘電体膜は金属汚染の汚染源となり得る。ポリシリコン膜141を形成することにより、ゲート絶縁膜139aと金属膜137aは、柱状シリコン層207とポリシリコン膜135,141と絶縁膜129cとハードマスク106とに覆われる。また、ゲート絶縁膜140aと金属膜138aは、柱状シリコン層208とポリシリコン膜136,141と絶縁膜129cとハードマスク107とに覆われる。すなわち、汚染源であるゲート絶縁膜139a,140aと金属膜137a,138aは、柱状シリコン層207,208とポリシリコン膜135,136,141と絶縁膜129cとハードマスク106,107とに覆われるので、ゲート絶縁膜139a,140aと金属膜137a,138aに含まれる金属による金属汚染を抑制することができる。
金属膜を厚く形成し、エッチングを行いサイドウォール状に残存させ、ゲート絶縁膜をエッチングした後、ポリシリコン膜を形成することにより、ゲート絶縁膜と金属膜とが、柱状シリコン層、ポリシリコン膜、絶縁膜及びハードマスクに覆われる構造を形成してもよい。
【0077】
図79(a)〜図80(b)に示すように、上記工程の結果物上に、この結果物を埋め込むようにポリシリコン層142を形成する。柱状シリコン207,208間を埋め込むため、低圧CVDを用いてポリシリコン膜142を形成することが好ましい。汚染源であるゲート絶縁膜139a,140aと金属膜137a,138aは、柱状シリコン層207,208とポリシリコン膜135,136,141と絶縁膜129cとハードマスク106,107とに覆われているため、低圧CVDを用いることができる。
【0078】
図81(a)〜図82(b)に示すように、絶縁膜130,131を研磨ストッパとして化学機械研磨(CMP)を行い、ポリシリコン膜142を平坦化する。
【0079】
図83(a)〜図84(b)に示すように、絶縁膜130,131をエッチングする。絶縁膜(酸化膜)エッチング後に、ハードマスク106,107を研磨ストッパとして化学機械研磨を行ってもよい。
【0080】
図85(a)〜図86(b)に示すように、ポリシリコン膜135,136,141,142をエッチバックして、形成されるゲート絶縁膜139,140及びゲート電極の形成予定領域の上端部までポリシリコン膜135,136,141,142を除去する。このエッチバックにより、SGTのゲート長が決定される。この工程により、金属膜137,138の上部領域が露出する。
【0081】
図87(a)〜図88(b)に示すように、柱状シリコン層207,208の上部側壁の金属膜137a,138aをエッチングして除去し、金属膜137,138を形成する。
【0082】
図89(a)〜図90(b)に示すように、柱状シリコン層207,208の上部側壁のゲート絶縁膜139a,140aをエッチングして除去し、ゲート絶縁膜139,140を形成する。
【0083】
図91(a)〜図92(b)に示すように、柱状シリコン層208の上部にn+型シリコン層144を形成するためのレジスト143を形成する。
【0084】
図93(b)、図94(a)において矢印で示すように、柱状シリコン層208の上部領域に、例えば、砒素を注入する。これにより、図93(a)〜図94(b)に示すように、柱状シリコン層208の上部にn+型シリコン層144を形成する。基板に対して垂直な線を0度としたとき、砒素を注入する角度は、10から60度であり、特に60度といった高角度が好ましい。これは、ハードマスク107が柱状シリコン層208上に配置されているからである。
【0085】
図95(a)〜図96(b)に示すように、レジスト143を剥離する。その後、熱処理を行う。
【0086】
図97(a)〜図98(b)に示すように、柱状シリコン層207上部にp+型シリコン層146を形成するためのレジスト145を形成する。
【0087】
図99(a)〜図100(b)に示すように、柱状シリコン層207上部領域に、例えば、ボロンを注入する。これにより、柱状シリコン層207上部にp+型シリコン層146を形成する。基板に対して垂直な線を0度としたとき、砒素を注入する角度は、10から60度であり、特に60度といった高角度が好ましい。これは、ハードマスク106が柱状シリコン層207上に配置されているからである。
【0088】
図101(a)〜図102(b)に示すように、レジスト145を剥離する。
【0089】
図103(a)〜図104(b)に示すように、上記工程の結果物上に酸化膜147を形成する。酸化膜147は常圧CVDによるものが好ましい。酸化膜147により、この後、低圧CVDによる窒化膜148の形成を行うことができる。
【0090】
図105(a)〜図106(b)に示すように、窒化膜148を形成する。窒化膜148は低圧CVDによるものが好ましい。常圧CVDと比べて均一性がよいからである。
【0091】
図107(a)〜図108(b)に示すように、窒化膜148と酸化膜147をエッチングして、第1の絶縁膜サイドウォール223と第2の絶縁膜サイドウォール224とを形成する。第1の絶縁膜サイドウォール223はエッチングにより残存した窒化膜150及び化膜152からなり、第2の絶縁膜サイドウォール224はエッチングにより残存した窒化膜149及び酸化膜151からなる。
サイドウォール状に残存させた窒化膜149と酸化膜151の膜厚の和が、後にゲート電極の膜厚となるため、酸化膜147と窒化膜148の成膜の膜厚及びエッチング条件を調整することによって、所望の膜厚のゲート電極を形成することができる。
また、絶縁膜サイドウォール223,224の膜厚と柱状シリコン層207,208の半径との和が、ゲート絶縁膜139,140と金属膜137,138とで構成される円筒の外周の半径より大きいことが好ましい。絶縁膜サイドウォール223,224の膜厚と柱状シリコン層207,208の半径との和が、ゲート絶縁膜139,140と金属膜137,138とで構成される円筒の外周の半径より大きいことにより、ゲートエッチング後に金属膜137,138はポリシリコン膜に覆われるため、金属汚染を抑制することができる。
また、この工程により、柱状シリコン層207,208上は、ハードマスク106,107と絶縁膜サイドウォール223,224に覆われる構造となる。この構造により、柱状シリコン層207,208上に金属シリコン化合物が形成されないこととなる。また、柱状シリコン層207,208上部がハードマスク106,107と絶縁膜サイドウォール223,224に覆われる構造となるため、図91(a)から図102(b)を用いて説明したように、ポリシリコンをエッチングしてゲート電極209,210を形成する前に、n+型シリコン層、p+型シリコン層の形成を行う。
【0092】
図109(a)〜図110(b)に示すように、ゲート配線218を形成するためのレジスト153を形成する。
【0093】
図111(a)〜図112(b)に示すように、ポリシリコン膜142,141,135,136をエッチングし、ゲート電極209,210及びゲート配線218を形成する。
ゲート電極209は、金属膜137と、後の工程において金属と反応して金属シリコン化合物を形成するポリシリコン膜154,155と、から構成され、ゲート電極210は、金属膜138と、後の工程において金属と反応して金属シリコン化合物を形成するポリシリコン膜156及び157と、から構成される。ゲート電極209とゲート電極210との間を接続するゲート配線218は、後の工程において金属と反応して金属シリコン化合物を形成するポリシリコン膜154,155,142,156,157から構成される。なお、ポリシリコン膜154,157は、ポリシリコン膜135,136のエッチング後に残存した部分であり、ポリシリコン膜155,156は、ポリシリコン膜141のエッチング後に残存した部分である。絶縁膜サイドウォール223,224の膜厚と柱状シリコン層207,208の半径との和が、ゲート絶縁膜139,140と金属膜137,138とで構成される円筒の外周の半径より大きいことにより、ゲートエッチング後に金属膜137,138はポリシリコン膜154,155,142,156,157に覆われるため、金属汚染を抑制することができる。
【0094】
図113(a)〜図114(b)に示すように、絶縁膜129cをエッチングし、第1の絶縁膜129a及び第2の絶縁膜129bを形成し、p+型シリコン層119とn+型シリコン層113の表面の一部を露出する。なお、本実施形態において、第1及び第2の絶縁膜129a,129bは、上述のとおり、同一の工程において同一の材料から一体に形成されるため、図113〜図147の切断線X−X’に沿った断面図においては、第1の絶縁膜及び第2の絶縁膜をまとめて第1及び第2の絶縁膜129と示す。
【0095】
図115(a)〜図116(b)に示すように、レジスト153を剥離する。ゲート絶縁膜140と金属膜138とは、柱状シリコン層208とポリシリコン膜156,157と第1の絶縁膜129(129a)と第1の絶縁膜サイドウォール223とに覆われ、第2のゲート絶縁膜139と第2の金属膜137とは、第2の柱状シリコン層207とポリシリコン膜154,155と第2の絶縁膜129(129b)と第2の絶縁膜サイドウォール224とに覆われた構造が得られる。また、柱状シリコン層207,208上部は、ハードマスク106,107と絶縁膜サイドウォール224,223に覆われる構造が得られる。このような構造により、柱状シリコン層207,208上に金属半導体化合物層が形成されないこととなる。
【0096】
上記工程の結果物上にNiもしくはCo等の金属をスパッタし、熱処理を加えること。これにより、ゲート電極209,210のポリシリコン膜154,155とスパッタされた金属とを反応させ、ゲート配線218のポリシリコン膜154,155,142,156,157及び平面状シリコン層とスパッタされた金属とを反応させる。その後、未反応の金属膜を硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液を用いて除去する。これにより、図117(a)〜図118(b)に示すように、ゲート電極209,210とゲート配線218とに第1,第3及び第7の金属シリコン化合物層159(159a〜159c)が形成され、平面状シリコン層211に第4の金属シリコン化合物層158が形成され、平面状シリコン層212に第2の金属シリコン化合物層160が形成される。本実施形態において第1,第3及び第7の金属シリコン化合物層159a〜159cは、同一工程において同一材料から形成されるので、図117〜図147の切断線X−X’に沿った断面図においては、金属シリコン化合物層159と示す。
一方、柱状シリコン層207,208の上部領域は、ハードマスク106,107及び絶縁膜サイドウォール224,223に覆われる構造であるから、この工程で、柱状シリコン層207,208の上部領域に、金属シリコン化合物層は形成されない。
金属シリコン化合物層159と金属膜137,138との間にポリシリコン膜があってもよい。また、金属シリコン化合物層158の下側に、p+型シリコン層119があってもよく、金属シリコン化合物層160の下側に、n+型シリコン層113があってもよい。
【0097】
上記工程の結果物上に窒化膜161を形成し、さらに窒化膜161を形成した結果物を埋め込むように層間絶縁膜162を形成する。次に、図119(a)〜図120(b)に示すように、層間絶縁膜162の平坦化を行う。
【0098】
図121(a)〜図122(b)に示すように、柱状シリコン層207,208上方にコンタクト孔を形成するためのレジスト163を形成する。
【0099】
図123(a)〜図124(b)に示すように、レジスト163をマスクとして、層間絶縁膜162をエッチングし、柱状シリコン207,208上方にコンタクト孔164,165を形成する。このとき、オーバーエッチにより、窒化膜161とハードマスク106,107の一部をエッチングしておくのが好ましい。
【0100】
図125(a)〜図126(b)に示すように、レジスト163を剥離する。
【0101】
図127(a)〜図128(b)に示すように、平面状シリコン層211,212上方およびゲート配線218上方のそれぞれにコンタクト孔167,168,169を形成するためのレジスト166を形成する。
【0102】
図129(a)〜図130(b)に示すように、レジスト166をマスクとして、層間絶縁膜162をエッチングし、平面状シリコン層211,212上方及びゲート配線218上方に、コンタクト孔167,169,168をそれぞれ形成する。柱状シリコン層207,208上方のコンタクト孔164,165と、平面状シリコン層211,212上方及びゲート配線218上方のコンタクト孔167,169,168と、を異なる工程で形成するため、柱状シリコン層207,208上方のコンタクト孔164,165を形成するためのエッチング条件と、平面状シリコン層211,212上方及びゲート配線218上方のコンタクト孔167,169,168を形成するためのエッチング条件を、それぞれ最適化することができる。
【0103】
図131(a)〜図132(b)に示すように、レジスト166を剥離する。
【0104】
図133(a)〜図134(b)に示すように、コンタクト孔167,168,169下の窒化膜161をエッチングして除去し、さらに、ハードマスク106,107をエッチングして除去する。
【0105】
図135(a)〜図136(b)に示すように、タンタル、窒化タンタル、チタン又は窒化チタンといった金属から形成されるバリアメタル層170を形成し、次に金属層171を形成する。このとき、チタンなどのバリアメタル層170を形成する金属と柱状シリコン層207,208上部のシリコンとがそれぞれ反応して、金属とシリコンとの化合物が形成される場合がある。これにより、バリアメタル層170と柱状シリコン層208との界面に、第5の金属シリコン化合物層(第5の化合物層)が形成され、バリアメタル層170と柱状シリコン層207と第6の金属シリコン化合物層(第6の化合物層)が形成される。バリアメタル層の材料によっては、第5の化合物層及び第6の化合物層が形成されない場合もある。
【0106】
図137(a)〜図138(b)に示すように、上記工程の結果物上に金属層172を形成する。
【0107】
図139(a)〜図140(b)に示すように、金属層172,171及びバリアメタル層170を平坦化し、エッチングして、コンタクト213,214,215,216,217を形成する。コンタクト213は、バリアメタル層173及び金属層174,175からなる。コンタクト214は、バリアメタル層176及び金属層177,178からなる。コンタクト215は、バリアメタル層179、金属層180,181からなる。コンタクト216は、バリアメタル層182、金属層183,184からなる。コンタクト217は、バリアメタル層185、金属層186,187からなる。
【0108】
図141(a)〜図142(b)に示すように、上記工程の結果物上にバリアメタル層188、金属層189及びバリアメタル層190を順に形成する。
【0109】
図143(a)〜図144(b)に示すように、電源配線と入力配線と出力配線を形成するためのレジスト191,192,193,194を形成する。
【0110】
図145(a)〜図146(b)に示すように、バリアメタル層190、金属層189及びバリアメタル層188をエッチングし、電源配線219,222、入力配線221及び出力配線220を形成する。電源配線219は、バリアメタル層195、金属層196及びバリアメタル層197からなる。電源配線222は、バリアメタル層204、金属層205及びバリアメタル層206からなる。入力配線221は、バリアメタル層201、金属層202及びバリアメタル層203からなる。出力配線220は、バリアメタル層198、金属層199及びバリアメタル層200からなる。
【0111】
図147(a)〜図148(b)に示すように、レジスト191,192,193,194を剥離する。
【0112】
以上の工程により、本実施形態に係る半導体装置が形成される。
本実施形態の製造方法によれば、柱状シリコン層207,208上に、直接、コンタクト214,216を形成することができる。そのため、リーク電流の発生の要因となり得る厚い金属半導体化合物が柱状シリコン層207,208上に形成されない。また、このリーク電流の発生を抑制するために、高濃度シリコン層144,146を厚く形成する必要もないので、高濃度シリコン層144,146の抵抗の増大も回避することができる。
また、ゲート電極209,210と、柱状シリコン層207,208下部の平面状シリコン層211,212と、には厚い金属半導体化合物層158〜160を形成することができるので、ゲート電極209,210及び平面状シリコン層211,212を低抵抗化することができる。これにより、SGTの高速動作が可能となる。
また、ゲート電極209,210と平面状シリコン層211,212との間に第1の絶縁膜129aと第2の絶縁膜129bとがそれぞれ形成されるので、ゲート電極と平面状半導体層との間の寄生容量を低減することができる。
以上のような構成により、半導体装置の低抵抗化および微細化を実現することができる。
【0113】
上記実施形態の製造方法は、NMOS・SGT及びPMOS・SGTを備えるインバータを用いて説明したが、同様の工程により、NMOS・SGT、PMOS・SGT、又は複数のSGTを備える半導体装置を製造することができる。また、上記実施形態においては、NMOS・SGTとPMOS・SGTとを備えるインバータを用いて説明したが、本発明に係る半導体装置は、上記構造を有するSGTを備える装置であればよく、インバータに限定されるものではない。
【0114】
上記実施形態においては、コンタクトが柱状半導体層上の第2の高濃度シリコン層に接触している場合について説明した。しかしながら、コンタクトを直接、柱状シリコン層上に形成する際に、バリアメタル層の金属と柱状シリコン層上部のシリコンとが反応して、コンタクトと第2の高濃度シリコン層との界面にバリアメタル層の金属と半導体との化合物から形成される第5及び第6の化合物層が形成されてもよい。この場合、第5及び第6の化合物層は、第1〜第4、及び第7の化合物層に比べて薄く形成されるので、上述したようなリーク電流の問題は生じない。また、第5及び第6の化合物層に含まれる金属は、バリアメタル層を形成する金属であり、第1〜第4及び第7の化合物層に含まれる金属とは異なる。なお、第5及び第6の化合物層は、バリアメタル層の材質により、形成される場合もあるし、形成されない場合もある。
【0115】
上記実施形態において、ゲート電極が金属膜を備える場合について説明したが、ゲート電極として機能することができれば、金属膜を備えていなくてもよい。
【0116】
上記実施形態においては、第1のゲート電極210及び第2のゲート電極209に電圧が印加されることによって、第1のシリコン層114及び第2のシリコン層120の領域にチャネルが形成されるエンハンスメント型のトランジスタについて説明したが、デプレッション型であってもよい。
【0117】
上記実施形態においては、半導体として、シリコンを使用する例を示したが、SGTを形成可能ならば、ゲルマニウム、化合物半導体等を使用することも可能である。
【0118】
上記実施形態における金属層、絶縁膜等を形成するための材料は適宜公知の材料を用いることができる。
【0119】
上述した物質名は例示であり、本発明はこれに限定されるものではない。
【符号の説明】
【0120】
101.シリコン酸化膜
102.シリコン層
103,148〜150,161.窒化膜
104,105.レジスト
106,107.ハードマスク
108.犠牲酸化膜
109,115,121,124〜126,126a,128,151,152,147.酸化膜
110,111,116,117.サイドウォール
112,118,122,123,143,145,153,163,166,191〜194.レジスト
113,113a.n+型シリコン層
119,119a.p+型シリコン層
114,120.シリコン層
129(129a,129b),129c,130,131.絶縁膜
132,139,139a,140,140a.絶縁膜(ゲート絶縁膜)
133,137,137a,138,138a.金属膜
134〜136,141,142,154〜157.ポリシリコン膜
144.n+型シリコン層
146.p+型シリコン層
158,159(159a〜159c),160.金属シリコン化合物層(化合物層)
162.層間絶縁膜
164,165,167〜169.コンタクト孔
170,173,176,179,182,185,188,190,195,197,198,200,201,203,204,206 バリアメタル層
171,172,174,175,177,178,180,181,183,184,186,187,189,196,199,202,205. 金属層
207,208.柱状シリコン層
209,210.ゲート電極
211,212.平面状シリコン層
213〜217.コンタクト
218.ゲート配線
219.電源配線
220.出力配線
221.入力配線
222.電源配線
223,224.絶縁膜サイドウォール
【特許請求の範囲】
【請求項1】
第1の平面状半導体層と、
該第1の平面状半導体層上に形成された第1の柱状半導体層と、
該第1の柱状半導体層の下部領域と前記第1の平面状半導体層とに形成された第1の高濃度半導体層と、
前記第1の柱状半導体層の上部領域に形成された、前記第1の高濃度半導体層と同じ導電型の第2の高濃度半導体層と、
前記第1の高濃度半導体層と前記第2の高濃度半導体層との間の前記第1の柱状半導体層の側壁に、該第1の柱状半導体層を取り囲むように形成された第1のゲート絶縁膜と、
該第1のゲート絶縁膜上に該第1のゲート絶縁膜を取り囲むように形成された第1のゲート電極と、
該第1のゲート電極と前記第1の平面状半導体層との間に形成された第1の絶縁膜と、
前記第1のゲート電極の上面及び前記第1の柱状半導体層の上部側壁に接し、該第1の柱状半導体層の前記上部領域を取り囲むように形成された第1の絶縁膜サイドウォールと、
前記第1の平面状半導体層中に、前記第1の高濃度半導体層に接するように形成された第2の金属半導体化合物層と、
前記第2の高濃度半導体層上に形成された第1のコンタクトと、
を備え、
前記第1のコンタクトと前記第2の高濃度半導体層とは直接接続されており、
前記第1のゲート電極は、第1の金属半導体化合物層を備える、
ことを特徴とする半導体装置。
【請求項2】
前記第1のコンタクトと前記第2の高濃度半導体層との間に形成された第5の金属半導体化合物層をさらに備え、
該第5の金属半導体化合物層の金属は、前記第1の金属半導体化合物層の金属及び前記第2の金属半導体化合物層の金属とは異なる、ことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のゲート電極は、前記第1のゲート絶縁膜と前記第1の金属半導体化合物層との間に形成された第1の金属膜をさらに備える、ことを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
第1のトランジスタと第2のトランジスタとを備える半導体装置であって、
該第1のトランジスタは、
第1の平面状半導体層と、
該第1の平面状半導体層上に形成された第1の柱状半導体層と、
該第1の柱状半導体層の下部領域と前記第1の平面状半導体層とに形成された第2導電型の第1の高濃度半導体層と、
前記第1の柱状半導体層の上部領域に形成された第2導電型の第2の高濃度半導体層と、
前記第1の高濃度半導体層と前記第2の高濃度半導体層との間の前記第1の柱状半導体層の側壁に、該第1の柱状半導体層を取り囲むように形成された第1のゲート絶縁膜と、
該第1のゲート絶縁膜上に該第1のゲート絶縁膜を取り囲むように形成された第1のゲート電極と、
該第1のゲート電極と前記第1の平面状半導体層との間に形成された第1の絶縁膜と、
前記第1のゲート電極の上面及び前記第1の柱状半導体層の上部側壁に接し、該第1の柱状半導体層の前記上部領域を取り囲むように形成された第1の絶縁膜サイドウォールと、
前記第1の平面状半導体層中に、前記第1の高濃度半導体層に接するように形成された第2の金属半導体化合物層と、
前記第2の高濃度半導体層上に形成された第1のコンタクトと、
を備え、
前記第2のトランジスタは、
第2の平面状半導体層と、
該第2の平面状半導体層上に形成された第2の柱状半導体層と、
該第2の柱状半導体層の下部領域と前記第2の平面状半導体層とに形成された第1導電型の第3の高濃度半導体層と、
前記第2の柱状半導体層の上部領域に形成された第1導電型の第4の高濃度半導体層と、
前記第3の高濃度半導体層と前記第4の高濃度半導体層との間の前記第2の柱状半導体層の側壁に、該第2の柱状半導体層を取り囲むように形成された第2のゲート絶縁膜と、
該第2のゲート絶縁膜上に該第2のゲート絶縁膜を取り囲むように形成された第2のゲート電極と、
該第2のゲート電極と前記第2の平面状半導体層との間に形成された第2の絶縁膜と、
前記第2のゲート電極の上面及び前記第2の柱状半導体層の上部側壁に接し、該第2の柱状半導体層の前記上部領域を取り囲むように形成された第2の絶縁膜サイドウォールと、
前記第2の平面状半導体層中に、前記第3の高濃度半導体層に接するように形成された第4の金属半導体化合物層と、
前記第4の高濃度半導体層上に形成された第2のコンタクトと、
を備え、
前記第1のコンタクトと前記第2の高濃度半導体層とは直接接続されており、
前記第2のコンタクトと前記第4の高濃度半導体層とは直接接続されており、
前記第1のゲート電極は、第1の金属半導体化合物層を備え、
前記第2のゲート電極は、第3の金属半導体化合物層を備える、
ことを特徴とする半導体装置。
【請求項5】
前記第1のコンタクトと前記第2の高濃度半導体層との間に形成された第5の金属半導体化合物層と、
前記第2のコンタクトと前記第4の高濃度半導体層との間に形成された第6の金属半導体化合物層と、
をさらに備え、
前記第5の金属半導体化合物層の金属は、前記第1の金属半導体化合物層の金属及び前記第2の金属半導体化合物層の金属とは異なり、
前記第6の金属半導体化合物層の金属は、前記第3の金属半導体化合物層の金属及び前記第4の金属半導体化合物層の金属とは異なる、
ことを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記第1のゲート電極は、前記第1のゲート絶縁膜と前記第1の金属半導体化合物層との間に形成された第1の金属膜をさらに備え、
前記第2のゲート電極は、前記第2のゲート絶縁膜と前記第3の金属半導体化合物層との間に形成された第2の金属膜をさらに備える、ことを特徴とする請求項4又は5に記載の半導体装置。
【請求項7】
前記第1のゲート絶縁膜と前記第1の金属膜とは、前記第1のトランジスタをエンハンスメント型とする材料から形成されており、
前記第2のゲート絶縁膜と前記第2の金属膜とは、前記第2のトランジスタをエンハンスメント型とする材料から形成されている、ことを特徴とする請求項6に記載の半導体装置。
【請求項8】
請求項3に記載の半導体装置を製造するための半導体装置の製造方法であって、
該半導体装置の製造方法は、
前記第1の平面状半導体層と、該第1の平面状半導体層上に形成されハードマスクが上面に形成された前記第1の柱状半導体層と、前記第1の平面状半導体層と前記第1の柱状半導体層の下部領域とに形成された前記第1の高濃度半導体層と、前記ハードマスク上及び前記第1の平面状半導体層上に形成された第3の絶縁膜を有する構造体を用意する工程と、
前記構造体上に、第4の絶縁膜、第3の金属膜、及び第1の半導体膜を順に形成する工程と、
該第1の半導体膜をエッチングして、前記第1の柱状半導体層の側壁にサイドウォール状に該第1の半導体膜を残存させる工程と、
前記第3の金属膜をエッチングし、前記第1の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
前記第4の絶縁膜をエッチングし、前記第1の柱状半導体層の側壁にサイドウォール状に残存させる、第4の絶縁膜エッチング工程と、
前記第4の絶縁膜エッチング工程の結果物上に第2の半導体膜を形成する第2の半導体膜形成工程と、
前記第2の半導体膜形成工程の結果物を埋め込むように第3の半導体膜を形成する工程と、
該第2の半導体膜と該第3の半導体膜と前記第1の半導体膜とを平坦化する工程と、
前記平坦化された第2の半導体膜と第3の半導体膜と第1の半導体膜とを、前記第3の金属膜の上部領域が露出するようにエッチバックする工程と、
前記サイドウォール状に残存させた第3の金属膜と前記サイドウォール状に残存させた第4の絶縁膜とを、前記第1の柱状半導体層の上部側壁が露出するようにエッチングして、前記第1の金属膜と前記第1のゲート絶縁膜とを形成する工程と、
前記第1の柱状半導体層の前記上部領域に前記第1の高濃度半導体層と同じ導電型の前記第2の高濃度半導体層を形成する第2の高濃度半導体層形成工程と、
前記第2の高濃度半導体層形成工程の結果物上に酸化膜及び窒化膜を順に形成する工程と、
該酸化膜と該窒化膜とが、前記第1の柱状半導体層の前記上部側壁と前記ハードマスクの側壁とにサイドウォール状に残存するように、該酸化膜と該窒化膜とをエッチングして、前記第1の絶縁膜サイドウォールを形成する工程と、
前記第1の半導体膜と前記第2の半導体膜と前記第3の半導体膜とをエッチングして、少なくとも前記第1の半導体膜と前記第2の半導体膜との一部を、前記第1の金属膜の側壁に該第1の金属膜を取り囲むように残存させる、半導体膜エッチング工程と、
前記半導体膜エッチング工程で露出した、前記第1の平面状半導体層上の前記第3の絶縁膜をエッチングして除去し、前記第1の平面状半導体層を露出させる第1の平面状半導体層露出工程と、
前記第1の平面状半導体層露出工程の結果物上に、金属を堆積し、熱処理を行うことで、前記第1の平面状半導体層に含まれる半導体と前記堆積させた金属とを反応させ、且つ前記第1の金属膜上に残存させた前記第1の半導体膜及び前記第2の半導体膜に含まれる半導体と前記堆積させた金属とを反応させる金属半導体反応工程と、
前記金属半導体反応工程において未反応の前記金属を除去することにより、前記第1の平面状半導体層中に前記第2の金属半導体化合物層を形成し、且つ前記第1のゲート電極中に前記第1の金属半導体化合物層を形成する工程と、
を備える、ことを特徴とする半導体装置の製造方法。
【請求項9】
前記ハードマスク上の前記第3の絶縁膜を除去する工程と、
前記第1の柱状半導体層の上部に形成された前記第2の高濃度半導体層上に直接、前記第1のコンタクトを形成する工程と、
をさらに備える、ことを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項1】
第1の平面状半導体層と、
該第1の平面状半導体層上に形成された第1の柱状半導体層と、
該第1の柱状半導体層の下部領域と前記第1の平面状半導体層とに形成された第1の高濃度半導体層と、
前記第1の柱状半導体層の上部領域に形成された、前記第1の高濃度半導体層と同じ導電型の第2の高濃度半導体層と、
前記第1の高濃度半導体層と前記第2の高濃度半導体層との間の前記第1の柱状半導体層の側壁に、該第1の柱状半導体層を取り囲むように形成された第1のゲート絶縁膜と、
該第1のゲート絶縁膜上に該第1のゲート絶縁膜を取り囲むように形成された第1のゲート電極と、
該第1のゲート電極と前記第1の平面状半導体層との間に形成された第1の絶縁膜と、
前記第1のゲート電極の上面及び前記第1の柱状半導体層の上部側壁に接し、該第1の柱状半導体層の前記上部領域を取り囲むように形成された第1の絶縁膜サイドウォールと、
前記第1の平面状半導体層中に、前記第1の高濃度半導体層に接するように形成された第2の金属半導体化合物層と、
前記第2の高濃度半導体層上に形成された第1のコンタクトと、
を備え、
前記第1のコンタクトと前記第2の高濃度半導体層とは直接接続されており、
前記第1のゲート電極は、第1の金属半導体化合物層を備える、
ことを特徴とする半導体装置。
【請求項2】
前記第1のコンタクトと前記第2の高濃度半導体層との間に形成された第5の金属半導体化合物層をさらに備え、
該第5の金属半導体化合物層の金属は、前記第1の金属半導体化合物層の金属及び前記第2の金属半導体化合物層の金属とは異なる、ことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のゲート電極は、前記第1のゲート絶縁膜と前記第1の金属半導体化合物層との間に形成された第1の金属膜をさらに備える、ことを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
第1のトランジスタと第2のトランジスタとを備える半導体装置であって、
該第1のトランジスタは、
第1の平面状半導体層と、
該第1の平面状半導体層上に形成された第1の柱状半導体層と、
該第1の柱状半導体層の下部領域と前記第1の平面状半導体層とに形成された第2導電型の第1の高濃度半導体層と、
前記第1の柱状半導体層の上部領域に形成された第2導電型の第2の高濃度半導体層と、
前記第1の高濃度半導体層と前記第2の高濃度半導体層との間の前記第1の柱状半導体層の側壁に、該第1の柱状半導体層を取り囲むように形成された第1のゲート絶縁膜と、
該第1のゲート絶縁膜上に該第1のゲート絶縁膜を取り囲むように形成された第1のゲート電極と、
該第1のゲート電極と前記第1の平面状半導体層との間に形成された第1の絶縁膜と、
前記第1のゲート電極の上面及び前記第1の柱状半導体層の上部側壁に接し、該第1の柱状半導体層の前記上部領域を取り囲むように形成された第1の絶縁膜サイドウォールと、
前記第1の平面状半導体層中に、前記第1の高濃度半導体層に接するように形成された第2の金属半導体化合物層と、
前記第2の高濃度半導体層上に形成された第1のコンタクトと、
を備え、
前記第2のトランジスタは、
第2の平面状半導体層と、
該第2の平面状半導体層上に形成された第2の柱状半導体層と、
該第2の柱状半導体層の下部領域と前記第2の平面状半導体層とに形成された第1導電型の第3の高濃度半導体層と、
前記第2の柱状半導体層の上部領域に形成された第1導電型の第4の高濃度半導体層と、
前記第3の高濃度半導体層と前記第4の高濃度半導体層との間の前記第2の柱状半導体層の側壁に、該第2の柱状半導体層を取り囲むように形成された第2のゲート絶縁膜と、
該第2のゲート絶縁膜上に該第2のゲート絶縁膜を取り囲むように形成された第2のゲート電極と、
該第2のゲート電極と前記第2の平面状半導体層との間に形成された第2の絶縁膜と、
前記第2のゲート電極の上面及び前記第2の柱状半導体層の上部側壁に接し、該第2の柱状半導体層の前記上部領域を取り囲むように形成された第2の絶縁膜サイドウォールと、
前記第2の平面状半導体層中に、前記第3の高濃度半導体層に接するように形成された第4の金属半導体化合物層と、
前記第4の高濃度半導体層上に形成された第2のコンタクトと、
を備え、
前記第1のコンタクトと前記第2の高濃度半導体層とは直接接続されており、
前記第2のコンタクトと前記第4の高濃度半導体層とは直接接続されており、
前記第1のゲート電極は、第1の金属半導体化合物層を備え、
前記第2のゲート電極は、第3の金属半導体化合物層を備える、
ことを特徴とする半導体装置。
【請求項5】
前記第1のコンタクトと前記第2の高濃度半導体層との間に形成された第5の金属半導体化合物層と、
前記第2のコンタクトと前記第4の高濃度半導体層との間に形成された第6の金属半導体化合物層と、
をさらに備え、
前記第5の金属半導体化合物層の金属は、前記第1の金属半導体化合物層の金属及び前記第2の金属半導体化合物層の金属とは異なり、
前記第6の金属半導体化合物層の金属は、前記第3の金属半導体化合物層の金属及び前記第4の金属半導体化合物層の金属とは異なる、
ことを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記第1のゲート電極は、前記第1のゲート絶縁膜と前記第1の金属半導体化合物層との間に形成された第1の金属膜をさらに備え、
前記第2のゲート電極は、前記第2のゲート絶縁膜と前記第3の金属半導体化合物層との間に形成された第2の金属膜をさらに備える、ことを特徴とする請求項4又は5に記載の半導体装置。
【請求項7】
前記第1のゲート絶縁膜と前記第1の金属膜とは、前記第1のトランジスタをエンハンスメント型とする材料から形成されており、
前記第2のゲート絶縁膜と前記第2の金属膜とは、前記第2のトランジスタをエンハンスメント型とする材料から形成されている、ことを特徴とする請求項6に記載の半導体装置。
【請求項8】
請求項3に記載の半導体装置を製造するための半導体装置の製造方法であって、
該半導体装置の製造方法は、
前記第1の平面状半導体層と、該第1の平面状半導体層上に形成されハードマスクが上面に形成された前記第1の柱状半導体層と、前記第1の平面状半導体層と前記第1の柱状半導体層の下部領域とに形成された前記第1の高濃度半導体層と、前記ハードマスク上及び前記第1の平面状半導体層上に形成された第3の絶縁膜を有する構造体を用意する工程と、
前記構造体上に、第4の絶縁膜、第3の金属膜、及び第1の半導体膜を順に形成する工程と、
該第1の半導体膜をエッチングして、前記第1の柱状半導体層の側壁にサイドウォール状に該第1の半導体膜を残存させる工程と、
前記第3の金属膜をエッチングし、前記第1の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
前記第4の絶縁膜をエッチングし、前記第1の柱状半導体層の側壁にサイドウォール状に残存させる、第4の絶縁膜エッチング工程と、
前記第4の絶縁膜エッチング工程の結果物上に第2の半導体膜を形成する第2の半導体膜形成工程と、
前記第2の半導体膜形成工程の結果物を埋め込むように第3の半導体膜を形成する工程と、
該第2の半導体膜と該第3の半導体膜と前記第1の半導体膜とを平坦化する工程と、
前記平坦化された第2の半導体膜と第3の半導体膜と第1の半導体膜とを、前記第3の金属膜の上部領域が露出するようにエッチバックする工程と、
前記サイドウォール状に残存させた第3の金属膜と前記サイドウォール状に残存させた第4の絶縁膜とを、前記第1の柱状半導体層の上部側壁が露出するようにエッチングして、前記第1の金属膜と前記第1のゲート絶縁膜とを形成する工程と、
前記第1の柱状半導体層の前記上部領域に前記第1の高濃度半導体層と同じ導電型の前記第2の高濃度半導体層を形成する第2の高濃度半導体層形成工程と、
前記第2の高濃度半導体層形成工程の結果物上に酸化膜及び窒化膜を順に形成する工程と、
該酸化膜と該窒化膜とが、前記第1の柱状半導体層の前記上部側壁と前記ハードマスクの側壁とにサイドウォール状に残存するように、該酸化膜と該窒化膜とをエッチングして、前記第1の絶縁膜サイドウォールを形成する工程と、
前記第1の半導体膜と前記第2の半導体膜と前記第3の半導体膜とをエッチングして、少なくとも前記第1の半導体膜と前記第2の半導体膜との一部を、前記第1の金属膜の側壁に該第1の金属膜を取り囲むように残存させる、半導体膜エッチング工程と、
前記半導体膜エッチング工程で露出した、前記第1の平面状半導体層上の前記第3の絶縁膜をエッチングして除去し、前記第1の平面状半導体層を露出させる第1の平面状半導体層露出工程と、
前記第1の平面状半導体層露出工程の結果物上に、金属を堆積し、熱処理を行うことで、前記第1の平面状半導体層に含まれる半導体と前記堆積させた金属とを反応させ、且つ前記第1の金属膜上に残存させた前記第1の半導体膜及び前記第2の半導体膜に含まれる半導体と前記堆積させた金属とを反応させる金属半導体反応工程と、
前記金属半導体反応工程において未反応の前記金属を除去することにより、前記第1の平面状半導体層中に前記第2の金属半導体化合物層を形成し、且つ前記第1のゲート電極中に前記第1の金属半導体化合物層を形成する工程と、
を備える、ことを特徴とする半導体装置の製造方法。
【請求項9】
前記ハードマスク上の前記第3の絶縁膜を除去する工程と、
前記第1の柱状半導体層の上部に形成された前記第2の高濃度半導体層上に直接、前記第1のコンタクトを形成する工程と、
をさらに備える、ことを特徴とする請求項8に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【図98】
【図99】
【図100】
【図101】
【図102】
【図103】
【図104】
【図105】
【図106】
【図107】
【図108】
【図109】
【図110】
【図111】
【図112】
【図113】
【図114】
【図115】
【図116】
【図117】
【図118】
【図119】
【図120】
【図121】
【図122】
【図123】
【図124】
【図125】
【図126】
【図127】
【図128】
【図129】
【図130】
【図131】
【図132】
【図133】
【図134】
【図135】
【図136】
【図137】
【図138】
【図139】
【図140】
【図141】
【図142】
【図143】
【図144】
【図145】
【図146】
【図147】
【図148】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
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【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
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【図45】
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【図50】
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【図52】
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【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
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【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
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【図75】
【図76】
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【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【図98】
【図99】
【図100】
【図101】
【図102】
【図103】
【図104】
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【図108】
【図109】
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【図120】
【図121】
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【図124】
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【図131】
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【図133】
【図134】
【図135】
【図136】
【図137】
【図138】
【図139】
【図140】
【図141】
【図142】
【図143】
【図144】
【図145】
【図146】
【図147】
【図148】
【公開番号】特開2011−258780(P2011−258780A)
【公開日】平成23年12月22日(2011.12.22)
【国際特許分類】
【出願番号】特願2010−132488(P2010−132488)
【出願日】平成22年6月9日(2010.6.9)
【出願人】(506240584)日本ユニサンティスエレクトロニクス株式会社 (30)
【Fターム(参考)】
【公開日】平成23年12月22日(2011.12.22)
【国際特許分類】
【出願日】平成22年6月9日(2010.6.9)
【出願人】(506240584)日本ユニサンティスエレクトロニクス株式会社 (30)
【Fターム(参考)】
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