【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】低耐圧トランジスタ特性への影響なく、耐圧特性および動作特性が安定した高耐圧素子を組み込む。
【解決手段】同一の半導体基板２上に、トレンチ分離絶縁膜（プラズマ酸化膜６）によって素子分離された高耐圧素子２０ａと低耐圧素子２０ｂを設けた半導体装置１において、高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが、高耐圧素子２０ａのチャネルを形成する半導体基板２の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）だけ高くなるように形成されている。 （もっと読む）

【課題】マイクロコンタクト印刷の版を凹版として使用し、微細な電気回路と高生産性のＣＭＯＳ半導体装置の製造方法を提供するものである。
【解決手段】Ｐチャネル型電界効果トランジスタのＰチャネル領域１０１とＮチャネル型電界効果トランジスタのＮチャネル領域１０２とを、凹版６０１を用いた印刷によって形成するようにし、凹版６０１が、第１凹部６０２と第２凹部６０３とを備え、インクジェット法によって、第１凹部６０２にＰ型半導体インク１１１を供給し、第２凹部６０３にＮ型半導体インク１１２を供給する工程と、インク供給後に、凹版６０１を被印刷基板００１に押しつけて、第１凹部６０２に供給したＰ型半導体インク１１１と第２凹部６０３に供給したＮ型半導体インク１１２とを一括して被印刷基板００１に転写する工程と、を含むＣＭＯＳ半導体装置の製造方法を提供する事により、上記課題を解決する。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、メモリセルを選択して第２信号線及びワード線を駆動する駆動回路と、書き込み電位のいずれかを選択して第１信号線に出力する駆動回路と、ビット線の電位と参照電位とを比較する読み出し回路と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、第１、第２の信号線に接続された第２のトランジスタと、ワード線、ビット線及びソース線に接続された第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方が接続された、多値型の半導体装置。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板１ａの活性領域１ｃが素子分離絶縁膜２で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極８ａ、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒを有し、ソース・ドレイン領域の両側部に位置する素子分離絶縁膜２ａの表面は、ソース・ドレイン領域の表面より低い位置に形成されており、ゲート電極８ａ、活性領域１ｃ、及び表面がソース・ドレイン領域の表面より低い位置に形成された素子分離絶縁膜２ａを被覆して、チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている構成とする。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板（１ａ，１ｂ）の活性領域（１ｃ，１ｄ）が素子分離絶縁膜（２，６ａ）で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極（８ａ，８ｂ）、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒとＰＴｒを有し、活性領域におけるゲート長方向が＜１００＞方向であり、素子分離絶縁膜としてＮＴｒにおけるソース・ドレイン領域の両端部に第１の引張応力膜６ａが形成され、ソース・ドレイン領域の両端部以外に第１の圧縮応力膜２が形成され、ＰＴｒの素子分離絶縁膜は第１の圧縮応力膜２が形成され、被覆応力膜としてＮＴｒに第２の引張応力膜が形成され、ＰＴｒに第２の圧縮応力膜が形成されている構成とする。 （もっと読む）

【課題】待機電力を十分に低減した新たな半導体装置を提供することを目的の一とする。
【解決手段】第１の電源端子と、第２の電源端子と、酸化物半導体材料を用いたスイッチ
ングトランジスタと、集積回路と、を有し、前記第１の電源端子と、前記スイッチングト
ランジスタのソース端子またはドレイン端子の一方は電気的に接続し、前記スイッチング
トランジスタのソース端子またはドレイン端子の他方と、前記集積回路の端子の一は電気
的に接続し、前記集積回路の端子の他の一と、前記第２の電源端子は電気的に接続した半
導体装置である。 （もっと読む）

【課題】オン抵抗を低減し、かつ高耐圧で駆動することが可能な半導体装置を提供する。
【解決手段】当該高耐圧トランジスタは、第１の不純物層ＰＥＰと、第１の不純物層ＰＥＰの内部に形成される第２の不純物層ＨＶＮＷと、第２の不純物層ＨＶＮＷを挟むように、第１の不純物層ＰＥＰの内部に形成される１対の第３の不純物層ＯＦＢおよび第４の不純物層ＰＷと、第３の不純物層ＯＦＢから、第２の不純物層ＨＶＮＷの配置される方向へ、主表面に沿って突出するように、第１の不純物層ＰＥＰの最上面から第１の不純物層ＰＥＰの内部に形成される第５の不純物層ＯＦＢ２と、第２の不純物層ＨＶＮＷの最上面の上方に形成される導電層ＧＥとを備える。第４の不純物層ＰＷにおける不純物濃度は、第３および第５の不純物層ＯＦＢ，ＯＦＢ２における不純物濃度よりも高く、第５の不純物層ＯＦＢ２における不純物濃度は、第３の不純物層ＯＦＢにおける不純物濃度よりも高い。 （もっと読む）

【課題】ブートストラップ方式のドライブ回路を有する半導体装置において、ブートストラップダイオードの順バイアス時にｐ^-基板側に流れるホールによるリーク電流を抑制することができる半導体装置を提供することにある。
【解決手段】ブートストラップダイオードＤｂ下にＳＯＮ構造の空洞３を形成し、ブートストラップダイオードＤｂとグランド電位（ＧＮＤ）となるＧＮＤｐ領域４との間のｎ^-エピ層２にその空洞３に達するフローティングｐ領域５を形成することで、外部のブートストラップコンデンサＣ１充電時のｐ^-基板１へのホールによるリーク電流を抑えることができる。 （もっと読む）

【課題】ウェル給電領域の面積を縮小して、半導体装置の微細化を行う。素子形成領域間のウェル電位のばらつきを抑制する。分離部の幅を細くする。
【解決手段】半導体装置は、半導体基板の表面に形成され、底部がウェル領域内に位置する溝状の分離部を有する。分離部は、ウェル領域と電気的に接続された導体配線と、底部に導体配線を埋め込む絶縁膜とを有する。分離部に囲まれるようにして区画されたウェル領域の一部は素子形成領域を形成し、素子形成領域には半導体素子が配置される。 （もっと読む）

【課題】平板状空洞を形成する際におけるホール半径Ｒと、ホールとホールの最短距離Ｓのプロセスマージンを広げ、信頼性の高い半導体装置の製造方法を提供すること。
【解決手段】半導体基板１の表面にホール４を複数形成し、非酸化性雰囲気のアニール処理により、該半導体基板１の表面を半導体の表面マイグレーションを利用して平坦化し、基板内部に平板状空洞６を形成する際に、前記ホール４の開口部が閉じる前に半導体のソースガスを供給する。 （もっと読む）

【課題】半導体基板を貫通する貫通電極の周囲に形成される環状の絶縁分離部において、絶縁分離部を構成する酸化膜の応力により絶縁分離部周囲の半導体基板が変形する。
【解決手段】絶縁分離部の基板側に深さ方向に圧縮応力を与える第１の膜４を形成し、第１の膜４上に深さ方向に引張応力を与える第２の膜６膜を形成し、その際、第１及び第２の膜の膜厚を圧縮応力と引張応力とがほぼ釣り合うように調整する。 （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】電子及び正孔の移動度を向上させたＳＯＩ構造のＣＭＯＳの提供
【解決手段】Ｓｉ基板１上にシリコン窒化膜２及びシリコン酸化膜３を介して、歪みＳｉ層６を挟み、左右にＳｉＧｅ層５を有する構造からなる第１のエピタキシャル半導体層及び歪みＧｅ層８を挟み、左右にＳｉＧｅ層７を有する構造からなる第２のエピタキシャル半導体層が島状に絶縁分離されて設けられ、歪みＳｉ層６には概略チャネル領域が形成され、ＳｉＧｅ層５には概略高濃度及び低濃度のソースドレイン領域（１０、１１、１２，１３）が形成された包囲型ゲート電極構造のＮチャネルのＭＩＳＦＥＴと、歪みＧｅ層８には概略チャネル領域が形成され、ＳｉＧｅ層７には概略高濃度のソースドレイン領域（１４、１５）が形成された包囲型ゲート電極構造のＰチャネルのＭＩＳＦＥＴとから構成したＣＭＯＳ。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極であるゲート電極ＧＥ１とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極ＧＥ２とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ダミーゲート電極ＧＥ２を除去し、ダミーゲート電極ＧＥ２が除去されたことで形成された凹部にｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成する。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを同一基板に有する半導体装置において、安定したＨＫ／ＭＧトランジスタの動作特性を得ることのできる技術を提供する。
【解決手段】ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるＨＫ／ＭＧトランジスタのゲート電極を形成し、同様に、ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなる抵抗素子を形成した後、抵抗素子の側壁に形成したオフセットサイドウォール９ａおよびサイドウォール９の一部を除去し、そのオフセットサイドウォール９ａおよびサイドウォール９が除去された箇所から薬液を浸入させることによりＴｉＮ膜を除去して空洞１８を形成し、多結晶Ｓｉ膜のみからなる抵抗部ＲＥＳを形成する。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】赤外線センサにおけるＭＯＳトランジスタのしきい値のばらつきを小さくすることが可能な赤外線センサの製造方法を提供する。
【解決手段】半導体基板１の一表面側にシリコン酸化膜３１とシリコン窒化膜３２との積層膜を形成してから、シリコン窒化膜３２のうち熱型赤外線検出部３の形成予定領域Ａ１に対応する部分を残してＭＯＳトランジスタ４の形成予定領域Ａ２に対応する部分をドライエッチングにより除去する。その後、半導体基板１の一表面側に第１のイオン注入を行ってウェル領域４１を形成してから、ＭＯＳトランジスタ４のしきい値電圧を制御するための第２のイオン注入を行う。ウェル領域を形成する工程では、シリコン酸化膜３１のうちＭＯＳトランジスタ４の形成予定領域Ａ２に形成されている部分（シリコン酸化膜５１）の一部をウェットエッチングにより除去してから、シリコン酸化膜３１をマスクとして第１のイオン注入を行う。 （もっと読む）