半導体装置およびその製造方法
【課題】低耐圧トランジスタ特性への影響なく、耐圧特性および動作特性が安定した高耐圧素子を組み込む。
【解決手段】同一の半導体基板２上に、トレンチ分離絶縁膜（プラズマ酸化膜６）によって素子分離された高耐圧素子２０ａと低耐圧素子２０ｂを設けた半導体装置１において、高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが、高耐圧素子２０ａのチャネルを形成する半導体基板２の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）だけ高くなるように形成されている。
【解決手段】同一の半導体基板２上に、トレンチ分離絶縁膜（プラズマ酸化膜６）によって素子分離された高耐圧素子２０ａと低耐圧素子２０ｂを設けた半導体装置１において、高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが、高耐圧素子２０ａのチャネルを形成する半導体基板２の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）だけ高くなるように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶ドライバやＬＥＤドライバなど、低耐圧のロジックと高耐圧素子が搭載されたシステムＬＳＩなどを構成する半導体装置およびその製造方法に関し、特に、素子分離領域を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子間を素子分離する技術の一つとして、基板上の半導体素子間にトレンチを設け、このトレンチに絶縁膜を充填するトレンチ分離技術がある。
【０００３】
このトレンチ分離技術は、素子分離に必要とする面積を低減できるため、多くのロジックを持つシステムＬＳＩなどに広く採用されている。
【０００４】
液晶パネルを駆動する液晶ドライバや、ＬＥＤを駆動するＬＥＤドライバなどでは、低耐圧のロジックと高耐圧素子が搭載されている。
【０００５】
近年、ＬＳＩのシステム化に伴い、低耐圧のロジックの占有面積が増大しており、これを改善するため、従来、高耐圧素子では採用されていなかったトレンチ分離技術と高耐圧素子を共存させることが必要となってきた。
【０００６】
低耐圧素子と高耐圧素子を同一基板に形成するためには、低耐圧用の薄膜のゲート酸化膜と高耐圧用の厚膜のゲート酸化膜とを形成する必要がある。トレンチ分離技術を採用した場合の素子分離領域形成およびゲート酸化膜形成工程の一例について図１８〜図２４に示している。
【０００７】
図１８は、特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。図１９〜図２４は、特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す要部縦断面図である。
【０００８】
まず、図１８のステップＳ１でパッド酸化処理を行って半導体基板２１０上にパッド酸化膜２１１を形成し、図１８のステップＳ２で窒化膜成膜処理を行ってパッド酸化膜２１１上にストッパ層としてＳＩＮ膜２１２を形成する。さらに、図１８のステップＳ３での活性化領域のパターニングにおいて、図１９のパターン形成ステップに示すように、半導体基板２１０上に、パッド酸化膜２１１と、その上のストッパ層となるＳＩＮ膜２１２に対して、フォトリソ技術によるマスクを用いてエッチング処理して、所定パターンのＳＩＮ膜２１２およびその下のパッド酸化膜２１１を形成する。
【０００９】
次いで、図１８のステップＳ４でのトレンチエッチング工程において、図２０に示すように、ストッパ層としてのＳＩＮ膜２１２をマスクとして、半導体基板２１０をエッチング処理し、トレンチ２１３を形成する。その後、図１８のステップＳ５でのトレンチエッチング工程において熱処理を行うことにより、トレンチ２１３の内側面および底面における半導体基板２１０の露出面を熱酸化して、トレンチ酸化膜２１３ａを形成する。
【００１０】
続いて、図１８のステップＳ６でのフィールド絶縁膜充填工程において、図２１に示すように、トレンチ２１３内を埋め込むように、プラズマＣＶＤによりプラズマ酸化膜２１４を全面に堆積する。その後、図１８のステップＳ７でのＳＴＩＣＭＰ工程において、ＳＩＮ膜２１２をストッパ層として、プラズマ酸化膜２１４をＣＭＰ法で平坦化する。さらに、図１８のステップＳ８での窒化膜除去工程において、ストッパ層としてのＳＩＮ膜２１２を熱リン酸を用いて除去する。さらに、図１８のステップＳ９でのＰａｄ酸化膜除去工程において、パッド酸化膜２１１をフッ酸を含むエッチャントで除去して、図２２の素子分離領域形成ステップに示すようなトレンチ素子分離領域２２０を形成する。
【００１１】
その後、図１８のステップＳ１０の厚膜ゲート酸化工程において、図２３に示すように、熱酸化処理を行って、半導体基板２１０の表面に高耐圧素子のゲート酸化膜となる酸化膜２１５を成長させる。次に、高耐圧素子形成領域以外の酸化膜２１５を、フォトリソ技術によるマスクを用いてエッチング処理して除去した後に、再び熱酸化処理を行い、低耐圧素子のゲート酸化膜となる酸化膜２１６を成長させて図２４に示すようなトレンチ素子分離と共に、高耐圧素子用のゲート酸化膜２１５と、低耐圧素子用のゲート酸化膜２１６とを膜厚を変えて形成する。
【００１２】
しかしながら、上記従来の方法では、図２５に示すように、シリコン基板２１０の表面の両端部Ｂにおいてゲート酸化膜２１５の膜厚が薄い薄膜部Ｃが形成されてしまう。このため、厚膜のゲート酸化膜２１５の耐圧が両端部Ｂで低下するという問題があった。その部分の実際の顕微鏡写真を図２６に示している。図２６において、ゲート酸化膜２１５の両端がくびれて薄くなった薄膜部Ｃの状態が分かる。ゲート酸化膜２１５の中央部の膜厚が１１５ｎｍで有るのに対して、ゲート酸化膜２１５の両端部の薄膜部Ｃは、その膜厚が６６ｎｍで約半分の膜厚になっている。これによってゲート酸化膜２１５のゲート耐圧が大幅に低下すると共に、ＭＯＳトランジスタのトランジスタ特性にも問題が生じる。また、高耐圧素子のゲート酸化膜２１５用の厚膜の熱酸化を行うと、シリコンから酸化シリコンに変化するときの体積変化から、トレンチ底部の角部分Ａに応力が集中するために角部分Ａの近傍で欠陥Ｆが発生し、ドレインとウェル、基板間にリークが発生する。その部分の実際の顕微鏡写真を示す図２６では、トレンチ底部の角部分Ａに欠陥Ｆが存在している。
【００１３】
これを解決するために、トレンチ分離領域形成前に熱処理によって高耐圧の厚膜のゲート酸化膜２１５を形成する方法が提案されている。その一例を図２７に示している。
【００１４】
図２７は、特許文献２に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【００１５】
図２７に示すように、図１８のステップＳ１０の厚膜ゲート酸化工程をステップＳ１０Ａとして最初に行い、その後にトレンチ分離領域を形成する。要するに、ステップＳ１０Ａでトレンチ形成前の半導体基板２１０上に、図１９のパッド酸化膜２１１の代わりに１０００オングストローム程度の厚い高耐圧のゲート酸化膜２１５を形成する。その後のステップＳ２〜Ｓ８のトレンチ分離領域形成工程は上記図１８の場合と同様である。
【００１６】
ところが、図２８に示すように、最初に半導体基板２１０上に厚膜のゲート酸化膜２１５を熱酸化により形成し、その後、ステップＳ４でエッチング処理によってＳＩＮ膜２１２をマスクとしてトレンチ２１３を形成したり、その後のステップＳ８でＳＩＮ膜２１２をエッチング処理によって除去したりしているために、厚膜のゲート酸化膜２１５の両端部の膜密度が低下しており、高耐圧用の厚膜のゲート酸化膜２１５をエッチング処理して低耐圧用の薄いゲート酸化膜２１６Ａを形成する。このとき、ゲート酸化膜２１６Ａの両端部分に溝Ｄができて極端二両端部で膜厚が薄くなってしまうという問題があった。これによってゲート酸化膜２１６Ａのゲート耐圧が大幅に低下すると共に、ＭＯＳトランジスタのトランジスタ特性にも問題が生じる。
【００１７】
これを解決するために、トレンチ分離領域形成後に熱処理による厚膜のゲート酸化膜２１５を形成する代わりに、トレンチ分離領域形成後にＣＶＤ法によって厚膜のゲート酸化膜２１５Ａを形成する方法が提案されている。その一例を図２９に示している。
【００１８】
図２９は、特許文献３に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【００１９】
図２９に示すように、ステップＳ１〜Ｓ９のトレンチ分離領域形成工程は上記図１８の場合と同様であるが、その後のステップＳ１１のゲート酸化工程で熱処理によりゲート酸化膜を形成し、その上に厚膜ゲートデポ工程として、図３０に示すように基板表面全面にＣＶＤ法によって厚膜のゲート酸化膜２１５Ａを形成する。
【００２０】
次に、高耐圧素子形成領域以外のゲート酸化膜２１５Ａを、フォトリソ技術によるマスクを用いてエッチング処理して除去した後に、再び、基板表面にＣＶＤによって低耐圧素子用の薄膜のゲート酸化膜（図示せず）を形成する。
【００２１】
本構造では、高耐圧素子のゲートを形成するための厚膜のゲート酸化膜２１５Ａを形成するための熱酸化を行わないので、上記に示したトレンチ底部の欠陥Ｆと半導体基板２１０としてのシリコン基板表面の厚膜のゲート酸化膜２１５Ａの両端部の薄膜化が防止された構造となっている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００１−８５５３３号公報
【特許文献２】特開２００４−２４７３２８号公報
【特許文献３】特開２００６−２２２４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、特許文献３に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程では、高耐圧素子のためのゲート酸化膜２１５ＡをＣＶＤ法で形成する際にシリコン表面に対して、トレンチ分離埋め込み絶縁膜の高さが高い場合には、ＣＶＤ法でゲート絶縁膜２１５Ａをデポジションするときに、埋め込み絶縁膜側壁の形状が逆テーパになっており、図３０および図３１に示すように埋め込み絶縁膜側壁部とゲート絶縁膜２１５Ａの間に、膜密度の希薄なボイドＥが発生する。この場合、トランジスタを動作させた時に、ゲートリークを生じさせ、トランジスタの特性が不安定になるという問題があった。また、埋め込み絶縁膜側壁部とゲート絶縁膜２１５Ａの間でゲート絶縁膜２１５Ａが均一に形成されないため、ゲート耐圧不足やゲート破壊などの信頼性上の問題も懸念される。なお、図３２は図３１に対応した実際の顕微鏡写真を示す要部縦断面図であり、埋め込み絶縁膜側壁部近傍位置に膜密度の希薄なボイドＥが発生している。
【００２４】
本発明は、上記従来の問題を解決するもので、低耐圧トランジスタ特性への影響なく、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明の半導体装置は、同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置において、該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが該低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成されているものであり、そのことにより上記目的が達成される。
【００２６】
また、好ましくは、本発明の半導体装置における高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜６０ｎｍだけ高くなるように形成されている。
【００２７】
さらに、好ましくは、本発明の半導体装置における高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜３０ｎｍだけ高くなるように形成されている。
【００２８】
さらに、好ましくは、本発明の半導体装置における高耐圧素子は、前記半導体基板のウェル上の所定領域に設けられた第１ゲート絶縁膜と、該第１ゲート絶縁膜上に設けられた第１ゲート電極と、該ウェル内の表層に、該第１ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第１ソース領域および第１ドレイン領域とを有し、前記トレンチ分離絶縁膜が、該高耐圧素子と該低耐圧素子との間および、該第１ゲート電極下方のチャネル領域と該第１ソース領域および該第１ドレイン領域との間にそれぞれ設けられている。
【００２９】
さらに、好ましくは、本発明の半導体装置における低耐圧素子は、前記半導体基板のウェル上の所定領域に設けられた第２ゲート絶縁膜と、該第２ゲート絶縁膜上に設けられた第２ゲート電極と、該ウェル内の表層に、前記第２ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第２ソース領域および第２ドレイン領域とを有し、前記低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、該低耐圧素子のチャネルを形成する半導体基板の表面よりも少なくとも３０ｎｍ高くなるように形成されている。
【００３０】
さらに、好ましくは、本発明の半導体装置における高耐圧素子のゲート絶縁膜の膜厚は５０〜２００ｎｍである。
【００３１】
さらに、好ましくは、本発明の半導体装置における高耐圧素子のゲート絶縁膜はＨＤＰ（高密度プラズマ膜；Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）またはＨＴＯ（高温酸化膜；Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）のＣＶＤ絶縁膜である。
【００３２】
さらに、好ましくは、本発明の半導体装置において、前記高耐圧素子のゲート絶縁膜は前記低耐圧素子のゲート絶縁膜に比べて厚膜に構成されている。
【００３３】
本発明の半導体装置の製造方法は、同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置の製造方法において、ＣＭＰストッパ窒化膜除去工程後に高耐圧素子形成領域以外をフォトレジスト膜で覆い、高耐圧素子形成領域のフィールド酸化膜を選択的にエッチングして、該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを該低耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成するエッチング工程と、該高耐圧素子のゲート酸化膜をＣＶＤ法で形成する工程とを有するものであり、そのことにより上記目的が達成される。
【００３４】
また、好ましくは、本発明の半導体装置の製造方法における高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜６０ｎｍとなるように形成する。
【００３５】
さらに、好ましくは、本発明の半導体装置の製造方法における高耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜３０ｎｍとなるように形成する。
【００３６】
さらに、好ましくは、本発明の半導体装置の製造方法における高耐圧素子のゲート絶縁膜を５０〜２００ｎｍの膜厚で形成する。
【００３７】
さらに、好ましくは、本発明の半導体装置の製造方法における高耐圧素子のゲート絶縁膜をＨＤＰまたはＨＴＯのＣＶＤ絶縁膜で形成する。
【００３８】
上記構成により、以下、本発明の作用を説明する。
【００３９】
本発明においては、同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置において、高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）だけ高くなるように形成されている。
【００４０】
これによって、低耐圧トランジスタ特性への影響なく、従来、逆テーパポケット部に発生していたボイドを低減するので、耐圧特性および動作特性が安定した高耐圧素子を組み込むことが可能となる。
【発明の効果】
【００４１】
以上により、本発明によれば、低耐圧トランジスタ特性への影響なく、従来、逆テーパポケット部に発生していたボイドを低減するため、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができる。これによって、トレンチ分離構造での良好な電気的特性と安定した信頼性を備えた高耐圧素子と微細な低耐圧素子を共存させた半導体装置を得ることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態１における半導体装置の要部構成例を示す縦断面図であって、（ａ）は高耐圧素子の縦断面図、（ｂ）は低耐圧素子の縦断面図である。
【図２】図１の高耐圧素子の特徴構成を説明するための要部縦断面図である。
【図３】図２の高耐圧素子の特徴構成と比較するために、特許文献３に開示されている従来の半導体装置におけるゲート酸化膜を説明する要部縦断面図である。
【図４】（ａ）は高耐圧素子の特徴構成を示す縦断面図、（ｂ）は低耐圧素子の特徴構成を示す縦断面図である。
【図５】図１（ａ）のトレンチ分離絶縁膜のプラズマ酸化膜６とボイド発生率の関係を示す図である。
【図６】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【図７】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のパターン形成ステップを示す要部縦断面図である。
【図８】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のトレンチ形成ステップを示す要部縦断面図である。
【図９】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のフィールド絶縁膜充填ステップを示す要部縦断面図である。
【図１０】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の高耐圧部フィールドエッチングステップを示す要部縦断面図である。
【図１１】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の素子分離領域形成ステップを示す要部縦断面図である。
【図１２】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の厚膜ゲートデポジションステップを示す要部縦断面図である。
【図１３】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のゲート絶縁膜形成ステップを示す要部縦断面図である。
【図１４】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の高耐圧用ウェル領域形成ステップを示す要部縦断面図である。
【図１５】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の低耐圧用ウェル領域形成ステップを示す要部縦断面図である。
【図１６】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のドリフト層形成ステップを示す要部縦断面図である。
【図１７】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のゲート電極・ソース領域／ドレイン領域・配線形成ステップを示す要部縦断面図である。
【図１８】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【図１９】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程のパターン形成ステップを示す要部縦断面図である。
【図２０】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程のトレンチ形成ステップを示す要部縦断面図である。
【図２１】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程のフィールド絶縁膜充填ステップを示す要部縦断面図である。
【図２２】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の素子分離領域形成ステップを示す要部縦断面図である。
【図２３】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の厚膜ゲート酸化ステップを示す要部縦断面図である。
【図２４】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の高耐圧／低耐圧用ゲート酸化膜形成ステップを示す要部縦断面図である。
【図２５】特許文献１に開示されている従来の半導体装置におけるゲート酸化膜の問題点を説明するための要部縦断面図である。
【図２６】図２５に対応した実際の顕微鏡写真を示す要部縦断面図である。
【図２７】特許文献２に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【図２８】特許文献２に開示されている従来の半導体装置におけるゲート酸化膜の問題点を説明するための要部縦断面図である。
【図２９】特許文献３に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【図３０】図２９の厚膜ゲートデポ工程におけるＣＶＤゲート酸化膜形成工程を示す要部縦断面図である。
【図３１】特許文献３に開示されている従来の半導体装置におけるゲート酸化膜の問題点を説明するための要部縦断面図である。
【図３２】図３１に対応した実際の顕微鏡写真を示す要部縦断面図である。
【発明を実施するための形態】
【００４３】
以下に、本発明の半導体装置およびその製造方法の実施形態１について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。
【００４４】
（実施形態１）
図１（ａ）および図１（ｂ）は、本発明の実施形態１における半導体装置の要部構成例を示す縦断面図であって、（ａ）は高耐圧素子の縦断面図、（ｂ）は低耐圧素子の縦断面図である。
【００４５】
図１（ａ）および図１（ｂ）において、本実施形態１の半導体装置１は、同一の半導体基板２上に高耐圧素子２０ａと低耐圧素子２０ｂが形成されており、高耐圧素子２０ａおよび低耐圧素子２０ｂはトレンチ内に埋め込まれたトレンチ分離絶縁膜（例えばプラズマ酸化膜６）によって素子分離されている。
【００４６】
高耐圧素子２０ａは、図１（ａ）に示すように、半導体基板２内のウェル２ａ上の所定領域に熱酸化膜１１およびその上を覆うようにＣＶＤ酸化膜（ＣＶＤ絶縁膜）からなる高耐圧用のゲート絶縁膜１２が設けられ、その上に高耐圧用のゲート電極１３が設けられている。ウェル２ａ内の表層には、ゲート電極１３を間に挟んで互いに対向する位置にウェル２ａと逆導電型のソース領域１４とドレイン領域１５が設けられている。トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さが、半導体基板２の基板表面（シリコン表面）よりも３０ｎｍ以上高くならないように設定されている。ソース領域１４はその上の層間膜１６に形成されたコンタクトプラグ１７を通して層間膜１６上のメタル電極１８に接続されている。また、ドレイン領域１５はその上の層間膜１６に形成された別のコンタクトプラグ１７を通して層間膜１６上のメタル電極１９に接続されている。
【００４７】
低耐圧素子２０ｂは、図１（ｂ）に示すように、半導体基板２内のウェル２ｂ上の所定領域に熱酸化膜からなる低耐圧用のゲート絶縁膜１１ａが設けられ、その上に低耐圧用のゲート電極１３が設けられている。ウェル２ｂ内の表層には、ゲート電極１３を間に挟んで互いに対向する位置にウェル２ｂと逆導電型のソース領域１４とドレイン領域１５が設けられている。トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さが、半導体基板２の基板表面（シリコン表面）よりも低くなるように設定されている。ソース領域１４はその上の層間膜１６に形成されたコンタクトプラグ１７を通して層間膜１６上のメタル電極１８に接続されている。また、ドレイン領域１５はその上の層間膜１６に形成された別のコンタクトプラグ１７を通して層間膜１６上のメタル電極１９に接続されている。
【００４８】
本実施形態１の半導体装置１では、トレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜６の高さが、半導体基板２の基板表面（シリコン表面）よりも３０ｎｍ以上高くならないように設定されているために、図２に示すように、高耐圧素子２０ａの厚膜のゲート酸化膜１２となるＣＶＤ絶縁膜１２ａで成膜する際に、トレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜６の側壁部が低くなって順テーパー状になる。このため、従来のように埋め込み酸化膜のプラズマ酸化膜６の側壁による凹部底面隅部分にポケットが形成されず、半導体基板２表面から側壁部分の順テーパー部分も含めて均一な膜厚でデポジションされる。これによって、従来例の図３にみられるトレンチ分離埋め込み絶縁膜のプラズマ酸化膜６とゲート絶縁膜１２となるＣＶＤ絶縁膜１２ａとの間にボイドＥが形成されない。高耐圧素子形成領域のトレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜６の高さは、半導体基板２の基板表面（シリコン表面）に対し−１０〜３０ｎｍに調整することが好ましく、３０ｎｍより高い場合には、トレンチ埋め込み絶縁膜側壁とゲート絶縁膜の間にボイドＥが形成される可能性があり、−１０nmより低くなると、半導体基板２全体の平坦性が損なわれるため、その後のゲート電極１３の加工、フォト工程における加工で所望の値が得られないなどの悪影響を及ぼす可能性がある。
【００４９】
半導体装置１を製造する方法において、ＣＭＰのストッパ層の除去後に、高耐圧素子２０ａの形成領域の分離絶縁膜（プラズマ酸化膜６）の高さを調整している。ＣＭＰのストッパ層の除去前においても、高耐圧素子２０ａの形成領域以外をフォトレジスト膜で覆い、高耐圧素子２０ａの形成領域のフィールド酸化膜（プラズマ酸化膜６）を選択的にエッチングを行うことは可能であるが、この場合には、後のストッパ層除去後の埋め込み絶縁膜の側壁の形状が十分な順テーパーとならないため、埋め込み絶縁膜（プラズマ酸化膜６）とゲート絶縁膜１２の間のボイドが形成される可能性があるためである。
【００５０】
高耐圧素子（高耐圧トランジスタ）２０ａの形成領域のゲート絶縁膜１２の膜厚は、電源電圧が２０Ｖを超え１００Ｖよりも低い電圧（ここでは３０Ｖ〜４０Ｖ程度の電圧）を扱う場合であって、５０〜２００ｎｍである。ゲート絶縁膜１２の膜厚が５０ｎｍ以下で、電源電圧が２０Ｖ程度の電圧を扱う場合のゲート絶縁膜は、熱酸化による応力が小さいため、従来法で形成した方が、簡便で良好な素子特性を得ることができる。また、ゲート絶縁膜の膜厚が２００ｎｍを超え、電源電圧が１００Ｖ以上の高耐圧素子においては、ＣＶＤ法によるゲート絶縁膜１２は絶縁膜リークの問題もあり好ましくない。また、電源電圧が１００Ｖ以上の高耐圧素子の場合には、トレンチ分離を必要する大規模な低耐圧回路と同一基板上に共存させる用途も少ない。
【００５１】
また、高耐圧素子（高耐圧トランジスタ）２０ａのゲート酸化膜として、ＨＤＰまたはＨＴＯで形成されたＣＶＤ絶縁膜は、酸化膜特性が熱酸化膜に近いため、トランジスタのゲート酸化膜として好適である。
【００５２】
上記構成の本実施形態１の半導体装置１について、以下に、さらに詳細に説明する。図１（ａ）および図１（ｂ）は半導体装置１のデバイス構造を模式的に示す縦断面図である。なお、繰り返し述べるが、図１に示す断面構造図では、適宜、要部を強調して示すこととし、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降の断面構造図についても同様とする。
【００５３】
本実施形態１の半導体装置１は、図１（ａ）および図１（ｂ）において、同一の半導体基板２上に、高耐圧素子２０ａとしての第１トランジスタおよび低耐圧素子２０ｂとしての第２トランジスタが、Ｐ型の当該半導体基板２上に形成されたＮ型のウェル２ａおよび２ｂ上に形成されている。
【００５４】
図１（ａ）において、高耐圧の第１トランジスタは、Ｐ型のウェル２ａ上の所定の領域にゲート絶縁膜１２を介して形成されたゲート電極１３、ドレイン電極１９およびソース電極１８を備え、ドレイン電極１９は、層間絶縁膜１６を貫通するコンタクトプラグ１７を介してＮ型のドレイン領域（第１半導体層）１５と接続し、ソース電極１８は、層間絶縁膜１６を貫通する別のコンタクトプラグ１７を介してＮ型のソース領域（第２半導体層）１４と接続している。
【００５５】
Ｎ型のドレイン領域１５およびソース領域１４は、ゲート電極１３を挟んで互いに対向するように、ウェル２ａの表層に配置されている。
【００５６】
Ｎ型のドレイン領域１５の下方には、当該ドレイン領域１５を覆うように、ドレイン領域１５より低濃度のＮ型のドリフト領域（第４半導体層）９が、トレンチ分離領域を囲うように、ウェル２ａ内に形成され、且つ、ゲート電極１３の方向に延伸している。
【００５７】
一方、Ｎ型のソース領域１４の下方には、当該ソース領域１４を覆うように、当該ソース領域１４より低濃度のＮ型のドリフト領域（第５半導体層）８が、トレンチ分離領域を囲うように、ウェル２ａ内に形成され、且つ、ゲート電極１３の方向に延伸している。
【００５８】
ここで、ゲート絶縁膜１２の膜厚は５０ｎｍ〜２００ｎｍ程度である。ゲート電極１３が、ゲート絶縁膜１２上およびトレンチ分離絶縁膜（プラズマ酸化膜６）上に形成されている。
【００５９】
これらの１トランジスタおよび第２トランジスタは周りをトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）で囲まれており、更に、トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さはチャネルとなるゲート絶縁膜１２の直下のシリコン表面に対して−１０〜３０ｎｍの高さで形成されている。
【００６０】
このような構造の高耐圧素子２０ａにおいて、ゲート絶縁膜１２とトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の間はボイドがなく形成されているため、高耐圧素子２０ａとしての第１トランジスタのゲートとして好適な構造である。
【００６１】
トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さをチャネルとなるゲート絶縁膜１２の直下のシリコン領域よりも３０ｎｍ以上高く形成した場合は、前述したが、図３に示すように、ゲート絶縁膜１２ａの材料をデポジションする時のトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の形状が逆テーパーになっている。このため、ゲート絶縁膜１２ａとトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）との間にボイドＥを生じる。
【００６２】
このようなボイドＥが生じた構造の場合、ゲート電極１３とドレイン領域１５およびソース領域１４との間に電界をかけた場合、ゲートリークが懸念され、最終的にはゲート耐圧が無くなるという信頼性上の問題がある。
【００６３】
それに対して、図２に示すように、トレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜６の高さをチャネルとなるゲート絶縁膜１２の直下のシリコン領域よりも３０ｎｍ以下に形成した場合は、ゲート絶縁膜１２ａをデポジションする時のトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の形状が順テーパーになるため、ゲート絶縁膜１２ａはシリコン領域上とトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）上に均一に形成され、良好な形状で形成され、ゲート電極１３とドレイン領域１５およびソース領域１４との間に電界をかけてもリークの無い安定した特性が得られる。
【００６４】
図４（ａ）は高耐圧素子２０ａの特徴構成を示す縦断面図、図４（ｂ）は低耐圧素子２０ｂの特徴構成を示す縦断面図である。
【００６５】
図４（ａ）および図４（ｂ）に示すように、高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが、高耐圧素子２０ａのチャネルを形成する半導体基板２の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）となるように形成されている。高耐圧素子２０ａのチャネルを形成する半導体基板２の表面上にゲート絶縁膜１２を介してゲート電極１３が形成されている。また、低耐圧素子２０ｂのチャネルを形成する半導体基板２の表面上にゲート絶縁膜１１ａを介して別のゲート電極１３が形成されている。
【００６６】
図５は、図１（ａ）のトレンチ分離絶縁膜のプラズマ酸化膜６とボイド発生率（パーセント）の関係を示す図である。
【００６７】
図５において、トレンチ分離絶縁膜としてのプラズマ酸化膜６の高さが、シリコン表面よりも３０ｎｍ以上高い場合には、ボイドＥの発生率が順次高くなっている。高耐圧素子形成領域のトレンチ埋め込み絶縁膜としてのプラズマ酸化膜６の高さは、半導体基板２の基板表面（シリコン表面）に対し−１０〜３０ｎｍに調整する。プラズマ酸化膜６の高さを多少なりとも低く調整すれば、ボイドＥの発生率を抑えることができる。例えば、通常のプラズマ酸化膜６の高さが基板表面（シリコン表面）に対して７０〜８０ｎｍであれば、６０ｎｍ以下のプラズマ酸化膜６の高さであってもボイドＥの発生率を抑えることができる。この場合、高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが、高耐圧素子２０ａのチャネルを形成する半導体基板２の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）となるように形成すればよい。
【００６８】
一方、図１（ｂ）に示すように、低耐圧の第２トランジスタは、低耐圧用のゲート絶縁膜１１ａ、ゲート電極１３、ドレイン電極１９およびソース電極１８を備え、Ｐ型のウェル２ｂ内に、Ｎ型のドレイン領域（第１半導体層）１５、Ｎ型のソース領域（第２半導体層）１４、電界緩和を目的としたＮ型のドレイン領域１５、ソース領域１４よりも低濃度なＬＤＤ領域（第４半導体層）２１が形成されている。低耐圧の第２トランジスタは高耐圧の第１トランジスタと同様に周りをトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）で囲まれている。しかしながら、トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さはチャネルとなるゲート絶縁膜１１ａの直下のシリコン領域よりも３０ｎｍ以上高く形成されており、第１トランジスタの場合とは相違する。
【００６９】
低耐圧の第２トランジスタでは、微細なパターンが多く使用されるため、トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さはチャネルとなるゲート絶縁膜１１ａの直下のシリコン領域よりも低く形成された場合は、第２トランジスタを形成しているシリコンのサイズが小さくなった場合に、狭チャネル効果と呼ばれる閾値電圧がばらつく現象がみられる。これを防止するため、前記に示したように、トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さをチャネルとなるゲート絶縁膜１１ａの直下のシリコン領域よりも高く形成している。本構造のトランジスタは低耐圧素子２０ｂの第２トランジスタとして好適である。
【００７０】
上記構成により、以下、本実施形態１の半導体装置の製造方法について、図６〜図１７を参照して詳細に説明する。
【００７１】
図６は、本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。図７〜図１７は、本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の各ステップを説明するための要部縦断面図である。なお、ここでは、高耐圧素子２０ａおよび低耐圧素子２０ｂ共にＮ型ＭＯＳＦＥＴの場合について説明を行うが、Ｎ型をＰ型に変えることにより、Ｐ型ＭＯＳＦＥＴに置き換えることが可能であることは言うまでもない。
【００７２】
まず、図６のステップＳ２１でパッド酸化処理を行って半導体基板２上にパッド酸化膜３を形成し、図６のステップＳ２２で窒化膜成膜処理を行ってパッド酸化膜３上にストッパ層としてＳＩＮ膜４を形成する。さらに、図６のステップＳ２３での活性化領域のパターニングにおいて、図７のパターン形成ステップに示すように、半導体基板２上に、パッド酸化膜３と、その上のストッパ層となるＳＩＮ膜４に対して、フォトリソ技術によるマスクを用いてエッチング処理して、所定パターンのＳＩＮ膜４およびその下のパッド酸化膜３を形成する。
【００７３】
次いで、図６のステップＳ２４でのトレンチエッチング工程において、図８に示すように、ストッパ層としてのＳＩＮ膜４をマスクとして、半導体基板２をエッチング処理し、トレンチ５を形成する。その後、図６のステップＳ２５のトレンチ酸化工程において熱処理を行うことにより、トレンチ５の内側面および底面における半導体基板２の露出面を熱酸化してトレンチ酸化膜５ａを形成する。
【００７４】
続いて、図６のステップＳ２６でのフィールド絶縁膜充填工程において、図９に示すように、トレンチ５内を埋め込むように、プラズマＣＶＤによりプラズマ酸化膜６を全面に堆積する。その後、図６のステップＳ２７でのＳＴＩＣＭＰ工程において、ＳＩＮ膜４をストッパ層として、プラズマ酸化膜６をＣＭＰ法で平坦化する。さらに、図６のステップＳ２８での窒化膜除去工程において、ストッパ層としてのＳＩＮ膜４を熱リン酸を用いて除去する。
【００７５】
さらに、図６のステップＳ２９でＰａｄ酸化膜除去工程において、パッド酸化膜３をフッ酸を含むエッチャントで除去した後に、図６のステップＳ３０の低耐圧部レジストカバー工程および図６のステップＳ３１の高耐圧部フィールドエッチング工程において、図１０に示すように、フォトリソ技術により、高耐圧トランジスタ形成領域上のフォトレジスト膜１０を開口し、高耐圧素子形成領域のトレンチ分離埋め込み絶縁膜であるプラズマ酸化膜６をエッチングして、各プラズマ酸化膜６がそれぞれシリコン表面より３０ｎｍ以上高くならないように所定量だけ除去する。
【００７６】
さらに、フォトレジスト膜１０を除去して図１１の素子分離領域形成ステップに示すようなトレンチ素子分離領域（プラズマ酸化膜６）を形成する。
【００７７】
続いて、図６のステップＳ３２の高耐圧ゲート酸化工程において、図１２に示すように基板全面に８〜２０ｎｍの熱酸化膜１１を形成する。さらに、図６のステップＳ３３の厚膜ゲートデポジション工程において、図１２に示すように、基板全面に２０ｎｍの熱酸化膜１１を形成した後に、プラズマＣＶＤ法で酸化膜をデポジションし、高耐圧用のゲート絶縁膜１２となる材料膜１２Ａを形成する。この高耐圧用のゲート絶縁膜１２となる材料膜１２Ａの膜厚は、５０〜２００ｎｍが好適である。さらに、ゲート絶縁膜形成工程において、図１３に示すように、フォトリソ技術により、高耐圧トランジスタのチャネル形成領域を含む領域をフォトレジスト膜（図示せず）で覆い、その以外の領域を開口して高耐圧用のゲート絶縁膜１２となる材料膜１２Ａをエッチング除去して高耐圧用のゲート酸化膜１２を形成する。
【００７８】
その後、図６のステップＳ３４の高耐圧用ウェル領域形成工程において、図１４に示すように、フォトリソ技術を用いて、高耐圧領域をフォトレジスト膜（図示せず）で開口し、ボロン等のＰ型イオンのイオン注入を行って、高耐圧用ウェル領域としてウェル２ａを形成する。
【００７９】
さらに、図６のステップＳ３５での低耐圧用ウェル領域形成工程において、図１５に示すように、フォトリソ技術を用いて、低耐圧領域をフォトレジスト膜（図示せず）で開口して、ボロン等のＰ型イオンのイオン注入を行って、低耐圧用ウェル領域としてウェル２ｂを形成する。
【００８０】
さらに、図６のステップＳ３６での高耐圧用ドリフト層形成工程において、図１６に示すように、高耐圧素子形成領域内の所定領域に、リンなどのＮ型イオンのイオン注入を行い、ドリフト層８，９を形成する。
【００８１】
次に、図６のステップＳ３７での低耐圧用ゲート熱酸化工程において、図１７に示すように、基板全面にさらに熱酸化処理を行って、低耐圧素子２０ｂのゲート絶縁膜として膜厚が１４ｎｍ程度の熱酸化膜１１ａを形成する。熱酸化膜１１ａは熱酸化膜１１を除去後に再び形成してもよい。
【００８２】
さらに、図６のステップＳ３８のゲート電極形成工程において、図１７に示すように、高耐圧用の熱酸化膜１１およびゲート酸化膜１２上と、低耐圧用のゲート絶縁膜としての熱酸化膜１１ａ上にゲート電極１３をそれぞれ形成する。さらに、図６のステップＳ３９のソース／ドレイン形成工程において、図１７に示すように、ソース領域１４およびドレイン領域１５を形成し、図６のステップＳ４０の配線形成工程において、図１７に示すように、基板全面に層間絶縁膜１６を形成した後に、層間絶縁膜１６内に、ソース領域１４およびドレイン領域１５とそれぞれ接続するコンタクトプラグ１７を形成し、これらの各コンタクトプラグ１７上に接続するようにメタル電極１８，１９の形成をそれぞれ行う。以上によって、同一半導体基板２上に高耐圧トランジスタ２０ａと低耐圧トランジスタ２０ｂを形成することができる。２１はＮ型の電界緩和領域（ＬＤＤ領域）である。
【００８３】
以上により、本実施形態１によれば、同一の半導体基板２上に、トレンチ分離絶縁膜（プラズマ酸化膜６）によって素子分離された高耐圧素子２０ａと低耐圧素子２０ｂを設けた半導体装置１において、高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが、高耐圧素子２０ａのチャネルを形成する半導体基板２の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）だけ高くなるように形成されている。
【００８４】
また、ＣＭＰストッパ窒化膜除去工程後に高耐圧素子形成領域以外をフォトレジスト膜１０で覆い、高耐圧素子形成領域のフィールド酸化膜（トレンチ分離絶縁膜としてのプラズマ酸化膜６）を選択的にエッチングして、高耐圧素子２０ａの形成領域におけるトレンチ分離絶縁膜の表面高さを低耐圧素子２０ｂの形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成するエッチング工程と、高耐圧素子２０ａのゲート酸化膜１２をＣＶＤ法で形成する工程とを有している。
【００８５】
これによって、低耐圧素子特性への影響なく、従来、逆テーパポケット部に発生していたボイドＥを低減するため、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができる。これによって、トレンチ分離構造での良好な電気的特性と安定した信頼性を備えた高耐圧素子と微細な低耐圧素子を共存させた半導体装置１を得ることができる。
【００８６】
このように、図７〜図１７に示す製造工程により形成される高耐圧素子２０ａと低耐圧素子２０ｂは、図１に示したように、それぞれ高耐圧用、低耐圧用にトレンチ分離埋め込み絶縁膜の高さがチャネルを形成するシリコン表面に対して、最適に形成されているため、良好な電気的特性と、安定した信頼性特性を得ることができる。
【００８７】
なお、上記実施形態１において、高耐圧素子形成領域におけるトレンチ分離絶縁膜としてのプラズマ酸化膜６の表面高さが低耐圧素子２０ｂの形成領域におけるトレンチ分離絶縁膜としてのプラズマ酸化膜６の表面高さよりも低く形成されているが、これによって、高耐圧素子形成領域におけるトレンチ分離絶縁膜が低く形成されたことから、高耐圧素子形成領域におけるトレンチ分離絶縁膜が元の高い場合に比べて、低耐圧トランジスタ特性への影響なく、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができるという本発明の目的を達成することができる。
【００８８】
以上のように、本発明の好ましい実施形態１を用いて本発明を例示してきたが、本発明は、この実施形態１に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００８９】
本発明は、例えば液晶ドライバやＬＥＤドライバなど、低耐圧のロジックと高耐圧素子が搭載されたシステムＬＳＩなどを構成する半導体装置およびその製造方法に関し、特に、素子分離領域を有する半導体装置およびその製造方法の分野において、低耐圧トランジスタ特性への影響なく、従来、逆テーパポケット部に発生していたボイドを低減するため、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができる。これによって、トレンチ分離構造での良好な電気的特性と安定した信頼性を備えた高耐圧素子と微細な低耐圧素子を共存させた半導体装置を得ることができる。
【符号の説明】
【００９０】
１ 半導体装置
２ 半導体基板
２ａ，２ｂ ウェル
３ パッド酸化膜
４ ＳＩＮ膜
５ トレンチ
５ａ トレンチ酸化膜
６ プラズマ酸化膜（トレンチ分離絶縁膜）
７ 熱酸化膜
８，９ ドリフト領域
１０ フォトレジスト膜
１１ 熱酸化膜
１１ａ ゲート絶縁膜
１２ 高耐圧用のゲート絶縁膜
１２ａ ＣＶＤ絶縁膜
１２Ａ 材料膜
１３ ゲート電極
１４ ソース領域
１５ ドレイン領域
１６ 層間膜
１７ コンタクトプラグ
１８ ソース電極（メタル電極）
１９ ドレイン電極
２０ａ 高耐圧素子
２０ｂ 低耐圧素子
２１ 電界緩和領域（ＬＤＤ領域）
【技術分野】
【０００１】
本発明は、例えば液晶ドライバやＬＥＤドライバなど、低耐圧のロジックと高耐圧素子が搭載されたシステムＬＳＩなどを構成する半導体装置およびその製造方法に関し、特に、素子分離領域を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子間を素子分離する技術の一つとして、基板上の半導体素子間にトレンチを設け、このトレンチに絶縁膜を充填するトレンチ分離技術がある。
【０００３】
このトレンチ分離技術は、素子分離に必要とする面積を低減できるため、多くのロジックを持つシステムＬＳＩなどに広く採用されている。
【０００４】
液晶パネルを駆動する液晶ドライバや、ＬＥＤを駆動するＬＥＤドライバなどでは、低耐圧のロジックと高耐圧素子が搭載されている。
【０００５】
近年、ＬＳＩのシステム化に伴い、低耐圧のロジックの占有面積が増大しており、これを改善するため、従来、高耐圧素子では採用されていなかったトレンチ分離技術と高耐圧素子を共存させることが必要となってきた。
【０００６】
低耐圧素子と高耐圧素子を同一基板に形成するためには、低耐圧用の薄膜のゲート酸化膜と高耐圧用の厚膜のゲート酸化膜とを形成する必要がある。トレンチ分離技術を採用した場合の素子分離領域形成およびゲート酸化膜形成工程の一例について図１８〜図２４に示している。
【０００７】
図１８は、特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。図１９〜図２４は、特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す要部縦断面図である。
【０００８】
まず、図１８のステップＳ１でパッド酸化処理を行って半導体基板２１０上にパッド酸化膜２１１を形成し、図１８のステップＳ２で窒化膜成膜処理を行ってパッド酸化膜２１１上にストッパ層としてＳＩＮ膜２１２を形成する。さらに、図１８のステップＳ３での活性化領域のパターニングにおいて、図１９のパターン形成ステップに示すように、半導体基板２１０上に、パッド酸化膜２１１と、その上のストッパ層となるＳＩＮ膜２１２に対して、フォトリソ技術によるマスクを用いてエッチング処理して、所定パターンのＳＩＮ膜２１２およびその下のパッド酸化膜２１１を形成する。
【０００９】
次いで、図１８のステップＳ４でのトレンチエッチング工程において、図２０に示すように、ストッパ層としてのＳＩＮ膜２１２をマスクとして、半導体基板２１０をエッチング処理し、トレンチ２１３を形成する。その後、図１８のステップＳ５でのトレンチエッチング工程において熱処理を行うことにより、トレンチ２１３の内側面および底面における半導体基板２１０の露出面を熱酸化して、トレンチ酸化膜２１３ａを形成する。
【００１０】
続いて、図１８のステップＳ６でのフィールド絶縁膜充填工程において、図２１に示すように、トレンチ２１３内を埋め込むように、プラズマＣＶＤによりプラズマ酸化膜２１４を全面に堆積する。その後、図１８のステップＳ７でのＳＴＩＣＭＰ工程において、ＳＩＮ膜２１２をストッパ層として、プラズマ酸化膜２１４をＣＭＰ法で平坦化する。さらに、図１８のステップＳ８での窒化膜除去工程において、ストッパ層としてのＳＩＮ膜２１２を熱リン酸を用いて除去する。さらに、図１８のステップＳ９でのＰａｄ酸化膜除去工程において、パッド酸化膜２１１をフッ酸を含むエッチャントで除去して、図２２の素子分離領域形成ステップに示すようなトレンチ素子分離領域２２０を形成する。
【００１１】
その後、図１８のステップＳ１０の厚膜ゲート酸化工程において、図２３に示すように、熱酸化処理を行って、半導体基板２１０の表面に高耐圧素子のゲート酸化膜となる酸化膜２１５を成長させる。次に、高耐圧素子形成領域以外の酸化膜２１５を、フォトリソ技術によるマスクを用いてエッチング処理して除去した後に、再び熱酸化処理を行い、低耐圧素子のゲート酸化膜となる酸化膜２１６を成長させて図２４に示すようなトレンチ素子分離と共に、高耐圧素子用のゲート酸化膜２１５と、低耐圧素子用のゲート酸化膜２１６とを膜厚を変えて形成する。
【００１２】
しかしながら、上記従来の方法では、図２５に示すように、シリコン基板２１０の表面の両端部Ｂにおいてゲート酸化膜２１５の膜厚が薄い薄膜部Ｃが形成されてしまう。このため、厚膜のゲート酸化膜２１５の耐圧が両端部Ｂで低下するという問題があった。その部分の実際の顕微鏡写真を図２６に示している。図２６において、ゲート酸化膜２１５の両端がくびれて薄くなった薄膜部Ｃの状態が分かる。ゲート酸化膜２１５の中央部の膜厚が１１５ｎｍで有るのに対して、ゲート酸化膜２１５の両端部の薄膜部Ｃは、その膜厚が６６ｎｍで約半分の膜厚になっている。これによってゲート酸化膜２１５のゲート耐圧が大幅に低下すると共に、ＭＯＳトランジスタのトランジスタ特性にも問題が生じる。また、高耐圧素子のゲート酸化膜２１５用の厚膜の熱酸化を行うと、シリコンから酸化シリコンに変化するときの体積変化から、トレンチ底部の角部分Ａに応力が集中するために角部分Ａの近傍で欠陥Ｆが発生し、ドレインとウェル、基板間にリークが発生する。その部分の実際の顕微鏡写真を示す図２６では、トレンチ底部の角部分Ａに欠陥Ｆが存在している。
【００１３】
これを解決するために、トレンチ分離領域形成前に熱処理によって高耐圧の厚膜のゲート酸化膜２１５を形成する方法が提案されている。その一例を図２７に示している。
【００１４】
図２７は、特許文献２に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【００１５】
図２７に示すように、図１８のステップＳ１０の厚膜ゲート酸化工程をステップＳ１０Ａとして最初に行い、その後にトレンチ分離領域を形成する。要するに、ステップＳ１０Ａでトレンチ形成前の半導体基板２１０上に、図１９のパッド酸化膜２１１の代わりに１０００オングストローム程度の厚い高耐圧のゲート酸化膜２１５を形成する。その後のステップＳ２〜Ｓ８のトレンチ分離領域形成工程は上記図１８の場合と同様である。
【００１６】
ところが、図２８に示すように、最初に半導体基板２１０上に厚膜のゲート酸化膜２１５を熱酸化により形成し、その後、ステップＳ４でエッチング処理によってＳＩＮ膜２１２をマスクとしてトレンチ２１３を形成したり、その後のステップＳ８でＳＩＮ膜２１２をエッチング処理によって除去したりしているために、厚膜のゲート酸化膜２１５の両端部の膜密度が低下しており、高耐圧用の厚膜のゲート酸化膜２１５をエッチング処理して低耐圧用の薄いゲート酸化膜２１６Ａを形成する。このとき、ゲート酸化膜２１６Ａの両端部分に溝Ｄができて極端二両端部で膜厚が薄くなってしまうという問題があった。これによってゲート酸化膜２１６Ａのゲート耐圧が大幅に低下すると共に、ＭＯＳトランジスタのトランジスタ特性にも問題が生じる。
【００１７】
これを解決するために、トレンチ分離領域形成後に熱処理による厚膜のゲート酸化膜２１５を形成する代わりに、トレンチ分離領域形成後にＣＶＤ法によって厚膜のゲート酸化膜２１５Ａを形成する方法が提案されている。その一例を図２９に示している。
【００１８】
図２９は、特許文献３に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【００１９】
図２９に示すように、ステップＳ１〜Ｓ９のトレンチ分離領域形成工程は上記図１８の場合と同様であるが、その後のステップＳ１１のゲート酸化工程で熱処理によりゲート酸化膜を形成し、その上に厚膜ゲートデポ工程として、図３０に示すように基板表面全面にＣＶＤ法によって厚膜のゲート酸化膜２１５Ａを形成する。
【００２０】
次に、高耐圧素子形成領域以外のゲート酸化膜２１５Ａを、フォトリソ技術によるマスクを用いてエッチング処理して除去した後に、再び、基板表面にＣＶＤによって低耐圧素子用の薄膜のゲート酸化膜（図示せず）を形成する。
【００２１】
本構造では、高耐圧素子のゲートを形成するための厚膜のゲート酸化膜２１５Ａを形成するための熱酸化を行わないので、上記に示したトレンチ底部の欠陥Ｆと半導体基板２１０としてのシリコン基板表面の厚膜のゲート酸化膜２１５Ａの両端部の薄膜化が防止された構造となっている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００１−８５５３３号公報
【特許文献２】特開２００４−２４７３２８号公報
【特許文献３】特開２００６−２２２４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、特許文献３に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程では、高耐圧素子のためのゲート酸化膜２１５ＡをＣＶＤ法で形成する際にシリコン表面に対して、トレンチ分離埋め込み絶縁膜の高さが高い場合には、ＣＶＤ法でゲート絶縁膜２１５Ａをデポジションするときに、埋め込み絶縁膜側壁の形状が逆テーパになっており、図３０および図３１に示すように埋め込み絶縁膜側壁部とゲート絶縁膜２１５Ａの間に、膜密度の希薄なボイドＥが発生する。この場合、トランジスタを動作させた時に、ゲートリークを生じさせ、トランジスタの特性が不安定になるという問題があった。また、埋め込み絶縁膜側壁部とゲート絶縁膜２１５Ａの間でゲート絶縁膜２１５Ａが均一に形成されないため、ゲート耐圧不足やゲート破壊などの信頼性上の問題も懸念される。なお、図３２は図３１に対応した実際の顕微鏡写真を示す要部縦断面図であり、埋め込み絶縁膜側壁部近傍位置に膜密度の希薄なボイドＥが発生している。
【００２４】
本発明は、上記従来の問題を解決するもので、低耐圧トランジスタ特性への影響なく、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明の半導体装置は、同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置において、該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが該低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成されているものであり、そのことにより上記目的が達成される。
【００２６】
また、好ましくは、本発明の半導体装置における高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜６０ｎｍだけ高くなるように形成されている。
【００２７】
さらに、好ましくは、本発明の半導体装置における高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜３０ｎｍだけ高くなるように形成されている。
【００２８】
さらに、好ましくは、本発明の半導体装置における高耐圧素子は、前記半導体基板のウェル上の所定領域に設けられた第１ゲート絶縁膜と、該第１ゲート絶縁膜上に設けられた第１ゲート電極と、該ウェル内の表層に、該第１ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第１ソース領域および第１ドレイン領域とを有し、前記トレンチ分離絶縁膜が、該高耐圧素子と該低耐圧素子との間および、該第１ゲート電極下方のチャネル領域と該第１ソース領域および該第１ドレイン領域との間にそれぞれ設けられている。
【００２９】
さらに、好ましくは、本発明の半導体装置における低耐圧素子は、前記半導体基板のウェル上の所定領域に設けられた第２ゲート絶縁膜と、該第２ゲート絶縁膜上に設けられた第２ゲート電極と、該ウェル内の表層に、前記第２ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第２ソース領域および第２ドレイン領域とを有し、前記低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、該低耐圧素子のチャネルを形成する半導体基板の表面よりも少なくとも３０ｎｍ高くなるように形成されている。
【００３０】
さらに、好ましくは、本発明の半導体装置における高耐圧素子のゲート絶縁膜の膜厚は５０〜２００ｎｍである。
【００３１】
さらに、好ましくは、本発明の半導体装置における高耐圧素子のゲート絶縁膜はＨＤＰ（高密度プラズマ膜；Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）またはＨＴＯ（高温酸化膜；Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）のＣＶＤ絶縁膜である。
【００３２】
さらに、好ましくは、本発明の半導体装置において、前記高耐圧素子のゲート絶縁膜は前記低耐圧素子のゲート絶縁膜に比べて厚膜に構成されている。
【００３３】
本発明の半導体装置の製造方法は、同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置の製造方法において、ＣＭＰストッパ窒化膜除去工程後に高耐圧素子形成領域以外をフォトレジスト膜で覆い、高耐圧素子形成領域のフィールド酸化膜を選択的にエッチングして、該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを該低耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成するエッチング工程と、該高耐圧素子のゲート酸化膜をＣＶＤ法で形成する工程とを有するものであり、そのことにより上記目的が達成される。
【００３４】
また、好ましくは、本発明の半導体装置の製造方法における高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜６０ｎｍとなるように形成する。
【００３５】
さらに、好ましくは、本発明の半導体装置の製造方法における高耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜３０ｎｍとなるように形成する。
【００３６】
さらに、好ましくは、本発明の半導体装置の製造方法における高耐圧素子のゲート絶縁膜を５０〜２００ｎｍの膜厚で形成する。
【００３７】
さらに、好ましくは、本発明の半導体装置の製造方法における高耐圧素子のゲート絶縁膜をＨＤＰまたはＨＴＯのＣＶＤ絶縁膜で形成する。
【００３８】
上記構成により、以下、本発明の作用を説明する。
【００３９】
本発明においては、同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置において、高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）だけ高くなるように形成されている。
【００４０】
これによって、低耐圧トランジスタ特性への影響なく、従来、逆テーパポケット部に発生していたボイドを低減するので、耐圧特性および動作特性が安定した高耐圧素子を組み込むことが可能となる。
【発明の効果】
【００４１】
以上により、本発明によれば、低耐圧トランジスタ特性への影響なく、従来、逆テーパポケット部に発生していたボイドを低減するため、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができる。これによって、トレンチ分離構造での良好な電気的特性と安定した信頼性を備えた高耐圧素子と微細な低耐圧素子を共存させた半導体装置を得ることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態１における半導体装置の要部構成例を示す縦断面図であって、（ａ）は高耐圧素子の縦断面図、（ｂ）は低耐圧素子の縦断面図である。
【図２】図１の高耐圧素子の特徴構成を説明するための要部縦断面図である。
【図３】図２の高耐圧素子の特徴構成と比較するために、特許文献３に開示されている従来の半導体装置におけるゲート酸化膜を説明する要部縦断面図である。
【図４】（ａ）は高耐圧素子の特徴構成を示す縦断面図、（ｂ）は低耐圧素子の特徴構成を示す縦断面図である。
【図５】図１（ａ）のトレンチ分離絶縁膜のプラズマ酸化膜６とボイド発生率の関係を示す図である。
【図６】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【図７】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のパターン形成ステップを示す要部縦断面図である。
【図８】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のトレンチ形成ステップを示す要部縦断面図である。
【図９】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のフィールド絶縁膜充填ステップを示す要部縦断面図である。
【図１０】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の高耐圧部フィールドエッチングステップを示す要部縦断面図である。
【図１１】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の素子分離領域形成ステップを示す要部縦断面図である。
【図１２】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の厚膜ゲートデポジションステップを示す要部縦断面図である。
【図１３】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のゲート絶縁膜形成ステップを示す要部縦断面図である。
【図１４】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の高耐圧用ウェル領域形成ステップを示す要部縦断面図である。
【図１５】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の低耐圧用ウェル領域形成ステップを示す要部縦断面図である。
【図１６】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のドリフト層形成ステップを示す要部縦断面図である。
【図１７】本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程のゲート電極・ソース領域／ドレイン領域・配線形成ステップを示す要部縦断面図である。
【図１８】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【図１９】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程のパターン形成ステップを示す要部縦断面図である。
【図２０】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程のトレンチ形成ステップを示す要部縦断面図である。
【図２１】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程のフィールド絶縁膜充填ステップを示す要部縦断面図である。
【図２２】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の素子分離領域形成ステップを示す要部縦断面図である。
【図２３】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の厚膜ゲート酸化ステップを示す要部縦断面図である。
【図２４】特許文献１に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の高耐圧／低耐圧用ゲート酸化膜形成ステップを示す要部縦断面図である。
【図２５】特許文献１に開示されている従来の半導体装置におけるゲート酸化膜の問題点を説明するための要部縦断面図である。
【図２６】図２５に対応した実際の顕微鏡写真を示す要部縦断面図である。
【図２７】特許文献２に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【図２８】特許文献２に開示されている従来の半導体装置におけるゲート酸化膜の問題点を説明するための要部縦断面図である。
【図２９】特許文献３に開示されている従来の半導体装置の素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。
【図３０】図２９の厚膜ゲートデポ工程におけるＣＶＤゲート酸化膜形成工程を示す要部縦断面図である。
【図３１】特許文献３に開示されている従来の半導体装置におけるゲート酸化膜の問題点を説明するための要部縦断面図である。
【図３２】図３１に対応した実際の顕微鏡写真を示す要部縦断面図である。
【発明を実施するための形態】
【００４３】
以下に、本発明の半導体装置およびその製造方法の実施形態１について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。
【００４４】
（実施形態１）
図１（ａ）および図１（ｂ）は、本発明の実施形態１における半導体装置の要部構成例を示す縦断面図であって、（ａ）は高耐圧素子の縦断面図、（ｂ）は低耐圧素子の縦断面図である。
【００４５】
図１（ａ）および図１（ｂ）において、本実施形態１の半導体装置１は、同一の半導体基板２上に高耐圧素子２０ａと低耐圧素子２０ｂが形成されており、高耐圧素子２０ａおよび低耐圧素子２０ｂはトレンチ内に埋め込まれたトレンチ分離絶縁膜（例えばプラズマ酸化膜６）によって素子分離されている。
【００４６】
高耐圧素子２０ａは、図１（ａ）に示すように、半導体基板２内のウェル２ａ上の所定領域に熱酸化膜１１およびその上を覆うようにＣＶＤ酸化膜（ＣＶＤ絶縁膜）からなる高耐圧用のゲート絶縁膜１２が設けられ、その上に高耐圧用のゲート電極１３が設けられている。ウェル２ａ内の表層には、ゲート電極１３を間に挟んで互いに対向する位置にウェル２ａと逆導電型のソース領域１４とドレイン領域１５が設けられている。トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さが、半導体基板２の基板表面（シリコン表面）よりも３０ｎｍ以上高くならないように設定されている。ソース領域１４はその上の層間膜１６に形成されたコンタクトプラグ１７を通して層間膜１６上のメタル電極１８に接続されている。また、ドレイン領域１５はその上の層間膜１６に形成された別のコンタクトプラグ１７を通して層間膜１６上のメタル電極１９に接続されている。
【００４７】
低耐圧素子２０ｂは、図１（ｂ）に示すように、半導体基板２内のウェル２ｂ上の所定領域に熱酸化膜からなる低耐圧用のゲート絶縁膜１１ａが設けられ、その上に低耐圧用のゲート電極１３が設けられている。ウェル２ｂ内の表層には、ゲート電極１３を間に挟んで互いに対向する位置にウェル２ｂと逆導電型のソース領域１４とドレイン領域１５が設けられている。トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さが、半導体基板２の基板表面（シリコン表面）よりも低くなるように設定されている。ソース領域１４はその上の層間膜１６に形成されたコンタクトプラグ１７を通して層間膜１６上のメタル電極１８に接続されている。また、ドレイン領域１５はその上の層間膜１６に形成された別のコンタクトプラグ１７を通して層間膜１６上のメタル電極１９に接続されている。
【００４８】
本実施形態１の半導体装置１では、トレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜６の高さが、半導体基板２の基板表面（シリコン表面）よりも３０ｎｍ以上高くならないように設定されているために、図２に示すように、高耐圧素子２０ａの厚膜のゲート酸化膜１２となるＣＶＤ絶縁膜１２ａで成膜する際に、トレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜６の側壁部が低くなって順テーパー状になる。このため、従来のように埋め込み酸化膜のプラズマ酸化膜６の側壁による凹部底面隅部分にポケットが形成されず、半導体基板２表面から側壁部分の順テーパー部分も含めて均一な膜厚でデポジションされる。これによって、従来例の図３にみられるトレンチ分離埋め込み絶縁膜のプラズマ酸化膜６とゲート絶縁膜１２となるＣＶＤ絶縁膜１２ａとの間にボイドＥが形成されない。高耐圧素子形成領域のトレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜６の高さは、半導体基板２の基板表面（シリコン表面）に対し−１０〜３０ｎｍに調整することが好ましく、３０ｎｍより高い場合には、トレンチ埋め込み絶縁膜側壁とゲート絶縁膜の間にボイドＥが形成される可能性があり、−１０nmより低くなると、半導体基板２全体の平坦性が損なわれるため、その後のゲート電極１３の加工、フォト工程における加工で所望の値が得られないなどの悪影響を及ぼす可能性がある。
【００４９】
半導体装置１を製造する方法において、ＣＭＰのストッパ層の除去後に、高耐圧素子２０ａの形成領域の分離絶縁膜（プラズマ酸化膜６）の高さを調整している。ＣＭＰのストッパ層の除去前においても、高耐圧素子２０ａの形成領域以外をフォトレジスト膜で覆い、高耐圧素子２０ａの形成領域のフィールド酸化膜（プラズマ酸化膜６）を選択的にエッチングを行うことは可能であるが、この場合には、後のストッパ層除去後の埋め込み絶縁膜の側壁の形状が十分な順テーパーとならないため、埋め込み絶縁膜（プラズマ酸化膜６）とゲート絶縁膜１２の間のボイドが形成される可能性があるためである。
【００５０】
高耐圧素子（高耐圧トランジスタ）２０ａの形成領域のゲート絶縁膜１２の膜厚は、電源電圧が２０Ｖを超え１００Ｖよりも低い電圧（ここでは３０Ｖ〜４０Ｖ程度の電圧）を扱う場合であって、５０〜２００ｎｍである。ゲート絶縁膜１２の膜厚が５０ｎｍ以下で、電源電圧が２０Ｖ程度の電圧を扱う場合のゲート絶縁膜は、熱酸化による応力が小さいため、従来法で形成した方が、簡便で良好な素子特性を得ることができる。また、ゲート絶縁膜の膜厚が２００ｎｍを超え、電源電圧が１００Ｖ以上の高耐圧素子においては、ＣＶＤ法によるゲート絶縁膜１２は絶縁膜リークの問題もあり好ましくない。また、電源電圧が１００Ｖ以上の高耐圧素子の場合には、トレンチ分離を必要する大規模な低耐圧回路と同一基板上に共存させる用途も少ない。
【００５１】
また、高耐圧素子（高耐圧トランジスタ）２０ａのゲート酸化膜として、ＨＤＰまたはＨＴＯで形成されたＣＶＤ絶縁膜は、酸化膜特性が熱酸化膜に近いため、トランジスタのゲート酸化膜として好適である。
【００５２】
上記構成の本実施形態１の半導体装置１について、以下に、さらに詳細に説明する。図１（ａ）および図１（ｂ）は半導体装置１のデバイス構造を模式的に示す縦断面図である。なお、繰り返し述べるが、図１に示す断面構造図では、適宜、要部を強調して示すこととし、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降の断面構造図についても同様とする。
【００５３】
本実施形態１の半導体装置１は、図１（ａ）および図１（ｂ）において、同一の半導体基板２上に、高耐圧素子２０ａとしての第１トランジスタおよび低耐圧素子２０ｂとしての第２トランジスタが、Ｐ型の当該半導体基板２上に形成されたＮ型のウェル２ａおよび２ｂ上に形成されている。
【００５４】
図１（ａ）において、高耐圧の第１トランジスタは、Ｐ型のウェル２ａ上の所定の領域にゲート絶縁膜１２を介して形成されたゲート電極１３、ドレイン電極１９およびソース電極１８を備え、ドレイン電極１９は、層間絶縁膜１６を貫通するコンタクトプラグ１７を介してＮ型のドレイン領域（第１半導体層）１５と接続し、ソース電極１８は、層間絶縁膜１６を貫通する別のコンタクトプラグ１７を介してＮ型のソース領域（第２半導体層）１４と接続している。
【００５５】
Ｎ型のドレイン領域１５およびソース領域１４は、ゲート電極１３を挟んで互いに対向するように、ウェル２ａの表層に配置されている。
【００５６】
Ｎ型のドレイン領域１５の下方には、当該ドレイン領域１５を覆うように、ドレイン領域１５より低濃度のＮ型のドリフト領域（第４半導体層）９が、トレンチ分離領域を囲うように、ウェル２ａ内に形成され、且つ、ゲート電極１３の方向に延伸している。
【００５７】
一方、Ｎ型のソース領域１４の下方には、当該ソース領域１４を覆うように、当該ソース領域１４より低濃度のＮ型のドリフト領域（第５半導体層）８が、トレンチ分離領域を囲うように、ウェル２ａ内に形成され、且つ、ゲート電極１３の方向に延伸している。
【００５８】
ここで、ゲート絶縁膜１２の膜厚は５０ｎｍ〜２００ｎｍ程度である。ゲート電極１３が、ゲート絶縁膜１２上およびトレンチ分離絶縁膜（プラズマ酸化膜６）上に形成されている。
【００５９】
これらの１トランジスタおよび第２トランジスタは周りをトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）で囲まれており、更に、トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さはチャネルとなるゲート絶縁膜１２の直下のシリコン表面に対して−１０〜３０ｎｍの高さで形成されている。
【００６０】
このような構造の高耐圧素子２０ａにおいて、ゲート絶縁膜１２とトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の間はボイドがなく形成されているため、高耐圧素子２０ａとしての第１トランジスタのゲートとして好適な構造である。
【００６１】
トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さをチャネルとなるゲート絶縁膜１２の直下のシリコン領域よりも３０ｎｍ以上高く形成した場合は、前述したが、図３に示すように、ゲート絶縁膜１２ａの材料をデポジションする時のトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の形状が逆テーパーになっている。このため、ゲート絶縁膜１２ａとトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）との間にボイドＥを生じる。
【００６２】
このようなボイドＥが生じた構造の場合、ゲート電極１３とドレイン領域１５およびソース領域１４との間に電界をかけた場合、ゲートリークが懸念され、最終的にはゲート耐圧が無くなるという信頼性上の問題がある。
【００６３】
それに対して、図２に示すように、トレンチ分離埋め込み絶縁膜としてのプラズマ酸化膜６の高さをチャネルとなるゲート絶縁膜１２の直下のシリコン領域よりも３０ｎｍ以下に形成した場合は、ゲート絶縁膜１２ａをデポジションする時のトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の形状が順テーパーになるため、ゲート絶縁膜１２ａはシリコン領域上とトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）上に均一に形成され、良好な形状で形成され、ゲート電極１３とドレイン領域１５およびソース領域１４との間に電界をかけてもリークの無い安定した特性が得られる。
【００６４】
図４（ａ）は高耐圧素子２０ａの特徴構成を示す縦断面図、図４（ｂ）は低耐圧素子２０ｂの特徴構成を示す縦断面図である。
【００６５】
図４（ａ）および図４（ｂ）に示すように、高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが、高耐圧素子２０ａのチャネルを形成する半導体基板２の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）となるように形成されている。高耐圧素子２０ａのチャネルを形成する半導体基板２の表面上にゲート絶縁膜１２を介してゲート電極１３が形成されている。また、低耐圧素子２０ｂのチャネルを形成する半導体基板２の表面上にゲート絶縁膜１１ａを介して別のゲート電極１３が形成されている。
【００６６】
図５は、図１（ａ）のトレンチ分離絶縁膜のプラズマ酸化膜６とボイド発生率（パーセント）の関係を示す図である。
【００６７】
図５において、トレンチ分離絶縁膜としてのプラズマ酸化膜６の高さが、シリコン表面よりも３０ｎｍ以上高い場合には、ボイドＥの発生率が順次高くなっている。高耐圧素子形成領域のトレンチ埋め込み絶縁膜としてのプラズマ酸化膜６の高さは、半導体基板２の基板表面（シリコン表面）に対し−１０〜３０ｎｍに調整する。プラズマ酸化膜６の高さを多少なりとも低く調整すれば、ボイドＥの発生率を抑えることができる。例えば、通常のプラズマ酸化膜６の高さが基板表面（シリコン表面）に対して７０〜８０ｎｍであれば、６０ｎｍ以下のプラズマ酸化膜６の高さであってもボイドＥの発生率を抑えることができる。この場合、高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが、高耐圧素子２０ａのチャネルを形成する半導体基板２の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）となるように形成すればよい。
【００６８】
一方、図１（ｂ）に示すように、低耐圧の第２トランジスタは、低耐圧用のゲート絶縁膜１１ａ、ゲート電極１３、ドレイン電極１９およびソース電極１８を備え、Ｐ型のウェル２ｂ内に、Ｎ型のドレイン領域（第１半導体層）１５、Ｎ型のソース領域（第２半導体層）１４、電界緩和を目的としたＮ型のドレイン領域１５、ソース領域１４よりも低濃度なＬＤＤ領域（第４半導体層）２１が形成されている。低耐圧の第２トランジスタは高耐圧の第１トランジスタと同様に周りをトレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）で囲まれている。しかしながら、トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さはチャネルとなるゲート絶縁膜１１ａの直下のシリコン領域よりも３０ｎｍ以上高く形成されており、第１トランジスタの場合とは相違する。
【００６９】
低耐圧の第２トランジスタでは、微細なパターンが多く使用されるため、トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さはチャネルとなるゲート絶縁膜１１ａの直下のシリコン領域よりも低く形成された場合は、第２トランジスタを形成しているシリコンのサイズが小さくなった場合に、狭チャネル効果と呼ばれる閾値電圧がばらつく現象がみられる。これを防止するため、前記に示したように、トレンチ分離埋め込み絶縁膜（プラズマ酸化膜６）の高さをチャネルとなるゲート絶縁膜１１ａの直下のシリコン領域よりも高く形成している。本構造のトランジスタは低耐圧素子２０ｂの第２トランジスタとして好適である。
【００７０】
上記構成により、以下、本実施形態１の半導体装置の製造方法について、図６〜図１７を参照して詳細に説明する。
【００７１】
図６は、本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の各ステップを示す工程図である。図７〜図１７は、本実施形態１の半導体装置の製造方法における素子分離領域形成およびゲート酸化膜形成工程の各ステップを説明するための要部縦断面図である。なお、ここでは、高耐圧素子２０ａおよび低耐圧素子２０ｂ共にＮ型ＭＯＳＦＥＴの場合について説明を行うが、Ｎ型をＰ型に変えることにより、Ｐ型ＭＯＳＦＥＴに置き換えることが可能であることは言うまでもない。
【００７２】
まず、図６のステップＳ２１でパッド酸化処理を行って半導体基板２上にパッド酸化膜３を形成し、図６のステップＳ２２で窒化膜成膜処理を行ってパッド酸化膜３上にストッパ層としてＳＩＮ膜４を形成する。さらに、図６のステップＳ２３での活性化領域のパターニングにおいて、図７のパターン形成ステップに示すように、半導体基板２上に、パッド酸化膜３と、その上のストッパ層となるＳＩＮ膜４に対して、フォトリソ技術によるマスクを用いてエッチング処理して、所定パターンのＳＩＮ膜４およびその下のパッド酸化膜３を形成する。
【００７３】
次いで、図６のステップＳ２４でのトレンチエッチング工程において、図８に示すように、ストッパ層としてのＳＩＮ膜４をマスクとして、半導体基板２をエッチング処理し、トレンチ５を形成する。その後、図６のステップＳ２５のトレンチ酸化工程において熱処理を行うことにより、トレンチ５の内側面および底面における半導体基板２の露出面を熱酸化してトレンチ酸化膜５ａを形成する。
【００７４】
続いて、図６のステップＳ２６でのフィールド絶縁膜充填工程において、図９に示すように、トレンチ５内を埋め込むように、プラズマＣＶＤによりプラズマ酸化膜６を全面に堆積する。その後、図６のステップＳ２７でのＳＴＩＣＭＰ工程において、ＳＩＮ膜４をストッパ層として、プラズマ酸化膜６をＣＭＰ法で平坦化する。さらに、図６のステップＳ２８での窒化膜除去工程において、ストッパ層としてのＳＩＮ膜４を熱リン酸を用いて除去する。
【００７５】
さらに、図６のステップＳ２９でＰａｄ酸化膜除去工程において、パッド酸化膜３をフッ酸を含むエッチャントで除去した後に、図６のステップＳ３０の低耐圧部レジストカバー工程および図６のステップＳ３１の高耐圧部フィールドエッチング工程において、図１０に示すように、フォトリソ技術により、高耐圧トランジスタ形成領域上のフォトレジスト膜１０を開口し、高耐圧素子形成領域のトレンチ分離埋め込み絶縁膜であるプラズマ酸化膜６をエッチングして、各プラズマ酸化膜６がそれぞれシリコン表面より３０ｎｍ以上高くならないように所定量だけ除去する。
【００７６】
さらに、フォトレジスト膜１０を除去して図１１の素子分離領域形成ステップに示すようなトレンチ素子分離領域（プラズマ酸化膜６）を形成する。
【００７７】
続いて、図６のステップＳ３２の高耐圧ゲート酸化工程において、図１２に示すように基板全面に８〜２０ｎｍの熱酸化膜１１を形成する。さらに、図６のステップＳ３３の厚膜ゲートデポジション工程において、図１２に示すように、基板全面に２０ｎｍの熱酸化膜１１を形成した後に、プラズマＣＶＤ法で酸化膜をデポジションし、高耐圧用のゲート絶縁膜１２となる材料膜１２Ａを形成する。この高耐圧用のゲート絶縁膜１２となる材料膜１２Ａの膜厚は、５０〜２００ｎｍが好適である。さらに、ゲート絶縁膜形成工程において、図１３に示すように、フォトリソ技術により、高耐圧トランジスタのチャネル形成領域を含む領域をフォトレジスト膜（図示せず）で覆い、その以外の領域を開口して高耐圧用のゲート絶縁膜１２となる材料膜１２Ａをエッチング除去して高耐圧用のゲート酸化膜１２を形成する。
【００７８】
その後、図６のステップＳ３４の高耐圧用ウェル領域形成工程において、図１４に示すように、フォトリソ技術を用いて、高耐圧領域をフォトレジスト膜（図示せず）で開口し、ボロン等のＰ型イオンのイオン注入を行って、高耐圧用ウェル領域としてウェル２ａを形成する。
【００７９】
さらに、図６のステップＳ３５での低耐圧用ウェル領域形成工程において、図１５に示すように、フォトリソ技術を用いて、低耐圧領域をフォトレジスト膜（図示せず）で開口して、ボロン等のＰ型イオンのイオン注入を行って、低耐圧用ウェル領域としてウェル２ｂを形成する。
【００８０】
さらに、図６のステップＳ３６での高耐圧用ドリフト層形成工程において、図１６に示すように、高耐圧素子形成領域内の所定領域に、リンなどのＮ型イオンのイオン注入を行い、ドリフト層８，９を形成する。
【００８１】
次に、図６のステップＳ３７での低耐圧用ゲート熱酸化工程において、図１７に示すように、基板全面にさらに熱酸化処理を行って、低耐圧素子２０ｂのゲート絶縁膜として膜厚が１４ｎｍ程度の熱酸化膜１１ａを形成する。熱酸化膜１１ａは熱酸化膜１１を除去後に再び形成してもよい。
【００８２】
さらに、図６のステップＳ３８のゲート電極形成工程において、図１７に示すように、高耐圧用の熱酸化膜１１およびゲート酸化膜１２上と、低耐圧用のゲート絶縁膜としての熱酸化膜１１ａ上にゲート電極１３をそれぞれ形成する。さらに、図６のステップＳ３９のソース／ドレイン形成工程において、図１７に示すように、ソース領域１４およびドレイン領域１５を形成し、図６のステップＳ４０の配線形成工程において、図１７に示すように、基板全面に層間絶縁膜１６を形成した後に、層間絶縁膜１６内に、ソース領域１４およびドレイン領域１５とそれぞれ接続するコンタクトプラグ１７を形成し、これらの各コンタクトプラグ１７上に接続するようにメタル電極１８，１９の形成をそれぞれ行う。以上によって、同一半導体基板２上に高耐圧トランジスタ２０ａと低耐圧トランジスタ２０ｂを形成することができる。２１はＮ型の電界緩和領域（ＬＤＤ領域）である。
【００８３】
以上により、本実施形態１によれば、同一の半導体基板２上に、トレンチ分離絶縁膜（プラズマ酸化膜６）によって素子分離された高耐圧素子２０ａと低耐圧素子２０ｂを設けた半導体装置１において、高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが、高耐圧素子２０ａのチャネルを形成する半導体基板２の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）だけ高くなるように形成されている。
【００８４】
また、ＣＭＰストッパ窒化膜除去工程後に高耐圧素子形成領域以外をフォトレジスト膜１０で覆い、高耐圧素子形成領域のフィールド酸化膜（トレンチ分離絶縁膜としてのプラズマ酸化膜６）を選択的にエッチングして、高耐圧素子２０ａの形成領域におけるトレンチ分離絶縁膜の表面高さを低耐圧素子２０ｂの形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成するエッチング工程と、高耐圧素子２０ａのゲート酸化膜１２をＣＶＤ法で形成する工程とを有している。
【００８５】
これによって、低耐圧素子特性への影響なく、従来、逆テーパポケット部に発生していたボイドＥを低減するため、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができる。これによって、トレンチ分離構造での良好な電気的特性と安定した信頼性を備えた高耐圧素子と微細な低耐圧素子を共存させた半導体装置１を得ることができる。
【００８６】
このように、図７〜図１７に示す製造工程により形成される高耐圧素子２０ａと低耐圧素子２０ｂは、図１に示したように、それぞれ高耐圧用、低耐圧用にトレンチ分離埋め込み絶縁膜の高さがチャネルを形成するシリコン表面に対して、最適に形成されているため、良好な電気的特性と、安定した信頼性特性を得ることができる。
【００８７】
なお、上記実施形態１において、高耐圧素子形成領域におけるトレンチ分離絶縁膜としてのプラズマ酸化膜６の表面高さが低耐圧素子２０ｂの形成領域におけるトレンチ分離絶縁膜としてのプラズマ酸化膜６の表面高さよりも低く形成されているが、これによって、高耐圧素子形成領域におけるトレンチ分離絶縁膜が低く形成されたことから、高耐圧素子形成領域におけるトレンチ分離絶縁膜が元の高い場合に比べて、低耐圧トランジスタ特性への影響なく、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができるという本発明の目的を達成することができる。
【００８８】
以上のように、本発明の好ましい実施形態１を用いて本発明を例示してきたが、本発明は、この実施形態１に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００８９】
本発明は、例えば液晶ドライバやＬＥＤドライバなど、低耐圧のロジックと高耐圧素子が搭載されたシステムＬＳＩなどを構成する半導体装置およびその製造方法に関し、特に、素子分離領域を有する半導体装置およびその製造方法の分野において、低耐圧トランジスタ特性への影響なく、従来、逆テーパポケット部に発生していたボイドを低減するため、耐圧特性および動作特性が安定した高耐圧素子を組み込むことができる。これによって、トレンチ分離構造での良好な電気的特性と安定した信頼性を備えた高耐圧素子と微細な低耐圧素子を共存させた半導体装置を得ることができる。
【符号の説明】
【００９０】
１ 半導体装置
２ 半導体基板
２ａ，２ｂ ウェル
３ パッド酸化膜
４ ＳＩＮ膜
５ トレンチ
５ａ トレンチ酸化膜
６ プラズマ酸化膜（トレンチ分離絶縁膜）
７ 熱酸化膜
８，９ ドリフト領域
１０ フォトレジスト膜
１１ 熱酸化膜
１１ａ ゲート絶縁膜
１２ 高耐圧用のゲート絶縁膜
１２ａ ＣＶＤ絶縁膜
１２Ａ 材料膜
１３ ゲート電極
１４ ソース領域
１５ ドレイン領域
１６ 層間膜
１７ コンタクトプラグ
１８ ソース電極（メタル電極）
１９ ドレイン電極
２０ａ 高耐圧素子
２０ｂ 低耐圧素子
２１ 電界緩和領域（ＬＤＤ領域）
【特許請求の範囲】
【請求項１】
同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置において、
該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが該低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成されている半導体装置。
【請求項２】
前記高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜６０ｎｍだけ高くなるように形成されている請求項１に記載の半導体装置。
【請求項３】
前記高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜３０ｎｍだけ高くなるように形成されている請求項１に記載の半導体装置。
【請求項４】
前記高耐圧素子は、
前記半導体基板のウェル上の所定領域に設けられた第１ゲート絶縁膜と、該第１ゲート絶縁膜上に設けられた第１ゲート電極と、該ウェル内の表層に、該第１ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第１ソース領域および第１ドレイン領域とを有し、前記トレンチ分離絶縁膜が、該高耐圧素子と該低耐圧素子との間および、該第１ゲート電極下方のチャネル領域と該第１ソース領域および該第１ドレイン領域との間にそれぞれ設けられている請求項１に記載の半導体装置。
【請求項５】
前記低耐圧素子は、
前記半導体基板のウェル上の所定領域に設けられた第２ゲート絶縁膜と、該第２ゲート絶縁膜上に設けられた第２ゲート電極と、該ウェル内の表層に、前記第２ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第２ソース領域および第２ドレイン領域とを有し、前記低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、該低耐圧素子のチャネルを形成する半導体基板の表面よりも少なくとも３０ｎｍ高くなるように形成されている請求項１に記載の半導体装置。
【請求項６】
前記高耐圧素子のゲート絶縁膜の膜厚は５０〜２００ｎｍである請求項１に記載の半導体装置。
【請求項７】
前記高耐圧素子のゲート絶縁膜はＨＤＰ（高密度プラズマ膜）またはＨＴＯ（高温酸化膜）のＣＶＤ絶縁膜である請求項１に記載の半導体装置。
【請求項８】
前記高耐圧素子のゲート絶縁膜は前記低耐圧素子のゲート絶縁膜に比べて厚膜に構成されている請求項１に記載の半導体装置。
【請求項９】
同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置の製造方法において、
ＣＭＰストッパ窒化膜除去工程後に高耐圧素子形成領域以外をフォトレジスト膜で覆い、高耐圧素子形成領域のフィールド酸化膜を選択的にエッチングして、該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを該低耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成するエッチング工程と、該高耐圧素子のゲート酸化膜をＣＶＤ法で形成する工程とを有する半導体装置の製造方法。
【請求項１０】
前記高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜６０ｎｍとなるように形成する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記高耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜３０ｎｍとなるように形成する請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記高耐圧素子のゲート絶縁膜を５０〜２００ｎｍの膜厚で形成する請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記高耐圧素子のゲート絶縁膜をＨＤＰまたはＨＴＯのＣＶＤ絶縁膜で形成する請求項９に記載の半導体製置の製造方法。
【請求項１】
同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置において、
該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが該低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成されている半導体装置。
【請求項２】
前記高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜６０ｎｍだけ高くなるように形成されている請求項１に記載の半導体装置。
【請求項３】
前記高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、前記高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜３０ｎｍだけ高くなるように形成されている請求項１に記載の半導体装置。
【請求項４】
前記高耐圧素子は、
前記半導体基板のウェル上の所定領域に設けられた第１ゲート絶縁膜と、該第１ゲート絶縁膜上に設けられた第１ゲート電極と、該ウェル内の表層に、該第１ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第１ソース領域および第１ドレイン領域とを有し、前記トレンチ分離絶縁膜が、該高耐圧素子と該低耐圧素子との間および、該第１ゲート電極下方のチャネル領域と該第１ソース領域および該第１ドレイン領域との間にそれぞれ設けられている請求項１に記載の半導体装置。
【請求項５】
前記低耐圧素子は、
前記半導体基板のウェル上の所定領域に設けられた第２ゲート絶縁膜と、該第２ゲート絶縁膜上に設けられた第２ゲート電極と、該ウェル内の表層に、前記第２ゲート電極を間に挟んで互いに対向する位置にそれぞれ設けられた、該ウェルと逆導電型の第２ソース領域および第２ドレイン領域とを有し、前記低耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さが、該低耐圧素子のチャネルを形成する半導体基板の表面よりも少なくとも３０ｎｍ高くなるように形成されている請求項１に記載の半導体装置。
【請求項６】
前記高耐圧素子のゲート絶縁膜の膜厚は５０〜２００ｎｍである請求項１に記載の半導体装置。
【請求項７】
前記高耐圧素子のゲート絶縁膜はＨＤＰ（高密度プラズマ膜）またはＨＴＯ（高温酸化膜）のＣＶＤ絶縁膜である請求項１に記載の半導体装置。
【請求項８】
前記高耐圧素子のゲート絶縁膜は前記低耐圧素子のゲート絶縁膜に比べて厚膜に構成されている請求項１に記載の半導体装置。
【請求項９】
同一の半導体基板上に、トレンチ分離絶縁膜によって素子分離された高耐圧素子と低耐圧素子を設けた半導体装置の製造方法において、
ＣＭＰストッパ窒化膜除去工程後に高耐圧素子形成領域以外をフォトレジスト膜で覆い、高耐圧素子形成領域のフィールド酸化膜を選択的にエッチングして、該高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを該低耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さよりも低く形成するエッチング工程と、該高耐圧素子のゲート酸化膜をＣＶＤ法で形成する工程とを有する半導体装置の製造方法。
【請求項１０】
前記高耐圧素子形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜６０ｎｍとなるように形成する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記高耐圧素子の形成領域におけるトレンチ分離絶縁膜の表面高さを、該高耐圧素子のチャネルを形成する半導体基板の表面に対して−１０〜３０ｎｍとなるように形成する請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記高耐圧素子のゲート絶縁膜を５０〜２００ｎｍの膜厚で形成する請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記高耐圧素子のゲート絶縁膜をＨＤＰまたはＨＴＯのＣＶＤ絶縁膜で形成する請求項９に記載の半導体製置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２６】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２６】
【図３２】
【公開番号】特開２０１３−９８４４４（Ｐ２０１３−９８４４４Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２４１７２７（Ｐ２０１１−２４１７２７）
【出願日】平成２３年１１月２日（２０１１．１１．２）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１１月２日（２０１１．１１．２）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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