【課題】高耐圧トランジスタやメモリ素子を混載した微細化構造の半導体装置では、選択酸化法による素子分離膜を採用した際に、素子分離絶縁膜の膜減りによるトランジスタのリーク防止用保護膜を形成すると、半導体表面の凹凸によりゲート寸法制御性が著しく低下するという問題があった。
【解決手段】ゲート電極と、素子分離膜と素子領域との境界領域とが平面的に重なる部分に保護膜を設ける。この保護膜は、製造工程途中で素子分離膜の膜減りを保護することができる。また、素子分離膜を所定の厚さにエッチングすることにより、半導体基板上部を平坦化する。この構成によって、ゲート電極下のリークを防止しつつ、平坦化効果によりゲート寸法制御性が向上する。 （もっと読む）