【課題】トレンチ分離構造の上面の周縁部にディボットが形成されても、このディボットに起因するゲート絶縁膜の破壊を防止することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、トレンチ分離構造２０Ｂと、トレンチ分離構造２０Ｂで区画される活性領域上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０の上面からトレンチ分離構造２０Ｂの上面まで延在するゲート電極層３１と、ゲート電極層３１の両側に形成された第１及び第２の不純物拡散領域１３Ｄ，１３Ｓとを備える。ゲート電極層３１は、ゲート絶縁膜３０と第１の不純物拡散領域１３Ｄとの間の領域に貫通孔３１ｈを有し、貫通孔３１ｈは、トレンチ分離構造２０Ｂの上面の周縁部の直上に形成されている。 （もっと読む）

【課題】素子の特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上の一部の領域にマスク膜を形成する工程と、前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方において、前記半導体基板の上方に、マスク部材を形成する工程と、前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク膜及び前記半導体基板の上層部分をパターニングする工程と、前記パターニングされたマスク膜をマスクとしてエッチングを施すことにより、前記パターニングされた半導体基板の上層部分の一部を除去する工程と、を備える。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。 （もっと読む）

【課題】アモルファスカーボン膜などの酸化によりパターン精度が劣化する材料からなるハードマスク膜上に保護膜とマスク膜の積層膜を形成し、マスク膜をダブルパターニング技術を用いてパターニングすると、保護膜も２回のエッチングに曝されて、保護膜としての機能が損なわれ、パターニングに使用する有機膜除去のアッシングの際に、ハードマスク膜が酸化されてパターン精度が劣化し、忠実なパターン転写ができなくなる。
【解決手段】マスク膜６の２回目のエッチングの際に、パターニングに用いる有機膜（反射防止膜７ｂ、８ｂ）をマスク膜６表面は露出するが、保護膜５表面は露出しないようにエッチングし、マスク膜６のみを選択的にパターニングすることで、その後の残存する有機膜のアッシング除去に際して、ハードマスク膜４を酸化から保護する保護膜５の機能を確保でき、パターン転写の忠実性を確保できる。 （もっと読む）

【課題】ゲート絶縁膜の膜厚が異なる複数のトランジスタを有する半導体装置において、オフリークの増加を抑制する。
【解決手段】半導体装置は、半導体層上に形成された第１ＭＩＳトランジスタ及び第２ＭＩＳトランジスタを備える。第１ＭＩＳトランジスタは、活性領域１０１が素子分離膜１０２に囲まれた第１活性領域と、第１活性領域上に第１ゲート絶縁膜１１１を介して形成された第１ゲート電極１０４とを有する。第２ＭＩＳトランジスタは、活性領域１０１が素子分離膜１０２に囲まれた第２活性領域と、第２活性領域上に第２ゲート絶縁膜１０３を介して形成された第２ゲート電極１０４とを有する。第２ゲート絶縁膜１０３は、第１ゲート絶縁膜１１１よりも薄い。第２ＭＩＳトランジスタは、少なくとも第２ゲート電極１０４の下方において、第２活性領域と素子分離膜１０２との境界部上に、素子分離膜１０２の側面を覆う保護絶縁膜１０８を有する。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにする。
【解決手段】半導体装置は、第１の素子１５１、第２の素子１５２、第３の素子１５３及び第４の素子１５４を備えている。基板１００は、基板を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を含む。第２の区画は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を含み、基板の裏面に露出した裏面拡散層を有している。第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成され、第３の素子及び第４の素子は、裏面拡散層１０５を介在させて互いに接続されている。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】ウェル給電領域の面積を縮小して、半導体装置の微細化を行う。素子形成領域間のウェル電位のばらつきを抑制する。分離部の幅を細くする。
【解決手段】半導体装置は、半導体基板の表面に形成され、底部がウェル領域内に位置する溝状の分離部を有する。分離部は、ウェル領域と電気的に接続された導体配線と、底部に導体配線を埋め込む絶縁膜とを有する。分離部に囲まれるようにして区画されたウェル領域の一部は素子形成領域を形成し、素子形成領域には半導体素子が配置される。 （もっと読む）

【課題】 素子特性の劣化を抑制する。
【解決手段】 実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、素子形成領域における化合物半導体と同時に、しかもその結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上の素子分離領域に初期層３を選択的に形成し、初期層３上を含むＳｉ基板１上の全面に化合物半導体の積層構造４を形成して、積層構造４は、素子分離領域では初期層３と共に素子分離構造４Ｂとなり、素子形成領域ではソース電極５、ドレイン電極６及びゲート電極７が形成される素子形成層４Ａとなる。 （もっと読む）

【課題】ＳＯＩ−ＭＩＳＦＥＴにおいて、多結晶シリコンの残存による電気的な短絡、ゲート電極の寄生容量の増大を防止する。逆狭チャネル効果の抑制。
【解決手段】シリコン膜１３を有するＳＯＩ基板上にゲート絶縁膜１４、第１の多結晶シリコン膜１５、ストッパー窒化膜（１６）を順次堆積する。シリコン膜１３、第１の多結晶シリコン膜１５の側面に逆テーパー面（テーパー角θが鈍角）が形成されるようにエッチングして素子分離溝を形成する。ＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰにより平坦化した後、等速性のＲＩＥによりストッパー窒化膜（１６）と絶縁膜１７をエッチングして平坦な表面を得、その上に第２の多結晶シリコン膜１８を堆積し（ｅ）、積層多結晶シリコン膜をエッチングして積層ゲート電極（１５、１８）を形成する（ｆ）。以下、ソース・ドレイン領域２１、シリサイド膜２２、層間絶縁膜２３及びメタル配線２４等を形成する（ｇ）。 （もっと読む）

【課題】電子及び正孔の移動度を向上させたＳＯＩ構造のＣＭＯＳの提供
【解決手段】Ｓｉ基板１上にシリコン窒化膜２及びシリコン酸化膜３を介して貼り合わせられ、島状に絶縁分離されたＧｅ層８（第２の半導体層）が設けられ、このＧｅ層８に高濃度のソースドレイン領域（１４、１５）が形成されたＰチャネルのＭＩＳＦＥＴと、Ｓｉ基板１上にシリコン窒化膜２及び一部に空孔５を有するシリコン酸化膜３を介して、空孔５直上の歪みＳｉ層７を挟み、左右にＳｉＧｅ層６を有する構造からなるエピタキシャル半導体層（第１の半導体層）が島状に絶縁分離されて設けられ、歪みＳｉ層７には概略チャネル領域が形成され、ＳｉＧｅ層６には概略高濃度及び低濃度のソースドレイン領域（１０、１１、１２，１３）が形成されたＮチャネルのＭＩＳＦＥＴとから構成したＣＭＯＳ。 （もっと読む）

【課題】信頼性の高いLocalＳＯＩ構造を有する基板を低コストで作製する。
【解決手段】第１の半導体からなる基板１０上に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層１２を順次形成する半導体層形成工程と、前記第２の半導体からなる層をエッチングにより除去し開口領域１３を形成する開口領域形成工程と、前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜１４を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜１５を形成する熱酸化工程とを有することを特徴とする、Ｌｏｃａｌ ＳＯＩ半導体基板の製造方法。 （もっと読む）

【課題】半導体基板上に形成された絶縁膜の研磨工程における制御性を向上させ、優れた素子間分離性能を有する素子間分離層を形成する方法を提供する。
【解決手段】半導体基板の表面上にパッド酸化膜及び窒化膜を順次形成する工程と、パッド酸化膜及び窒化膜を貫通し、半導体基板内部に到達するトレンチを形成する工程と、トレンチを充填し且つ窒化膜を覆うように埋め込み酸化膜を形成する工程と、窒化膜上に埋め込み酸化膜が残存するように第１の研磨材を用いて埋め込み酸化膜を研磨する工程と、第１の研磨材の窒化膜に対する埋め込み酸化膜の研磨選択比よりも大なる研磨選択比を備える第２研磨材を用いて埋め込み酸化膜を研磨し、窒化膜を露出させるとともに窒化膜及び埋め込み酸化膜の露出面を平坦化する工程と、を有すること。 （もっと読む）

【課題】少工数で製造可能で且つ高い耐圧性能を有する半導体装置を提供する。
【解決手段】素子形成領域と、素子形成領域を外部領域から絶縁分離するべく素子形成領域表面から基板表面までの深さで素子形成領域側面を包囲するよう形成された第１絶縁トレンチ領域１０ａとを備える半導体装置であって、素子形成領域は、埋め込みコレクタ領域と、コレクタ耐圧領域４と、ベース領域５と、表面コレクタ領域８ｂと、エミッタ領域８ａと、ベース領域と表面コレクタ領域との間におけるキャリアの直線的な移動を遮るよう、当該領域間において素子形成領域表面から基板表面にまでの深さで形成される第２絶縁トレンチ領域１０ｂとを備え、半導体装置を平面視した際、第２絶縁トレンチと第１絶縁トレンチ領域との間には、キャリアが第２絶縁トレンチを迂回してベース領域と表面コレクタ領域との間を移動するためのキャリア迂回領域１２ａ，１２ｂが形成される。 （もっと読む）

【課題】従来に比してオン電圧性能に優れた横型ＩＧＢＴ、および順方向電圧特性に優れた横型ＦＷＤを同一基板上に構成可能とする半導体装置を提供する。
【解決手段】半導体基板上において、横型ＩＧＢＴと、横型ＦＷＤとが、絶縁体であるトレンチ絶縁仕切り部を挟むように横方向に隣接配置されて成る半導体装置であって、横型ＩＧＢＴは、平面視した場合に、エミッタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅がコレクタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅より狭くなるよう形成されており、横型ＦＷＤは、平面視した場合に、カソード領域と当該横型ＦＷＤのドリフト領域との境界面の幅がアノード領域と当該横型ＦＷＤのドリフト領域との境界面の幅より狭くなるよう形成されていることを特徴とする、半導体装置。 （もっと読む）

【課題】工程が簡単で、よりラッチアップに強いＣＭＯＳ構造を得る。
【解決手段】１×１０^１８ｃｍ^−３から１×１０^１９ｃｍ^−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。 （もっと読む）

【課題】本発明は、トランジスタを容易にＯｎ（オン）させることが可能で、かつ良好なデータ保持特性を実現することの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１２に形成され、第１の方向に延在する第１の素子分離用５１、及び第１の素子分離用溝５１を埋め込む第１の素子分離用絶縁膜５３よりなり、複数の素子形成領域Ｒを有した活性領域１６を区画する第１の素子分離領域１４と、半導体基板１２に、第１の方向と交差する第２の方向（Ｙ方向）に延在するように形成され、第１の素子分離領域１４の一部を分断する第２の素子分離用溝５４、及び第２の素子分離用溝５４を埋め込む第２の素子分離用絶縁膜５６よりなり、複数の素子形成領域Ｒを区画する第２の素子分離領域１７と、を有する。 （もっと読む）

【課題】半導体装置の製造方法において、高電圧トランジスタのゲート耐圧を確保し得る程度の厚いゲート酸化膜の形成時に、この厚いゲート酸化膜が素子領域とトレンチ分離領域との境界で薄膜化するのを抑制することができ、しかも、サイズの小さい低電圧トランジスタの活性領域で、トレンチ分離溝の側壁部分での基板材料の酸化に起因した結晶欠陥が発生するのを防止する。
【解決手段】半導体基板１０１の表面に、半導体素子が形成されるべき素子領域を分離するようトレンチ分離領域１００ｃ、１００ｆ、１００ｇを形成した後、該トレンチ分離領域を覆い、かつトレンチ分離領域からはみ出して該トレンチ分離領域に接する素子領域に一部重なるようシリコン窒化膜（酸化防止膜）１０９を形成し、該素子領域上に該酸化防止膜をマスクとして、該複数の半導体素子のうちの所定サイズの半導体素子で必要となる熱酸化膜の厚さより厚い熱酸化膜１１０を形成する。 （もっと読む）