半導体装置およびその製造方法
【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にソース／ドレイン領域下に局所的に絶縁構造を配設した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般にＭＯＳトランジスタではソース領域あるいはドレイン領域が、素子領域を構成する逆導電型のウェル中に形成される。その際、かかるソース領域あるいはドレイン領域は前記ウェルから、前記ソース領域とウェル、あるいはドレイン領域とウェルの界面に形成されるｐｎ接合により分離されている。
【０００３】
しかしこのような通常の構造のＭＯＳトランジスタでは、ｐｎ接合に伴う寄生容量により動作速度が低下してしまい、またリーク電流が発生しやすい問題点を有している。
【０００４】
このような事情で、素子領域においてウェルがソース領域あるいはドレイン領域から、前記ソースあるいはドレイン領域の下に局所的に形成された酸化膜や窒化膜、ボイドなどの絶縁構造で分離されたＭＯＳトランジスタ構造が提案されている。かかるＭＯＳトランジスタ構造は、接合容量の低減効果があり、またリーク電流を低減することができることから、重要である。
【０００５】
このようなＭＯＳトランジスタ構造の形成プロセスとして、ＳｉＧｅ混晶層上にＳｉ層を形成した積層構造を形成し、その後、Ｓｉ層とＳｉＧｅ混晶層の間のエッチングレートの差を利用してＳｉＧｅ混晶層のみを除去する方法が提案されている。例えば特許文献１を参照。ＳｉＧｅ混晶層を除去した後の空洞をシリコン酸化膜で充填することにより、ソース領域あるいはドレイン領域の直下に局所的にシリコン酸化膜の埋込領域を形成することができ、局所的にＳＯＩ（silicon-on-insulator）構造を形成することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２７２３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献１では、ソース領域およびドレイン領域を含むトランジスタの活性領域をメサ構造の形状に形成し、前記ソース領域およびドレイン領域の直下にＳｉＧｅ混晶層を、前記メサ構造の側壁面に露出するように形成している。かかる構造では前記ＳｉＧｅ混晶層は、前記メサ構造の側壁面からエッチングすることで容易に除去でき、ソース領域およびドレイン領域の直下に所望の空洞を形成し、さらにこれを埋込絶縁膜により充填することができる。
【０００８】
しかし、特許文献１の技術を適用するには、活性領域を構成するメサ構造を形成できる必要があるが、多数のトランジスタを集積化した半導体集積回路装置では、このようなメサ構造を個々のトランジスタについて必ずしも形成できるとは限らない。
【０００９】
例えばシリコン基板上に第１および第２のトランジスタを、第１のトランジスタのドレイン領域と第２のトランジスタのソース領域が共用されるように隣接して集積化した半導体装置では、前記第１および第２のトランジスタの各々にメサ構造を形成することができず、例えばＳｉＧｅ混晶層上にシリコンエピタキシャル層を形成し、かかるシリコンエピタキシャル層上に前記第１および第２のトランジスタを形成しているような場合でも、前記第１のトランジスタのドレイン領域および前記第２のトランジスタのソース領域として共用される拡散領域の下でＳｉＧｅ混晶層を選択的にエッチングして空洞を形成したり、あるいは前記空洞を絶縁膜で充填して当該拡散領域の下に埋込絶縁膜を形成したりすることは困難である。
【課題を解決するための手段】
【００１０】
一の側面によれば半導体装置は、半導体基板と、前記半導体基板上において素子分離領域により周囲を画成され、互いに隣接して連続する第１および第２の素子領域部分を含む素子領域と、前記第１の素子領域部分に形成された第１のゲート電極と、前記第１の素子領域部分において前記第１のゲート電極の第１の側および第２の側に形成された第１のソース領域および第１のドレイン領域と、前記第２の素子領域部分に形成された第２のゲート電極と、前記第２の素子領域部分において前記第２のゲート電極の第１の側および第２の側に形成された第２のソース領域および第２のドレイン領域と、前記第１のソース領域の下に形成された第１の埋込絶縁膜領域と、前記第１のドレイン領域の下に形成された第２の埋込絶縁膜領域と、前記第２のソース領域の下に形成された第３の埋込絶縁膜領域と、前記第２のドレイン領域の下に形成された第４の埋込絶縁膜領域と、を含み、前記第１のドレイン領域は、前記第１のゲート電極と前記第２のゲート電極との間において前記第２のソース領域と同一の拡散領域よりなり、前記第２の埋込絶縁膜領域は、前記第１のゲート電極と前記第２のゲート電極との間において前記第３の埋込絶縁膜領域と同一の埋込絶縁膜領域よりなり、前記第１のゲート電極と前記第２のゲート電極との間において、前記第１のドレイン領域および前記第２のソース領域を構成する拡散領域の一部には、前記第２および第３の埋込絶縁膜領域に到達する開口部が形成されており、前記開口部は絶縁膜により充填されている。
【００１１】
他の側面によれば半導体装置の製造方法は、半導体基板上に素子分離溝を形成し、互いに隣接して連続する第１の素子領域部分および第２の素子領域部分を含む素子領域を前記素子分離溝により画成する工程と、前記素子領域の前記第１の素子領域部分と第２の素子領域部分の接続部分に孔を形成する工程と、前記素子分離溝および前記孔を第１の絶縁膜で充填し、前記素子分離溝に第１の絶縁膜領域を、前記孔に第２の絶縁膜領域を形成する工程と、前記第１の素子領域部分において第１のゲート電極を、前記第２の素子領域部分において第２のゲート電極を、前記第１のゲート電極が前記第２のゲート電極の第１の側に、また前記第２のゲート電極が前記第１のゲート電極の第２の側に位置するように形成する工程と、前記第１のゲート電極の前記第２の側および前記第２の側に対向する第１の側の側壁面に第１の側壁絶縁膜を、また前記第２のゲート電極の前記第１の側および前記第１の側に対向する第２の側の側壁面に第２の側壁絶縁膜を形成する工程と、前記第１の素子領域部分において前記第１のゲート電極と前記第１の側壁絶縁膜をマスクに、また前記第２の素子領域部分において前記第２のゲート電極と前記第２の側壁絶縁膜をマスクに前記半導体基板をエッチングし、前記第１の素子領域部分において前記第１のゲート電極の前記第１の側および前記第２の側にそれぞれ第１および第２のトレンチを、前記第１のトレンチが前記第１のゲート電極の前記第１の側において前記素子分離溝の一部に連続し、前記第１の絶縁膜領域の一部を露出するように、また前記第２のトレンチが前記ゲート電極の前記第２の側において前記孔の一部に連続し、前記第２の絶縁膜領域の一部を露出するように、また前記第２の素子領域部分において前記第２のゲート電極の前記第１の側および前記第２の側にそれぞれ第３および第４のトレンチを、前記第３のトレンチが前記第２のゲート電極の前記第１の側に位置し、前記孔の一部に連続して前記第２の絶縁膜領域の一部を露出するように、さらに前記第４のトレンチが前記第２のゲート電極の前記第２の側に位置し、前記素子分離溝の一部に連続して前記第１の絶縁膜領域の一部を露出するように、また前記第２のトレンチが前記第３のトレンチに、前記第１の素子領域部分が前記第２の素子領域部分に接する部分において連続するように形成する工程と、前記第１，第２，第３および第４のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第１の半導体層で充填する工程と、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層上に、前記第１の半導体層に対してエッチング選択性を有する第２の半導体層を形成し、前記第１，第２，第３および第４のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、前記素子分離溝から前記第１の絶縁膜領域を、また前記孔から前記第２の絶縁膜領域を除去し、前記素子分離溝および前記孔において前記第１および第２の半導体層を露出させる工程と、前記第１の半導体層を、前記半導体基板および前記第２の半導体層に対してエッチングにより前記素子分離溝および前記孔を介して選択的に除去し、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層が形成されていた部分に空洞を形成する工程と、前記第１、第２，第３および第４のトレンチにおいて、前記空洞を前記素子分離溝および前記孔を介して第３の絶縁膜により充填し、前記第１のトレンチにおいて前記第２の半導体層の下に第１の埋込絶縁膜領域を、前記第２のトレンチにおいて前記第２の半導体層の下に第２の埋込絶縁膜領域を、前記第３のトレンチにおいて前記第２の半導体層の下に第３の埋込絶縁膜領域を、前記第４のトレンチにおいて前記第２の半導体層の下に第４の埋込絶縁膜領域を、前記素子分離溝において素子分離領域を、前記孔において絶縁膜領域を、それぞれ形成する工程と、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、前記第１および第２の側壁絶縁膜の除去工程の後、前記第１の素子領域部分において前記第１のゲート電極をマスクに、また前記第２の素子領域部分において前記第２のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第１の素子領域部分において前記第１のゲート電極の前記第１の側および前記第２の側に、前記第１の素子領域部分に形成される第１のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第２の素子領域部分において前記第２のゲート電極の前記第１の側および前記第２の側に、前記第２の素子領域部分に形成される第２のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、それぞれ形成する工程と、前記第１のゲート電極のそれぞれの第１および第２の側の側壁面に、第３の側壁絶縁膜を、前記第２のゲート電極のそれぞれの第１および第２の側の側壁面に、第４の側壁絶縁膜を、それぞれ形成する工程と、前記第１および第２のゲート電極および前記第３および第４の側壁絶縁膜をマスクに不純物元素を導入し、前記第１のトレンチに形成された第２の半導体層中に前記第１のトランジスタのソース領域を、前記第２のトレンチに形成された前記第２の半導体層中に前記第１のトランジスタのドレイン領域を、また前記第３のトレンチに形成された前記第２の半導体層中に前記第２のトランジスタのソース領域を、さらに前記第４のトレンチに形成された前記第２の半導体層中に前記第２のトランジスタのドレイン領域を、それぞれ形成する工程と、を含む。
【００１２】
さらに他の側面によれば半導体装置の製造方法は、半導体基板表面のうち、第１のゲート電極を含む第１のトランジスタが形成される第１の素子領域部分に含まれ前記第１のトランジスタの第１の活性領域となる領域を第１のマスクパターンにより、また第２のゲート電極を含む第２のトランジスタが形成される第２の素子領域部分に含まれ前記第２のトランジスタの第２の活性領域となる領域を第２のマスクパタ―ンにより、前記第１のマスクパタ―ンが前記第２のマスクパタ―ンの第１の側に、また前記第２のマスクパタ―ンが前記第１のマスクパタ―ンの第２の側に位置するように形成する工程と、前記第１のマスクパターンおよび前記第２のマスクパターンをマスクに前記半導体基板をエッチングし、前記第１のマスクパターンの相対向する第１の側および前記第２の側にそれぞれ第１および第２のトレンチを、前記第２のマスクパターンの相対向する第１の側および第２の側にそれぞれ第３および第４のトレンチを、前記第２のトレンチが前記第３のトレンチに連続するように形成する工程と、前記第１，第２，第３および第４のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第１の半導体層で充填する工程と、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層上に、前記第１の半導体層に対してエッチング選択性を有する第２の半導体層を形成し、前記第１，第２，第３および第４のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、前記半導体基板中に素子分離溝および孔を、前記素子分離溝が前記第１〜第４のトレンチを含む素子領域を画成するように、また前記孔が、前記素子領域のうち前記第１のトランジスタが形成される第１の素子領域部分と前記第２のトランジスタが形成される第２の素子領域部分との境に形成されるように、また前記素子分離溝が前記第１のトレンチに形成された前記第２の半導体層を露出するように、また前記素子分離溝が前記第４のトレンチに形成された前記第２の半導体層を露出するよう、さらに前記孔が前記第２のトレンチに形成された前記第２の半導体層および前記第３のトレンチに形成された前記第２の半導体層を露出するように形成する工程と、前記第１の半導体層を前記第１および前記第４のトレンチから前記素子分離溝を介して、また前記第１の半導体層を前記第２および前記第３のトレンチから前記孔を介して、前記半導体基板および前記第２の半導体層に対して選択的にエッチングして除去し、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層が形成されていた部分に空洞を形成する工程と、前記第１，第２，第３および第４のトレンチにおいて前記空洞を、前記素子分離溝および前記孔を介して第３の絶縁膜により充填し、前記第１のトレンチにおいて前記第２の半導体層の下に第１の埋込絶縁膜領域を、前記第２のトレンチにおいて前記第２の半導体層の下に第２の埋込絶縁膜領域を、前記第３のトレンチにおいて前記第２の半導体層の下に第３の埋込絶縁膜領域を、前記第４のトレンチにおいて前記第２の半導体層の下に第４の埋込絶縁膜領域を、それぞれ形成する工程と、前記第１の活性領域に前記第１のゲート電極を、前記第２の活性領域に前記第２のゲート電極を、前記第１のゲート電極が前記第２のゲート電極の第１の側に位置し前記第２のゲート電極が前記第１のゲート電極の第２の側に位置するように、それぞれのゲート絶縁膜を介して形成する工程と、前記第１の活性領域において前記第１のゲート電極をマスクに、また前記第２の活性領域において前記第２のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第１の活性領域において前記第１のゲート電極の第１の側およびこれに対向する前記第２の側に、前記第１のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第２の活性領域において前記第２のゲート電極の前記第１の側およびこれに対向する第２の側に、前記第２のトランジスタのソースエクステンション領域およびドレインエクステンション領域をそれぞれ形成する工程と、前記第１のゲート電極の前記第１および第２の側の側壁面に第１の側壁絶縁膜を、前記第２のゲート電極の前記第１および第２の側の側壁面に、第２の側壁絶縁膜を、それぞれ形成する工程と、前記第１および第２のゲート電極および前記第１および第２の側壁絶縁膜をマスクに不純物元素を導入し、前記第１のトレンチにおいて前記第２の半導体層中に、前記第１のトランジスタのソース領域を、前記第２のトレンチにおいて前記第２の半導体層中に前記第１のトランジスタのドレイン領域を、前記第３のトレンチにおいて前記第２の半導体層中に前記第２のトランジスタのソース領域を、前記第４のトレンチにおいて前記第２の半導体層中に前記第２のトランジスタのドレイン領域を、それぞれ形成する工程と、を含む。
【発明の効果】
【００１３】
本発明によれば、第１のトランジスタと第２のトランジスタが、前記第１のトランジスタのソース領域および前記第２のトランジスタのドレイン領域として機能する拡散領域を共有する構成の半導体装置において、前記第１のトランジスタのソース領域およびドレイン領域、および前記第２のトランジスタのソース領域およびドレイン領域が形成される第２の半導体層の下で、前記第２の半導体層に対してエッチング選択性を有する前記第１の半導体層を前記第２のトレンチを介して容易に選択的に除去することができ、前記第１のトランジスタのソース領域およびドレイン領域、前記第２のトランジスタのソース領域およびドレイン領域の下に、それぞれの空洞を容易に形成することができる。かかる空洞は、前記第２のトレンチを介して埋め込み絶縁膜により、容易に充填することができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】第１の実施形態による半導体装置の構成を示す平面図である。
【図１Ｂ】図１Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１Ｃ】図１Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１Ｄ】図１Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２Ｂ】図２Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２Ｃ】図２Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２Ｄ】図２Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図３Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図３Ｂ】図３Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図３Ｃ】図３Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図３Ｄ】図３Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図４Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図４Ｂ】図４Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図４Ｃ】図４Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図４Ｄ】図４Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図５Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図５Ｂ】図５Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図５Ｃ】図５Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図５Ｄ】図５Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図６Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図６Ｂ】図６Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図６Ｃ】図６Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図６Ｄ】図６Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図７Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図７Ｂ】図７Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図７Ｃ】図７Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図７Ｄ】図７Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図８Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図８Ｂ】図８Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図８Ｃ】図８Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図８Ｄ】図８Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図９Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図９Ｂ】図９Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図９Ｃ】図９Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図９Ｄ】図９Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１０Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１０Ｂ】図１０Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１０Ｃ】図１０Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１０Ｄ】図１０Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１１Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１１Ｂ】図１１Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１１Ｃ】図１１Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１１Ｄ】図１１Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１２Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１２Ｂ】図１２Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１２Ｃ】図１２Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１２Ｄ】図１２Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１３Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１３Ｂ】図１３Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１３Ｃ】図１３Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１３Ｄ】図１３Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１４Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１４Ｂ】図１４Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１４Ｃ】図１４Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１４Ｄ】図１４Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１５Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１５Ｂ】図１５Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１５Ｃ】図１５Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１５Ｄ】図１５Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１６Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１６Ｂ】図１６Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１６Ｃ】図１６Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１６Ｄ】図１６Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１７Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１７Ｂ】図１７Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１７Ｃ】図１７Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１７Ｄ】図１７Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１８Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１８Ｂ】図１８Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１８Ｃ】図１８Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１８Ｄ】図１８Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１９】第１の実施形態の一変形例を示す平面図である。
【図２０Ａ】比較対照例による半導体装置の製造工程の一段階を示す平面図である。
【図２０Ｂ】図２０Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２０Ｃ】図２０Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２１Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２１Ｂ】図２１Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２１Ｃ】図２１Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２１Ｄ】図２１Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２２Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２２Ｂ】図２２Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２２Ｃ】図２２Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２２Ｄ】図２２Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２３Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２３Ｂ】図２３Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２３Ｃ】図２３Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２３Ｄ】図２３Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２４Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２４Ｂ】図２４Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２４Ｃ】図２４Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２４Ｄ】図２４Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２５Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２５Ｂ】図２５Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２５Ｃ】図２５Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２５Ｄ】図２５Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２６Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２６Ｂ】図２６Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２６Ｃ】図２６Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２６Ｄ】図２６Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２７Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２７Ｂ】図２７Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２７Ｃ】図２７Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２７Ｄ】図２７Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【発明を実施するための形態】
【００１５】
［第１の実施形態］
図１Ａ〜図１Ｄは、第１の実施形態による半導体装置２０の構成を示す図である。このうち図１Ａは平面図、図１Ｂは図１Ａ中、線Ｅ−Ｅ’に沿った断面図、図１Ｃは図１Ａ中、線Ｂ−Ｂ’に沿った断面図、図１Ｄは図１Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００１６】
図１Ａ〜図１Ｄを参照するに、前記半導体装置２０は例えばｐ型のシリコン基板１１上に素子分離領域２１Ｉにより画成された素子領域２１上に形成されており、前記素子領域２１は、第１のＭＯＳトランジスタ２０Ａが形成される素子領域部分２１Ａと第２のＭＯＳトランジスタ２０Ｂが形成される素子領域部分２１Ｂとを、相隣接して含んでいる。前記素子分離領域２１ＩはＳＴＩ型の素子分離領域であり、前記素子領域２１を囲む素子分離溝２１ｔと、前記素子分離溝２１ｔを充填するシリコン酸化膜などの絶縁膜より構成されている。
【００１７】
前記素子領域部分２１Ａは素子領域部分２１Ｂに連続しているが、前記素子領域部分２１Ａと素子領域部分２１Ｂの接続部には、前記素子分離領域２１Ｉから孤立して、別のトレンチないし凹部あるいは孔２１ｕをシリコン酸化膜などの絶縁膜により充填した構成の絶縁膜領域２１Ｊが形成されている。前記絶縁膜領域２１Ｊは前記素子分離領域２１Ｉから孤立しており、このため図１Ａの平面図において周囲を、前記素子領域２１を構成する素子領域部分２１Ａおよび素子領域部分２１Ｂにより囲まれている。
【００１８】
後で説明するように本実施形態では前記絶縁膜領域２１Ｊは前記素子分離領域２１Ｉと同時に形成しており、前記トレンチ２１ｕは前記素子分離溝２１ｔと同じ深さを有し、前記素子分離溝２１ｔを充填する絶縁膜は、前記トレンチ２１ｕを充填する絶縁膜と同じ絶縁膜より構成される。図示の例ではこれらの絶縁膜は、ＣＶＤ法で形成したシリコン酸化膜よりなる。
【００１９】
さらに前記素子領域１１の下方には、図１Ｂ〜図１Ｄの断面図よりわかるように素子領域部分２１Ａから素子領域部分２１Ｂにかけて、前記シリコン基板１１とは逆導電型、すなわちｎ型のチャネルストッパ領域２１ｃｓが形成されており、前記素子領域部分２１Ａには前記シリコン基板１１上にポリシリコンよりなる前記ＭＯＳトランジスタ２０Ａのゲート電極２３Ａが、ゲート絶縁膜２２Ａを介して形成されている。同様に前記素子領域部分２１Ｂには前記シリコン基板１１上にポリシリコンよりなる前記ＭＯＳトランジスタ２０Ｂのゲート電極２３Ｂが、ゲート絶縁膜２２Ｂを介して形成されている。図示の例では前記ゲート電極２３Ａとゲート電極２３Ｂとは平行に延在している。
【００２０】
前記ゲート電極２３Ａはその相対向する側壁面上に例えばＳｉＮやＳｉＯＮ、あるいはシリコン酸化膜よりなる側壁絶縁膜２３ａを有しており、前記側壁絶縁膜２３ａの直下において前記ｐ型シリコン基板１１中に、ｎ型のソースエクステンション領域２１ａ，２１ｂが、前記ゲート電極２３Ａ直下のチャネル２１Ｃｈａのそれぞれ左側および右側に形成されている。同様に前記ゲート電極２３Ｂはその相対向する側壁面上に例えばＳｉＮやＳｉＯＮ、あるいはシリコン酸化膜よりなる側壁絶縁膜２３ｂを有しており、前記側壁絶縁膜２３ｂの直下において前記ｐ型シリコン基板１１中にｎ型のソースエクステンション領域２１ｃ，２１ｄが、前記ゲート電極２３Ｂ直下のチャネル２１Ｃｈｂのそれぞれ左側および右側に形成されている。本実施形態においては前記チャネル２１Ｃｈａ，２１Ｃｈｂは、ｐ型シリコン基板１１の一部に形成されることに注意すべきである。
【００２１】
さらに図１Ａ〜図１Ｄの構成においては前記シリコン基板１１のうち、前記チャネル領域１１Ｃｈａおよびソースエクステンション領域２１ａ，２１ｂが形成された部分が、前記素子領域部分２１Ａにおいて前記チャネルストッパ１１ｃｓを形成されたシリコン基板１１の下部から上方に屹立するメサ構造Ｍ１を形成し、同様に前記シリコン基板１１のうち、前記チャネル領域１１Ｃｈｂおよびソースエクステンション領域２１ｃ，２１ｄが形成された部分が、前記素子領域部分２１Ｂにおいて前記チャネルストッパ１１ｃｓを形成されたシリコン基板１１の下部から上方に屹立するメサ構造Ｍ２を形成するのがわかる。
【００２２】
さらに前記メサ構造Ｍ１の上部には、前記メサ構造Ｍ１の左側の側壁面に接合してシリコンエピタキシャル層２１ｅｐ１が、前記ｐ型シリコン基板１１に対してエピタキシャルに、また前記メサ構造Ｍ１の右側の側壁面および前記メサ構造Ｍ２の左側の側壁面に接合して、シリコンエピタキシャル層２１ｅｐ２が、やはり前記ｐ型シリコン基板１１に対してエピタキシャルに、さらに前記メサ構造Ｍ２の右側の側壁面に接合してシリコンエピタキシャル層２１ｅｐ３が、前記ｐ型シリコン基板１１に対してエピタキシャルに、形成されており、前記シリコンエピタキシャル層２１ｅｐ１中にはｎ＋型の拡散領域２１ｅが、前記トランジスタ２０Ａのソース領域として、前記ゲート電極２３Ａの左側側壁絶縁膜２３ａの外側に形成されている。
【００２３】
さらに前記シリコンエピタキシャル層２１ｅｐ２中にはｎ＋型の拡散領域２１ｆが、前記トランジスタ２０Ａのドレイン領域として、前記ゲート電極２３Ａの右側側壁絶縁膜２３ａの外側に形成されており、また同じ前記シリコンエピタキシャル層２１ｅｐ２中にはｎ＋型の拡散領域２１ｇが、前記トランジスタ２０Ｂのソース領域として、前記ゲート電極２３Ｂの右側側壁絶縁膜２３ｂの外側に形成されている。図１Ｄよりわかるように前記拡散領域２１ｆおよび２１ｇは前記素子領域部分２１Ａと２１Ｂの境目において連続しており、トランジスタ２０Ａおよび２０Ｂの双方により共用されている。
【００２４】
さらに前記シリコンエピタキシャル層２１ｅｐ３中にはｎ＋型の拡散領域２１ｈが、前記トランジスタ２０Ｂのドレイン領域として、前記ゲート電極２３Ｂの右側側壁絶縁膜２３ｂの外側に形成されている。
【００２５】
図１Ｂ〜図１Ｄの断面図よりわかるように、前記シリコンエピタキシャル層２１ｅｐ１の直下には埋込絶縁膜２６１が前記素子分離領域２１Ｉの一部に、また前記絶縁膜領域２１Ｊの一部に、連続して形成されており、前記シリコンエピタキシャル層２１ｅｐ２の直下には埋込絶縁膜２６２が、前記絶縁膜領域２１Ｊの一部に、また前記素子分離領域２１Ｉの一部に、連続して形成されている。さらに前記シリコンエピタキシャル層２１ｅｐ３の直下には埋込絶縁膜２６３が前記素子分離領域２１Ｉの一部に、また前記絶縁膜領域２１Ｊの一部に、連続して形成されている。
【００２６】
前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の露出表面には、図１Ａ〜図１Ｄに示すようにシリサイド層２５Ａ〜２５Ｃがそれぞれ形成されており、また前記ポリシリコンゲート電極２３Ａ，２３Ｂの露出表面にもシリサイド層２４Ｅ，２４Ｅが、それぞれ形成されている。
【００２７】
前記シリコン基板１１上には絶縁膜２７が、前記ゲート電極２３Ａ，２３Ｂを覆って形成されており、前記絶縁膜２７中には、図１Ａの平面図に示すように前記シリサイド層２５Ａ上にビアプラグ２７Ａ，２７Ｂが、前記トランジスタ２０Ａのソースコンタクトとして、また前記シリサイド層２５Ｂ上にビアプラグ２７Ｃ，２７Ｄが、前記トランジスタ２０Ａのドレインコンタクトおよび前記トランジスタ２０Ｂのソースコンタクトとして、形成される。また前記絶縁膜２６中には、前記シリサイド層２５Ｃ上にビアプラグ２７Ｅ，２７Ｆが、前記トランジスタ２０Ｂのドレインコンタクトとして、形成される。
【００２８】
また図１Ａの平面図に示すように前記ポリシリコン電極２３Ａおよび２３Ｂには前記素子分離領域２１Ｉの一部に接続パッド２３Ｐおよび２３Ｑがそれぞれ形成され、前記接続パッド２３Ｐおよび２３Ｑにも、ビアプラグ２７Ｇおよび２７Ｈがそれぞれコンタクトする。
【００２９】
図１Ｂの断面図に示すように前記ビアプラグ２７Ｃおよび２７Ｄは、銅（Ｃｕ）あるいはタングステン（Ｗ）よりなる金属プラグ２７ｃ，２７ｄの表面を、Ｔａ／ＴａＮあるいはＴｉ／ＴｉＮ積層構造のバリアメタル膜２７ｂで覆った構成を有している。他のビアプラグ２７Ａ〜２７Ｂ，２７〜２７Ｈにおいても同様である。
【００３０】
前記絶縁膜領域２１Ｊは本実施形態では前記素子分離領域２１Ｉから孤立したパタ―ンであり、前記シリコンエピタキシャル層２１ｅｐ２により周囲を囲まれているが、素子面積を増大させない観点からは、前記ビアプラグ２７Ａ〜２７Ｆと実質的に同じ寸法および形状を有するのが好ましい。ただし前記絶縁膜領域２１Ｊは必ずしも孤立パタ―ンである必要はなく、回路設計が許すのであれば、図１９に示す変形例のように、素子分離領域２１Ｉの一部に連続するものであってもよい。ただし図１９の変形例では前記絶縁膜領域２１Ｊが延在しているため、図１Ａ〜図１Ｄの実施形態におけるビアコンタクト２７Ｃは形成されない。
【００３１】
以下、第１の実施形態による半導体装置の製造方法を、図２Ａ〜図１８Ｄを参照しながら説明する。
【００３２】
図２Ａ〜図２Ｄは、第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２Ａは平面図、図２Ｂは図２Ａ中、線Ｅ−Ｅ’に沿った断面図、図２Ｃは図２Ａ中、線Ｂ−Ｂ’に沿った断面図、図２Ｄは図２Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００３３】
図２Ａ〜図２Ｄを参照するに、前記ｐ型のシリコン基板１１中にはＰあるいはＡｓなどのｎ型不純物元素がイオン注入により導入され、チャネルストッパ領域２１ｃｓが、前記チャネルストッパ領域２１ｃｓの上端が前記シリコン基板１１の上面から約９０ｎｍの深さのところにｐｎ接合を形成するように形成される。
【００３４】
図３Ａ〜図３Ｄは、前記図２Ａ〜図２Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図３Ａは前記図２Ａに対応する平面図、図３Ｂは図３Ａ中、線Ｅ−Ｅ’に沿った断面図、図３Ｃは図３Ａ中、線Ｂ−Ｂ’に沿った断面図、図３Ｄは図３Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００３５】
図３Ａ〜図３Ｄを参照するに、前記シリコン基板１１中には第１の素子分離溝２１ｔが前記ｐｎ接合よりも深く形成され、素子領域２１を画成する。また同時に前記第１のトレンチから孤立して第２のトレンチないし凹部あるいは孔２１ｕが同じ深さに形成される。なお、第２のトレンチ２１ｕは、前記第１のトレンチ２１ｔと同じ深さでなくとも良く、例えば前記第１のトレンチと比べて浅く形成しても良い。さらに、第１のトレンチ２１ｔと第２のトレンチ２１ｕは同時ではなく、個別に形成されても良い。さらに図３Ａ〜図３Ｄの工程では、前記第１および第２のトレンチ２１ｕおよび２１ｖをＣＶＤ法によりシリコン酸化膜で充填し、さらにこれを前記シリコン基板１１の表面が露出するように化学機械研磨することにより、前記シリコン酸化膜により充填する。
【００３６】
図４Ａ〜図４Ｄは、前記図３Ａ〜図３Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図４Ａは前記図３Ａに対応する平面図、図４Ｂは図４Ａ中、線Ｅ−Ｅ’に沿った断面図、図４Ｃは図４Ａ中、線Ｂ−Ｂ’に沿った断面図、図４Ｄは図４Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００３７】
図４Ａ〜図４Ｄを参照するに、この工程では前記シリコン基板１１を酸化雰囲気中において熱酸化し、前記素子領域２１に０．３ｎｍ〜１ｎｍ程度の膜厚の熱酸化膜２２を形成する。ここで前記酸化雰囲気は、オゾン雰囲気、酸素雰囲気、酸化窒化ガス雰囲気など、酸素を含む雰囲気を意味する。
【００３８】
図４Ａ〜図４Ｄの工程では、さらにこのようにして形成した熱酸化膜２２に対し、さらに窒素雰囲気中で熱処理あるいはプラズマ処理を行い、シリコン酸窒化膜に変換してもよい。例えば前記熱酸化膜２２を０．７ｎｍの膜厚に形成し、さらに形成された熱酸化膜をＮＯガス雰囲気中において熱処理し、シリコン酸窒化膜よりなる絶縁膜に変換することができる。以下の説明では、図４Ａ〜図４Ｄの絶縁膜２２は、このようにして形成されたシリコン酸窒化膜であるものとする。
【００３９】
図５Ａ〜図５Ｄは、前記図４Ａ〜図４Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図５Ａは前記図４Ａに対応する平面図、図５Ｂは図５Ａ中、線Ｅ−Ｅ’に沿った断面図、図５Ｃは図５Ａ中、線Ｂ−Ｂ’に沿った断面図、図５Ｄは図５Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００４０】
図５Ａ〜図５Ｄを参照するに、この工程では前記シリコン基板１１上に前記絶縁膜２２を介してポリシリコン膜２３を例えば熱ＣＶＤ法により１０ｎｍ〜１００ｎｍ程度の厚さに堆積し、前記素子分離領域２１Ｉおよび前記素子領域部分２１Ａ，２１Ｂを、前記絶縁膜領域２１Ｊを含め、連続して覆う。なお前記ポリシリコン膜２３はアモルファスシリコン膜の形で堆積し、その後で結晶化させてもよい。
【００４１】
図６Ａ〜図６Ｄは、前記図５Ａ〜図５Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図６Ａは前記図５Ａに対応する平面図、図６Ｂは図６Ａ中、線Ｅ−Ｅ’に沿った断面図、図６Ｃは図６Ａ中、線Ｂ−Ｂ’に沿った断面図、図６Ｄは図６Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００４２】
図６Ａ〜図６Ｄを参照するに、この工程では前記ポリシリコン膜２４がパターニングされ、図７Ｃおよび図７Ｄにおいて第１の側、すなわち左側に第１のポリシリコンゲート電極２３Ａが、また図７Ｃおよび図７Ｄにおいて第２の側、すなわち右側に第２のポリシリコンゲート電極２３Ｂが形成される。前記ポリシリコン膜２３のパターニングに伴い前記絶縁膜２２もパターニングされ、前記第１のポリシリコンゲート電極２３Ａの直下には、前記シリコン基板１１との間に第１のゲート絶縁膜２２Ａが、また前記第２のポリシリコンゲート電極２３Ｂの直下には、前記シリコン基板１１との間に第２のゲート絶縁膜２２Ｂが、それぞれ形成される。
【００４３】
なお前記第１のポリシリコンゲート電極２３Ａは前記素子分離領域２１Ｉ上に延在して接続パッド２３Ｐを形成し、同様に前記第２のポリシリコンゲート電極２３Ｂも前記素子分離領域２１Ｉ上に延在して接続パッド２３Ｑを形成する。
【００４４】
図７Ａ〜図７Ｄは、前記図６Ａ〜図６Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図７Ａは前記図６Ａに対応する平面図、図７Ｂは図７Ａ中、線Ｅ−Ｅ’に沿った断面図、図７Ｃは図７Ａ中、線Ｂ−Ｂ’に沿った断面図、図７Ｄは図７Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００４５】
図７Ａ〜図７Ｄを参照するに、この工程で前記第１のポリシリコンゲート電極２３Ａの相対向する側壁面上には一対の側壁絶縁膜２３ｄａが、また前記第２のポリシリコンゲート電極２３Ｂの相対向する側壁面上には一対の側壁絶縁膜２３ｄｂが、それぞれ形成される。前記側壁絶縁膜２３ｄａおよび２３ｄｂは、前記半導体基板１１を構成するシリコンや素子分離領域２１Ｉ、絶縁膜領域２１Ｊを構成するシリコン酸化膜に対してエッチング選択性を有する例えばＳｉＮなどより構成される。また前記側壁絶縁膜２３ｄａおよび２３ｄｂは後で除去されるので、ダミー側壁絶縁膜となる。
【００４６】
前記ダミー側壁絶縁膜２３ｄａおよび２３ｄｂは、前記素子分離領域２１Ｉ上まで延在し、前記接続パッド２３Ｐおよび２３Ｑの側壁面にも形成される。
【００４７】
図８Ａ〜図８Ｄは、前記図７Ａ〜図７Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図８Ａは前記図７Ａに対応する平面図、図８Ｂは図８Ａ中、線Ｅ−Ｅ’に沿った断面図、図８Ｃは図８Ａ中、線Ｂ−Ｂ’に沿った断面図、図８Ｄは図８Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００４８】
図８Ａ〜図８Ｄを参照するに、この工程では前記第１および第２のポリシリコンゲート電極２３Ａおよび２３Ｂ、および前記ダミー側壁絶縁膜２３ｄａ，２３ｄｂをマスクに前記シリコン基板１１を例えば塩素ガス（Ｃｌ２）や塩酸ガス（ＨＣｌ）をエッチングガスとして使ったドライエッチングにより、前記シリコン基板１１中、前記第１のポリシリコンゲート電極２３Ａから見て前記ダミー側壁絶縁膜２３ｄａの外側、および前記第２のポリシリコンゲート電極２３Ｂから見て前記ダミー側壁絶縁膜２３ｄｂの外側の部分を前記素子分離領域２１Ｉあるいは絶縁膜領域２１Ｊの深さを超えないような深さ、例えば８０ｎｍの深さまでエッチングし、前記第１のポリシリコンゲート電極２３Ａの第１の側、すなわち左側に第１のトレンチ２１ＴＡを、前記第２のポリシリコンゲート電極２３Ａの第２の側、すなわち右側に第２のトレンチ２１ＴＣを、さらに前記第１および第２のポリシリコンゲート電極２３Ａと２３Ｂの間に第３のトレンチ２１ＴＢを、それぞれ形成する。なお図示は省略するが、前記ポリシリコンゲート電極２３Ａ，２３Ｂの上部には、前記図５Ａ〜図５Ｄの工程の時点でシリコン酸化膜がエッチングマスクとして形成されている。
【００４９】
かかるトレンチ２１ＴＡ，２１ＴＢ，２１ＴＣの形成の結果、前記ｐ型シリコン基板１１のうち、前記第１のポリシリコンゲート電極２３Ａおよび前記第１のダミー側壁絶縁膜２３ｄａ直下の部分は前記トレンチ２１ＴＡ，２１ＴＢの底から上方に屹立する第１のメサ構造Ｍ１を、また前記第２のポリシリコンゲート電極２３Ｂおよび前記第２のダミー側壁絶縁膜２３ｄｂ直下の部分は前記トレンチ２１ＴＢ，２１ＴＣの底から上方に屹立する第２のメサ構造Ｍ２を、形成する。
【００５０】
図９Ａ〜図９Ｄは、前記図８Ａ〜図８Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図９Ａは前記図８Ａに対応する平面図、図９Ｂは図９Ａ中、線Ｅ−Ｅ’に沿った断面図、図９Ｃは図９Ａ中、線Ｂ−Ｂ’に沿った断面図、図９Ｄは図９Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００５１】
図９Ａ〜図９Ｄを参照するに、この工程では前記トレンチ２１ＴＡ，２１ＴＢ，２１ＴＣの下部にＳｉＧｅ混晶層を、例えばシラン（ＳｉＨ４）あるいはジクロロシラン（ＳｉＨ２Ｃｌ２）、モノゲルマン（ＧｅＨ４）、塩化水素（ＨＣｌ）および水素（Ｈ２）の混合ガスを原料に用いたＣＶＤ法により、例えば２０ｎｍ〜８０ｎｍの厚さで選択的にエピタキシャル成長させる。ここでＳｉＧｅ混晶層という記載は、ＳｉとＧｅ以外に更に他の元素を含んだ混晶層も含むものである。
【００５２】
例えば前記ＳｉＧｅ混晶層のエピタキシャル成長は、１３３０Ｐａ〜１３３００Ｐａ（１０Ｔｏｒｒ〜１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０℃〜７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ〜６０００Ｐａの範囲、好ましくは５３００Ｐａの値に設定し、ジクロロシラン分圧を２０Ｐａ〜３０Ｐａの範囲、好ましくは２６Ｐａの値に設定し、モノゲルマンの分圧を１０Ｐａ〜１５Ｐａの範囲、好ましくは１２Ｐａの値に設定し、塩化水素分圧を１０Ｐａ〜１５Ｐａの範囲、好ましくは１２Ｐａの値に設定し、例えば４５ｎｍ／分の成長速度で行うことができる。
【００５３】
かかるＳｉＧｅ混晶層の成長の結果、前記トレンチ２１ＴＡには第１のＳｉＧｅ混晶層領域２１ＳＧ１が、前記トレンチ２１ＴＢには第２のＳｉＧｅ混晶層領域２１ＳＧ２が、さらに前記トレンチ２１ＴＣには第３のＳｉＧｅ混晶層領域２１ＳＧ３が、それぞれその下のシリコン基板１１に対してエピタキシャルに、２０〜８０ｎｍの厚さで形成される。
【００５４】
ここで前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３としては例えばＧｅを原子分率で２０％程度含むものが使われるが、前記シリコン基板１１に対してエピタキシャルに成長できる範囲でＧｅの組成はより増大させることができる。例えばＧｅを原子分率で４０％程度含むＳｉＧｅ混晶を、前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３として使うことも可能である。また前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３として、さらにＣを含むＳｉＧｅＣ混晶層を使うことも可能である。
【００５５】
さらに図９Ａ〜図９Ｄの工程では、前記トレンチ２１ＴＡ〜２１ＴＣにおいて前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３上に、ジシランガスあるいはシランガス、塩化水素ガスおよび水素ガスの混合ガスを原料に使い、シリコン層２１ｅｐ１，２１ｅｐ２，２１ｅｐ３を、それぞれ前記シリコン基板１１に対してエピタキシャルに成長させる。
【００５６】
例えば前記シリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２，２１３ｐ３の成長は、１３３０Ｐａ〜１３３００Ｐａ（１０Ｔｏｒｒ〜１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０℃〜７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ〜６０００Ｐａの範囲、好ましくは５３００Ｐａの値に設定し、ジクロロシラン分圧を１５Ｐａ〜２５Ｐａの範囲、好ましくは２１Ｐａの値に設定し、塩化水素分圧を３Ｐａ〜１０Ｐａの範囲、好ましくは５Ｐａの値に設定し、例えば０．７ｎｍ／分の成長速度で行うことができる。
【００５７】
かかるＳｉＧｅ混晶層の成長の結果、前記トレンチ２１ＴＡ，２１ＴＢ，２１ＴＣの各々においてＳｉＧｅ混晶層領域２１ＳＧ１，２１ＳＧ２，２１ＳＧ３のそれぞれ上部を前記シリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２，２１ｅｐ３により、前記シリコン基板１１の上面まで充填することができる。ただし本実施形態においてかかるシリコンエピタキシャル層の成長を、前記シリコン基板１１の上面を超えて行うことも可能である。
【００５８】
図１０Ａ〜図１０Ｄは、前記図９Ａ〜図９Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１０Ａは前記図９Ａに対応する平面図、図１０Ｂは図１０Ａ中、線Ｅ−Ｅ’に沿った断面図、図１０Ｃは図１０Ａ中、線Ｂ−Ｂ’に沿った断面図、図１０Ｄは図１０Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００５９】
図１０Ａ〜図１０Ｄを参照するに、この工程では前記図９Ａ〜図９Ｄの構造に対し、ドライエッチングあるいはＨＦを使ったウェットエッチングを行い、前記素子分離領域２１Ｉおよび２１Ｊにおいてそれぞれの素子分離溝２１ｔおよび別のトレンチ２１ｕを充填しているシリコン酸化膜を除去し、前記素子分離溝２１ｔおよび前記別のトレンチ２１ｕにおいて、前記トレンチ２１ＴＡ，２１ＴＢ，２１ＴＣを充填しているＳｉＧｅ混晶層ＳＧ１，ＳＧ２，ＳＧ３の側壁面を露出させる。
【００６０】
図１０Ａ〜図１０Ｄの例では、前記素子分離溝２１ｔおよび別のトレンチ２１ｕにおいては素子分離領域２１Ｉおよび絶縁膜領域２１Ｊに対応するシリコン酸化膜が前記ＳｉＧｅ混晶層２１ｅｐ１〜２１ｅｐ３の下端の深さまで残されているが、これは必須のことがらではなく、前記シリコン酸化膜は前記素子分離溝２１ｔおよび別のトレンチ２１ｕから完全に除去されてもよい。また前記素子分離溝２１ｔおよび別のトレンチ２１ｕにおいて前記シリコン酸化膜は、前記ＳｉＧｅ混晶層２１ｅｐ１〜２１ｅｐ３の側壁面が十分な面積で露出されるのであれば、図示の例よりも高い位置まで残っていてもよい。
【００６１】
図１１Ａ〜図１１Ｄは、前記図１０Ａ〜図１０Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１１Ａは前記図１０Ａに対応する平面図、図１１Ｂは図１１Ａ中、線Ｅ−Ｅ’に沿った断面図、図１１Ｃは図１１Ａ中、線Ｂ−Ｂ’に沿った断面図、図１１Ｄは図１１Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００６２】
図１１Ａ〜図１１Ｄを参照するに、この工程では、前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３が露出した側壁面から、前記素子分離溝２１ｔおよび別のトレンチ２１ｕを介してエッチングにより、前記シリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２，２１ｅｐ３およびシリコン基板１１に対して、図中に矢印で示すガス流れの経路に沿って選択的に除去され、前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３にそれぞれ対応して、空隙２１Ｖ１，２１Ｖ２，２１Ｖ３が形成される。
【００６３】
かかるＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３の選択的なエッチングは、例えば７００℃の温度において水素ガスと塩酸ガスあるいは塩素ガスなどの塩素系ガスをエッチングガスに使ったドライエッチングにより、あるいはＣＦ４ラジカルを使ったドライエッチングにより、実施することができる。またかかる選択的なエッチングは、酢酸とフッ酸の混合液を使ったウェットエッチングによっても実施することができる。
【００６４】
このようにして形成された空隙２１Ｖ１および２１Ｖ３は前記素子分離溝２１ｔと連通しており、また前記空隙２１Ｖ２は前記別のトレンチ２１ｕと連通している。
【００６５】
このように本実施形態では前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３を選択的にエッチングする際、前記絶縁膜領域２１Ｊを形成しておくことにより、トレンチ２１ｕを介したエッチングが可能となり、エッチングを効率的に行うことが可能となる。
【００６６】
これに対し、このような絶縁膜領域２１Ｊを形成しなかった比較対照例の場合には、図２０Ａ〜図２０Ｃに示すようにエッチングは前記素子領域２１を囲んで形成された素子分離溝２１ｔを介してのみ可能となり、ＳｉＧｅ混晶層領域２１ＳＧ１および２１ＳＧ３については、かかる素子分離溝２１ｔから図中に矢印で示すガス流れ経路に沿って、前記素子分離溝２１ｔ多方向に、効率的に除去がなされるが、前記メサ構造Ｍ１とメサ構造Ｍ２の間に位置するＳｉＧｅ混晶層領域２１ＳＧ２については素子分離溝２１ｔに露出するのが、ゲート電極２３Ａ，２３Ｂの延在方向上の２箇所だけとなり、エッチングによる除去が困難となる。ただし図２０Ａ〜図２０Ｃは本実施形態の比較例による半導体装置の構成を示す平面図であり、図２０Ｂは図２０Ａ中、線Ｅ−Ｅ’に沿った断面図を、さらに図２０Ｃは図２０Ａ中、線Ｂ−Ｂ’に沿った断面図を示している。
【００６７】
図１２Ａ〜図１２Ｄは、前記図１１Ａ〜図１１Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１２Ａは前記図１１Ａに対応する平面図、図１２Ｂは図１２Ａ中、線Ｅ−Ｅ’に沿った断面図、図１２Ｃは図１２Ａ中、線Ｂ−Ｂ’に沿った断面図、図１２Ｄは図１２Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００６８】
図１２Ａ〜図１２Ｄを参照するに、この工程では前記図１１Ａ〜図１１Ｄの構造上に埋込絶縁膜２６の堆積を行い、前記素子分離溝２１ｔおよび別のトレンチ２１ｕのみならず前記空隙２１Ｖ１〜２１Ｖ３をも前記埋込絶縁膜２６により充填する。前記埋込絶縁膜２６に堆積には、Atomic layered deposition （ＡＬＤ）法やＣＶＤ法、ＳＯＤ（spin-on-dielectric）法などのステップカバレッジに優れた成膜方法を使うのが好ましい。例えばかかる埋込絶縁膜２６の成膜を、テトラジメチルアミノシラン（ＴＤＭＡＳ）およびオゾン（Ｏ３）を原料ガスとして、３００〜６００℃の温度で実行することができる。あるいは原料ガスとして、外にＢＴＢＢＡＳや酸素を使うことも可能である。図１２Ａ〜図１２Ｄの工程において前記埋込絶縁膜２６は前記空隙２１Ｖ１〜２１Ｖ３を全て完全に充填する必要はなく、一部に空隙が残ってもよい。
【００６９】
なお図１２Ａの平面図は、前記シリコン基板１１の表面より上に堆積した埋込絶縁膜２６については示していない。
【００７０】
図１３Ａ〜図１３Ｄは、前記図１２Ａ〜図１２Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１３Ａは前記図１２Ａに対応する平面図、図１３Ｂは図１３Ａ中、線Ｅ−Ｅ’に沿った断面図、図１３Ｃは図１３Ａ中、線Ｂ−Ｂ’に沿った断面図、図１３Ｄは図１３Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００７１】
図１３Ａ〜図１３Ｄを参照するに、この工程では前記シリコン基板１１の表面上の余分な埋込絶縁膜２６が、ドライエッチングによりエッチバックされ、前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の表面が露出される。このエッチバックの結果、前記素子分離領域２１Ｉおよび前記絶縁膜領域２１Ｊにおいて前記素子分離溝２１ｔおよび別のトレンチ２１ｕが、また前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の直下において前記空隙２１Ｖ１〜２１Ｖ３が前記埋込絶縁膜２６により充填され、前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の直下に埋込絶縁膜領域２６１〜２６３がそれぞれ形成される。前記埋込絶縁領域２６１〜２６３は、図１Ａ〜図１Ｄにおける前記埋込絶縁膜領域２６１〜２６３に対応する。また前記素子分離溝２１ｔおよび別のトレンチ２１ｕも前記埋込絶縁膜２６で充填され、その結果、前記素子領域２１Ｉおよび前記絶縁膜領域２１Ｊにおいては素子分離溝２１ｔおよび別のトレンチ２１ｕの下部が先に図３Ａ〜図３Ｄの工程で充填された絶縁膜により、またその上部が前記埋込絶縁膜２６により充填されている。
【００７２】
図１４Ａ〜図１４Ｄは、前記図１３Ａ〜図１３Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１４Ａは前記図１３Ａに対応する平面図、図１４Ｂは図１４Ａ中、線Ｅ−Ｅ’に沿った断面図、図１４Ｃは図１４Ａ中、線Ｂ−Ｂ’に沿った断面図、図１４Ｄは図１４Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００７３】
図１４Ａ〜図１４Ｄを参照するに、この工程では前記ゲート電極２３Ａの側壁面に形成されていたダミーの側壁絶縁膜２３ｄａ、および前記ゲート電極２３Ｂの側壁面に形成されていたダミーの側壁絶縁膜２３ｄｂが除去される。その結果、前記ゲート電極２３Ａの左右には、当初のｐ型シリコン基板１１の一部をなすメサ構造Ｍ１の表面が、前記シリコンエピタキシャル層２１ｅｐ１および２１ｅｐ２の表面に連続して露出される。同様に前記ゲート電極２３Ｂの左右にも、当初のｐ型シリコン基板１１の一部をなすメサ構造Ｍ２の表面が、前記シリコンエピタキシャル層２１ｅｐ２および２１ｅｐ３の表面に連続して露出される。
【００７４】
図１５Ａ〜図１４Ｄは、前記図１４Ａ〜図１４Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１５Ａは前記図１４Ａに対応する平面図、図１５Ｂは図１４Ａ中、線Ｅ−Ｅ’に沿った断面図、図１４Ｃは図１４Ａ中、線Ｂ−Ｂ’に沿った断面図、図１５Ｄは図１５Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００７５】
図１５Ａ〜図１５Ｄを参照するに、この工程では前記ゲート電極２３Ａおよび２３Ｂをマスクにｎ型の不純物元素、例えばヒ素（Ａｓ）やリン（Ｐ）を前記メサ領域Ｍ１およびＭ２の表面部分にイオン注入法により導入し、前記第１のメサ構造Ｍ１の表面部分において前記ゲート電極２３Ａの左側、すなわち第１の側に前記第１のトランジスタ２０Ａのｎ型ソースエクステンション領域２１ａを、また前記ゲート電極２３Ｂの右側、すなわち第２の側に前記第１のトランジスタ２０Ａのｎ型ドレインエクステンション領域２１ｂを形成し、同時に前記第２のメサ構造Ｍ２の表面部分において前記ゲート電極２３Ｂの左側、すなわち第１の側に前記トランジスタ２０Ｂのｎ型ソースエクステンション領域２１ｃを、また前記ゲート電極２３Ｂの右側、すなわち第２の側に前記トランジスタ２０Ｂのｎ型ドレインエクステンション領域２１ｄを形成する。ここで前記ｎ型ドレインエクステンション領域２１ｂとｎ型ソースエクステンション領域２１ｃは連続した単一のｎ型拡散領域よりなる。
【００７６】
かかるソースエクステンション領域２１ａ，２１ｃおよびドレインエクステンション領域２１ｂ，２１ｄの形成は、前記トランジスタ２０Ａおよび２０ＢがｎチャネルＭＯＳトランジスタである場合、例えばヒ素（Ａｓ）を５ｋｅＶ以下の加速エネルギおよび２×１０13ｃｍ-2〜２×１０15ｃｍ-2のドーズ量でイオン注入を行うことにより実行することができる。
【００７７】
また前記トランジスタ２０Ａおよび２０ＢがｎチャネルＭＯＳトランジスタである場合には、かかるソースエクステンション領域２１ａ，２１ｃおよびドレインエクステンション領域２１ｂ，２１ｄの形成は、例えばボロン（Ｂ）を２ｋｅＶ以下の加速エネルギおよび２×１０13ｃｍ-2〜２×１０15ｃｍ-2のドーズ量でイオン注入を行うことにより実行することができる。
【００７８】
また前記図１５Ａ〜図１５Ｄの工程では、図示は省略するが、前記素子領域部分２１Ａおよび素子領域部分２１Ｂに、前記ゲート電極２３Ａ，２３Ｂをマスクにボロン（Ｂ）などのｐ型不純物元素を斜めイオン注入することにより、ポケット領域が形成される。このようなポケット注入は、前記トランジスタ２０Ａおよび２０ＢがｎチャネルＭＯＳトランジスタである場合、例えばボロン（Ｂ）を２０ｋｅＶ以下の加速エネルギおよび５×１０13ｃｍ-2以下のドーズ量でイオン注入することにより実行できる。
【００７９】
また前記トランジスタ２０Ａおよび２０ＢがｎチャネルＭＯＳトランジスタである場合、前記ポケット注入は、例えばヒ素（Ａｓ）を１００ｋｅＶ以下の加速エネルギおよび５×１０13ｃｍ-2以下のドーズ量でイオン注入することにより実行できる。
【００８０】
図１６Ａ〜図１６Ｄは、前記図１５Ａ〜図１５Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１６Ａは前記図１５Ａに対応する平面図、図１６Ｂは図１６Ａ中、線Ｅ−Ｅ’に沿った断面図、図１６Ｃは図１６Ａ中、線Ｂ−Ｂ’に沿った断面図、図１６Ｄは図１６Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００８１】
図１６Ａ〜図１６Ｄを参照するに、この工程では前記図１５Ａ〜図１５Ｄの構造において、前記ゲート電極２３Ａおよびゲート電極２３Ｂのそれぞれの相対向する第１および第２の側の側壁面上に、前記ダミー側壁絶縁膜２３ｄａおよび２３ｄｂと同様な、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）あるいはシリコン酸化膜（ＳｉＯ２）よりなる側壁絶縁膜２３ａ，２３ｂが、それぞれ形成される。このように図１６Ａ〜図１６Ｄの工程で改めてゲート側壁絶縁膜２３ａ，２３ｂを形成することにより、先に形成され、前記トレンチ２１ＴＡ〜２１ＴＣのエッチングの際にマスクとして使われ、また図１３Ａ〜図１３Ｄの工程において前記ゲート電極２３Ａ，２３Ｂの側壁面を保護するマスクとしても使われて消耗しているダミーゲート側壁絶縁膜２３ａｄ，２３ｂｄを更新することができる。
【００８２】
図１７Ａ〜図１７Ｄは、前記図１６Ａ〜図１６Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１７Ａは前記図１６Ａに対応する平面図、図１７Ｂは図１７Ａ中、線Ｅ−Ｅ’に沿った断面図、図１７Ｃは図１７Ａ中、線Ｂ−Ｂ’に沿った断面図、図１７Ｄは図１７Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００８３】
図１７Ａ〜図１７Ｄを参照するに、前記ゲート電極２３Ａ，２３Ｂおよびそれぞれの側壁絶縁膜２３ａ，２３ｂをマスクに、再びｎ型の不純物元素をイオン注入し、前記シリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２において前記ゲート電極２３Ａから見て側壁絶縁膜２３ａの外側に、前記トランジスタ２０Ａのｎ＋型ソース領域２１ｅおよびドレイン領域２１ｆを、前記ソースエクステンション領域２１ａおよび２１ｂよりも深く、またより高い不純物濃度で形成する。また同時に、前記シリコンエピタキシャル層２１ｅｐ２，２１ｅｐ３において前記トランジスタ２０Ｂのｎ＋型ソース領域２０ｇおよびドレイン２０ｈが、前記ゲート電極２３Ｂから見て側壁絶縁膜２３ｂの外側に、前記ソースエクステンション領域２１ｃおよび２１ｄよりも深く、より高い不純物濃度で形成される。またこの工程においてポリシリコンよりなる前記ゲート電極２３Ａおよび２３Ｂは、ｎ＋型にドープされる。
【００８４】
前記ソース領域２１ｅ，２１ｇおよびドレイン領域２１ｆ，２１ｈの形成は、前記トランジスタ２０Ａおよび２０ＢがｎチャネルＭＯＳトランジスタである場合、例えばヒ素（Ａｓ）を５ｋｅＶ以下の加速エネルギおよび２×１０14ｃｍ-2〜２×１０16ｃｍ-2のドーズ量でイオン注入を行うことにより実行することができる。
【００８５】
また前記トランジスタ２０Ａおよび２０ＢがｐチャネルＭＯＳトランジスタである場合、前記ソース領域２１ｅ，２１ｇおよびドレイン領域２１ｆ，２１ｈの形成は、例えばボロン（Ｂ）を７ｋｅＶ以下の加速エネルギおよび５×１０14ｃｍ-2〜２×１０16ｃｍ-2のドーズ量でイオン注入を行うことにより実行することができる。
【００８６】
図１７Ｄの断面図よりわかるようにトランジスタ２０Ａのドレイン領域２１ｆとトランジスタ２０Ｂのソース領域２１ｇは連続した単一の拡散領域を形成する。
【００８７】
図１８Ａ〜図１８Ｄは、前記図１７Ａ〜図１７Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１８Ａは前記図１７Ａに対応する平面図、図１８Ｂは図１８Ａ中、線Ｅ−Ｅ’に沿った断面図、図１８Ｃは図１８Ａ中、線Ｂ−Ｂ’に沿った断面図、図１８Ｄは図１８Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００８８】
図１８Ａ〜図１８Ｄを参照するに、この工程では図１７Ａ〜図１７Ｄの構造における露出シリコン面上に、サリサイド法によりシリサイド層が形成される。その結果、前記シリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２，２１ｅｐ３の表面にシリサイド層２５Ａ，２５Ｂ，２５Ｃが、また前記ポリシリコンゲート電極２３Ａ，２３Ｂ上にシリサイド層２４Ａ，２４Ｂが、それぞれ形成される。
【００８９】
図１８Ａ〜図１８Ｄの工程の後、前記シリコン基板１１上に絶縁膜２７を形成し、さらに前記絶縁膜２７中にビアプラグ２７Ａ〜２７Ｈを形成することにより、図１Ａ〜図１Ｄで説明した半導体装置２０が得られる。
【００９０】
先にも述べたように本実施形態によれば、前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３を選択的にエッチングする際、前記絶縁膜領域２１Ｊを形成しておくことにより、特にＳｉＧｅ混晶層領域２１ＳＧ２のトレンチ２１ｕを介したエッチングが可能となり、ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３のエッチングを効率的に行うことが可能となる。また図１２Ａ〜図１２Ｄの工程でも、空隙２１Ｖ１〜２１Ｖ３を埋込絶縁領域２６１〜２６３で充填する際の効率が向上する。
【００９１】
このようにして形成された半導体装置２０では、前記トランジスタ２０Ａおよび２０Ｂのいずれにおいても、チャネル２１Ｃは、２１Ｃｈｂが当初からの高品質シリコン基板１１の一部であるメサ構造ＭＡあるいはＭＢに形成され、後から成長させたシリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３に形成されることがないため、チャネルが形成される半導体領域の結晶品質が高く、キャリアが欠陥や不純物により散乱されたり消滅したりする問題が回避される。
【００９２】
［第２の実施形態］
次に第２の実施形態による半導体装置の製造方法を、図２１Ａ〜２７Ｄを参照しながら説明する。ただし図２１Ａは平面図、図２１Ｂ〜図２１Ｄは図２１Ａ中、それぞれ線Ｅ−Ｅ’，線Ｂ−Ｂ’，線Ｃ−Ｃ’に沿った断面図である。図中、先の実施形態に対応している部分には同一の参照符号を付し、説明を省略する。
【００９３】
図２１Ａ〜図２１Ｄを参照するに、前記シリコン基板１１にはまだ素子分離領域２１Ｉや素子領域２１、素子領域部分２１Ａ，２１Ｂなどは形成されていないが、チャネルストッパ領域２１ｃｓを形成するイオン注入工程の後、前記シリコン基板１１のうち、後で素子領域部分２１Ａになる領域および素子領域部分２１Ｂになる領域にシリコン酸化膜（ＳｉＯ２）あるいはシリコン窒化膜（ＳｉＮ）などにより、前記素子領域部分２１Ａと素子領域部分２１Ｂの境界に平行に、ストライプ状のマスクパターン３１ＭＡ，３１ＭＢを形成する。
【００９４】
図２２Ａ〜図２２Ｄは、前記図２１Ａ〜図２１Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２２Ａは前記図２１Ａに対応する平面図、図２２Ｂは図２２Ａ中、線Ｅ−Ｅ’に沿った断面図、図２２Ｃは図２２Ａ中、線Ｂ−Ｂ’に沿った断面図、図２２Ｄは図２２Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００９５】
図２２Ａ〜図２２Ｄを参照するに、この工程では前記シリコン基板１１が前記マスクパターン３１ＭＡ，３１ＭＢをマスクに塩素ガス（Ｃｌ２）あるいは塩酸ガス（ＨＣｌ）を使ったドライエッチングによりエッチングされ、前記マスクパターン３１ＭＡの左側、すなわち第１の側に第１のトレンチ２１ＴＡが、前記マスクパターン３１ＭＡの右側、すなわち第２の側で、かつ前記マスクパターン３１ＭＢの左側、すなわち第１の側に第２のトレンチ２１ＴＢが、さらに前記マスクパタ―ン３１ＭＢの右側、すなわち第２の側にトレンチ２１ＴＣが、好ましくは前記チャネルストッパ領域２１ｃｓに到達するように形成される。図示の例では、トレンチ２１ＴＡ〜２１ＴＣは先に形成されているチャネルストッパ領域２１ｃｓの深さを超えないように形成されているが、これは必須ではなく、トレンチ２１ＴＡ〜２１ＴＣを、前記チャネルストッパ領域２１ｃｓよりも深く形成しても構わない。
【００９６】
かかるトレンチ２１ＴＡ〜２１ＴＣの形成の結果、前記シリコン基板１１上には素子領域部分２１Ａにメサ構造ＭＡが、また素子領域部分２１Ｂにメサ構造ＭＢが、前記メサ構造ＭＡは前記トレンチ２１ＴＡと２１ＴＢの間に位置するように、前記メサ構造は前記トレンチ２１ＴＢと２１ＴＣの間に位置するように形成される。
【００９７】
図２３Ａ〜図２３Ｄは、前記図２２Ａ〜図２２Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２３Ａは前記図２２Ａに対応する平面図、図２３Ｂは図２３Ａ中、線Ｅ−Ｅ’に沿った断面図、図２３Ｃは図２３Ａ中、線Ｂ−Ｂ’に沿った断面図、図２３Ｄは図２３Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００９８】
図２３Ａ〜図２３Ｄを参照するに、この工程では前記マスクパターン３１ＭＡ，３１ＭＢをマスクにＣＶＤプロセスを行い、前記トレンチ２１ＴＡ〜２１ＴＣの下部にＳｉＧｅ混晶層を、その上にシリコン層を、図９Ａ〜図９Ｄの工程と同様にして、前記シリコン基板１１に対してエピタキシャルに形成し、前記トレンチ２１ＴＡ〜２１ＴＣを充填する。その結果、前記トレンチ２１ＴＡでは下部がＳｉＧｅ混晶層ＳＧ１により、また上部がシリコンエピタキシャル層２１ｅｐ１により充填され、前記トレンチ２１ＴＢでは下部がＳｉＧｅ混晶層ＳＧ２により、また上部がシリコンエピタキシャル層２１ｅｐ２により充填され、前記トレンチ２１ＴＣでは下部がＳｉＧｅ混晶層ＳＧ３により、また上部がシリコンエピタキシャル層２１ｅｐ３により充填される。
【００９９】
図２４Ａ〜図２４Ｄは、前記図２３Ａ〜図２３Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２４Ａは前記図２３Ａに対応する平面図、図２４Ｂは図２４Ａ中、線Ｅ−Ｅ’に沿った断面図、図２４Ｃは図２４Ａ中、線Ｂ−Ｂ’に沿った断面図、図２４Ｄは図２４Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【０１００】
図２４Ａ〜図２４Ｄを参照するに、この工程では前記シリコン基板１１中に前記素子領域２１を画成するように素子分離領域２１Ｉに対応して素子分離溝２１ｔが、また素子領域部分２１Ａと素子領域部分２１Ｂの境界部に別のトレンチ２１ｕが、好ましくは前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３の下端を超える深さに同時に形成される。図示の例では前記素子分離溝２１ｔおよび別のトレンチ２１ｕの下端がチャネルストッパ領域２１ｃｓの下端に一致しているように見えるが、これは必須ではなく、素子分離溝２１ｔおよび別のトレンチ２１ｕの下端は前記チャネルストッパ領域２１ｃｓの下端よりも上に位置していても、下に位置していてもよい。
【０１０１】
図２５Ａ〜図２５Ｄは、前記図２４Ａ〜図２４Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２５Ａは前記図２４Ａに対応する平面図、図２５Ｂは図２５Ａ中、線Ｅ−Ｅ’に沿った断面図、図２５Ｃは図２５Ａ中、線Ｂ−Ｂ’に沿った断面図、図２５Ｄは図２４Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【０１０２】
図２５Ａ〜図２５Ｄを参照するに、この工程では前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３が、前記図１１Ａ〜図１１Ｄの工程と同様にして選択的にエッチング除去され、前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３にそれぞれ対応して空隙２１Ｖ１〜２１Ｖ３が形成される。
【０１０３】
その際、本実施形態でも前記素子分離溝２１ｔに加えて、前記シリコンエピタキシャル層２１ｅｐ２中に別のトレンチ２１ｕを形成しておくことにより、図２５Ａ〜図２５Ｄ中に矢印で示すようにエッチングガスのガス流れが促進され、エッチングが困難であったシリコンエピタキシャル層２１ｅｐ２直下のＳｉＧｅ混晶層２１ＳＧ２をエッチングするガスの流れが促進され、前記ＳｉＧｅ混晶層２１ＳＧ１および２１ＳＧ３のみならず、ＳｉＧｅ混晶層２１ＳＧ２のエッチングも促進される。
【０１０４】
図２６Ａ〜図２６Ｄは、前記図２５Ａ〜図２５Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２６Ａは前記図２５Ａに対応する平面図、図２６Ｂは図２６Ａ中、線Ｅ−Ｅ’に沿った断面図、図２６Ｃは図２６Ａ中、線Ｂ−Ｂ’に沿った断面図、図２６Ｄは図２６Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【０１０５】
図２６Ａ〜図２６Ｄを参照するに、この工程では前記図１２Ａ〜図１２Ｄおよび図１３Ａ〜図１３Ｄの工程に対応しており、先の図２５Ａ〜図２５Ｄの工程で形成された空隙２１Ｖ１〜２１Ｖ３が、埋込酸化領域２６１，２６２，２６３によりそれぞれ充填される。
【０１０６】
図２７Ａ〜図２７Ｄは、前記図２６Ａ〜図２６Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２７Ａは前記図２６Ａに対応する平面図、図２７Ｂは図２７Ａ中、線Ｅ−Ｅ’に沿った断面図、図２７Ｃは図２７Ａ中、線Ｂ−Ｂ’に沿った断面図、図２７Ｄは図２７Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【０１０７】
図２７Ａ〜図２７Ｄを参照するに、本実施形態では前記シリコン基板１１のメサ領域ＭＡ，ＭＢ上に前記図６Ａ〜図６Ｄと同様なポリシリコンゲート電極パターン２３Ａ，２３Ｂが、それぞれのゲート絶縁膜２２Ａおよび２２Ｂを介して形成され、さらに前記図１５Ａ〜図１５Ｄの工程と同様に前記ポリシリコンゲート電極パターン２３Ａ，２３Ｂをマスクにイオン注入を行い、前記トランジスタ２０Ａについてはソースエクステンション領域２１ａとドレインエクステンション領域２１ｂを、また前記トランジスタ２０Ｂについてはソースエクステンション領域２１ｃとドレインエクステンション領域２１ｄを、それぞれ形成する。本実施形態でも、前記ドレインエクステンション領域２１ｂとソースエクステンション領域２１ｃとは同一の拡散領域により形成される。
【０１０８】
以後は、先に説明した図１６Ａ〜図１６Ｄの工程、図１７Ａ〜図１７Ｄの工程、図１８（Ａ）〜図１８（Ｄ）の工程を実行することにより、前記図１Ａ〜図１Ｄに示す構成の半導体装置が得られる。
【０１０９】
本実施形態においても、図２４Ａ〜図２４Ｄの工程において前記開口部ないしトレンチ２１ｕをシリコンエピタキシャル層２１ｅｐ２に形成することにより、図２５Ａ〜図２５Ｄの工程において前記ＳｉＧｅ混晶層２１ＳＧ１〜２１ＳＧ３を効率的に前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の下から除去することが可能となり、半導体装置の製造が促進される。また図２６Ａ〜図２６Ｄの工程でも、空隙２１Ｖ１〜２１Ｖ３を埋込絶縁領域２６１〜２６３で充填する際の効率が向上する。
【０１１０】
またこのようにして形成された半導体装置２０では、前記トランジスタ２０Ａおよび２０Ｂのいずれにおいても、チャネル領域が当初からの高品質シリコン基板１１の一部であるメサ構造ＭＡあるいはＭＢに形成され、後から成長させたシリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３に形成されることがないため、チャネル領域の結晶品質が高く、キャリアが欠陥や不純物により散乱されたり消滅したりする問題が回避される。
【０１１１】
以上の各実施形態では、シリコン基板１１がｐ型基板であることを前提に説明したが、ｎ型基板を使う場合であっても、各層の導電型を反転させれば上記の説明はそのまま適用される。
【０１１２】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【０１１３】
１１ シリコン基板
２１ 素子領域
２１Ａ，２１Ｂ 素子領域部分
２１Ｃｈａ，２１Ｃｈｂ チャネル
２１ｅｐ１〜２１ｅｐ３ シリコンエピタキシャル層
２１Ｉ 素子分離領域
２１Ｊ 絶縁膜領域
２１ＳＧ１〜２１ＳＧ３ ＳｉＧｅ混晶層
２１Ｖ１〜２１Ｖ３ 空隙
２１ｔ 素子分離溝
２１ｕ 別のトレンチ
２１ａ〜２１ｄ ソース／ドレインエクステンション領域
２１ｅ〜２１ｈ ソース／ドレイン領域
２１ｃｓ チャネルストッパ領域
２２Ａ，２２Ｂ ゲート絶縁膜
２３ ポリシリコン膜
２３Ａ，２３Ｂ ゲート電極
２３Ｐ，２３Ｑ 接続パッド
２３ａ，２３ｂ 側壁絶縁膜
２３ｄａ，２３ｄｂ ダミー側壁絶縁膜
２４Ａ，２４Ｂ，２５Ａ〜２５Ｃ シリサイド層
２６１〜２６３ 埋込絶縁膜領域
２７ 絶縁膜
２７Ａ〜２７Ｈ ビアプラグ
２７ｂ バリアメタル膜
２７ｃ，２７ｄ 金属プラグ
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にソース／ドレイン領域下に局所的に絶縁構造を配設した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般にＭＯＳトランジスタではソース領域あるいはドレイン領域が、素子領域を構成する逆導電型のウェル中に形成される。その際、かかるソース領域あるいはドレイン領域は前記ウェルから、前記ソース領域とウェル、あるいはドレイン領域とウェルの界面に形成されるｐｎ接合により分離されている。
【０００３】
しかしこのような通常の構造のＭＯＳトランジスタでは、ｐｎ接合に伴う寄生容量により動作速度が低下してしまい、またリーク電流が発生しやすい問題点を有している。
【０００４】
このような事情で、素子領域においてウェルがソース領域あるいはドレイン領域から、前記ソースあるいはドレイン領域の下に局所的に形成された酸化膜や窒化膜、ボイドなどの絶縁構造で分離されたＭＯＳトランジスタ構造が提案されている。かかるＭＯＳトランジスタ構造は、接合容量の低減効果があり、またリーク電流を低減することができることから、重要である。
【０００５】
このようなＭＯＳトランジスタ構造の形成プロセスとして、ＳｉＧｅ混晶層上にＳｉ層を形成した積層構造を形成し、その後、Ｓｉ層とＳｉＧｅ混晶層の間のエッチングレートの差を利用してＳｉＧｅ混晶層のみを除去する方法が提案されている。例えば特許文献１を参照。ＳｉＧｅ混晶層を除去した後の空洞をシリコン酸化膜で充填することにより、ソース領域あるいはドレイン領域の直下に局所的にシリコン酸化膜の埋込領域を形成することができ、局所的にＳＯＩ（silicon-on-insulator）構造を形成することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２７２３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献１では、ソース領域およびドレイン領域を含むトランジスタの活性領域をメサ構造の形状に形成し、前記ソース領域およびドレイン領域の直下にＳｉＧｅ混晶層を、前記メサ構造の側壁面に露出するように形成している。かかる構造では前記ＳｉＧｅ混晶層は、前記メサ構造の側壁面からエッチングすることで容易に除去でき、ソース領域およびドレイン領域の直下に所望の空洞を形成し、さらにこれを埋込絶縁膜により充填することができる。
【０００８】
しかし、特許文献１の技術を適用するには、活性領域を構成するメサ構造を形成できる必要があるが、多数のトランジスタを集積化した半導体集積回路装置では、このようなメサ構造を個々のトランジスタについて必ずしも形成できるとは限らない。
【０００９】
例えばシリコン基板上に第１および第２のトランジスタを、第１のトランジスタのドレイン領域と第２のトランジスタのソース領域が共用されるように隣接して集積化した半導体装置では、前記第１および第２のトランジスタの各々にメサ構造を形成することができず、例えばＳｉＧｅ混晶層上にシリコンエピタキシャル層を形成し、かかるシリコンエピタキシャル層上に前記第１および第２のトランジスタを形成しているような場合でも、前記第１のトランジスタのドレイン領域および前記第２のトランジスタのソース領域として共用される拡散領域の下でＳｉＧｅ混晶層を選択的にエッチングして空洞を形成したり、あるいは前記空洞を絶縁膜で充填して当該拡散領域の下に埋込絶縁膜を形成したりすることは困難である。
【課題を解決するための手段】
【００１０】
一の側面によれば半導体装置は、半導体基板と、前記半導体基板上において素子分離領域により周囲を画成され、互いに隣接して連続する第１および第２の素子領域部分を含む素子領域と、前記第１の素子領域部分に形成された第１のゲート電極と、前記第１の素子領域部分において前記第１のゲート電極の第１の側および第２の側に形成された第１のソース領域および第１のドレイン領域と、前記第２の素子領域部分に形成された第２のゲート電極と、前記第２の素子領域部分において前記第２のゲート電極の第１の側および第２の側に形成された第２のソース領域および第２のドレイン領域と、前記第１のソース領域の下に形成された第１の埋込絶縁膜領域と、前記第１のドレイン領域の下に形成された第２の埋込絶縁膜領域と、前記第２のソース領域の下に形成された第３の埋込絶縁膜領域と、前記第２のドレイン領域の下に形成された第４の埋込絶縁膜領域と、を含み、前記第１のドレイン領域は、前記第１のゲート電極と前記第２のゲート電極との間において前記第２のソース領域と同一の拡散領域よりなり、前記第２の埋込絶縁膜領域は、前記第１のゲート電極と前記第２のゲート電極との間において前記第３の埋込絶縁膜領域と同一の埋込絶縁膜領域よりなり、前記第１のゲート電極と前記第２のゲート電極との間において、前記第１のドレイン領域および前記第２のソース領域を構成する拡散領域の一部には、前記第２および第３の埋込絶縁膜領域に到達する開口部が形成されており、前記開口部は絶縁膜により充填されている。
【００１１】
他の側面によれば半導体装置の製造方法は、半導体基板上に素子分離溝を形成し、互いに隣接して連続する第１の素子領域部分および第２の素子領域部分を含む素子領域を前記素子分離溝により画成する工程と、前記素子領域の前記第１の素子領域部分と第２の素子領域部分の接続部分に孔を形成する工程と、前記素子分離溝および前記孔を第１の絶縁膜で充填し、前記素子分離溝に第１の絶縁膜領域を、前記孔に第２の絶縁膜領域を形成する工程と、前記第１の素子領域部分において第１のゲート電極を、前記第２の素子領域部分において第２のゲート電極を、前記第１のゲート電極が前記第２のゲート電極の第１の側に、また前記第２のゲート電極が前記第１のゲート電極の第２の側に位置するように形成する工程と、前記第１のゲート電極の前記第２の側および前記第２の側に対向する第１の側の側壁面に第１の側壁絶縁膜を、また前記第２のゲート電極の前記第１の側および前記第１の側に対向する第２の側の側壁面に第２の側壁絶縁膜を形成する工程と、前記第１の素子領域部分において前記第１のゲート電極と前記第１の側壁絶縁膜をマスクに、また前記第２の素子領域部分において前記第２のゲート電極と前記第２の側壁絶縁膜をマスクに前記半導体基板をエッチングし、前記第１の素子領域部分において前記第１のゲート電極の前記第１の側および前記第２の側にそれぞれ第１および第２のトレンチを、前記第１のトレンチが前記第１のゲート電極の前記第１の側において前記素子分離溝の一部に連続し、前記第１の絶縁膜領域の一部を露出するように、また前記第２のトレンチが前記ゲート電極の前記第２の側において前記孔の一部に連続し、前記第２の絶縁膜領域の一部を露出するように、また前記第２の素子領域部分において前記第２のゲート電極の前記第１の側および前記第２の側にそれぞれ第３および第４のトレンチを、前記第３のトレンチが前記第２のゲート電極の前記第１の側に位置し、前記孔の一部に連続して前記第２の絶縁膜領域の一部を露出するように、さらに前記第４のトレンチが前記第２のゲート電極の前記第２の側に位置し、前記素子分離溝の一部に連続して前記第１の絶縁膜領域の一部を露出するように、また前記第２のトレンチが前記第３のトレンチに、前記第１の素子領域部分が前記第２の素子領域部分に接する部分において連続するように形成する工程と、前記第１，第２，第３および第４のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第１の半導体層で充填する工程と、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層上に、前記第１の半導体層に対してエッチング選択性を有する第２の半導体層を形成し、前記第１，第２，第３および第４のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、前記素子分離溝から前記第１の絶縁膜領域を、また前記孔から前記第２の絶縁膜領域を除去し、前記素子分離溝および前記孔において前記第１および第２の半導体層を露出させる工程と、前記第１の半導体層を、前記半導体基板および前記第２の半導体層に対してエッチングにより前記素子分離溝および前記孔を介して選択的に除去し、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層が形成されていた部分に空洞を形成する工程と、前記第１、第２，第３および第４のトレンチにおいて、前記空洞を前記素子分離溝および前記孔を介して第３の絶縁膜により充填し、前記第１のトレンチにおいて前記第２の半導体層の下に第１の埋込絶縁膜領域を、前記第２のトレンチにおいて前記第２の半導体層の下に第２の埋込絶縁膜領域を、前記第３のトレンチにおいて前記第２の半導体層の下に第３の埋込絶縁膜領域を、前記第４のトレンチにおいて前記第２の半導体層の下に第４の埋込絶縁膜領域を、前記素子分離溝において素子分離領域を、前記孔において絶縁膜領域を、それぞれ形成する工程と、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、前記第１および第２の側壁絶縁膜の除去工程の後、前記第１の素子領域部分において前記第１のゲート電極をマスクに、また前記第２の素子領域部分において前記第２のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第１の素子領域部分において前記第１のゲート電極の前記第１の側および前記第２の側に、前記第１の素子領域部分に形成される第１のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第２の素子領域部分において前記第２のゲート電極の前記第１の側および前記第２の側に、前記第２の素子領域部分に形成される第２のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、それぞれ形成する工程と、前記第１のゲート電極のそれぞれの第１および第２の側の側壁面に、第３の側壁絶縁膜を、前記第２のゲート電極のそれぞれの第１および第２の側の側壁面に、第４の側壁絶縁膜を、それぞれ形成する工程と、前記第１および第２のゲート電極および前記第３および第４の側壁絶縁膜をマスクに不純物元素を導入し、前記第１のトレンチに形成された第２の半導体層中に前記第１のトランジスタのソース領域を、前記第２のトレンチに形成された前記第２の半導体層中に前記第１のトランジスタのドレイン領域を、また前記第３のトレンチに形成された前記第２の半導体層中に前記第２のトランジスタのソース領域を、さらに前記第４のトレンチに形成された前記第２の半導体層中に前記第２のトランジスタのドレイン領域を、それぞれ形成する工程と、を含む。
【００１２】
さらに他の側面によれば半導体装置の製造方法は、半導体基板表面のうち、第１のゲート電極を含む第１のトランジスタが形成される第１の素子領域部分に含まれ前記第１のトランジスタの第１の活性領域となる領域を第１のマスクパターンにより、また第２のゲート電極を含む第２のトランジスタが形成される第２の素子領域部分に含まれ前記第２のトランジスタの第２の活性領域となる領域を第２のマスクパタ―ンにより、前記第１のマスクパタ―ンが前記第２のマスクパタ―ンの第１の側に、また前記第２のマスクパタ―ンが前記第１のマスクパタ―ンの第２の側に位置するように形成する工程と、前記第１のマスクパターンおよび前記第２のマスクパターンをマスクに前記半導体基板をエッチングし、前記第１のマスクパターンの相対向する第１の側および前記第２の側にそれぞれ第１および第２のトレンチを、前記第２のマスクパターンの相対向する第１の側および第２の側にそれぞれ第３および第４のトレンチを、前記第２のトレンチが前記第３のトレンチに連続するように形成する工程と、前記第１，第２，第３および第４のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第１の半導体層で充填する工程と、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層上に、前記第１の半導体層に対してエッチング選択性を有する第２の半導体層を形成し、前記第１，第２，第３および第４のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、前記半導体基板中に素子分離溝および孔を、前記素子分離溝が前記第１〜第４のトレンチを含む素子領域を画成するように、また前記孔が、前記素子領域のうち前記第１のトランジスタが形成される第１の素子領域部分と前記第２のトランジスタが形成される第２の素子領域部分との境に形成されるように、また前記素子分離溝が前記第１のトレンチに形成された前記第２の半導体層を露出するように、また前記素子分離溝が前記第４のトレンチに形成された前記第２の半導体層を露出するよう、さらに前記孔が前記第２のトレンチに形成された前記第２の半導体層および前記第３のトレンチに形成された前記第２の半導体層を露出するように形成する工程と、前記第１の半導体層を前記第１および前記第４のトレンチから前記素子分離溝を介して、また前記第１の半導体層を前記第２および前記第３のトレンチから前記孔を介して、前記半導体基板および前記第２の半導体層に対して選択的にエッチングして除去し、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層が形成されていた部分に空洞を形成する工程と、前記第１，第２，第３および第４のトレンチにおいて前記空洞を、前記素子分離溝および前記孔を介して第３の絶縁膜により充填し、前記第１のトレンチにおいて前記第２の半導体層の下に第１の埋込絶縁膜領域を、前記第２のトレンチにおいて前記第２の半導体層の下に第２の埋込絶縁膜領域を、前記第３のトレンチにおいて前記第２の半導体層の下に第３の埋込絶縁膜領域を、前記第４のトレンチにおいて前記第２の半導体層の下に第４の埋込絶縁膜領域を、それぞれ形成する工程と、前記第１の活性領域に前記第１のゲート電極を、前記第２の活性領域に前記第２のゲート電極を、前記第１のゲート電極が前記第２のゲート電極の第１の側に位置し前記第２のゲート電極が前記第１のゲート電極の第２の側に位置するように、それぞれのゲート絶縁膜を介して形成する工程と、前記第１の活性領域において前記第１のゲート電極をマスクに、また前記第２の活性領域において前記第２のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第１の活性領域において前記第１のゲート電極の第１の側およびこれに対向する前記第２の側に、前記第１のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第２の活性領域において前記第２のゲート電極の前記第１の側およびこれに対向する第２の側に、前記第２のトランジスタのソースエクステンション領域およびドレインエクステンション領域をそれぞれ形成する工程と、前記第１のゲート電極の前記第１および第２の側の側壁面に第１の側壁絶縁膜を、前記第２のゲート電極の前記第１および第２の側の側壁面に、第２の側壁絶縁膜を、それぞれ形成する工程と、前記第１および第２のゲート電極および前記第１および第２の側壁絶縁膜をマスクに不純物元素を導入し、前記第１のトレンチにおいて前記第２の半導体層中に、前記第１のトランジスタのソース領域を、前記第２のトレンチにおいて前記第２の半導体層中に前記第１のトランジスタのドレイン領域を、前記第３のトレンチにおいて前記第２の半導体層中に前記第２のトランジスタのソース領域を、前記第４のトレンチにおいて前記第２の半導体層中に前記第２のトランジスタのドレイン領域を、それぞれ形成する工程と、を含む。
【発明の効果】
【００１３】
本発明によれば、第１のトランジスタと第２のトランジスタが、前記第１のトランジスタのソース領域および前記第２のトランジスタのドレイン領域として機能する拡散領域を共有する構成の半導体装置において、前記第１のトランジスタのソース領域およびドレイン領域、および前記第２のトランジスタのソース領域およびドレイン領域が形成される第２の半導体層の下で、前記第２の半導体層に対してエッチング選択性を有する前記第１の半導体層を前記第２のトレンチを介して容易に選択的に除去することができ、前記第１のトランジスタのソース領域およびドレイン領域、前記第２のトランジスタのソース領域およびドレイン領域の下に、それぞれの空洞を容易に形成することができる。かかる空洞は、前記第２のトレンチを介して埋め込み絶縁膜により、容易に充填することができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】第１の実施形態による半導体装置の構成を示す平面図である。
【図１Ｂ】図１Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１Ｃ】図１Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１Ｄ】図１Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２Ｂ】図２Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２Ｃ】図２Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２Ｄ】図２Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図３Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図３Ｂ】図３Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図３Ｃ】図３Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図３Ｄ】図３Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図４Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図４Ｂ】図４Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図４Ｃ】図４Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図４Ｄ】図４Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図５Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図５Ｂ】図５Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図５Ｃ】図５Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図５Ｄ】図５Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図６Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図６Ｂ】図６Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図６Ｃ】図６Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図６Ｄ】図６Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図７Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図７Ｂ】図７Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図７Ｃ】図７Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図７Ｄ】図７Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図８Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図８Ｂ】図８Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図８Ｃ】図８Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図８Ｄ】図８Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図９Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図９Ｂ】図９Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図９Ｃ】図９Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図９Ｄ】図９Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１０Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１０Ｂ】図１０Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１０Ｃ】図１０Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１０Ｄ】図１０Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１１Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１１Ｂ】図１１Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１１Ｃ】図１１Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１１Ｄ】図１１Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１２Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１２Ｂ】図１２Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１２Ｃ】図１２Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１２Ｄ】図１２Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１３Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１３Ｂ】図１３Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１３Ｃ】図１３Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１３Ｄ】図１３Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１４Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１４Ｂ】図１４Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１４Ｃ】図１４Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１４Ｄ】図１４Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１５Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１５Ｂ】図１５Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１５Ｃ】図１５Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１５Ｄ】図１５Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１６Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１６Ｂ】図１６Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１６Ｃ】図１６Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１６Ｄ】図１６Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１７Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１７Ｂ】図１７Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１７Ｃ】図１７Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１７Ｄ】図１７Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１８Ａ】第１の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図１８Ｂ】図１８Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図１８Ｃ】図１８Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図１８Ｄ】図１８Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図１９】第１の実施形態の一変形例を示す平面図である。
【図２０Ａ】比較対照例による半導体装置の製造工程の一段階を示す平面図である。
【図２０Ｂ】図２０Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２０Ｃ】図２０Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２１Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２１Ｂ】図２１Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２１Ｃ】図２１Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２１Ｄ】図２１Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２２Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２２Ｂ】図２２Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２２Ｃ】図２２Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２２Ｄ】図２２Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２３Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２３Ｂ】図２３Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２３Ｃ】図２３Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２３Ｄ】図２３Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２４Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２４Ｂ】図２４Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２４Ｃ】図２４Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２４Ｄ】図２４Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２５Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２５Ｂ】図２５Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２５Ｃ】図２５Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２５Ｄ】図２５Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２６Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２６Ｂ】図２６Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２６Ｃ】図２６Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２６Ｄ】図２６Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【図２７Ａ】第２の実施形態による半導体装置の製造工程の一段階を示す平面図である。
【図２７Ｂ】図２７Ａ中、線Ｅ−Ｅ’に沿った断面図である。
【図２７Ｃ】図２７Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図２７Ｄ】図２７Ａ中、線Ｃ−Ｃ’に沿った断面図である。
【発明を実施するための形態】
【００１５】
［第１の実施形態］
図１Ａ〜図１Ｄは、第１の実施形態による半導体装置２０の構成を示す図である。このうち図１Ａは平面図、図１Ｂは図１Ａ中、線Ｅ−Ｅ’に沿った断面図、図１Ｃは図１Ａ中、線Ｂ−Ｂ’に沿った断面図、図１Ｄは図１Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００１６】
図１Ａ〜図１Ｄを参照するに、前記半導体装置２０は例えばｐ型のシリコン基板１１上に素子分離領域２１Ｉにより画成された素子領域２１上に形成されており、前記素子領域２１は、第１のＭＯＳトランジスタ２０Ａが形成される素子領域部分２１Ａと第２のＭＯＳトランジスタ２０Ｂが形成される素子領域部分２１Ｂとを、相隣接して含んでいる。前記素子分離領域２１ＩはＳＴＩ型の素子分離領域であり、前記素子領域２１を囲む素子分離溝２１ｔと、前記素子分離溝２１ｔを充填するシリコン酸化膜などの絶縁膜より構成されている。
【００１７】
前記素子領域部分２１Ａは素子領域部分２１Ｂに連続しているが、前記素子領域部分２１Ａと素子領域部分２１Ｂの接続部には、前記素子分離領域２１Ｉから孤立して、別のトレンチないし凹部あるいは孔２１ｕをシリコン酸化膜などの絶縁膜により充填した構成の絶縁膜領域２１Ｊが形成されている。前記絶縁膜領域２１Ｊは前記素子分離領域２１Ｉから孤立しており、このため図１Ａの平面図において周囲を、前記素子領域２１を構成する素子領域部分２１Ａおよび素子領域部分２１Ｂにより囲まれている。
【００１８】
後で説明するように本実施形態では前記絶縁膜領域２１Ｊは前記素子分離領域２１Ｉと同時に形成しており、前記トレンチ２１ｕは前記素子分離溝２１ｔと同じ深さを有し、前記素子分離溝２１ｔを充填する絶縁膜は、前記トレンチ２１ｕを充填する絶縁膜と同じ絶縁膜より構成される。図示の例ではこれらの絶縁膜は、ＣＶＤ法で形成したシリコン酸化膜よりなる。
【００１９】
さらに前記素子領域１１の下方には、図１Ｂ〜図１Ｄの断面図よりわかるように素子領域部分２１Ａから素子領域部分２１Ｂにかけて、前記シリコン基板１１とは逆導電型、すなわちｎ型のチャネルストッパ領域２１ｃｓが形成されており、前記素子領域部分２１Ａには前記シリコン基板１１上にポリシリコンよりなる前記ＭＯＳトランジスタ２０Ａのゲート電極２３Ａが、ゲート絶縁膜２２Ａを介して形成されている。同様に前記素子領域部分２１Ｂには前記シリコン基板１１上にポリシリコンよりなる前記ＭＯＳトランジスタ２０Ｂのゲート電極２３Ｂが、ゲート絶縁膜２２Ｂを介して形成されている。図示の例では前記ゲート電極２３Ａとゲート電極２３Ｂとは平行に延在している。
【００２０】
前記ゲート電極２３Ａはその相対向する側壁面上に例えばＳｉＮやＳｉＯＮ、あるいはシリコン酸化膜よりなる側壁絶縁膜２３ａを有しており、前記側壁絶縁膜２３ａの直下において前記ｐ型シリコン基板１１中に、ｎ型のソースエクステンション領域２１ａ，２１ｂが、前記ゲート電極２３Ａ直下のチャネル２１Ｃｈａのそれぞれ左側および右側に形成されている。同様に前記ゲート電極２３Ｂはその相対向する側壁面上に例えばＳｉＮやＳｉＯＮ、あるいはシリコン酸化膜よりなる側壁絶縁膜２３ｂを有しており、前記側壁絶縁膜２３ｂの直下において前記ｐ型シリコン基板１１中にｎ型のソースエクステンション領域２１ｃ，２１ｄが、前記ゲート電極２３Ｂ直下のチャネル２１Ｃｈｂのそれぞれ左側および右側に形成されている。本実施形態においては前記チャネル２１Ｃｈａ，２１Ｃｈｂは、ｐ型シリコン基板１１の一部に形成されることに注意すべきである。
【００２１】
さらに図１Ａ〜図１Ｄの構成においては前記シリコン基板１１のうち、前記チャネル領域１１Ｃｈａおよびソースエクステンション領域２１ａ，２１ｂが形成された部分が、前記素子領域部分２１Ａにおいて前記チャネルストッパ１１ｃｓを形成されたシリコン基板１１の下部から上方に屹立するメサ構造Ｍ１を形成し、同様に前記シリコン基板１１のうち、前記チャネル領域１１Ｃｈｂおよびソースエクステンション領域２１ｃ，２１ｄが形成された部分が、前記素子領域部分２１Ｂにおいて前記チャネルストッパ１１ｃｓを形成されたシリコン基板１１の下部から上方に屹立するメサ構造Ｍ２を形成するのがわかる。
【００２２】
さらに前記メサ構造Ｍ１の上部には、前記メサ構造Ｍ１の左側の側壁面に接合してシリコンエピタキシャル層２１ｅｐ１が、前記ｐ型シリコン基板１１に対してエピタキシャルに、また前記メサ構造Ｍ１の右側の側壁面および前記メサ構造Ｍ２の左側の側壁面に接合して、シリコンエピタキシャル層２１ｅｐ２が、やはり前記ｐ型シリコン基板１１に対してエピタキシャルに、さらに前記メサ構造Ｍ２の右側の側壁面に接合してシリコンエピタキシャル層２１ｅｐ３が、前記ｐ型シリコン基板１１に対してエピタキシャルに、形成されており、前記シリコンエピタキシャル層２１ｅｐ１中にはｎ＋型の拡散領域２１ｅが、前記トランジスタ２０Ａのソース領域として、前記ゲート電極２３Ａの左側側壁絶縁膜２３ａの外側に形成されている。
【００２３】
さらに前記シリコンエピタキシャル層２１ｅｐ２中にはｎ＋型の拡散領域２１ｆが、前記トランジスタ２０Ａのドレイン領域として、前記ゲート電極２３Ａの右側側壁絶縁膜２３ａの外側に形成されており、また同じ前記シリコンエピタキシャル層２１ｅｐ２中にはｎ＋型の拡散領域２１ｇが、前記トランジスタ２０Ｂのソース領域として、前記ゲート電極２３Ｂの右側側壁絶縁膜２３ｂの外側に形成されている。図１Ｄよりわかるように前記拡散領域２１ｆおよび２１ｇは前記素子領域部分２１Ａと２１Ｂの境目において連続しており、トランジスタ２０Ａおよび２０Ｂの双方により共用されている。
【００２４】
さらに前記シリコンエピタキシャル層２１ｅｐ３中にはｎ＋型の拡散領域２１ｈが、前記トランジスタ２０Ｂのドレイン領域として、前記ゲート電極２３Ｂの右側側壁絶縁膜２３ｂの外側に形成されている。
【００２５】
図１Ｂ〜図１Ｄの断面図よりわかるように、前記シリコンエピタキシャル層２１ｅｐ１の直下には埋込絶縁膜２６１が前記素子分離領域２１Ｉの一部に、また前記絶縁膜領域２１Ｊの一部に、連続して形成されており、前記シリコンエピタキシャル層２１ｅｐ２の直下には埋込絶縁膜２６２が、前記絶縁膜領域２１Ｊの一部に、また前記素子分離領域２１Ｉの一部に、連続して形成されている。さらに前記シリコンエピタキシャル層２１ｅｐ３の直下には埋込絶縁膜２６３が前記素子分離領域２１Ｉの一部に、また前記絶縁膜領域２１Ｊの一部に、連続して形成されている。
【００２６】
前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の露出表面には、図１Ａ〜図１Ｄに示すようにシリサイド層２５Ａ〜２５Ｃがそれぞれ形成されており、また前記ポリシリコンゲート電極２３Ａ，２３Ｂの露出表面にもシリサイド層２４Ｅ，２４Ｅが、それぞれ形成されている。
【００２７】
前記シリコン基板１１上には絶縁膜２７が、前記ゲート電極２３Ａ，２３Ｂを覆って形成されており、前記絶縁膜２７中には、図１Ａの平面図に示すように前記シリサイド層２５Ａ上にビアプラグ２７Ａ，２７Ｂが、前記トランジスタ２０Ａのソースコンタクトとして、また前記シリサイド層２５Ｂ上にビアプラグ２７Ｃ，２７Ｄが、前記トランジスタ２０Ａのドレインコンタクトおよび前記トランジスタ２０Ｂのソースコンタクトとして、形成される。また前記絶縁膜２６中には、前記シリサイド層２５Ｃ上にビアプラグ２７Ｅ，２７Ｆが、前記トランジスタ２０Ｂのドレインコンタクトとして、形成される。
【００２８】
また図１Ａの平面図に示すように前記ポリシリコン電極２３Ａおよび２３Ｂには前記素子分離領域２１Ｉの一部に接続パッド２３Ｐおよび２３Ｑがそれぞれ形成され、前記接続パッド２３Ｐおよび２３Ｑにも、ビアプラグ２７Ｇおよび２７Ｈがそれぞれコンタクトする。
【００２９】
図１Ｂの断面図に示すように前記ビアプラグ２７Ｃおよび２７Ｄは、銅（Ｃｕ）あるいはタングステン（Ｗ）よりなる金属プラグ２７ｃ，２７ｄの表面を、Ｔａ／ＴａＮあるいはＴｉ／ＴｉＮ積層構造のバリアメタル膜２７ｂで覆った構成を有している。他のビアプラグ２７Ａ〜２７Ｂ，２７〜２７Ｈにおいても同様である。
【００３０】
前記絶縁膜領域２１Ｊは本実施形態では前記素子分離領域２１Ｉから孤立したパタ―ンであり、前記シリコンエピタキシャル層２１ｅｐ２により周囲を囲まれているが、素子面積を増大させない観点からは、前記ビアプラグ２７Ａ〜２７Ｆと実質的に同じ寸法および形状を有するのが好ましい。ただし前記絶縁膜領域２１Ｊは必ずしも孤立パタ―ンである必要はなく、回路設計が許すのであれば、図１９に示す変形例のように、素子分離領域２１Ｉの一部に連続するものであってもよい。ただし図１９の変形例では前記絶縁膜領域２１Ｊが延在しているため、図１Ａ〜図１Ｄの実施形態におけるビアコンタクト２７Ｃは形成されない。
【００３１】
以下、第１の実施形態による半導体装置の製造方法を、図２Ａ〜図１８Ｄを参照しながら説明する。
【００３２】
図２Ａ〜図２Ｄは、第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２Ａは平面図、図２Ｂは図２Ａ中、線Ｅ−Ｅ’に沿った断面図、図２Ｃは図２Ａ中、線Ｂ−Ｂ’に沿った断面図、図２Ｄは図２Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００３３】
図２Ａ〜図２Ｄを参照するに、前記ｐ型のシリコン基板１１中にはＰあるいはＡｓなどのｎ型不純物元素がイオン注入により導入され、チャネルストッパ領域２１ｃｓが、前記チャネルストッパ領域２１ｃｓの上端が前記シリコン基板１１の上面から約９０ｎｍの深さのところにｐｎ接合を形成するように形成される。
【００３４】
図３Ａ〜図３Ｄは、前記図２Ａ〜図２Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図３Ａは前記図２Ａに対応する平面図、図３Ｂは図３Ａ中、線Ｅ−Ｅ’に沿った断面図、図３Ｃは図３Ａ中、線Ｂ−Ｂ’に沿った断面図、図３Ｄは図３Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００３５】
図３Ａ〜図３Ｄを参照するに、前記シリコン基板１１中には第１の素子分離溝２１ｔが前記ｐｎ接合よりも深く形成され、素子領域２１を画成する。また同時に前記第１のトレンチから孤立して第２のトレンチないし凹部あるいは孔２１ｕが同じ深さに形成される。なお、第２のトレンチ２１ｕは、前記第１のトレンチ２１ｔと同じ深さでなくとも良く、例えば前記第１のトレンチと比べて浅く形成しても良い。さらに、第１のトレンチ２１ｔと第２のトレンチ２１ｕは同時ではなく、個別に形成されても良い。さらに図３Ａ〜図３Ｄの工程では、前記第１および第２のトレンチ２１ｕおよび２１ｖをＣＶＤ法によりシリコン酸化膜で充填し、さらにこれを前記シリコン基板１１の表面が露出するように化学機械研磨することにより、前記シリコン酸化膜により充填する。
【００３６】
図４Ａ〜図４Ｄは、前記図３Ａ〜図３Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図４Ａは前記図３Ａに対応する平面図、図４Ｂは図４Ａ中、線Ｅ−Ｅ’に沿った断面図、図４Ｃは図４Ａ中、線Ｂ−Ｂ’に沿った断面図、図４Ｄは図４Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００３７】
図４Ａ〜図４Ｄを参照するに、この工程では前記シリコン基板１１を酸化雰囲気中において熱酸化し、前記素子領域２１に０．３ｎｍ〜１ｎｍ程度の膜厚の熱酸化膜２２を形成する。ここで前記酸化雰囲気は、オゾン雰囲気、酸素雰囲気、酸化窒化ガス雰囲気など、酸素を含む雰囲気を意味する。
【００３８】
図４Ａ〜図４Ｄの工程では、さらにこのようにして形成した熱酸化膜２２に対し、さらに窒素雰囲気中で熱処理あるいはプラズマ処理を行い、シリコン酸窒化膜に変換してもよい。例えば前記熱酸化膜２２を０．７ｎｍの膜厚に形成し、さらに形成された熱酸化膜をＮＯガス雰囲気中において熱処理し、シリコン酸窒化膜よりなる絶縁膜に変換することができる。以下の説明では、図４Ａ〜図４Ｄの絶縁膜２２は、このようにして形成されたシリコン酸窒化膜であるものとする。
【００３９】
図５Ａ〜図５Ｄは、前記図４Ａ〜図４Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図５Ａは前記図４Ａに対応する平面図、図５Ｂは図５Ａ中、線Ｅ−Ｅ’に沿った断面図、図５Ｃは図５Ａ中、線Ｂ−Ｂ’に沿った断面図、図５Ｄは図５Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００４０】
図５Ａ〜図５Ｄを参照するに、この工程では前記シリコン基板１１上に前記絶縁膜２２を介してポリシリコン膜２３を例えば熱ＣＶＤ法により１０ｎｍ〜１００ｎｍ程度の厚さに堆積し、前記素子分離領域２１Ｉおよび前記素子領域部分２１Ａ，２１Ｂを、前記絶縁膜領域２１Ｊを含め、連続して覆う。なお前記ポリシリコン膜２３はアモルファスシリコン膜の形で堆積し、その後で結晶化させてもよい。
【００４１】
図６Ａ〜図６Ｄは、前記図５Ａ〜図５Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図６Ａは前記図５Ａに対応する平面図、図６Ｂは図６Ａ中、線Ｅ−Ｅ’に沿った断面図、図６Ｃは図６Ａ中、線Ｂ−Ｂ’に沿った断面図、図６Ｄは図６Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００４２】
図６Ａ〜図６Ｄを参照するに、この工程では前記ポリシリコン膜２４がパターニングされ、図７Ｃおよび図７Ｄにおいて第１の側、すなわち左側に第１のポリシリコンゲート電極２３Ａが、また図７Ｃおよび図７Ｄにおいて第２の側、すなわち右側に第２のポリシリコンゲート電極２３Ｂが形成される。前記ポリシリコン膜２３のパターニングに伴い前記絶縁膜２２もパターニングされ、前記第１のポリシリコンゲート電極２３Ａの直下には、前記シリコン基板１１との間に第１のゲート絶縁膜２２Ａが、また前記第２のポリシリコンゲート電極２３Ｂの直下には、前記シリコン基板１１との間に第２のゲート絶縁膜２２Ｂが、それぞれ形成される。
【００４３】
なお前記第１のポリシリコンゲート電極２３Ａは前記素子分離領域２１Ｉ上に延在して接続パッド２３Ｐを形成し、同様に前記第２のポリシリコンゲート電極２３Ｂも前記素子分離領域２１Ｉ上に延在して接続パッド２３Ｑを形成する。
【００４４】
図７Ａ〜図７Ｄは、前記図６Ａ〜図６Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図７Ａは前記図６Ａに対応する平面図、図７Ｂは図７Ａ中、線Ｅ−Ｅ’に沿った断面図、図７Ｃは図７Ａ中、線Ｂ−Ｂ’に沿った断面図、図７Ｄは図７Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００４５】
図７Ａ〜図７Ｄを参照するに、この工程で前記第１のポリシリコンゲート電極２３Ａの相対向する側壁面上には一対の側壁絶縁膜２３ｄａが、また前記第２のポリシリコンゲート電極２３Ｂの相対向する側壁面上には一対の側壁絶縁膜２３ｄｂが、それぞれ形成される。前記側壁絶縁膜２３ｄａおよび２３ｄｂは、前記半導体基板１１を構成するシリコンや素子分離領域２１Ｉ、絶縁膜領域２１Ｊを構成するシリコン酸化膜に対してエッチング選択性を有する例えばＳｉＮなどより構成される。また前記側壁絶縁膜２３ｄａおよび２３ｄｂは後で除去されるので、ダミー側壁絶縁膜となる。
【００４６】
前記ダミー側壁絶縁膜２３ｄａおよび２３ｄｂは、前記素子分離領域２１Ｉ上まで延在し、前記接続パッド２３Ｐおよび２３Ｑの側壁面にも形成される。
【００４７】
図８Ａ〜図８Ｄは、前記図７Ａ〜図７Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図８Ａは前記図７Ａに対応する平面図、図８Ｂは図８Ａ中、線Ｅ−Ｅ’に沿った断面図、図８Ｃは図８Ａ中、線Ｂ−Ｂ’に沿った断面図、図８Ｄは図８Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００４８】
図８Ａ〜図８Ｄを参照するに、この工程では前記第１および第２のポリシリコンゲート電極２３Ａおよび２３Ｂ、および前記ダミー側壁絶縁膜２３ｄａ，２３ｄｂをマスクに前記シリコン基板１１を例えば塩素ガス（Ｃｌ２）や塩酸ガス（ＨＣｌ）をエッチングガスとして使ったドライエッチングにより、前記シリコン基板１１中、前記第１のポリシリコンゲート電極２３Ａから見て前記ダミー側壁絶縁膜２３ｄａの外側、および前記第２のポリシリコンゲート電極２３Ｂから見て前記ダミー側壁絶縁膜２３ｄｂの外側の部分を前記素子分離領域２１Ｉあるいは絶縁膜領域２１Ｊの深さを超えないような深さ、例えば８０ｎｍの深さまでエッチングし、前記第１のポリシリコンゲート電極２３Ａの第１の側、すなわち左側に第１のトレンチ２１ＴＡを、前記第２のポリシリコンゲート電極２３Ａの第２の側、すなわち右側に第２のトレンチ２１ＴＣを、さらに前記第１および第２のポリシリコンゲート電極２３Ａと２３Ｂの間に第３のトレンチ２１ＴＢを、それぞれ形成する。なお図示は省略するが、前記ポリシリコンゲート電極２３Ａ，２３Ｂの上部には、前記図５Ａ〜図５Ｄの工程の時点でシリコン酸化膜がエッチングマスクとして形成されている。
【００４９】
かかるトレンチ２１ＴＡ，２１ＴＢ，２１ＴＣの形成の結果、前記ｐ型シリコン基板１１のうち、前記第１のポリシリコンゲート電極２３Ａおよび前記第１のダミー側壁絶縁膜２３ｄａ直下の部分は前記トレンチ２１ＴＡ，２１ＴＢの底から上方に屹立する第１のメサ構造Ｍ１を、また前記第２のポリシリコンゲート電極２３Ｂおよび前記第２のダミー側壁絶縁膜２３ｄｂ直下の部分は前記トレンチ２１ＴＢ，２１ＴＣの底から上方に屹立する第２のメサ構造Ｍ２を、形成する。
【００５０】
図９Ａ〜図９Ｄは、前記図８Ａ〜図８Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図９Ａは前記図８Ａに対応する平面図、図９Ｂは図９Ａ中、線Ｅ−Ｅ’に沿った断面図、図９Ｃは図９Ａ中、線Ｂ−Ｂ’に沿った断面図、図９Ｄは図９Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００５１】
図９Ａ〜図９Ｄを参照するに、この工程では前記トレンチ２１ＴＡ，２１ＴＢ，２１ＴＣの下部にＳｉＧｅ混晶層を、例えばシラン（ＳｉＨ４）あるいはジクロロシラン（ＳｉＨ２Ｃｌ２）、モノゲルマン（ＧｅＨ４）、塩化水素（ＨＣｌ）および水素（Ｈ２）の混合ガスを原料に用いたＣＶＤ法により、例えば２０ｎｍ〜８０ｎｍの厚さで選択的にエピタキシャル成長させる。ここでＳｉＧｅ混晶層という記載は、ＳｉとＧｅ以外に更に他の元素を含んだ混晶層も含むものである。
【００５２】
例えば前記ＳｉＧｅ混晶層のエピタキシャル成長は、１３３０Ｐａ〜１３３００Ｐａ（１０Ｔｏｒｒ〜１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０℃〜７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ〜６０００Ｐａの範囲、好ましくは５３００Ｐａの値に設定し、ジクロロシラン分圧を２０Ｐａ〜３０Ｐａの範囲、好ましくは２６Ｐａの値に設定し、モノゲルマンの分圧を１０Ｐａ〜１５Ｐａの範囲、好ましくは１２Ｐａの値に設定し、塩化水素分圧を１０Ｐａ〜１５Ｐａの範囲、好ましくは１２Ｐａの値に設定し、例えば４５ｎｍ／分の成長速度で行うことができる。
【００５３】
かかるＳｉＧｅ混晶層の成長の結果、前記トレンチ２１ＴＡには第１のＳｉＧｅ混晶層領域２１ＳＧ１が、前記トレンチ２１ＴＢには第２のＳｉＧｅ混晶層領域２１ＳＧ２が、さらに前記トレンチ２１ＴＣには第３のＳｉＧｅ混晶層領域２１ＳＧ３が、それぞれその下のシリコン基板１１に対してエピタキシャルに、２０〜８０ｎｍの厚さで形成される。
【００５４】
ここで前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３としては例えばＧｅを原子分率で２０％程度含むものが使われるが、前記シリコン基板１１に対してエピタキシャルに成長できる範囲でＧｅの組成はより増大させることができる。例えばＧｅを原子分率で４０％程度含むＳｉＧｅ混晶を、前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３として使うことも可能である。また前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３として、さらにＣを含むＳｉＧｅＣ混晶層を使うことも可能である。
【００５５】
さらに図９Ａ〜図９Ｄの工程では、前記トレンチ２１ＴＡ〜２１ＴＣにおいて前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３上に、ジシランガスあるいはシランガス、塩化水素ガスおよび水素ガスの混合ガスを原料に使い、シリコン層２１ｅｐ１，２１ｅｐ２，２１ｅｐ３を、それぞれ前記シリコン基板１１に対してエピタキシャルに成長させる。
【００５６】
例えば前記シリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２，２１３ｐ３の成長は、１３３０Ｐａ〜１３３００Ｐａ（１０Ｔｏｒｒ〜１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０℃〜７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ〜６０００Ｐａの範囲、好ましくは５３００Ｐａの値に設定し、ジクロロシラン分圧を１５Ｐａ〜２５Ｐａの範囲、好ましくは２１Ｐａの値に設定し、塩化水素分圧を３Ｐａ〜１０Ｐａの範囲、好ましくは５Ｐａの値に設定し、例えば０．７ｎｍ／分の成長速度で行うことができる。
【００５７】
かかるＳｉＧｅ混晶層の成長の結果、前記トレンチ２１ＴＡ，２１ＴＢ，２１ＴＣの各々においてＳｉＧｅ混晶層領域２１ＳＧ１，２１ＳＧ２，２１ＳＧ３のそれぞれ上部を前記シリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２，２１ｅｐ３により、前記シリコン基板１１の上面まで充填することができる。ただし本実施形態においてかかるシリコンエピタキシャル層の成長を、前記シリコン基板１１の上面を超えて行うことも可能である。
【００５８】
図１０Ａ〜図１０Ｄは、前記図９Ａ〜図９Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１０Ａは前記図９Ａに対応する平面図、図１０Ｂは図１０Ａ中、線Ｅ−Ｅ’に沿った断面図、図１０Ｃは図１０Ａ中、線Ｂ−Ｂ’に沿った断面図、図１０Ｄは図１０Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００５９】
図１０Ａ〜図１０Ｄを参照するに、この工程では前記図９Ａ〜図９Ｄの構造に対し、ドライエッチングあるいはＨＦを使ったウェットエッチングを行い、前記素子分離領域２１Ｉおよび２１Ｊにおいてそれぞれの素子分離溝２１ｔおよび別のトレンチ２１ｕを充填しているシリコン酸化膜を除去し、前記素子分離溝２１ｔおよび前記別のトレンチ２１ｕにおいて、前記トレンチ２１ＴＡ，２１ＴＢ，２１ＴＣを充填しているＳｉＧｅ混晶層ＳＧ１，ＳＧ２，ＳＧ３の側壁面を露出させる。
【００６０】
図１０Ａ〜図１０Ｄの例では、前記素子分離溝２１ｔおよび別のトレンチ２１ｕにおいては素子分離領域２１Ｉおよび絶縁膜領域２１Ｊに対応するシリコン酸化膜が前記ＳｉＧｅ混晶層２１ｅｐ１〜２１ｅｐ３の下端の深さまで残されているが、これは必須のことがらではなく、前記シリコン酸化膜は前記素子分離溝２１ｔおよび別のトレンチ２１ｕから完全に除去されてもよい。また前記素子分離溝２１ｔおよび別のトレンチ２１ｕにおいて前記シリコン酸化膜は、前記ＳｉＧｅ混晶層２１ｅｐ１〜２１ｅｐ３の側壁面が十分な面積で露出されるのであれば、図示の例よりも高い位置まで残っていてもよい。
【００６１】
図１１Ａ〜図１１Ｄは、前記図１０Ａ〜図１０Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１１Ａは前記図１０Ａに対応する平面図、図１１Ｂは図１１Ａ中、線Ｅ−Ｅ’に沿った断面図、図１１Ｃは図１１Ａ中、線Ｂ−Ｂ’に沿った断面図、図１１Ｄは図１１Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００６２】
図１１Ａ〜図１１Ｄを参照するに、この工程では、前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３が露出した側壁面から、前記素子分離溝２１ｔおよび別のトレンチ２１ｕを介してエッチングにより、前記シリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２，２１ｅｐ３およびシリコン基板１１に対して、図中に矢印で示すガス流れの経路に沿って選択的に除去され、前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３にそれぞれ対応して、空隙２１Ｖ１，２１Ｖ２，２１Ｖ３が形成される。
【００６３】
かかるＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３の選択的なエッチングは、例えば７００℃の温度において水素ガスと塩酸ガスあるいは塩素ガスなどの塩素系ガスをエッチングガスに使ったドライエッチングにより、あるいはＣＦ４ラジカルを使ったドライエッチングにより、実施することができる。またかかる選択的なエッチングは、酢酸とフッ酸の混合液を使ったウェットエッチングによっても実施することができる。
【００６４】
このようにして形成された空隙２１Ｖ１および２１Ｖ３は前記素子分離溝２１ｔと連通しており、また前記空隙２１Ｖ２は前記別のトレンチ２１ｕと連通している。
【００６５】
このように本実施形態では前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３を選択的にエッチングする際、前記絶縁膜領域２１Ｊを形成しておくことにより、トレンチ２１ｕを介したエッチングが可能となり、エッチングを効率的に行うことが可能となる。
【００６６】
これに対し、このような絶縁膜領域２１Ｊを形成しなかった比較対照例の場合には、図２０Ａ〜図２０Ｃに示すようにエッチングは前記素子領域２１を囲んで形成された素子分離溝２１ｔを介してのみ可能となり、ＳｉＧｅ混晶層領域２１ＳＧ１および２１ＳＧ３については、かかる素子分離溝２１ｔから図中に矢印で示すガス流れ経路に沿って、前記素子分離溝２１ｔ多方向に、効率的に除去がなされるが、前記メサ構造Ｍ１とメサ構造Ｍ２の間に位置するＳｉＧｅ混晶層領域２１ＳＧ２については素子分離溝２１ｔに露出するのが、ゲート電極２３Ａ，２３Ｂの延在方向上の２箇所だけとなり、エッチングによる除去が困難となる。ただし図２０Ａ〜図２０Ｃは本実施形態の比較例による半導体装置の構成を示す平面図であり、図２０Ｂは図２０Ａ中、線Ｅ−Ｅ’に沿った断面図を、さらに図２０Ｃは図２０Ａ中、線Ｂ−Ｂ’に沿った断面図を示している。
【００６７】
図１２Ａ〜図１２Ｄは、前記図１１Ａ〜図１１Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１２Ａは前記図１１Ａに対応する平面図、図１２Ｂは図１２Ａ中、線Ｅ−Ｅ’に沿った断面図、図１２Ｃは図１２Ａ中、線Ｂ−Ｂ’に沿った断面図、図１２Ｄは図１２Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００６８】
図１２Ａ〜図１２Ｄを参照するに、この工程では前記図１１Ａ〜図１１Ｄの構造上に埋込絶縁膜２６の堆積を行い、前記素子分離溝２１ｔおよび別のトレンチ２１ｕのみならず前記空隙２１Ｖ１〜２１Ｖ３をも前記埋込絶縁膜２６により充填する。前記埋込絶縁膜２６に堆積には、Atomic layered deposition （ＡＬＤ）法やＣＶＤ法、ＳＯＤ（spin-on-dielectric）法などのステップカバレッジに優れた成膜方法を使うのが好ましい。例えばかかる埋込絶縁膜２６の成膜を、テトラジメチルアミノシラン（ＴＤＭＡＳ）およびオゾン（Ｏ３）を原料ガスとして、３００〜６００℃の温度で実行することができる。あるいは原料ガスとして、外にＢＴＢＢＡＳや酸素を使うことも可能である。図１２Ａ〜図１２Ｄの工程において前記埋込絶縁膜２６は前記空隙２１Ｖ１〜２１Ｖ３を全て完全に充填する必要はなく、一部に空隙が残ってもよい。
【００６９】
なお図１２Ａの平面図は、前記シリコン基板１１の表面より上に堆積した埋込絶縁膜２６については示していない。
【００７０】
図１３Ａ〜図１３Ｄは、前記図１２Ａ〜図１２Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１３Ａは前記図１２Ａに対応する平面図、図１３Ｂは図１３Ａ中、線Ｅ−Ｅ’に沿った断面図、図１３Ｃは図１３Ａ中、線Ｂ−Ｂ’に沿った断面図、図１３Ｄは図１３Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００７１】
図１３Ａ〜図１３Ｄを参照するに、この工程では前記シリコン基板１１の表面上の余分な埋込絶縁膜２６が、ドライエッチングによりエッチバックされ、前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の表面が露出される。このエッチバックの結果、前記素子分離領域２１Ｉおよび前記絶縁膜領域２１Ｊにおいて前記素子分離溝２１ｔおよび別のトレンチ２１ｕが、また前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の直下において前記空隙２１Ｖ１〜２１Ｖ３が前記埋込絶縁膜２６により充填され、前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の直下に埋込絶縁膜領域２６１〜２６３がそれぞれ形成される。前記埋込絶縁領域２６１〜２６３は、図１Ａ〜図１Ｄにおける前記埋込絶縁膜領域２６１〜２６３に対応する。また前記素子分離溝２１ｔおよび別のトレンチ２１ｕも前記埋込絶縁膜２６で充填され、その結果、前記素子領域２１Ｉおよび前記絶縁膜領域２１Ｊにおいては素子分離溝２１ｔおよび別のトレンチ２１ｕの下部が先に図３Ａ〜図３Ｄの工程で充填された絶縁膜により、またその上部が前記埋込絶縁膜２６により充填されている。
【００７２】
図１４Ａ〜図１４Ｄは、前記図１３Ａ〜図１３Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１４Ａは前記図１３Ａに対応する平面図、図１４Ｂは図１４Ａ中、線Ｅ−Ｅ’に沿った断面図、図１４Ｃは図１４Ａ中、線Ｂ−Ｂ’に沿った断面図、図１４Ｄは図１４Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００７３】
図１４Ａ〜図１４Ｄを参照するに、この工程では前記ゲート電極２３Ａの側壁面に形成されていたダミーの側壁絶縁膜２３ｄａ、および前記ゲート電極２３Ｂの側壁面に形成されていたダミーの側壁絶縁膜２３ｄｂが除去される。その結果、前記ゲート電極２３Ａの左右には、当初のｐ型シリコン基板１１の一部をなすメサ構造Ｍ１の表面が、前記シリコンエピタキシャル層２１ｅｐ１および２１ｅｐ２の表面に連続して露出される。同様に前記ゲート電極２３Ｂの左右にも、当初のｐ型シリコン基板１１の一部をなすメサ構造Ｍ２の表面が、前記シリコンエピタキシャル層２１ｅｐ２および２１ｅｐ３の表面に連続して露出される。
【００７４】
図１５Ａ〜図１４Ｄは、前記図１４Ａ〜図１４Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１５Ａは前記図１４Ａに対応する平面図、図１５Ｂは図１４Ａ中、線Ｅ−Ｅ’に沿った断面図、図１４Ｃは図１４Ａ中、線Ｂ−Ｂ’に沿った断面図、図１５Ｄは図１５Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００７５】
図１５Ａ〜図１５Ｄを参照するに、この工程では前記ゲート電極２３Ａおよび２３Ｂをマスクにｎ型の不純物元素、例えばヒ素（Ａｓ）やリン（Ｐ）を前記メサ領域Ｍ１およびＭ２の表面部分にイオン注入法により導入し、前記第１のメサ構造Ｍ１の表面部分において前記ゲート電極２３Ａの左側、すなわち第１の側に前記第１のトランジスタ２０Ａのｎ型ソースエクステンション領域２１ａを、また前記ゲート電極２３Ｂの右側、すなわち第２の側に前記第１のトランジスタ２０Ａのｎ型ドレインエクステンション領域２１ｂを形成し、同時に前記第２のメサ構造Ｍ２の表面部分において前記ゲート電極２３Ｂの左側、すなわち第１の側に前記トランジスタ２０Ｂのｎ型ソースエクステンション領域２１ｃを、また前記ゲート電極２３Ｂの右側、すなわち第２の側に前記トランジスタ２０Ｂのｎ型ドレインエクステンション領域２１ｄを形成する。ここで前記ｎ型ドレインエクステンション領域２１ｂとｎ型ソースエクステンション領域２１ｃは連続した単一のｎ型拡散領域よりなる。
【００７６】
かかるソースエクステンション領域２１ａ，２１ｃおよびドレインエクステンション領域２１ｂ，２１ｄの形成は、前記トランジスタ２０Ａおよび２０ＢがｎチャネルＭＯＳトランジスタである場合、例えばヒ素（Ａｓ）を５ｋｅＶ以下の加速エネルギおよび２×１０13ｃｍ-2〜２×１０15ｃｍ-2のドーズ量でイオン注入を行うことにより実行することができる。
【００７７】
また前記トランジスタ２０Ａおよび２０ＢがｎチャネルＭＯＳトランジスタである場合には、かかるソースエクステンション領域２１ａ，２１ｃおよびドレインエクステンション領域２１ｂ，２１ｄの形成は、例えばボロン（Ｂ）を２ｋｅＶ以下の加速エネルギおよび２×１０13ｃｍ-2〜２×１０15ｃｍ-2のドーズ量でイオン注入を行うことにより実行することができる。
【００７８】
また前記図１５Ａ〜図１５Ｄの工程では、図示は省略するが、前記素子領域部分２１Ａおよび素子領域部分２１Ｂに、前記ゲート電極２３Ａ，２３Ｂをマスクにボロン（Ｂ）などのｐ型不純物元素を斜めイオン注入することにより、ポケット領域が形成される。このようなポケット注入は、前記トランジスタ２０Ａおよび２０ＢがｎチャネルＭＯＳトランジスタである場合、例えばボロン（Ｂ）を２０ｋｅＶ以下の加速エネルギおよび５×１０13ｃｍ-2以下のドーズ量でイオン注入することにより実行できる。
【００７９】
また前記トランジスタ２０Ａおよび２０ＢがｎチャネルＭＯＳトランジスタである場合、前記ポケット注入は、例えばヒ素（Ａｓ）を１００ｋｅＶ以下の加速エネルギおよび５×１０13ｃｍ-2以下のドーズ量でイオン注入することにより実行できる。
【００８０】
図１６Ａ〜図１６Ｄは、前記図１５Ａ〜図１５Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１６Ａは前記図１５Ａに対応する平面図、図１６Ｂは図１６Ａ中、線Ｅ−Ｅ’に沿った断面図、図１６Ｃは図１６Ａ中、線Ｂ−Ｂ’に沿った断面図、図１６Ｄは図１６Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００８１】
図１６Ａ〜図１６Ｄを参照するに、この工程では前記図１５Ａ〜図１５Ｄの構造において、前記ゲート電極２３Ａおよびゲート電極２３Ｂのそれぞれの相対向する第１および第２の側の側壁面上に、前記ダミー側壁絶縁膜２３ｄａおよび２３ｄｂと同様な、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）あるいはシリコン酸化膜（ＳｉＯ２）よりなる側壁絶縁膜２３ａ，２３ｂが、それぞれ形成される。このように図１６Ａ〜図１６Ｄの工程で改めてゲート側壁絶縁膜２３ａ，２３ｂを形成することにより、先に形成され、前記トレンチ２１ＴＡ〜２１ＴＣのエッチングの際にマスクとして使われ、また図１３Ａ〜図１３Ｄの工程において前記ゲート電極２３Ａ，２３Ｂの側壁面を保護するマスクとしても使われて消耗しているダミーゲート側壁絶縁膜２３ａｄ，２３ｂｄを更新することができる。
【００８２】
図１７Ａ〜図１７Ｄは、前記図１６Ａ〜図１６Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１７Ａは前記図１６Ａに対応する平面図、図１７Ｂは図１７Ａ中、線Ｅ−Ｅ’に沿った断面図、図１７Ｃは図１７Ａ中、線Ｂ−Ｂ’に沿った断面図、図１７Ｄは図１７Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００８３】
図１７Ａ〜図１７Ｄを参照するに、前記ゲート電極２３Ａ，２３Ｂおよびそれぞれの側壁絶縁膜２３ａ，２３ｂをマスクに、再びｎ型の不純物元素をイオン注入し、前記シリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２において前記ゲート電極２３Ａから見て側壁絶縁膜２３ａの外側に、前記トランジスタ２０Ａのｎ＋型ソース領域２１ｅおよびドレイン領域２１ｆを、前記ソースエクステンション領域２１ａおよび２１ｂよりも深く、またより高い不純物濃度で形成する。また同時に、前記シリコンエピタキシャル層２１ｅｐ２，２１ｅｐ３において前記トランジスタ２０Ｂのｎ＋型ソース領域２０ｇおよびドレイン２０ｈが、前記ゲート電極２３Ｂから見て側壁絶縁膜２３ｂの外側に、前記ソースエクステンション領域２１ｃおよび２１ｄよりも深く、より高い不純物濃度で形成される。またこの工程においてポリシリコンよりなる前記ゲート電極２３Ａおよび２３Ｂは、ｎ＋型にドープされる。
【００８４】
前記ソース領域２１ｅ，２１ｇおよびドレイン領域２１ｆ，２１ｈの形成は、前記トランジスタ２０Ａおよび２０ＢがｎチャネルＭＯＳトランジスタである場合、例えばヒ素（Ａｓ）を５ｋｅＶ以下の加速エネルギおよび２×１０14ｃｍ-2〜２×１０16ｃｍ-2のドーズ量でイオン注入を行うことにより実行することができる。
【００８５】
また前記トランジスタ２０Ａおよび２０ＢがｐチャネルＭＯＳトランジスタである場合、前記ソース領域２１ｅ，２１ｇおよびドレイン領域２１ｆ，２１ｈの形成は、例えばボロン（Ｂ）を７ｋｅＶ以下の加速エネルギおよび５×１０14ｃｍ-2〜２×１０16ｃｍ-2のドーズ量でイオン注入を行うことにより実行することができる。
【００８６】
図１７Ｄの断面図よりわかるようにトランジスタ２０Ａのドレイン領域２１ｆとトランジスタ２０Ｂのソース領域２１ｇは連続した単一の拡散領域を形成する。
【００８７】
図１８Ａ〜図１８Ｄは、前記図１７Ａ〜図１７Ｄの工程に引き続いて実行される第１の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図１８Ａは前記図１７Ａに対応する平面図、図１８Ｂは図１８Ａ中、線Ｅ−Ｅ’に沿った断面図、図１８Ｃは図１８Ａ中、線Ｂ−Ｂ’に沿った断面図、図１８Ｄは図１８Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００８８】
図１８Ａ〜図１８Ｄを参照するに、この工程では図１７Ａ〜図１７Ｄの構造における露出シリコン面上に、サリサイド法によりシリサイド層が形成される。その結果、前記シリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２，２１ｅｐ３の表面にシリサイド層２５Ａ，２５Ｂ，２５Ｃが、また前記ポリシリコンゲート電極２３Ａ，２３Ｂ上にシリサイド層２４Ａ，２４Ｂが、それぞれ形成される。
【００８９】
図１８Ａ〜図１８Ｄの工程の後、前記シリコン基板１１上に絶縁膜２７を形成し、さらに前記絶縁膜２７中にビアプラグ２７Ａ〜２７Ｈを形成することにより、図１Ａ〜図１Ｄで説明した半導体装置２０が得られる。
【００９０】
先にも述べたように本実施形態によれば、前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３を選択的にエッチングする際、前記絶縁膜領域２１Ｊを形成しておくことにより、特にＳｉＧｅ混晶層領域２１ＳＧ２のトレンチ２１ｕを介したエッチングが可能となり、ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３のエッチングを効率的に行うことが可能となる。また図１２Ａ〜図１２Ｄの工程でも、空隙２１Ｖ１〜２１Ｖ３を埋込絶縁領域２６１〜２６３で充填する際の効率が向上する。
【００９１】
このようにして形成された半導体装置２０では、前記トランジスタ２０Ａおよび２０Ｂのいずれにおいても、チャネル２１Ｃは、２１Ｃｈｂが当初からの高品質シリコン基板１１の一部であるメサ構造ＭＡあるいはＭＢに形成され、後から成長させたシリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３に形成されることがないため、チャネルが形成される半導体領域の結晶品質が高く、キャリアが欠陥や不純物により散乱されたり消滅したりする問題が回避される。
【００９２】
［第２の実施形態］
次に第２の実施形態による半導体装置の製造方法を、図２１Ａ〜２７Ｄを参照しながら説明する。ただし図２１Ａは平面図、図２１Ｂ〜図２１Ｄは図２１Ａ中、それぞれ線Ｅ−Ｅ’，線Ｂ−Ｂ’，線Ｃ−Ｃ’に沿った断面図である。図中、先の実施形態に対応している部分には同一の参照符号を付し、説明を省略する。
【００９３】
図２１Ａ〜図２１Ｄを参照するに、前記シリコン基板１１にはまだ素子分離領域２１Ｉや素子領域２１、素子領域部分２１Ａ，２１Ｂなどは形成されていないが、チャネルストッパ領域２１ｃｓを形成するイオン注入工程の後、前記シリコン基板１１のうち、後で素子領域部分２１Ａになる領域および素子領域部分２１Ｂになる領域にシリコン酸化膜（ＳｉＯ２）あるいはシリコン窒化膜（ＳｉＮ）などにより、前記素子領域部分２１Ａと素子領域部分２１Ｂの境界に平行に、ストライプ状のマスクパターン３１ＭＡ，３１ＭＢを形成する。
【００９４】
図２２Ａ〜図２２Ｄは、前記図２１Ａ〜図２１Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２２Ａは前記図２１Ａに対応する平面図、図２２Ｂは図２２Ａ中、線Ｅ−Ｅ’に沿った断面図、図２２Ｃは図２２Ａ中、線Ｂ−Ｂ’に沿った断面図、図２２Ｄは図２２Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００９５】
図２２Ａ〜図２２Ｄを参照するに、この工程では前記シリコン基板１１が前記マスクパターン３１ＭＡ，３１ＭＢをマスクに塩素ガス（Ｃｌ２）あるいは塩酸ガス（ＨＣｌ）を使ったドライエッチングによりエッチングされ、前記マスクパターン３１ＭＡの左側、すなわち第１の側に第１のトレンチ２１ＴＡが、前記マスクパターン３１ＭＡの右側、すなわち第２の側で、かつ前記マスクパターン３１ＭＢの左側、すなわち第１の側に第２のトレンチ２１ＴＢが、さらに前記マスクパタ―ン３１ＭＢの右側、すなわち第２の側にトレンチ２１ＴＣが、好ましくは前記チャネルストッパ領域２１ｃｓに到達するように形成される。図示の例では、トレンチ２１ＴＡ〜２１ＴＣは先に形成されているチャネルストッパ領域２１ｃｓの深さを超えないように形成されているが、これは必須ではなく、トレンチ２１ＴＡ〜２１ＴＣを、前記チャネルストッパ領域２１ｃｓよりも深く形成しても構わない。
【００９６】
かかるトレンチ２１ＴＡ〜２１ＴＣの形成の結果、前記シリコン基板１１上には素子領域部分２１Ａにメサ構造ＭＡが、また素子領域部分２１Ｂにメサ構造ＭＢが、前記メサ構造ＭＡは前記トレンチ２１ＴＡと２１ＴＢの間に位置するように、前記メサ構造は前記トレンチ２１ＴＢと２１ＴＣの間に位置するように形成される。
【００９７】
図２３Ａ〜図２３Ｄは、前記図２２Ａ〜図２２Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２３Ａは前記図２２Ａに対応する平面図、図２３Ｂは図２３Ａ中、線Ｅ−Ｅ’に沿った断面図、図２３Ｃは図２３Ａ中、線Ｂ−Ｂ’に沿った断面図、図２３Ｄは図２３Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【００９８】
図２３Ａ〜図２３Ｄを参照するに、この工程では前記マスクパターン３１ＭＡ，３１ＭＢをマスクにＣＶＤプロセスを行い、前記トレンチ２１ＴＡ〜２１ＴＣの下部にＳｉＧｅ混晶層を、その上にシリコン層を、図９Ａ〜図９Ｄの工程と同様にして、前記シリコン基板１１に対してエピタキシャルに形成し、前記トレンチ２１ＴＡ〜２１ＴＣを充填する。その結果、前記トレンチ２１ＴＡでは下部がＳｉＧｅ混晶層ＳＧ１により、また上部がシリコンエピタキシャル層２１ｅｐ１により充填され、前記トレンチ２１ＴＢでは下部がＳｉＧｅ混晶層ＳＧ２により、また上部がシリコンエピタキシャル層２１ｅｐ２により充填され、前記トレンチ２１ＴＣでは下部がＳｉＧｅ混晶層ＳＧ３により、また上部がシリコンエピタキシャル層２１ｅｐ３により充填される。
【００９９】
図２４Ａ〜図２４Ｄは、前記図２３Ａ〜図２３Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２４Ａは前記図２３Ａに対応する平面図、図２４Ｂは図２４Ａ中、線Ｅ−Ｅ’に沿った断面図、図２４Ｃは図２４Ａ中、線Ｂ−Ｂ’に沿った断面図、図２４Ｄは図２４Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【０１００】
図２４Ａ〜図２４Ｄを参照するに、この工程では前記シリコン基板１１中に前記素子領域２１を画成するように素子分離領域２１Ｉに対応して素子分離溝２１ｔが、また素子領域部分２１Ａと素子領域部分２１Ｂの境界部に別のトレンチ２１ｕが、好ましくは前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３の下端を超える深さに同時に形成される。図示の例では前記素子分離溝２１ｔおよび別のトレンチ２１ｕの下端がチャネルストッパ領域２１ｃｓの下端に一致しているように見えるが、これは必須ではなく、素子分離溝２１ｔおよび別のトレンチ２１ｕの下端は前記チャネルストッパ領域２１ｃｓの下端よりも上に位置していても、下に位置していてもよい。
【０１０１】
図２５Ａ〜図２５Ｄは、前記図２４Ａ〜図２４Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２５Ａは前記図２４Ａに対応する平面図、図２５Ｂは図２５Ａ中、線Ｅ−Ｅ’に沿った断面図、図２５Ｃは図２５Ａ中、線Ｂ−Ｂ’に沿った断面図、図２５Ｄは図２４Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【０１０２】
図２５Ａ〜図２５Ｄを参照するに、この工程では前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３が、前記図１１Ａ〜図１１Ｄの工程と同様にして選択的にエッチング除去され、前記ＳｉＧｅ混晶層領域２１ＳＧ１〜２１ＳＧ３にそれぞれ対応して空隙２１Ｖ１〜２１Ｖ３が形成される。
【０１０３】
その際、本実施形態でも前記素子分離溝２１ｔに加えて、前記シリコンエピタキシャル層２１ｅｐ２中に別のトレンチ２１ｕを形成しておくことにより、図２５Ａ〜図２５Ｄ中に矢印で示すようにエッチングガスのガス流れが促進され、エッチングが困難であったシリコンエピタキシャル層２１ｅｐ２直下のＳｉＧｅ混晶層２１ＳＧ２をエッチングするガスの流れが促進され、前記ＳｉＧｅ混晶層２１ＳＧ１および２１ＳＧ３のみならず、ＳｉＧｅ混晶層２１ＳＧ２のエッチングも促進される。
【０１０４】
図２６Ａ〜図２６Ｄは、前記図２５Ａ〜図２５Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２６Ａは前記図２５Ａに対応する平面図、図２６Ｂは図２６Ａ中、線Ｅ−Ｅ’に沿った断面図、図２６Ｃは図２６Ａ中、線Ｂ−Ｂ’に沿った断面図、図２６Ｄは図２６Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【０１０５】
図２６Ａ〜図２６Ｄを参照するに、この工程では前記図１２Ａ〜図１２Ｄおよび図１３Ａ〜図１３Ｄの工程に対応しており、先の図２５Ａ〜図２５Ｄの工程で形成された空隙２１Ｖ１〜２１Ｖ３が、埋込酸化領域２６１，２６２，２６３によりそれぞれ充填される。
【０１０６】
図２７Ａ〜図２７Ｄは、前記図２６Ａ〜図２６Ｄの工程に引き続いて実行される第２の実施形態による半導体装置２０の製造工程の一段階を示す図である。このうち図２７Ａは前記図２６Ａに対応する平面図、図２７Ｂは図２７Ａ中、線Ｅ−Ｅ’に沿った断面図、図２７Ｃは図２７Ａ中、線Ｂ−Ｂ’に沿った断面図、図２７Ｄは図２７Ａ中、線Ｃ−Ｃ’に沿った断面図を示す。
【０１０７】
図２７Ａ〜図２７Ｄを参照するに、本実施形態では前記シリコン基板１１のメサ領域ＭＡ，ＭＢ上に前記図６Ａ〜図６Ｄと同様なポリシリコンゲート電極パターン２３Ａ，２３Ｂが、それぞれのゲート絶縁膜２２Ａおよび２２Ｂを介して形成され、さらに前記図１５Ａ〜図１５Ｄの工程と同様に前記ポリシリコンゲート電極パターン２３Ａ，２３Ｂをマスクにイオン注入を行い、前記トランジスタ２０Ａについてはソースエクステンション領域２１ａとドレインエクステンション領域２１ｂを、また前記トランジスタ２０Ｂについてはソースエクステンション領域２１ｃとドレインエクステンション領域２１ｄを、それぞれ形成する。本実施形態でも、前記ドレインエクステンション領域２１ｂとソースエクステンション領域２１ｃとは同一の拡散領域により形成される。
【０１０８】
以後は、先に説明した図１６Ａ〜図１６Ｄの工程、図１７Ａ〜図１７Ｄの工程、図１８（Ａ）〜図１８（Ｄ）の工程を実行することにより、前記図１Ａ〜図１Ｄに示す構成の半導体装置が得られる。
【０１０９】
本実施形態においても、図２４Ａ〜図２４Ｄの工程において前記開口部ないしトレンチ２１ｕをシリコンエピタキシャル層２１ｅｐ２に形成することにより、図２５Ａ〜図２５Ｄの工程において前記ＳｉＧｅ混晶層２１ＳＧ１〜２１ＳＧ３を効率的に前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の下から除去することが可能となり、半導体装置の製造が促進される。また図２６Ａ〜図２６Ｄの工程でも、空隙２１Ｖ１〜２１Ｖ３を埋込絶縁領域２６１〜２６３で充填する際の効率が向上する。
【０１１０】
またこのようにして形成された半導体装置２０では、前記トランジスタ２０Ａおよび２０Ｂのいずれにおいても、チャネル領域が当初からの高品質シリコン基板１１の一部であるメサ構造ＭＡあるいはＭＢに形成され、後から成長させたシリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３に形成されることがないため、チャネル領域の結晶品質が高く、キャリアが欠陥や不純物により散乱されたり消滅したりする問題が回避される。
【０１１１】
以上の各実施形態では、シリコン基板１１がｐ型基板であることを前提に説明したが、ｎ型基板を使う場合であっても、各層の導電型を反転させれば上記の説明はそのまま適用される。
【０１１２】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【０１１３】
１１ シリコン基板
２１ 素子領域
２１Ａ，２１Ｂ 素子領域部分
２１Ｃｈａ，２１Ｃｈｂ チャネル
２１ｅｐ１〜２１ｅｐ３ シリコンエピタキシャル層
２１Ｉ 素子分離領域
２１Ｊ 絶縁膜領域
２１ＳＧ１〜２１ＳＧ３ ＳｉＧｅ混晶層
２１Ｖ１〜２１Ｖ３ 空隙
２１ｔ 素子分離溝
２１ｕ 別のトレンチ
２１ａ〜２１ｄ ソース／ドレインエクステンション領域
２１ｅ〜２１ｈ ソース／ドレイン領域
２１ｃｓ チャネルストッパ領域
２２Ａ，２２Ｂ ゲート絶縁膜
２３ ポリシリコン膜
２３Ａ，２３Ｂ ゲート電極
２３Ｐ，２３Ｑ 接続パッド
２３ａ，２３ｂ 側壁絶縁膜
２３ｄａ，２３ｄｂ ダミー側壁絶縁膜
２４Ａ，２４Ｂ，２５Ａ〜２５Ｃ シリサイド層
２６１〜２６３ 埋込絶縁膜領域
２７ 絶縁膜
２７Ａ〜２７Ｈ ビアプラグ
２７ｂ バリアメタル膜
２７ｃ，２７ｄ 金属プラグ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上において素子分離領域により周囲を画成され、互いに隣接して連続する第１および第２の素子領域部分を含む素子領域と、
前記第１の素子領域部分に形成された第１のゲート電極と、
前記第１の素子領域部分において前記第１のゲート電極の第１の側および第２の側に形成された第１のソース領域および第１のドレイン領域と、
前記第２の素子領域部分に形成された第２のゲート電極と、
前記第２の素子領域部分において前記第２のゲート電極の第１の側および第２の側に形成された第２のソース領域および第２のドレイン領域と、
前記第１のソース領域の下に形成された第１の埋込絶縁膜領域と、
前記第１のドレイン領域の下に形成された第２の埋込絶縁膜領域と、
前記第２のソース領域の下に形成された第３の埋込絶縁膜領域と、
前記第２のドレイン領域の下に形成された第４の埋込絶縁膜領域と、
を含み、
前記第１のドレイン領域は、前記第１のゲート電極と前記第２のゲート電極との間において前記第２のソース領域と同一の拡散領域よりなり、
前記第２の埋込絶縁膜領域は、前記第１のゲート電極と前記第２のゲート電極との間において前記第３の埋込絶縁膜領域と同一の埋込絶縁膜領域よりなり、
前記第１のゲート電極と前記第２のゲート電極との間において、前記第１のドレイン領域および前記第２のソース領域を構成する拡散領域の一部には、前記第２および第３の埋込絶縁膜領域に到達する開口部が形成されており、
前記開口部は絶縁膜により充填されていることを特徴とする半導体装置。
【請求項２】
前記開口部は、前記素子分離領域と同じ深さに形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記開口部は、前記埋込絶縁膜の下の前記半導体基板に到達していることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記開口部は、前記第１のゲート電極と前記第２のゲート電極との間において、前記半導体基板の一部に前記第１のドレイン領域および前記第２のドレイン領域にコンタクトして形成されるビアプラグに整列して形成されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記開口部は、前記半導体基板の表面上において、前記ビアプラグと同一の寸法を有することを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の埋込絶縁膜領域は、前記第１の素子領域部分の外周の一部において前記素子分離領域に連続し、前記第２の埋込絶縁膜領域は、前記第２の素子領域部分の外周の一部において前記素子分離領域に連続することを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
【請求項７】
半導体基板上に素子分離溝を形成し、互いに隣接して連続する第１の素子領域部分および第２の素子領域部分を含む素子領域を前記素子分離溝により画成する工程と、
前記素子領域の前記第１の素子領域部分と第２の素子領域部分の接続部分に孔を形成する工程と、
前記素子分離溝および前記孔を第１の絶縁膜で充填し、前記素子分離溝に第１の絶縁膜領域を、前記孔に第２の絶縁膜領域を形成する工程と、
前記第１の素子領域部分において第１のゲート電極を、前記第２の素子領域部分において第２のゲート電極を、前記第１のゲート電極が前記第２のゲート電極の第１の側に、また前記第２のゲート電極が前記第１のゲート電極の第２の側に位置するように形成する工程と、
前記第１のゲート電極の前記第２の側および前記第２の側に対向する第１の側の側壁面に第１の側壁絶縁膜を、また前記第２のゲート電極の前記第１の側および前記第１の側に対向する第２の側の側壁面に第２の側壁絶縁膜を形成する工程と、
前記第１の素子領域部分において前記第１のゲート電極と前記第１の側壁絶縁膜をマスクに、また前記第２の素子領域部分において前記第２のゲート電極と前記第２の側壁絶縁膜をマスクに前記半導体基板をエッチングし、前記第１の素子領域部分において前記第１のゲート電極の前記第１の側および前記第２の側にそれぞれ第１および第２のトレンチを、前記第１のトレンチが前記第１のゲート電極の前記第１の側において前記素子分離溝の一部に連続し、前記第１の絶縁膜領域の一部を露出するように、また前記第２のトレンチが前記ゲート電極の前記第２の側において前記孔の一部に連続し、前記第２の絶縁膜領域の一部を露出するように、また前記第２の素子領域部分において前記第２のゲート電極の前記第１の側および前記第２の側にそれぞれ第３および第４のトレンチを、前記第３のトレンチが前記第２のゲート電極の前記第１の側に位置し、前記孔の一部に連続して前記第２の絶縁膜領域の一部を露出するように、さらに前記第４のトレンチが前記第２のゲート電極の前記第２の側に位置し、前記素子分離溝の一部に連続して前記第１の絶縁膜領域の一部を露出するように、また前記第２のトレンチが前記第３のトレンチに、前記第１の素子領域部分が前記第２の素子領域部分に接する部分において連続するように形成する工程と、
前記第１，第２，第３および第４のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第１の半導体層で充填する工程と、
前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層上に、前記第１の半導体層に対してエッチング選択性を有する第２の半導体層を形成し、前記第１，第２，第３および第４のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、
前記素子分離溝から前記第１の絶縁膜領域を、また前記孔から前記第２の絶縁膜領域を除去し、前記素子分離溝および前記孔において前記第１および第２の半導体層を露出させる工程と、
前記第１の半導体層を、前記半導体基板および前記第２の半導体層に対してエッチングにより前記素子分離溝および前記孔を介して選択的に除去し、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層が形成されていた部分に空洞を形成する工程と、
前記第１、第２，第３および第４のトレンチにおいて、前記空洞を前記素子分離溝および前記孔を介して第３の絶縁膜により充填し、前記第１のトレンチにおいて前記第２の半導体層の下に第１の埋込絶縁膜領域を、前記第２のトレンチにおいて前記第２の半導体層の下に第２の埋込絶縁膜領域を、前記第３のトレンチにおいて前記第２の半導体層の下に第３の埋込絶縁膜領域を、前記第４のトレンチにおいて前記第２の半導体層の下に第４の埋込絶縁膜領域を、前記素子分離溝において素子分離領域を、前記孔において絶縁膜領域を、それぞれ形成する工程と、
前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、
前記第１および第２の側壁絶縁膜の除去工程の後、前記第１の素子領域部分において前記第１のゲート電極をマスクに、また前記第２の素子領域部分において前記第２のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第１の素子領域部分において前記第１のゲート電極の前記第１の側および前記第２の側に、前記第１の素子領域部分に形成される第１のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第２の素子領域部分において前記第２のゲート電極の前記第１の側および前記第２の側に、前記第２の素子領域部分に形成される第２のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、それぞれ形成する工程と、
前記第１のゲート電極のそれぞれの第１および第２の側の側壁面に、第３の側壁絶縁膜を、前記第２のゲート電極のそれぞれの第１および第２の側の側壁面に、第４の側壁絶縁膜を、それぞれ形成する工程と、
前記第１および第２のゲート電極および前記第３および第４の側壁絶縁膜をマスクに不純物元素を導入し、前記第１のトレンチに形成された第２の半導体層中に前記第１のトランジスタのソース領域を、前記第２のトレンチに形成された前記第２の半導体層中に前記第１のトランジスタのドレイン領域を、また前記第３のトレンチに形成された前記第２の半導体層中に前記第２のトランジスタのソース領域を、さらに前記第４のトレンチに形成された前記第２の半導体層中に前記第２のトランジスタのドレイン領域を、それぞれ形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板表面のうち、第１のゲート電極を含む第１のトランジスタが形成される第１の素子領域部分に含まれ前記第１のトランジスタの第１の活性領域となる領域を第１のマスクパターンにより、また第２のゲート電極を含む第２のトランジスタが形成される第２の素子領域部分に含まれ前記第２のトランジスタの第２の活性領域となる領域を第２のマスクパタ―ンにより、前記第１のマスクパタ―ンが前記第２のマスクパタ―ンの第１の側に、また前記第２のマスクパタ―ンが前記第１のマスクパタ―ンの第２の側に位置するように形成する工程と、
前記第１のマスクパターンおよび前記第２のマスクパターンをマスクに前記半導体基板をエッチングし、前記第１のマスクパターンの相対向する第１の側および前記第２の側にそれぞれ第１および第２のトレンチを、前記第２のマスクパターンの相対向する第１の側および第２の側にそれぞれ第３および第４のトレンチを、前記第２のトレンチが前記第３のトレンチに連続するように形成する工程と、
前記第１，第２，第３および第４のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第１の半導体層で充填する工程と、
前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層上に、前記第１の半導体層に対してエッチング選択性を有する第２の半導体層を形成し、前記第１，第２，第３および第４のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、
前記半導体基板中に素子分離溝および孔を、前記素子分離溝が前記第１〜第４のトレンチを含む素子領域を画成するように、また前記孔が、前記素子領域のうち前記第１のトランジスタが形成される第１の素子領域部分と前記第２のトランジスタが形成される第２の素子領域部分との境に形成されるように、また前記素子分離溝が前記第１のトレンチに形成された前記第２の半導体層を露出するように、また前記素子分離溝が前記第４のトレンチに形成された前記第２の半導体層を露出するよう、さらに前記孔が前記第２のトレンチに形成された前記第２の半導体層および前記第３のトレンチに形成された前記第２の半導体層を露出するように形成する工程と、
前記第１の半導体層を前記第１および前記第４のトレンチから前記素子分離溝を介して、また前記第１の半導体層を前記第２および前記第３のトレンチから前記孔を介して、前記半導体基板および前記第２の半導体層に対して選択的にエッチングして除去し、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層が形成されていた部分に空洞を形成する工程と、
前記第１，第２，第３および第４のトレンチにおいて前記空洞を、前記素子分離溝および前記孔を介して第３の絶縁膜により充填し、前記第１のトレンチにおいて前記第２の半導体層の下に第１の埋込絶縁膜領域を、前記第２のトレンチにおいて前記第２の半導体層の下に第２の埋込絶縁膜領域を、前記第３のトレンチにおいて前記第２の半導体層の下に第３の埋込絶縁膜領域を、前記第４のトレンチにおいて前記第２の半導体層の下に第４の埋込絶縁膜領域を、それぞれ形成する工程と、
前記第１の活性領域に前記第１のゲート電極を、前記第２の活性領域に前記第２のゲート電極を、前記第１のゲート電極が前記第２のゲート電極の第１の側に位置し前記第２のゲート電極が前記第１のゲート電極の第２の側に位置するように、それぞれのゲート絶縁膜を介して形成する工程と、
前記第１の活性領域において前記第１のゲート電極をマスクに、また前記第２の活性領域において前記第２のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第１の活性領域において前記第１のゲート電極の第１の側およびこれに対向する前記第２の側に、前記第１のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第２の活性領域において前記第２のゲート電極の前記第１の側およびこれに対向する第２の側に、前記第２のトランジスタのソースエクステンション領域およびドレインエクステンション領域をそれぞれ形成する工程と、
前記第１のゲート電極の前記第１および第２の側の側壁面に第１の側壁絶縁膜を、前記第２のゲート電極の前記第１および第２の側の側壁面に、第２の側壁絶縁膜を、それぞれ形成する工程と、
前記第１および第２のゲート電極および前記第１および第２の側壁絶縁膜をマスクに不純物元素を導入し、前記第１のトレンチにおいて前記第２の半導体層中に、前記第１のトランジスタのソース領域を、前記第２のトレンチにおいて前記第２の半導体層中に前記第１のトランジスタのドレイン領域を、前記第３のトレンチにおいて前記第２の半導体層中に前記第２のトランジスタのソース領域を、前記第４のトレンチにおいて前記第２の半導体層中に前記第２のトランジスタのドレイン領域を、それぞれ形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記孔を形成する工程は、前記素子分離溝を形成する工程と同時に実行されることを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記孔を形成する工程は、前記素子分離溝を形成する工程とは別に実行されることを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１１】
前記孔は、前記半導体基板の表面において、前記第１および第２のゲート電極の間に形成されるビアプラグと略等しい寸法および形状を有することを特徴とする請求項７〜１０のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１２】
前記第１〜第３の絶縁膜はシリコン酸化膜であることを特徴とする請求項７〜１１のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１３】
前記第１〜第３の絶縁膜は、気相堆積法により形成されることを特徴とする請求項７〜１２のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板はシリコン基板であり、前記第１の半導体層はＳｉＧｅ混晶層であり、前記第２の半導体層はシリコン層であり、前記第１の半導体層および前記第２の半導体層は、前記シリコン基板に対してエピタキシャルに形成されることを特徴とする請求項７〜１３のうち、いずれか一項記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上において素子分離領域により周囲を画成され、互いに隣接して連続する第１および第２の素子領域部分を含む素子領域と、
前記第１の素子領域部分に形成された第１のゲート電極と、
前記第１の素子領域部分において前記第１のゲート電極の第１の側および第２の側に形成された第１のソース領域および第１のドレイン領域と、
前記第２の素子領域部分に形成された第２のゲート電極と、
前記第２の素子領域部分において前記第２のゲート電極の第１の側および第２の側に形成された第２のソース領域および第２のドレイン領域と、
前記第１のソース領域の下に形成された第１の埋込絶縁膜領域と、
前記第１のドレイン領域の下に形成された第２の埋込絶縁膜領域と、
前記第２のソース領域の下に形成された第３の埋込絶縁膜領域と、
前記第２のドレイン領域の下に形成された第４の埋込絶縁膜領域と、
を含み、
前記第１のドレイン領域は、前記第１のゲート電極と前記第２のゲート電極との間において前記第２のソース領域と同一の拡散領域よりなり、
前記第２の埋込絶縁膜領域は、前記第１のゲート電極と前記第２のゲート電極との間において前記第３の埋込絶縁膜領域と同一の埋込絶縁膜領域よりなり、
前記第１のゲート電極と前記第２のゲート電極との間において、前記第１のドレイン領域および前記第２のソース領域を構成する拡散領域の一部には、前記第２および第３の埋込絶縁膜領域に到達する開口部が形成されており、
前記開口部は絶縁膜により充填されていることを特徴とする半導体装置。
【請求項２】
前記開口部は、前記素子分離領域と同じ深さに形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記開口部は、前記埋込絶縁膜の下の前記半導体基板に到達していることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記開口部は、前記第１のゲート電極と前記第２のゲート電極との間において、前記半導体基板の一部に前記第１のドレイン領域および前記第２のドレイン領域にコンタクトして形成されるビアプラグに整列して形成されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記開口部は、前記半導体基板の表面上において、前記ビアプラグと同一の寸法を有することを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の埋込絶縁膜領域は、前記第１の素子領域部分の外周の一部において前記素子分離領域に連続し、前記第２の埋込絶縁膜領域は、前記第２の素子領域部分の外周の一部において前記素子分離領域に連続することを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
【請求項７】
半導体基板上に素子分離溝を形成し、互いに隣接して連続する第１の素子領域部分および第２の素子領域部分を含む素子領域を前記素子分離溝により画成する工程と、
前記素子領域の前記第１の素子領域部分と第２の素子領域部分の接続部分に孔を形成する工程と、
前記素子分離溝および前記孔を第１の絶縁膜で充填し、前記素子分離溝に第１の絶縁膜領域を、前記孔に第２の絶縁膜領域を形成する工程と、
前記第１の素子領域部分において第１のゲート電極を、前記第２の素子領域部分において第２のゲート電極を、前記第１のゲート電極が前記第２のゲート電極の第１の側に、また前記第２のゲート電極が前記第１のゲート電極の第２の側に位置するように形成する工程と、
前記第１のゲート電極の前記第２の側および前記第２の側に対向する第１の側の側壁面に第１の側壁絶縁膜を、また前記第２のゲート電極の前記第１の側および前記第１の側に対向する第２の側の側壁面に第２の側壁絶縁膜を形成する工程と、
前記第１の素子領域部分において前記第１のゲート電極と前記第１の側壁絶縁膜をマスクに、また前記第２の素子領域部分において前記第２のゲート電極と前記第２の側壁絶縁膜をマスクに前記半導体基板をエッチングし、前記第１の素子領域部分において前記第１のゲート電極の前記第１の側および前記第２の側にそれぞれ第１および第２のトレンチを、前記第１のトレンチが前記第１のゲート電極の前記第１の側において前記素子分離溝の一部に連続し、前記第１の絶縁膜領域の一部を露出するように、また前記第２のトレンチが前記ゲート電極の前記第２の側において前記孔の一部に連続し、前記第２の絶縁膜領域の一部を露出するように、また前記第２の素子領域部分において前記第２のゲート電極の前記第１の側および前記第２の側にそれぞれ第３および第４のトレンチを、前記第３のトレンチが前記第２のゲート電極の前記第１の側に位置し、前記孔の一部に連続して前記第２の絶縁膜領域の一部を露出するように、さらに前記第４のトレンチが前記第２のゲート電極の前記第２の側に位置し、前記素子分離溝の一部に連続して前記第１の絶縁膜領域の一部を露出するように、また前記第２のトレンチが前記第３のトレンチに、前記第１の素子領域部分が前記第２の素子領域部分に接する部分において連続するように形成する工程と、
前記第１，第２，第３および第４のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第１の半導体層で充填する工程と、
前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層上に、前記第１の半導体層に対してエッチング選択性を有する第２の半導体層を形成し、前記第１，第２，第３および第４のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、
前記素子分離溝から前記第１の絶縁膜領域を、また前記孔から前記第２の絶縁膜領域を除去し、前記素子分離溝および前記孔において前記第１および第２の半導体層を露出させる工程と、
前記第１の半導体層を、前記半導体基板および前記第２の半導体層に対してエッチングにより前記素子分離溝および前記孔を介して選択的に除去し、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層が形成されていた部分に空洞を形成する工程と、
前記第１、第２，第３および第４のトレンチにおいて、前記空洞を前記素子分離溝および前記孔を介して第３の絶縁膜により充填し、前記第１のトレンチにおいて前記第２の半導体層の下に第１の埋込絶縁膜領域を、前記第２のトレンチにおいて前記第２の半導体層の下に第２の埋込絶縁膜領域を、前記第３のトレンチにおいて前記第２の半導体層の下に第３の埋込絶縁膜領域を、前記第４のトレンチにおいて前記第２の半導体層の下に第４の埋込絶縁膜領域を、前記素子分離溝において素子分離領域を、前記孔において絶縁膜領域を、それぞれ形成する工程と、
前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去する工程と、
前記第１および第２の側壁絶縁膜の除去工程の後、前記第１の素子領域部分において前記第１のゲート電極をマスクに、また前記第２の素子領域部分において前記第２のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第１の素子領域部分において前記第１のゲート電極の前記第１の側および前記第２の側に、前記第１の素子領域部分に形成される第１のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第２の素子領域部分において前記第２のゲート電極の前記第１の側および前記第２の側に、前記第２の素子領域部分に形成される第２のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、それぞれ形成する工程と、
前記第１のゲート電極のそれぞれの第１および第２の側の側壁面に、第３の側壁絶縁膜を、前記第２のゲート電極のそれぞれの第１および第２の側の側壁面に、第４の側壁絶縁膜を、それぞれ形成する工程と、
前記第１および第２のゲート電極および前記第３および第４の側壁絶縁膜をマスクに不純物元素を導入し、前記第１のトレンチに形成された第２の半導体層中に前記第１のトランジスタのソース領域を、前記第２のトレンチに形成された前記第２の半導体層中に前記第１のトランジスタのドレイン領域を、また前記第３のトレンチに形成された前記第２の半導体層中に前記第２のトランジスタのソース領域を、さらに前記第４のトレンチに形成された前記第２の半導体層中に前記第２のトランジスタのドレイン領域を、それぞれ形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板表面のうち、第１のゲート電極を含む第１のトランジスタが形成される第１の素子領域部分に含まれ前記第１のトランジスタの第１の活性領域となる領域を第１のマスクパターンにより、また第２のゲート電極を含む第２のトランジスタが形成される第２の素子領域部分に含まれ前記第２のトランジスタの第２の活性領域となる領域を第２のマスクパタ―ンにより、前記第１のマスクパタ―ンが前記第２のマスクパタ―ンの第１の側に、また前記第２のマスクパタ―ンが前記第１のマスクパタ―ンの第２の側に位置するように形成する工程と、
前記第１のマスクパターンおよび前記第２のマスクパターンをマスクに前記半導体基板をエッチングし、前記第１のマスクパターンの相対向する第１の側および前記第２の側にそれぞれ第１および第２のトレンチを、前記第２のマスクパターンの相対向する第１の側および第２の側にそれぞれ第３および第４のトレンチを、前記第２のトレンチが前記第３のトレンチに連続するように形成する工程と、
前記第１，第２，第３および第４のトレンチの下部を、前記半導体基板に対してエッチング選択性を有する第１の半導体層で充填する工程と、
前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層上に、前記第１の半導体層に対してエッチング選択性を有する第２の半導体層を形成し、前記第１，第２，第３および第４のトレンチを、少なくとも前記半導体基板の表面まで充填する工程と、
前記半導体基板中に素子分離溝および孔を、前記素子分離溝が前記第１〜第４のトレンチを含む素子領域を画成するように、また前記孔が、前記素子領域のうち前記第１のトランジスタが形成される第１の素子領域部分と前記第２のトランジスタが形成される第２の素子領域部分との境に形成されるように、また前記素子分離溝が前記第１のトレンチに形成された前記第２の半導体層を露出するように、また前記素子分離溝が前記第４のトレンチに形成された前記第２の半導体層を露出するよう、さらに前記孔が前記第２のトレンチに形成された前記第２の半導体層および前記第３のトレンチに形成された前記第２の半導体層を露出するように形成する工程と、
前記第１の半導体層を前記第１および前記第４のトレンチから前記素子分離溝を介して、また前記第１の半導体層を前記第２および前記第３のトレンチから前記孔を介して、前記半導体基板および前記第２の半導体層に対して選択的にエッチングして除去し、前記第１，第２，第３および第４のトレンチの各々において、前記第１の半導体層が形成されていた部分に空洞を形成する工程と、
前記第１，第２，第３および第４のトレンチにおいて前記空洞を、前記素子分離溝および前記孔を介して第３の絶縁膜により充填し、前記第１のトレンチにおいて前記第２の半導体層の下に第１の埋込絶縁膜領域を、前記第２のトレンチにおいて前記第２の半導体層の下に第２の埋込絶縁膜領域を、前記第３のトレンチにおいて前記第２の半導体層の下に第３の埋込絶縁膜領域を、前記第４のトレンチにおいて前記第２の半導体層の下に第４の埋込絶縁膜領域を、それぞれ形成する工程と、
前記第１の活性領域に前記第１のゲート電極を、前記第２の活性領域に前記第２のゲート電極を、前記第１のゲート電極が前記第２のゲート電極の第１の側に位置し前記第２のゲート電極が前記第１のゲート電極の第２の側に位置するように、それぞれのゲート絶縁膜を介して形成する工程と、
前記第１の活性領域において前記第１のゲート電極をマスクに、また前記第２の活性領域において前記第２のゲート電極をマスクに、不純物元素のイオン注入を行い、前記第１の活性領域において前記第１のゲート電極の第１の側およびこれに対向する前記第２の側に、前記第１のトランジスタのソースエクステンション領域およびドレインエクステンション領域を、また前記第２の活性領域において前記第２のゲート電極の前記第１の側およびこれに対向する第２の側に、前記第２のトランジスタのソースエクステンション領域およびドレインエクステンション領域をそれぞれ形成する工程と、
前記第１のゲート電極の前記第１および第２の側の側壁面に第１の側壁絶縁膜を、前記第２のゲート電極の前記第１および第２の側の側壁面に、第２の側壁絶縁膜を、それぞれ形成する工程と、
前記第１および第２のゲート電極および前記第１および第２の側壁絶縁膜をマスクに不純物元素を導入し、前記第１のトレンチにおいて前記第２の半導体層中に、前記第１のトランジスタのソース領域を、前記第２のトレンチにおいて前記第２の半導体層中に前記第１のトランジスタのドレイン領域を、前記第３のトレンチにおいて前記第２の半導体層中に前記第２のトランジスタのソース領域を、前記第４のトレンチにおいて前記第２の半導体層中に前記第２のトランジスタのドレイン領域を、それぞれ形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記孔を形成する工程は、前記素子分離溝を形成する工程と同時に実行されることを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記孔を形成する工程は、前記素子分離溝を形成する工程とは別に実行されることを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１１】
前記孔は、前記半導体基板の表面において、前記第１および第２のゲート電極の間に形成されるビアプラグと略等しい寸法および形状を有することを特徴とする請求項７〜１０のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１２】
前記第１〜第３の絶縁膜はシリコン酸化膜であることを特徴とする請求項７〜１１のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１３】
前記第１〜第３の絶縁膜は、気相堆積法により形成されることを特徴とする請求項７〜１２のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板はシリコン基板であり、前記第１の半導体層はＳｉＧｅ混晶層であり、前記第２の半導体層はシリコン層であり、前記第１の半導体層および前記第２の半導体層は、前記シリコン基板に対してエピタキシャルに形成されることを特徴とする請求項７〜１３のうち、いずれか一項記載の半導体装置。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２１Ｄ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２２Ｄ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２３Ｄ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２４Ｄ】
【図２５Ａ】
【図２５Ｂ】
【図２５Ｃ】
【図２５Ｄ】
【図２６Ａ】
【図２６Ｂ】
【図２６Ｃ】
【図２６Ｄ】
【図２７Ａ】
【図２７Ｂ】
【図２７Ｃ】
【図２７Ｄ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２１Ｄ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２２Ｄ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２３Ｄ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２４Ｄ】
【図２５Ａ】
【図２５Ｂ】
【図２５Ｃ】
【図２５Ｄ】
【図２６Ａ】
【図２６Ｂ】
【図２６Ｃ】
【図２６Ｄ】
【図２７Ａ】
【図２７Ｂ】
【図２７Ｃ】
【図２７Ｄ】
【公開番号】特開２０１２−２２７２７６（Ｐ２０１２−２２７２７６Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９２２８５（Ｐ２０１１−９２２８５）
【出願日】平成２３年４月１８日（２０１１．４．１８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１８日（２０１１．４．１８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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