【課題】ＶＩＡホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供する。
【解決手段】半導体装置は、基板１１０と、基板の第１表面に配置され、それぞれ複数のフィンガーを有するゲート電極１２４、ソース電極１２０およびドレイン電極１２２と、ソース電極１２０の下部に配置されたＶＩＡホールＳＣと、基板の第１表面とは反対側の第２表面に配置され、ＶＩＡホールを介してソース電極に接続された接地電極とを備え、ＶＩＡホールＳＣは、基板１１０を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置される。 （もっと読む）

【課題】安定した高速動作を実現しつつ、製造工程も簡素化することが可能な論理回路を提供すること。
【解決手段】この論理回路１は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２のＦＥＴ２Ａ，２Ｂを備える論理回路であって、第１及び第２のＦＥＴ２Ａ，２ＢのうちのＦＥＴ２Ａは、ゲート端子が接続されるゲート電極膜１７と、半導体材料からなるチャネル層１２と、ゲート電極膜１７とチャネル層１２との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層１６と、を有する。 （もっと読む）

【課題】素子特性の低下を抑制することが可能な半導体装置を提供する。
【解決手段】シリコン基板１１と、シリコン基板１１の表面に形成された炭化シリコン膜１２と、炭化シリコン膜１２の表面に形成された、開口部１３ｈを有するマスク材１３と、開口部１３ｈにおいて露出した炭化シリコン膜１２を基点としてエピタキシャル成長された、炭化シリコン膜１２及びマスク材１３を覆う単結晶炭化シリコン膜１４と、単結晶炭化シリコン膜１４の表面に形成された半導体素子２０と、を含み、マスク材１３の上には、単結晶炭化シリコン膜１４が会合して形成された会合部１２Ｓｂが存在しており、半導体素子２０はボディコンタクト領域２１を有しており、ボディコンタクト領域２１は、シリコン基板１１の表面と直交する方向から見て会合部１２Ｓｂと重なる位置に配置されている。 （もっと読む）

【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。 （もっと読む）

【課題】オン抵抗が低く、かつ、耐圧が高いノーマリーオフの半導体装置を提供する。
【解決手段】基板１０２の上方に形成された、ＩＩＩ−Ｖ族化合物半導体からなるバックバリア層１０６と、バックバリア層１０６上に形成され、バックバリア層よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体からなるチャネル層と１０８、チャネル層１０８にオーミック接続された第１の電極１１６，１１８と、チャネル層の上方に形成された第２の電極１２０と、を備え、バックバリア層１０６は第２の電極１２０の下方に設けられ、かつ、第２の電極１２０の下方から第１の電極の１１６，１１８下方まで連続して設けられていない半導体装置を提供する。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】 出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置を提供する。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。 （もっと読む）

【課題】工程数やコストを増加させることなく、信頼性の高い高耐圧ｐチャネル型トランジスタが形成された半導体装置を提供する。
【解決手段】主表面を有し、かつ内部にｐ型領域を有する半導体基板ＳＵＢと、ｐ型領域ＰＳＲ上であって主表面に配置された、ドレイン電極ＤＲを取り出すための第１のｐ型不純物領域ＰＲを有するｐ型ウェル領域ＰＬＤと、主表面に沿う方向に関してｐ型ウェル領域ＰＬＤと接するように配置された、ソース電極ＳＯを取り出すための第２のｐ型不純物領域ＰＲを有するｎ型ウェル領域ＮＷＲと、主表面に沿う方向に関して、第１のｐ型不純物領域ＰＲと第２のｐ型不純物領域ＰＲとの間に配置されたゲート電極ＧＥと、ｎ型ウェル領域ＮＷＲの上に配置された、主表面に沿って延びるｐ型埋め込みチャネルＰＰＲとを含んでいる。上記ｎ型ウェル領域ＮＷＲとｐ型ウェル領域ＰＬＤとの境界部は、ゲート電極ＧＥの、第１のｐ型不純物領域ＰＲに近い側の端部よりも、第１のｐ型不純物領域ＰＲに近い位置に配置される。 （もっと読む）

【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 （もっと読む）

【課題】プロセスばらつきの影響が小さい半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板の上層部分に設けられた第１導電形領域と、前記第１導電形領域の上層部分に相互に離隔して配置された第２導電形のソース領域及びドレイン領域と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。そして、前記第１導電形領域のうち前記ゲート電極の直下域に相当するチャネル領域における実効的な不純物濃度は、前記ゲート絶縁膜との界面において最も高く、下方に向かうにつれて減少している。 （もっと読む）

【課題】アルミニウムドープゲートを有するプログラマブルIII−窒化物トランジスタを提供する。
【解決手段】第１のIII−窒化物材料１０４と第２のIII−窒化物材料１０６との界面に形成される２次元電子ガスを有する導電チャネルを含むIII−窒化物ヘテロ接合デバイスにおいて、ゲート接点１４０の下に形成されるゲート絶縁層１１２が導電チャネルの上方に配置され、接点絶縁層１１２は界面における２次元電子ガスの形成を変更する。接点絶縁層１１２はＡｌＳｉＮ又はアルミニウムがドープされたＳｉＮとすることができる。接点絶縁層１１２はIII−窒化物ヘテロ接合デバイス１６０の閾値電圧をプログラミングしてデバイスをエンハンストモードデバイスにする。 （もっと読む）

【課題】工程数の増加を回避し得る半導体装置及びその製造方法を提供する。
【解決手段】低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される所定領域を除く領域に、所定領域から離間するようにチャネルドープ層２２ｄを形成する工程と、半導体基板１０上にゲート絶縁膜２４を介してゲート電極２６ｄを形成する工程と、ゲート電極の一方の側の半導体基板内に低濃度ソース領域２８ｇを形成し、ゲート電極の他方の側の半導体基板の所定領域に低濃度ドレイン領域２８ｈを形成する工程とを有している。 （もっと読む）

【課題】低容量且つ高温特性が良好な素子分離領域を有する高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】半導体基板１にウエル領域２が設けられ、ウエル領域２内には上部、下部及び側面にシリコン酸化膜３を有し、内部が空孔４に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域２が設けられた半導体基板１上にゲート酸化膜９を介してゲート電極１０が設けられ、ゲート電極１０の側壁にサイドウォール１１が設けられ、ウエル領域２が設けられた半導体基板１には、ゲート電極１０に自己整合して低濃度のソースドレイン領域（６、７）及びサイドウォール１１に自己整合して高濃度のソースドレイン領域（５、８）が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル１４を有する導電プラグ１５を介してバリアメタル１７を有する配線１８が接続されている構造からなるＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】 オン抵抗を増大させることなく、高耐圧化を実現させることが可能な半導体装置を実現する。
【解決手段】 Ｐ型の半導体基板１内には、Ｐ型ボディ領域３と、Ｐ型ボディ領域３に対して基板面に平行な方向に離間して形成されたＮ型ドリフト領域５と、Ｎ型ドリフト領域内のフィールド酸化膜１１で分離された領域に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のドレイン領域８と、Ｐ型ボディ領域３内に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のソース領域６を備える。そして、Ｐ型ボディ領域３の一部底面に離散的に連結すると共に、それぞれが基板面に平行な方向に延伸し、各先端がドリフト領域５内に達するよう、Ｎ型ドリフト領域５より高濃度のＰ型埋め込み拡散領域４が形成される。 （もっと読む）

【課題】高耐圧な半導体装置の製造方法を提供する。
【解決手段】半導体層に対してマスクを用いて選択的にイオン注入を行い、半導体層に第１導電型の第１の半導体領域と、前記第１の半導体領域よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域とを同時に形成する工程と、第１の半導体領域上に第２導電型のソース領域を形成する工程と、第２の半導体領域上であってソース領域との間にゲート電極を挟む位置に第２導電型のドレイン領域を形成する工程と、半導体層におけるゲート電極とドレイン領域との間の表層部にドレイン領域に接しドレイン領域よりも不純物濃度が低い第２導電型のドリフト領域を形成する工程とを備えている。 （もっと読む）

【課題】複数のトレンチを含むトレンチゲート構造のトランジスタにおける特性ばらつきを低減する。
【解決手段】トレンチゲート構造を有するトランジスタを含む半導体装置１００において、ゲート幅方向において、複数のトレンチ１６２は、両側方に形成された素子分離絶縁膜１１０とそれぞれ接して形成されたトレンチ１６２ａおよびトレンチ１６２ｂを含み、トレンチ１６２ａおよびトレンチ１６２ｂのゲート幅方向の幅が、これらの間に形成された他のトレンチ１６２ｃのゲート幅方向の幅以上となるように形成されている。 （もっと読む）

【課題】 低いオン抵抗を維持しつつ、従来構成よりも更に耐圧低下を抑制したＬＤＭＯＳトランジスタ及びその製造方法を提供する。
【解決手段】 Ｐ型基板１上に形成された、Ｎ型ウェル２と、ウェル２内に形成されたＰ型ボディ領域６と、ウェル２内においてボディ領域６よりも深い位置に形成されたＰ型の埋め込み拡散領域４と、ボディ領域６内に形成されたＮ型のソース領域９と、ウェル２内において、素子分離領域を介してボディ領域６と離間して形成したＮ型のドリフト領域７と、ドリフト領域７内に形成されたＮ型のドレイン領域１０と、少なくとも前記ボディ領域９の一部上方、及びボディ領域９とドレイン領域１０に挟まれた位置におけるウェル領域２の上方にわたってゲート絶縁膜を介して形成されたゲート電極７と、有し、ドリフト領域７並びにドレイン領域１０が、ボディ領域６を取り囲むようにリング状に形成されている。 （もっと読む）

【課題】コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体層１３と、半導体層１３上のゲート電極１５、ソース電極１６ｓおよびドレイン領域１６ｄと、を備えたＭＯＳＦＥＴ１は、半導体層１３中であってこの半導体層１３の上面および下面それぞれから離間する中間領域に所定の導電性を備えたドーパント（例えばシリコン（Ｓｉ））を含む縦方向電界緩和領域１９を備えている。 （もっと読む）

【課題】対基板耐圧が向上しチップシュリンクも実現可能な、ＤＴＩ構造を有する半導体装置を提供する。
【解決手段】例えばＰ型の基板１と、この基板１上に形成されたＮ型のＥＰＩ層２と、基板１とＥＰＩ層２とにわたって形成されたＮ型の第１の埋め込み層（埋め込み層３）と、この第１の埋め込み層の下に形成され埋め込み層３よりも不純物濃度の低いＮ型の第２の埋め込み層（埋め込み層１２）と、ＥＰＩ層２の表面から埋め込み層１２、埋め込み層３を貫通して基板１内に達するＤＴＩ４と、を備えた半導体装置。 （もっと読む）