半導体装置及びその製造方法
【課題】低容量且つ高温特性が良好な素子分離領域を有する高速なMIS電界効果トランジスタを提供する。
【解決手段】半導体基板1にウエル領域2が設けられ、ウエル領域2内には上部、下部及び側面にシリコン酸化膜3を有し、内部が空孔4に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域2が設けられた半導体基板1上にゲート酸化膜9を介してゲート電極10が設けられ、ゲート電極10の側壁にサイドウォール11が設けられ、ウエル領域2が設けられた半導体基板1には、ゲート電極10に自己整合して低濃度のソースドレイン領域(6、7)及びサイドウォール11に自己整合して高濃度のソースドレイン領域(5、8)が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル14を有する導電プラグ15を介してバリアメタル17を有する配線18が接続されている構造からなるMIS電界効果トランジスタ。
【解決手段】半導体基板1にウエル領域2が設けられ、ウエル領域2内には上部、下部及び側面にシリコン酸化膜3を有し、内部が空孔4に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域2が設けられた半導体基板1上にゲート酸化膜9を介してゲート電極10が設けられ、ゲート電極10の側壁にサイドウォール11が設けられ、ウエル領域2が設けられた半導体基板1には、ゲート電極10に自己整合して低濃度のソースドレイン領域(6、7)及びサイドウォール11に自己整合して高濃度のソースドレイン領域(5、8)が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル14を有する導電プラグ15を介してバリアメタル17を有する配線18が接続されている構造からなるMIS電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体集積回路に係り、特に半導体基板あるいは半導体基板上に絶縁膜を介して設けられた半導体層に形成された複数のショートチャネルのMIS電界効果トランジスタを絶縁分離する素子分離に関する。
【背景技術】
【0002】
図28は従来の半導体装置の模式側断面図で、NチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、51はp型のシリコン(Si)基板、52はp型ウエル領域、53は素子分離領域形成用トレンチ及び埋め込みシリコン酸化膜、54はn+型ドレイン領域、55はn型ドレイン領域、56はn型ソース領域、57はn+型ソース領域、58はゲート酸化膜、59はゲート電極、60はサイドウォール、61はPSG膜、62は絶縁膜、63はバリアメタル、64は導電プラグ、65は層間絶縁膜、66はバリアメタル、67はCu配線、68はバリア絶縁膜を示している。
同図においては、p型ウエル領域52が設けられたp型のシリコン基板51にシリコン酸化膜を埋め込んだトレンチ素子分離領域53が選択的に設けられ、トレンチ素子分離領域53により画定されたp型のシリコン基板51上にゲート酸化膜58を介してゲート電極59が設けられ、ゲート電極59の側壁に上部が曲がって形成されたサイドウォール60が設けられ、p型のシリコン基板51には、ゲート電極59に自己整合してn型ソースドレイン領域(55、56)及びサイドウォール60に自己整合してn+型ソースドレイン領域(54、57)が設けられ、n+型ソースドレイン領域(54、57)にはそれぞれバリアメタル63を有する導電プラグ64を介してバリアメタル66を有するCu配線67が接続されている慣例的なLDD(Lightly Doped Drain)構造からなるNチャネルのMIS電界効果トランジスタが形成されている。
したがって、容易なプロセスにより、シリコン酸化膜を埋め込んだ微細なトレンチによる素子分離領域を形成できるため、極めて絶縁特性に優れた微細な素子分離領域を形成でき、高集積化が可能となるが、素子分離領域幅が極めて小さいために、隣接するMIS電界効果トランジスタ間の容量が増大し、素子を微細化している割には高速化が達成されなくなりつつある。
またMIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかったことが現状である。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題は、従来例に示されるように、シリコン酸化膜を埋め込んだ微細なトレンチによる素子分離領域を形成できるため、極めて絶縁特性に優れた微細な素子分離領域を形成でき、高集積化が可能となるが、素子分離領域幅が極めて小さいために、隣接するMIS電界効果トランジスタ間の容量が増大し、素子を微細化している割には高速化の達成が難しいこと、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しいこと・・・等の問題が顕著になりつつあり、微細化に頼っているだけでは、さらなる高速化が困難になってきたことである。
【課題を解決するための手段】
【0004】
上記課題は、半導体基板と、前記半導体基板に選択的に設けられたトレンチと、前記トレンチの上下面及び側面に設けられた絶縁膜と前記絶縁膜の内側に、前記絶縁膜に包囲されて設けられた空孔とからなるトレンチ素子分離領域と、前記トレンチ素子分離領域により画定された前記半導体基板に設けられたMIS電界効果トランジスタとを具備してなる本発明の半導体装置によって解決される。
【発明の効果】
【0005】
以上説明のように本発明によれば、半導体基板に選択的に複数のMIS電界効果トランジスタが設けられ、これらのMIS電界効果トランジスタは、上部、下部及び側面に絶縁膜が設けられ、且つ絶縁膜の内側に、絶縁膜に包囲されて設けられた空孔を有するトレンチ素子分離領域により絶縁分離されている構造に形成されている。
したがって、MIS電界効果トランジスタを絶縁分離する素子分離領域が、薄いシリコン酸化膜(SiO2、比誘電率が4程度)及び空孔(真空と同程度の比誘電率が1の空気)からなるトレンチ素子分離領域によって形成されているため、サイズが同じであれば、シリコン酸化膜(SiO2)ですべて満たされたトレンチ素子分離領域の容量に比較し、シリコン酸化膜(SiO2)幅:空孔幅を1:4程度に形成すれば、容量は約30%程度に低減され、1:1程度に形成しても、容量は約40%程度に低減されるため、極めて大きな効果があり、高速化が可能である。
また空孔を有するトレンチ素子分離領域を形成できるため、MIS電界効果トランジスタの高速化によって発生する熱を放出することが可能となり、温度上昇が抑制されるので、高温での速度特性の劣化を抑えられるので、許容温度範囲における速度特性の保障が可能となる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と半導体基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
また半導体基板にMIS電界効果トランジスタを形成する場合に限らず、半導体基板に絶縁膜を介して形成した半導体層(いわゆるSOI(Silicon On Insulator)構造)にMIS電界効果トランジスタを形成する場合にも適応可能である。
またSiGe層上に歪みSi層を形成し、キャリア移動度を増大させる場合にも適応可能で、素子の容量低下に加え、さらなる高速化が可能である。
またNチャネルのMIS電界効果トランジスタばかりでなく、NチャネルのMIS電界効果トランジスタとPチャネルのMIS電界効果トランジスタが共存するCMOSにも適応可能である。
またCMOSを形成する場合は、本願発明のトレンチ素子分離領域の一部でp型ウエルコンタクトあるいはn型ウエルコンタクトをとることができ、高集積化を可能にすることができる。
またMIS電界効果トランジスタ直下までトレンチ素子分離領域を延在させて形成することも可能で、接合容量を低減(実質ゼロ)できるので、さらなる高速化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ低容量兼放熱用空孔付のトレンチ素子分離領域を有するMIS電界効果トランジスタを得ることができる。
本発明者は当該技術を空孔及び絶縁膜型トレンチ素子分離(TRench Isolation with Cavity and Insulator)と命名し、以後この技術をTRICI(トリックアイ)と略称する。
【図面の簡単な説明】
【0006】
【図1】本発明の半導体装置における第1の実施例の模式側断面図
【図2】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図3】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図4】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図5】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図6】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図7】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図8】本発明の半導体装置における第2の実施例の模式側断面図
【図9】本発明の半導体装置における第3の実施例の模式側断面図
【図10】本発明の半導体装置における第4の実施例の模式平面図
【図11】本発明の半導体装置における第4の実施例の模式側断面図(p−p矢視断面図)
【図12】本発明の半導体装置における第4の実施例の模式側断面図(q−q矢視断面図)
【図13】本発明の半導体装置における第4の実施例の模式側断面図(r−r矢視断面図)
【図14】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図15】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図16】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図17】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図18】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図19】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図20】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図21】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図22】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図23】本発明の半導体装置における第5の実施例の模式側断面図
【図24】本発明の半導体装置における第6の実施例の模式側断面図
【図25】本発明の半導体装置における第7の実施例の模式側断面図
【図26】本発明の半導体装置における第8の実施例の模式側断面図
【図27】本発明の半導体装置における第9の実施例の模式側断面図
【図28】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【0007】
本願発明の半導体装置は下記に示す形態に形成したものである。
半導体基板にウエル領域が設けられ、このウエル領域内に、浅い深さの第1のトレンチが選択的に設けられ、この第1のトレンチに第1の絶縁膜が埋め込まれている。第1の絶縁膜が埋め込まれた第1のトレンチにより分離画定された、ウエル領域が形成された半導体基板上にゲート酸化膜を介してゲート電極が選択的に設けられ、ゲート電極に自己整合してゲート電極の側壁にサイドウォールが設けられ、ウエル領域が設けられた半導体基板には、ゲート電極に自己整合して低濃度のソースドレイン領域及びサイドウォールに自己整合して高濃度のソースドレイン領域が設けられており、側壁にサイドウォールが設けられたゲート電極上及びソースドレイン領域上は平坦な第2の絶縁膜で覆われている。第1の絶縁膜が埋め込まれたトレンチの直上の第2の絶縁膜の一部には、第1の絶縁膜の一部に達する微細な第1の開孔部が設けられ、この第1の開孔部を介して等方性ドライエッチングすることにより第1の絶縁膜を完全に除去し、第1の開孔部の直下に、第1の開孔部より幅広い第2のトレンチ(第1のトレンチに等しい大きさ)を形成して後、第1の開孔部を埋め込み、第2のトレンチの上部、下部及び側面に第3の絶縁膜を形成することにより、内部に空孔を形成したトレンチ素子分離領域が設けられており、高濃度のソースドレイン領域及びゲート電極にはそれぞれバリアメタルを有する導電プラグを介してバリアメタルを有する配線が接続されている構造のMIS電界効果トランジスタからなる半導体集積回路を形成したものである。
【実施例1】
【0008】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。また模式平面図においては、図面を見易くするため、配線は省略している。
図1〜図7は本発明の半導体装置における第1の実施例で、図1は模式側断面図、図2〜図7は製造方法の工程断面図である。
図1はシリコン(Si)基板を使用し、TRICIにより形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のp型のシリコン(Si)基板、2は1016cm−3程度のp型ウエル領域、3は50nm程度の素子分離領域のシリコン酸化膜(SiO2)、4は空孔、5は1020cm−3程度のn+型ドレイン領域、6は1017cm−3程度のn型ドレイン領域、7は1017cm−3程度のn型ソース領域、8は1020cm−3程度のn+型ソース領域、9は10nm程度のゲート酸化膜(Ta2O5/SiO2)、10は幅40nm程度、厚さ100nm程度のゲート電極(WSi/polySi)、11は30nm程度のサイドウォール(SiO2)、12は300nm程度の燐珪酸ガラス(PSG)膜、13は20nm程度のシリコン窒化膜(Si3N4)、14は10nm程度のバリアメタル(TiN)、15は導電プラグ(W)、16は500nm程度の層間絶縁膜(SiOC)、17は10nm程度のバリアメタル(TaN)、18は500nm程度のCu配線(Cuシード層含む)、19は20nm程度のバリア絶縁膜(Si3N4)を示している。
同図においては、p型のシリコン基板1にp型ウエル領域2が設けられ、p型ウエル領域2内には上部、下部及び側面にシリコン酸化膜(SiO2)3を有し、内部が空孔4に形成されたトレンチ素子分離領域(3、4)が選択的に設けられ、トレンチ素子分離領域(3、4)により画定されたp型ウエル領域2が設けられたp型のシリコン基板1上にゲート酸化膜(Ta2O5/SiO2)9を介してゲート電極(WSi/polySi)10が設けられ、ゲート電極10の側壁に上部が曲がって形成されたサイドウォール11が設けられ、p型ウエル領域2が設けられたp型のシリコン基板1には、ゲート電極10に自己整合してn型ソースドレイン領域(6、7)及びサイドウォール11に自己整合してn+型ソースドレイン領域(5、8)が設けられ、n+型ソースドレイン領域(5、8)には、それぞれバリアメタル(TiN)14を有する導電プラグ(W)15を介してバリアメタル(TaN)17を有するCu配線18が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。(ゲート電極10にもCu配線18が接続されているが、図1では省略されている。)製造方法は後に詳述するが、上部、下部及び側面にシリコン酸化膜(SiO2)3を有し、内部が空孔4に形成されたトレンチ素子分離領域(3、4)の直上のPSG12の一部にはシリコン酸化膜(SiO2)3が埋め込まれている。
したがって、MIS電界効果トランジスタを絶縁分離する素子分離領域が、薄いシリコン酸化膜(SiO2)及び空孔からなるトレンチ素子分離領域によって形成されているため、サイズが同じであれば、シリコン酸化膜(SiO2)ですべて満たされたトレンチ素子分離領域の場合に比較し、シリコン酸化膜(SiO2)幅:空孔幅が1:4程度に形成されているため、隣接するMIS電界効果トランジスタ間の容量を約30%程度に低減することができるので、高速化が可能である。
また空孔を有するトレンチ素子分離領域を形成できるため、MIS電界効果トランジスタの高速化によって発生する熱を放出することが可能となり、温度上昇が抑制されるので、高温での速度特性の劣化を抑えられるので、許容温度範囲における速度特性の保障が可能となる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と半導体基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ空孔及び絶縁膜型トレンチ素子分離領域(TRICI)を有するMIS電界効果トランジスタを得ることができる。
【0009】
次いで本発明に係る半導体装置における第1の実施例の製造方法について図2〜図7及び図1を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図2
p型のシリコン基板1を900℃程度で酸化し、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いで硼素のイオン注入をおこなう。次いで1000℃程度でランニングし、閾値電圧制御用のp型ウエル領域2を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)及びp型のシリコン基板1を500nm程度異方性ドライエッチングし、トレンチを形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、シリコン窒化膜(Si3N4)20を500nm程度成長する。次いでp型のシリコン基板1上のイオン注入用のシリコン酸化膜(SiO2)及びシリコン窒化膜(Si3N4)20を化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、シリコン窒化膜(Si3N4)20をトレンチに埋め込み平坦化する。
図3
次いで10nm程度のゲート酸化膜(Ta2O5/SiO2)9を成長する。次いで化学気相成長により、多結晶シリコン(polySi)膜を成長する。連続してスパッタにより、タングステンシリサイド(WSi)膜を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステンシリサイド(WSi)膜及び多結晶シリコン(polySi)膜を順次異方性ドライエッチングし、幅40nm程度、厚さ100nm程度のゲート電極(WSi/polySi)10を形成する。次いでレジスト(図示せず)を除去する。
図4
次いでゲート電極(WSi/polySi)10をマスク層として、n型ソースドレイン領域(6、7)形成用の燐のイオン注入をおこなう。次いでゲート酸化膜(Ta2O5/SiO2)9を異方性ドライエッチングする。次いで化学気相成長により、30nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、ゲート電極(WSi/polySi)10の側壁にのみサイドウォール(SiO2)11を形成する。次いで化学気相成長により、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)11及びゲート電極(WSi/polySi)10をマスク層として、n+型ソースドレイン領域(5、8)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP(Rapid Thermal Processing)法によりアニールをおこない、n型ソースドレイン領域(6、7)及びn+型ソースドレイン領域(5、8)を形成する。
図5
次いで化学気相成長により、300nm程度のPSG膜12を成長する。次いで化学的機械研磨(CMP)し、平坦化する。
図6
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜12を異方性ドライエッチングする。次いでトレンチに埋め込まれたシリコン窒化膜(Si3N4)20をすべて除去するように、等方性ドライエッチングし、狭い開孔部を有するトレンチを形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、内部に空孔4を有し、トレンチの上部、下部及び側面に成長させ、且つ狭い開孔部を埋め込むように、50nm程度のシリコン酸化膜(SiO2)3を成長する。(こうして本願発明のTRICI法によるトレンチ素子分離領域を完成する。)次いでPSG膜12上のシリコン酸化膜(SiO2)3を化学的機械研磨(CMP)し、平坦化する。
図7
次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)13を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)13及びPSG膜12を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN14を成長する。次いで化学気相成長により、タングステン(W)15を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)14を有する導電プラグ(W)15を形成する。
図1
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)16を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)16を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)13がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)17を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)17を有するCu配線18を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)19を成長し、本願発明の空孔及び絶縁薄膜型トレンチ素子分離(TRICI)法による微細なNチャネルのMIS電界効果トランジスタを完成する。
【実施例2】
【0010】
図8は本発明の半導体装置における第2の実施例の模式側断面図で、シリコン(Si)基板上に絶縁膜(SiO2)を介して形成したシリコン(Si)層(SOI基板)を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1、3〜19は図1と同じ物を、21はSOI用のシリコン酸化膜(SiO2)、22はp型のシリコン(Si)層(SOI基板)を示している。
同図においては、p型のSi基板1上に絶縁膜(SiO2)21を介してp型のSi層22(SOI基板)が形成されている以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同じ効果を得ることができ、また完全空乏型のSOI基板を使用できるため、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減(低電力化)が可能である。
【実施例3】
【0011】
図9は本発明の半導体装置における第3の実施例の模式側断面図で、シリコン基板上に形成したシリコンゲルマニウム(SiGe)層及び歪みシリコン(Si)層を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜19は図1と同じ物を、23はp型のSiGe層、24はp型の歪みSi層を示している。
同図においては、p型のシリコン基板1上にp型のSiGe層23を介してp型の歪みSi層24が形成されている以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同じ効果を得ることができ、また歪みSi層を半導体基板として使用できるため、格子定数の大きなSiGe層の引っ張り応力により、歪みSi層のキャリアの移動度を増すことができ、さらなる高速化が可能である。
【実施例4】
【0012】
図10〜図22は本発明の半導体装置における第4の実施例で、図10は模式平面図、図11は模式側断面図(p−p矢視断面図)、図12は模式側断面図(q−q矢視断面図)、図13は模式側断面図(r−r矢視断面図)、図14〜図22は製造方法の工程断面図(p−p矢視断面図)である。
図10〜図13はシリコン基板上に形成したシリコンゲルマニウム(SiGe)層及びシリコン(Si)層を使用し、TRICI法によりシリコン(Si)層底部にまで延在して形成した素子分離領域(SiGe層は除去される)を有するショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1、3〜19は図1と同じ物を、22は図8と同じ物を、25は支柱用のシリコン酸化膜(SiO2)を示している。
同図においては、p型のSi基板1上にp型のSi層22の直下の一部にp型のSi層22を下支えする支柱用のシリコン酸化膜(SiO2)25が形成されている箇所を除き、p型のSi層22の下部にまでTRICI法により形成した素子分離領域が延在して設けられている以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同じ効果を得ることができ、また完全空乏型のSOI基板を使用したことと同様のことになり、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減によるさらなる高速化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減(低電力化)が可能である。
【0013】
次いで本発明に係る半導体装置における第4の実施例の製造方法について図14〜図22及び図11を参照して説明する。
図14
化学気相成長により、p型のシリコン基板1上に500nm程度のシリコン酸化膜(SiO2)25を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)25を異方性ドライエッチングし、トレンチを形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、シリコン窒化膜(Si3N4)20を500nm程度成長する。次いでシリコン酸化膜(SiO2)25上のシリコン窒化膜(Si3N4)20を化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)20をトレンチに埋め込み平坦化する。
図15
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)25を異方性ドライエッチングし、p型のシリコン基板1の一部を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで露出したp型のシリコン基板1上に500nm程度のp型のシリコンゲルマニウム(SiGe)層23をエピタキシャル成長させる。次いでシリコン酸化膜(SiO2)25及びシリコン窒化膜(Si3N4)20の平坦面より突出したp型のシリコンゲルマニウム(SiGe)層23を化学的機械研磨(CMP)し、平坦化する。
図16
次いでp型のシリコンゲルマニウム(SiGe)層23を50nm程度異方性ドライエッチングする。次いでシリコン酸化膜(SiO2)25を50nm程度異方性ドライエッチングする。
図17
次いでp型のシリコンゲルマニウム(SiGe)層23上に垂直方向及び水平方向に50nm程度のp型のシリコン(Si)層22をエピタキシャル成長させる。(この際、シリコン酸化膜(SiO2)25上に延在して形成されるp型のシリコン(Si)層22の部分は下地のシリコン酸化膜(SiO2)25の影響を受け単結晶性が劣るが、この部分にはチャネルを形成しないので特に問題はない。残されたシリコン酸化膜(SiO2)25はp型のシリコン(Si)層22下に空孔を作る時の支柱になるものである。)次いでシリコン窒化膜(Si3N4)20の平坦面より突出したp型のシリコン(Si)層22を化学的機械研磨(CMP)し、平坦化する。
図18
次いで10nm程度のゲート酸化膜(Ta2O5/SiO2)9を成長する。次いで化学気相成長により、多結晶シリコン(polySi)膜を成長する。連続してスパッタにより、タングステンシリサイド(WSi)膜を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステンシリサイド(WSi)膜及び多結晶シリコン(polySi)膜を順次異方性ドライエッチングし、幅40nm程度、厚さ100nm程度のゲート電極(WSi/polySi)10を形成する。次いでレジスト(図示せず)を除去する。次いでp型のシリコン(Si)層22に閾値電圧制御用の硼素のイオン注入をおこなう。
図19
次いでゲート電極(WSi/polySi)10をマスク層として、n型ソースドレイン領域(6、7)形成用の燐のイオン注入をおこなう。次いでゲート酸化膜(Ta2O5/SiO2)9を異方性ドライエッチングする。次いで化学気相成長により、30nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、ゲート電極(WSi/polySi)10の側壁にのみサイドウォール(SiO2)11を形成する。次いで化学気相成長により、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)11及びゲート電極(WSi/polySi)10をマスク層として、n+型ソースドレイン領域(5、8)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP法によりアニールをおこない、閾値電圧制御用の硼素を活性化し、n型ソースドレイン領域(6、7)及びn+型ソースドレイン領域(5、8)を形成する。
図20
次いで化学気相成長により、300nm程度のPSG膜12を成長する。次いで化学的機械研磨(CMP)し、平坦化する。
図21
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜12を異方性ドライエッチングする。次いでトレンチに埋め込まれたシリコン窒化膜(Si3N4)20をすべて除去するように、等方性ドライエッチングする。次いでシリコンゲルマニウム(SiGe)層23をすべて除去するように、等方性ドライエッチングし、狭い開孔部を有し、p型のシリコン(Si)層22下にまで延在するトレンチを形成する。(ここで、シリコンゲルマニウム(SiGe)層23をエッチング除去する際、シリコン(Si)層22及びシリコン(Si)基板1はエッチングされない。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、内部に空孔4を有し、トレンチの上部、下部及び側面に成長させ、且つ狭い開孔部を埋め込むように、50nm程度のシリコン酸化膜(SiO2)3を成長する。次いでPSG膜12上のシリコン酸化膜(SiO2)3を化学的機械研磨(CMP)し、平坦化する。
図22
次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)13を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)13及びPSG膜12を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN14を成長する。次いで化学気相成長により、タングステン(W)15を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)14を有する導電プラグ(W)15を形成する。
図11
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)16を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)16を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)13がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)17を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)17を有するCu配線18を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)19を成長し、本願発明の空孔及び絶縁膜型トレンチ素子分離(TRICI)による下部空孔型の微細なNチャネルのMIS電界効果トランジスタを完成する。
【実施例5】
【0014】
図23は本発明の半導体装置における第5の実施例の模式側断面図で、シリコン基板を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜19は図1と同じ物を、26は1016cm−3程度のn型ウエル領域、27は1020cm−3程度のp+型ソース領域、28は1020cm−3程度のp+型ドレイン領域、29は1020cm−3程度のp+型ウエルコンタクト領域、30は1020cm−3程度のn+型ウエルコンタクト領域を示している。
同図においては、p型のシリコン基板1の右半分にp型ウエル領域2が設けられ、p型ウエル領域2内には上部、下部及び側面にシリコン酸化膜(SiO2)3を有し、内部が空孔4に形成されたトレンチ素子分離領域(3、4)が選択的に設けられ、トレンチ素子分離領域(3、4)により画定されたp型ウエル領域2が設けられたp型のシリコン基板1上にゲート酸化膜(Ta2O5/SiO2)9を介してゲート電極(WSi/polySi)10が設けられ、ゲート電極10の側壁に上部が曲がって形成されたサイドウォール11が設けられ、p型ウエル領域2が設けられたp型のシリコン基板1には、ゲート電極10に自己整合してn型ソースドレイン領域(6、7)及びサイドウォール11に自己整合してn+型ソースドレイン領域(5、8)が設けられ、隣り合うトレンチ素子分離領域(3、4)間にはp+型ウエルコンタクト領域29が設けられ、n+型ソースドレイン領域(5、8)及びp+型ウエルコンタクト領域にはそれぞれバリアメタル(TiN)14を有する導電プラグ(W)15を介してバリアメタル(TaN)17を有するCu配線18が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。一方、p型のシリコン基板1の左半分にn型ウエル領域26が設けられ、n型ウエル領域26内には上部、下部及び側面にシリコン酸化膜(SiO2)3を有し、内部が空孔4に形成されたトレンチ素子分離領域(3、4)が選択的に設けられ、トレンチ素子分離領域(3、4)により画定されたn型ウエル領域26が設けられたp型のシリコン基板1上にゲート酸化膜(Ta2O5/SiO2)9を介してゲート電極(WSi/polySi)10が設けられ、ゲート電極10の側壁に上部が曲がって形成されたサイドウォール11が設けられ、n型ウエル領域26が設けられたp型のシリコン基板1には、ゲート電極10に自己整合してp+型ソースドレイン領域(27、28)が設けられ、隣り合うトレンチ素子分離領域(3、4)間にはn+型ウエルコンタクト領域30が設けられ、p+型ソースドレイン領域(27、28)及びn+型ウエルコンタクト領域30にはそれぞれバリアメタル(TiN)14を有する導電プラグ(W)15を介してバリアメタル(TaN)17を有するCu配線18が接続されている構造からなるPチャネルのMIS電界効果トランジスタが形成されている。(ゲート電極10にもCu配線18が接続されているが、図23では省略されている。またトレンチ素子分離領域(3、4)とともにウエル分離領域も形成される。)
本実施例においては、CMOSにおいても第1の実施例と同じ効果を得ることが可能である。
【実施例6】
【0015】
図24は本発明の半導体装置における第6の実施例の模式側断面図で、シリコン基板を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜19は図1と同じ物を、26〜30は図23と同じ物を、31は埋め込み導電膜(WSi)を示している。
同図においては、p+型ウエルコンタクト領域29及びn+型ウエルコンタクト領域30が埋め込み導電膜(WSi)31を介してトレンチ素子分離領域(3、4)の一部に形成されている以外は図23とほぼ同じ構造に形成されている。
本実施例においても第1及び第5の実施例と同じ効果を得ることができ、製造方法はやや複雑になるが、トレンチ素子分離領域の一部でp型ウエルコンタクト及びn型ウエルコンタクトをとることができるため、さらなる高集積化を可能にすることができる。
【実施例7】
【0016】
図25は本発明の半導体装置における第7の実施例の模式側断面図で、シリコン基板を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1、3〜19は図1と同じ物を、21、22は図8と同じ物を、27、28は図23と同じ物を、32はn型のシリコン(Si)層(SOI基板)を示している。
同図においては、p型のSi基板上にシリコン酸化膜(SiO2)21を介してp型のSi層(SOI基板)22及びn型のSi層(SOI基板)32が設けられ、それぞれにNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタが形成されていること、p+型ウエルコンタクト領域及びn+型ウエルコンタクト領域が形成されていないこと以外は図23とほぼ同じ構造に形成されている。
本実施例においても第1及び第5の実施例と同じ効果を得ることができ、また完全空乏型のSOI基板を使用できるため、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減(低電力化)が可能である。
【実施例8】
【0017】
図26は本発明の半導体装置における第8の実施例の模式側断面図で、シリコン基板上に形成したシリコンゲルマニウム(SiGe)層及び歪みシリコン(Si)層を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜19は図1と同じ物を、23、24は図9と同じ物を、26〜30は図23と同じ物を、33はn型のSiGe層、34はn型の歪みSi層を示している。
同図においては、p型のSi基板上にp型ウエル領域を介してp型のSiGe層23上にp型の歪みSi層24を設け、NチャネルMIS電界効果トランジスタを形成していること及びp型のSi基板上にn型ウエル領域を介してn型のSiGe層33上にn型の歪みSi層34を設け、PチャネルMIS電界効果トランジスタを形成していること以外は図23とほぼ同じ構造に形成されている。
本実施例においても第1及び第5の実施例と同じ効果を得ることができ、また歪みSi層を半導体基板として使用できるため、格子定数の大きなSiGe層の引っ張り応力により、歪みSi層のキャリアの移動度を増すことができ、さらなる高速化が可能である。
【実施例9】
【0018】
図27は本発明の半導体装置における第9の実施例の模式側断面図で、シリコン基板上に形成したシリコンゲルマニウム(SiGe)層及びシリコン(Si)層を使用し、TRICI法によりシリコン(Si)層底部にまで延在して形成した素子分離領域(SiGe層は除去される)を有するショートチャネルのNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1、3〜19は図1と同じ物を、22は図8と同じ物を、25は図11と同じ物を、27、28は図23と同じ物を、32は図25と同じ物を示している。
同図においては、p型のSi基板1上にp型のSi層22を設け、p型のSi層22の直下の一部にp型のSi層22を下支えする支柱用のシリコン酸化膜(SiO2)25が形成されている箇所を除き、p型のSi層22の下部にまでTRICI法により形成した素子分離領域が延在して設けられていること及びp型のSi基板1上にn型のSi層32を設け、n型のSi層32の直下の一部にn型のSi層32を下支えする支柱用のシリコン酸化膜(SiO2)25が形成されている箇所を除き、n型のSi層32の下部にまでTRICI法により形成した素子分離領域が延在して設けられていること以外は図23とほぼ同じ構造のNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1及び第5の実施例と同じ効果を得ることができ、また完全空乏型のSOI基板を使用したことと同様のことになり、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減によるさらなる高速化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減(低電力化)が可能である。
【0019】
上記実施例の説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合を説明しているが、シリコン基板に化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
またトレンチ素子分離領域の上部、下部及び側面に形成する絶縁膜はシリコン酸化膜(SiO2)に限らず、さらに比誘電率が小さい物を使用した方が効果は大きいし、絶縁膜幅に対する空孔幅の比は大きい方が効果はあるが、トレンチの幅は集積度に直結するので適宜選択する必要がある。
また半導体層をエピタキシャル成長させる場合は、化学気相成長によるばかりでなく、分子線成長法(MBE)によっても、有機金属気相成長法(MOCVD)によっても、原子層結晶成長法(ALE)によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【0020】
本願発明は、特に極めて高速で、高集積なMIS電界効果トランジスタを目指したものではあるが、高速に限らず、MIS電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またMIS電界効果トランジスタばかりでなく、他の電界効果トランジスタ、バイポーラトランジスタ、液晶用のTFT(Thin Film Transistor)、電流駆動素子、光電変換素子等に利用できる可能性がある。
【符号の説明】
【0021】
1 p型のシリコン(Si)基板
2 p型ウエル領域
3 素子分離領域の絶縁膜(SiO2)
4 空孔
5 n+型ドレイン領域
6 n型ドレイン領域
7 n型ソース領域
8 n+型ソース領域
9 ゲート酸化膜(Ta2O5/SiO2)
10 ゲート電極(WSi/polySi)
11 サイドウォール(SiO2)
12 燐珪酸ガラス(PSG)膜
13 シリコン窒化膜(Si3N4)
14 バリアメタル(TiN)
15 導電プラグ(W)
16 層間絶縁膜(SiOC)
17 バリアメタル(TaN)
18 Cu配線(Cuシード層含む)
19 バリア絶縁膜(Si3N4)
20 シリコン窒化膜(Si3N4)
21 SOI用のシリコン酸化膜(SiO2)
22 p型のSi層(SOI基板)
23 p型のSiGe層
24 p型の歪みSi層
25 支柱用のシリコン酸化膜(SiO2)
26 n型ウエル領域
27 p+型ソース領域
28 p+型ドレイン領域
29 p+型ウエルコンタクト領域
30 n+型ウエルコンタクト領域
31 埋め込み導電膜(W)
32 n型のSi層(SOI基板)
33 n型のSiGe層
34 n型の歪みSi層
【技術分野】
【0001】
本発明は半導体集積回路に係り、特に半導体基板あるいは半導体基板上に絶縁膜を介して設けられた半導体層に形成された複数のショートチャネルのMIS電界効果トランジスタを絶縁分離する素子分離に関する。
【背景技術】
【0002】
図28は従来の半導体装置の模式側断面図で、NチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、51はp型のシリコン(Si)基板、52はp型ウエル領域、53は素子分離領域形成用トレンチ及び埋め込みシリコン酸化膜、54はn+型ドレイン領域、55はn型ドレイン領域、56はn型ソース領域、57はn+型ソース領域、58はゲート酸化膜、59はゲート電極、60はサイドウォール、61はPSG膜、62は絶縁膜、63はバリアメタル、64は導電プラグ、65は層間絶縁膜、66はバリアメタル、67はCu配線、68はバリア絶縁膜を示している。
同図においては、p型ウエル領域52が設けられたp型のシリコン基板51にシリコン酸化膜を埋め込んだトレンチ素子分離領域53が選択的に設けられ、トレンチ素子分離領域53により画定されたp型のシリコン基板51上にゲート酸化膜58を介してゲート電極59が設けられ、ゲート電極59の側壁に上部が曲がって形成されたサイドウォール60が設けられ、p型のシリコン基板51には、ゲート電極59に自己整合してn型ソースドレイン領域(55、56)及びサイドウォール60に自己整合してn+型ソースドレイン領域(54、57)が設けられ、n+型ソースドレイン領域(54、57)にはそれぞれバリアメタル63を有する導電プラグ64を介してバリアメタル66を有するCu配線67が接続されている慣例的なLDD(Lightly Doped Drain)構造からなるNチャネルのMIS電界効果トランジスタが形成されている。
したがって、容易なプロセスにより、シリコン酸化膜を埋め込んだ微細なトレンチによる素子分離領域を形成できるため、極めて絶縁特性に優れた微細な素子分離領域を形成でき、高集積化が可能となるが、素子分離領域幅が極めて小さいために、隣接するMIS電界効果トランジスタ間の容量が増大し、素子を微細化している割には高速化が達成されなくなりつつある。
またMIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかったことが現状である。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題は、従来例に示されるように、シリコン酸化膜を埋め込んだ微細なトレンチによる素子分離領域を形成できるため、極めて絶縁特性に優れた微細な素子分離領域を形成でき、高集積化が可能となるが、素子分離領域幅が極めて小さいために、隣接するMIS電界効果トランジスタ間の容量が増大し、素子を微細化している割には高速化の達成が難しいこと、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しいこと・・・等の問題が顕著になりつつあり、微細化に頼っているだけでは、さらなる高速化が困難になってきたことである。
【課題を解決するための手段】
【0004】
上記課題は、半導体基板と、前記半導体基板に選択的に設けられたトレンチと、前記トレンチの上下面及び側面に設けられた絶縁膜と前記絶縁膜の内側に、前記絶縁膜に包囲されて設けられた空孔とからなるトレンチ素子分離領域と、前記トレンチ素子分離領域により画定された前記半導体基板に設けられたMIS電界効果トランジスタとを具備してなる本発明の半導体装置によって解決される。
【発明の効果】
【0005】
以上説明のように本発明によれば、半導体基板に選択的に複数のMIS電界効果トランジスタが設けられ、これらのMIS電界効果トランジスタは、上部、下部及び側面に絶縁膜が設けられ、且つ絶縁膜の内側に、絶縁膜に包囲されて設けられた空孔を有するトレンチ素子分離領域により絶縁分離されている構造に形成されている。
したがって、MIS電界効果トランジスタを絶縁分離する素子分離領域が、薄いシリコン酸化膜(SiO2、比誘電率が4程度)及び空孔(真空と同程度の比誘電率が1の空気)からなるトレンチ素子分離領域によって形成されているため、サイズが同じであれば、シリコン酸化膜(SiO2)ですべて満たされたトレンチ素子分離領域の容量に比較し、シリコン酸化膜(SiO2)幅:空孔幅を1:4程度に形成すれば、容量は約30%程度に低減され、1:1程度に形成しても、容量は約40%程度に低減されるため、極めて大きな効果があり、高速化が可能である。
また空孔を有するトレンチ素子分離領域を形成できるため、MIS電界効果トランジスタの高速化によって発生する熱を放出することが可能となり、温度上昇が抑制されるので、高温での速度特性の劣化を抑えられるので、許容温度範囲における速度特性の保障が可能となる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と半導体基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
また半導体基板にMIS電界効果トランジスタを形成する場合に限らず、半導体基板に絶縁膜を介して形成した半導体層(いわゆるSOI(Silicon On Insulator)構造)にMIS電界効果トランジスタを形成する場合にも適応可能である。
またSiGe層上に歪みSi層を形成し、キャリア移動度を増大させる場合にも適応可能で、素子の容量低下に加え、さらなる高速化が可能である。
またNチャネルのMIS電界効果トランジスタばかりでなく、NチャネルのMIS電界効果トランジスタとPチャネルのMIS電界効果トランジスタが共存するCMOSにも適応可能である。
またCMOSを形成する場合は、本願発明のトレンチ素子分離領域の一部でp型ウエルコンタクトあるいはn型ウエルコンタクトをとることができ、高集積化を可能にすることができる。
またMIS電界効果トランジスタ直下までトレンチ素子分離領域を延在させて形成することも可能で、接合容量を低減(実質ゼロ)できるので、さらなる高速化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ低容量兼放熱用空孔付のトレンチ素子分離領域を有するMIS電界効果トランジスタを得ることができる。
本発明者は当該技術を空孔及び絶縁膜型トレンチ素子分離(TRench Isolation with Cavity and Insulator)と命名し、以後この技術をTRICI(トリックアイ)と略称する。
【図面の簡単な説明】
【0006】
【図1】本発明の半導体装置における第1の実施例の模式側断面図
【図2】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図3】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図4】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図5】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図6】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図7】本発明の半導体装置における第1の実施例の製造方法の工程断面図
【図8】本発明の半導体装置における第2の実施例の模式側断面図
【図9】本発明の半導体装置における第3の実施例の模式側断面図
【図10】本発明の半導体装置における第4の実施例の模式平面図
【図11】本発明の半導体装置における第4の実施例の模式側断面図(p−p矢視断面図)
【図12】本発明の半導体装置における第4の実施例の模式側断面図(q−q矢視断面図)
【図13】本発明の半導体装置における第4の実施例の模式側断面図(r−r矢視断面図)
【図14】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図15】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図16】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図17】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図18】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図19】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図20】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図21】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図22】本発明の半導体装置における第4の実施例の製造方法の工程断面図(p−p矢視断面図)
【図23】本発明の半導体装置における第5の実施例の模式側断面図
【図24】本発明の半導体装置における第6の実施例の模式側断面図
【図25】本発明の半導体装置における第7の実施例の模式側断面図
【図26】本発明の半導体装置における第8の実施例の模式側断面図
【図27】本発明の半導体装置における第9の実施例の模式側断面図
【図28】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【0007】
本願発明の半導体装置は下記に示す形態に形成したものである。
半導体基板にウエル領域が設けられ、このウエル領域内に、浅い深さの第1のトレンチが選択的に設けられ、この第1のトレンチに第1の絶縁膜が埋め込まれている。第1の絶縁膜が埋め込まれた第1のトレンチにより分離画定された、ウエル領域が形成された半導体基板上にゲート酸化膜を介してゲート電極が選択的に設けられ、ゲート電極に自己整合してゲート電極の側壁にサイドウォールが設けられ、ウエル領域が設けられた半導体基板には、ゲート電極に自己整合して低濃度のソースドレイン領域及びサイドウォールに自己整合して高濃度のソースドレイン領域が設けられており、側壁にサイドウォールが設けられたゲート電極上及びソースドレイン領域上は平坦な第2の絶縁膜で覆われている。第1の絶縁膜が埋め込まれたトレンチの直上の第2の絶縁膜の一部には、第1の絶縁膜の一部に達する微細な第1の開孔部が設けられ、この第1の開孔部を介して等方性ドライエッチングすることにより第1の絶縁膜を完全に除去し、第1の開孔部の直下に、第1の開孔部より幅広い第2のトレンチ(第1のトレンチに等しい大きさ)を形成して後、第1の開孔部を埋め込み、第2のトレンチの上部、下部及び側面に第3の絶縁膜を形成することにより、内部に空孔を形成したトレンチ素子分離領域が設けられており、高濃度のソースドレイン領域及びゲート電極にはそれぞれバリアメタルを有する導電プラグを介してバリアメタルを有する配線が接続されている構造のMIS電界効果トランジスタからなる半導体集積回路を形成したものである。
【実施例1】
【0008】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。また模式平面図においては、図面を見易くするため、配線は省略している。
図1〜図7は本発明の半導体装置における第1の実施例で、図1は模式側断面図、図2〜図7は製造方法の工程断面図である。
図1はシリコン(Si)基板を使用し、TRICIにより形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のp型のシリコン(Si)基板、2は1016cm−3程度のp型ウエル領域、3は50nm程度の素子分離領域のシリコン酸化膜(SiO2)、4は空孔、5は1020cm−3程度のn+型ドレイン領域、6は1017cm−3程度のn型ドレイン領域、7は1017cm−3程度のn型ソース領域、8は1020cm−3程度のn+型ソース領域、9は10nm程度のゲート酸化膜(Ta2O5/SiO2)、10は幅40nm程度、厚さ100nm程度のゲート電極(WSi/polySi)、11は30nm程度のサイドウォール(SiO2)、12は300nm程度の燐珪酸ガラス(PSG)膜、13は20nm程度のシリコン窒化膜(Si3N4)、14は10nm程度のバリアメタル(TiN)、15は導電プラグ(W)、16は500nm程度の層間絶縁膜(SiOC)、17は10nm程度のバリアメタル(TaN)、18は500nm程度のCu配線(Cuシード層含む)、19は20nm程度のバリア絶縁膜(Si3N4)を示している。
同図においては、p型のシリコン基板1にp型ウエル領域2が設けられ、p型ウエル領域2内には上部、下部及び側面にシリコン酸化膜(SiO2)3を有し、内部が空孔4に形成されたトレンチ素子分離領域(3、4)が選択的に設けられ、トレンチ素子分離領域(3、4)により画定されたp型ウエル領域2が設けられたp型のシリコン基板1上にゲート酸化膜(Ta2O5/SiO2)9を介してゲート電極(WSi/polySi)10が設けられ、ゲート電極10の側壁に上部が曲がって形成されたサイドウォール11が設けられ、p型ウエル領域2が設けられたp型のシリコン基板1には、ゲート電極10に自己整合してn型ソースドレイン領域(6、7)及びサイドウォール11に自己整合してn+型ソースドレイン領域(5、8)が設けられ、n+型ソースドレイン領域(5、8)には、それぞれバリアメタル(TiN)14を有する導電プラグ(W)15を介してバリアメタル(TaN)17を有するCu配線18が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。(ゲート電極10にもCu配線18が接続されているが、図1では省略されている。)製造方法は後に詳述するが、上部、下部及び側面にシリコン酸化膜(SiO2)3を有し、内部が空孔4に形成されたトレンチ素子分離領域(3、4)の直上のPSG12の一部にはシリコン酸化膜(SiO2)3が埋め込まれている。
したがって、MIS電界効果トランジスタを絶縁分離する素子分離領域が、薄いシリコン酸化膜(SiO2)及び空孔からなるトレンチ素子分離領域によって形成されているため、サイズが同じであれば、シリコン酸化膜(SiO2)ですべて満たされたトレンチ素子分離領域の場合に比較し、シリコン酸化膜(SiO2)幅:空孔幅が1:4程度に形成されているため、隣接するMIS電界効果トランジスタ間の容量を約30%程度に低減することができるので、高速化が可能である。
また空孔を有するトレンチ素子分離領域を形成できるため、MIS電界効果トランジスタの高速化によって発生する熱を放出することが可能となり、温度上昇が抑制されるので、高温での速度特性の劣化を抑えられるので、許容温度範囲における速度特性の保障が可能となる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と半導体基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ空孔及び絶縁膜型トレンチ素子分離領域(TRICI)を有するMIS電界効果トランジスタを得ることができる。
【0009】
次いで本発明に係る半導体装置における第1の実施例の製造方法について図2〜図7及び図1を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図2
p型のシリコン基板1を900℃程度で酸化し、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いで硼素のイオン注入をおこなう。次いで1000℃程度でランニングし、閾値電圧制御用のp型ウエル領域2を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)及びp型のシリコン基板1を500nm程度異方性ドライエッチングし、トレンチを形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、シリコン窒化膜(Si3N4)20を500nm程度成長する。次いでp型のシリコン基板1上のイオン注入用のシリコン酸化膜(SiO2)及びシリコン窒化膜(Si3N4)20を化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、シリコン窒化膜(Si3N4)20をトレンチに埋め込み平坦化する。
図3
次いで10nm程度のゲート酸化膜(Ta2O5/SiO2)9を成長する。次いで化学気相成長により、多結晶シリコン(polySi)膜を成長する。連続してスパッタにより、タングステンシリサイド(WSi)膜を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステンシリサイド(WSi)膜及び多結晶シリコン(polySi)膜を順次異方性ドライエッチングし、幅40nm程度、厚さ100nm程度のゲート電極(WSi/polySi)10を形成する。次いでレジスト(図示せず)を除去する。
図4
次いでゲート電極(WSi/polySi)10をマスク層として、n型ソースドレイン領域(6、7)形成用の燐のイオン注入をおこなう。次いでゲート酸化膜(Ta2O5/SiO2)9を異方性ドライエッチングする。次いで化学気相成長により、30nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、ゲート電極(WSi/polySi)10の側壁にのみサイドウォール(SiO2)11を形成する。次いで化学気相成長により、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)11及びゲート電極(WSi/polySi)10をマスク層として、n+型ソースドレイン領域(5、8)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP(Rapid Thermal Processing)法によりアニールをおこない、n型ソースドレイン領域(6、7)及びn+型ソースドレイン領域(5、8)を形成する。
図5
次いで化学気相成長により、300nm程度のPSG膜12を成長する。次いで化学的機械研磨(CMP)し、平坦化する。
図6
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜12を異方性ドライエッチングする。次いでトレンチに埋め込まれたシリコン窒化膜(Si3N4)20をすべて除去するように、等方性ドライエッチングし、狭い開孔部を有するトレンチを形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、内部に空孔4を有し、トレンチの上部、下部及び側面に成長させ、且つ狭い開孔部を埋め込むように、50nm程度のシリコン酸化膜(SiO2)3を成長する。(こうして本願発明のTRICI法によるトレンチ素子分離領域を完成する。)次いでPSG膜12上のシリコン酸化膜(SiO2)3を化学的機械研磨(CMP)し、平坦化する。
図7
次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)13を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)13及びPSG膜12を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN14を成長する。次いで化学気相成長により、タングステン(W)15を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)14を有する導電プラグ(W)15を形成する。
図1
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)16を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)16を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)13がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)17を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)17を有するCu配線18を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)19を成長し、本願発明の空孔及び絶縁薄膜型トレンチ素子分離(TRICI)法による微細なNチャネルのMIS電界効果トランジスタを完成する。
【実施例2】
【0010】
図8は本発明の半導体装置における第2の実施例の模式側断面図で、シリコン(Si)基板上に絶縁膜(SiO2)を介して形成したシリコン(Si)層(SOI基板)を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1、3〜19は図1と同じ物を、21はSOI用のシリコン酸化膜(SiO2)、22はp型のシリコン(Si)層(SOI基板)を示している。
同図においては、p型のSi基板1上に絶縁膜(SiO2)21を介してp型のSi層22(SOI基板)が形成されている以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同じ効果を得ることができ、また完全空乏型のSOI基板を使用できるため、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減(低電力化)が可能である。
【実施例3】
【0011】
図9は本発明の半導体装置における第3の実施例の模式側断面図で、シリコン基板上に形成したシリコンゲルマニウム(SiGe)層及び歪みシリコン(Si)層を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜19は図1と同じ物を、23はp型のSiGe層、24はp型の歪みSi層を示している。
同図においては、p型のシリコン基板1上にp型のSiGe層23を介してp型の歪みSi層24が形成されている以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同じ効果を得ることができ、また歪みSi層を半導体基板として使用できるため、格子定数の大きなSiGe層の引っ張り応力により、歪みSi層のキャリアの移動度を増すことができ、さらなる高速化が可能である。
【実施例4】
【0012】
図10〜図22は本発明の半導体装置における第4の実施例で、図10は模式平面図、図11は模式側断面図(p−p矢視断面図)、図12は模式側断面図(q−q矢視断面図)、図13は模式側断面図(r−r矢視断面図)、図14〜図22は製造方法の工程断面図(p−p矢視断面図)である。
図10〜図13はシリコン基板上に形成したシリコンゲルマニウム(SiGe)層及びシリコン(Si)層を使用し、TRICI法によりシリコン(Si)層底部にまで延在して形成した素子分離領域(SiGe層は除去される)を有するショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1、3〜19は図1と同じ物を、22は図8と同じ物を、25は支柱用のシリコン酸化膜(SiO2)を示している。
同図においては、p型のSi基板1上にp型のSi層22の直下の一部にp型のSi層22を下支えする支柱用のシリコン酸化膜(SiO2)25が形成されている箇所を除き、p型のSi層22の下部にまでTRICI法により形成した素子分離領域が延在して設けられている以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同じ効果を得ることができ、また完全空乏型のSOI基板を使用したことと同様のことになり、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減によるさらなる高速化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減(低電力化)が可能である。
【0013】
次いで本発明に係る半導体装置における第4の実施例の製造方法について図14〜図22及び図11を参照して説明する。
図14
化学気相成長により、p型のシリコン基板1上に500nm程度のシリコン酸化膜(SiO2)25を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)25を異方性ドライエッチングし、トレンチを形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、シリコン窒化膜(Si3N4)20を500nm程度成長する。次いでシリコン酸化膜(SiO2)25上のシリコン窒化膜(Si3N4)20を化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)20をトレンチに埋め込み平坦化する。
図15
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)25を異方性ドライエッチングし、p型のシリコン基板1の一部を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで露出したp型のシリコン基板1上に500nm程度のp型のシリコンゲルマニウム(SiGe)層23をエピタキシャル成長させる。次いでシリコン酸化膜(SiO2)25及びシリコン窒化膜(Si3N4)20の平坦面より突出したp型のシリコンゲルマニウム(SiGe)層23を化学的機械研磨(CMP)し、平坦化する。
図16
次いでp型のシリコンゲルマニウム(SiGe)層23を50nm程度異方性ドライエッチングする。次いでシリコン酸化膜(SiO2)25を50nm程度異方性ドライエッチングする。
図17
次いでp型のシリコンゲルマニウム(SiGe)層23上に垂直方向及び水平方向に50nm程度のp型のシリコン(Si)層22をエピタキシャル成長させる。(この際、シリコン酸化膜(SiO2)25上に延在して形成されるp型のシリコン(Si)層22の部分は下地のシリコン酸化膜(SiO2)25の影響を受け単結晶性が劣るが、この部分にはチャネルを形成しないので特に問題はない。残されたシリコン酸化膜(SiO2)25はp型のシリコン(Si)層22下に空孔を作る時の支柱になるものである。)次いでシリコン窒化膜(Si3N4)20の平坦面より突出したp型のシリコン(Si)層22を化学的機械研磨(CMP)し、平坦化する。
図18
次いで10nm程度のゲート酸化膜(Ta2O5/SiO2)9を成長する。次いで化学気相成長により、多結晶シリコン(polySi)膜を成長する。連続してスパッタにより、タングステンシリサイド(WSi)膜を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステンシリサイド(WSi)膜及び多結晶シリコン(polySi)膜を順次異方性ドライエッチングし、幅40nm程度、厚さ100nm程度のゲート電極(WSi/polySi)10を形成する。次いでレジスト(図示せず)を除去する。次いでp型のシリコン(Si)層22に閾値電圧制御用の硼素のイオン注入をおこなう。
図19
次いでゲート電極(WSi/polySi)10をマスク層として、n型ソースドレイン領域(6、7)形成用の燐のイオン注入をおこなう。次いでゲート酸化膜(Ta2O5/SiO2)9を異方性ドライエッチングする。次いで化学気相成長により、30nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、ゲート電極(WSi/polySi)10の側壁にのみサイドウォール(SiO2)11を形成する。次いで化学気相成長により、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)11及びゲート電極(WSi/polySi)10をマスク層として、n+型ソースドレイン領域(5、8)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP法によりアニールをおこない、閾値電圧制御用の硼素を活性化し、n型ソースドレイン領域(6、7)及びn+型ソースドレイン領域(5、8)を形成する。
図20
次いで化学気相成長により、300nm程度のPSG膜12を成長する。次いで化学的機械研磨(CMP)し、平坦化する。
図21
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜12を異方性ドライエッチングする。次いでトレンチに埋め込まれたシリコン窒化膜(Si3N4)20をすべて除去するように、等方性ドライエッチングする。次いでシリコンゲルマニウム(SiGe)層23をすべて除去するように、等方性ドライエッチングし、狭い開孔部を有し、p型のシリコン(Si)層22下にまで延在するトレンチを形成する。(ここで、シリコンゲルマニウム(SiGe)層23をエッチング除去する際、シリコン(Si)層22及びシリコン(Si)基板1はエッチングされない。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、内部に空孔4を有し、トレンチの上部、下部及び側面に成長させ、且つ狭い開孔部を埋め込むように、50nm程度のシリコン酸化膜(SiO2)3を成長する。次いでPSG膜12上のシリコン酸化膜(SiO2)3を化学的機械研磨(CMP)し、平坦化する。
図22
次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)13を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)13及びPSG膜12を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN14を成長する。次いで化学気相成長により、タングステン(W)15を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)14を有する導電プラグ(W)15を形成する。
図11
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)16を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)16を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)13がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)17を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)17を有するCu配線18を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)19を成長し、本願発明の空孔及び絶縁膜型トレンチ素子分離(TRICI)による下部空孔型の微細なNチャネルのMIS電界効果トランジスタを完成する。
【実施例5】
【0014】
図23は本発明の半導体装置における第5の実施例の模式側断面図で、シリコン基板を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜19は図1と同じ物を、26は1016cm−3程度のn型ウエル領域、27は1020cm−3程度のp+型ソース領域、28は1020cm−3程度のp+型ドレイン領域、29は1020cm−3程度のp+型ウエルコンタクト領域、30は1020cm−3程度のn+型ウエルコンタクト領域を示している。
同図においては、p型のシリコン基板1の右半分にp型ウエル領域2が設けられ、p型ウエル領域2内には上部、下部及び側面にシリコン酸化膜(SiO2)3を有し、内部が空孔4に形成されたトレンチ素子分離領域(3、4)が選択的に設けられ、トレンチ素子分離領域(3、4)により画定されたp型ウエル領域2が設けられたp型のシリコン基板1上にゲート酸化膜(Ta2O5/SiO2)9を介してゲート電極(WSi/polySi)10が設けられ、ゲート電極10の側壁に上部が曲がって形成されたサイドウォール11が設けられ、p型ウエル領域2が設けられたp型のシリコン基板1には、ゲート電極10に自己整合してn型ソースドレイン領域(6、7)及びサイドウォール11に自己整合してn+型ソースドレイン領域(5、8)が設けられ、隣り合うトレンチ素子分離領域(3、4)間にはp+型ウエルコンタクト領域29が設けられ、n+型ソースドレイン領域(5、8)及びp+型ウエルコンタクト領域にはそれぞれバリアメタル(TiN)14を有する導電プラグ(W)15を介してバリアメタル(TaN)17を有するCu配線18が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。一方、p型のシリコン基板1の左半分にn型ウエル領域26が設けられ、n型ウエル領域26内には上部、下部及び側面にシリコン酸化膜(SiO2)3を有し、内部が空孔4に形成されたトレンチ素子分離領域(3、4)が選択的に設けられ、トレンチ素子分離領域(3、4)により画定されたn型ウエル領域26が設けられたp型のシリコン基板1上にゲート酸化膜(Ta2O5/SiO2)9を介してゲート電極(WSi/polySi)10が設けられ、ゲート電極10の側壁に上部が曲がって形成されたサイドウォール11が設けられ、n型ウエル領域26が設けられたp型のシリコン基板1には、ゲート電極10に自己整合してp+型ソースドレイン領域(27、28)が設けられ、隣り合うトレンチ素子分離領域(3、4)間にはn+型ウエルコンタクト領域30が設けられ、p+型ソースドレイン領域(27、28)及びn+型ウエルコンタクト領域30にはそれぞれバリアメタル(TiN)14を有する導電プラグ(W)15を介してバリアメタル(TaN)17を有するCu配線18が接続されている構造からなるPチャネルのMIS電界効果トランジスタが形成されている。(ゲート電極10にもCu配線18が接続されているが、図23では省略されている。またトレンチ素子分離領域(3、4)とともにウエル分離領域も形成される。)
本実施例においては、CMOSにおいても第1の実施例と同じ効果を得ることが可能である。
【実施例6】
【0015】
図24は本発明の半導体装置における第6の実施例の模式側断面図で、シリコン基板を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜19は図1と同じ物を、26〜30は図23と同じ物を、31は埋め込み導電膜(WSi)を示している。
同図においては、p+型ウエルコンタクト領域29及びn+型ウエルコンタクト領域30が埋め込み導電膜(WSi)31を介してトレンチ素子分離領域(3、4)の一部に形成されている以外は図23とほぼ同じ構造に形成されている。
本実施例においても第1及び第5の実施例と同じ効果を得ることができ、製造方法はやや複雑になるが、トレンチ素子分離領域の一部でp型ウエルコンタクト及びn型ウエルコンタクトをとることができるため、さらなる高集積化を可能にすることができる。
【実施例7】
【0016】
図25は本発明の半導体装置における第7の実施例の模式側断面図で、シリコン基板を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1、3〜19は図1と同じ物を、21、22は図8と同じ物を、27、28は図23と同じ物を、32はn型のシリコン(Si)層(SOI基板)を示している。
同図においては、p型のSi基板上にシリコン酸化膜(SiO2)21を介してp型のSi層(SOI基板)22及びn型のSi層(SOI基板)32が設けられ、それぞれにNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタが形成されていること、p+型ウエルコンタクト領域及びn+型ウエルコンタクト領域が形成されていないこと以外は図23とほぼ同じ構造に形成されている。
本実施例においても第1及び第5の実施例と同じ効果を得ることができ、また完全空乏型のSOI基板を使用できるため、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減(低電力化)が可能である。
【実施例8】
【0017】
図26は本発明の半導体装置における第8の実施例の模式側断面図で、シリコン基板上に形成したシリコンゲルマニウム(SiGe)層及び歪みシリコン(Si)層を使用し、TRICI法により形成した素子分離領域を有するショートチャネルのNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1〜19は図1と同じ物を、23、24は図9と同じ物を、26〜30は図23と同じ物を、33はn型のSiGe層、34はn型の歪みSi層を示している。
同図においては、p型のSi基板上にp型ウエル領域を介してp型のSiGe層23上にp型の歪みSi層24を設け、NチャネルMIS電界効果トランジスタを形成していること及びp型のSi基板上にn型ウエル領域を介してn型のSiGe層33上にn型の歪みSi層34を設け、PチャネルMIS電界効果トランジスタを形成していること以外は図23とほぼ同じ構造に形成されている。
本実施例においても第1及び第5の実施例と同じ効果を得ることができ、また歪みSi層を半導体基板として使用できるため、格子定数の大きなSiGe層の引っ張り応力により、歪みSi層のキャリアの移動度を増すことができ、さらなる高速化が可能である。
【実施例9】
【0018】
図27は本発明の半導体装置における第9の実施例の模式側断面図で、シリコン基板上に形成したシリコンゲルマニウム(SiGe)層及びシリコン(Si)層を使用し、TRICI法によりシリコン(Si)層底部にまで延在して形成した素子分離領域(SiGe層は除去される)を有するショートチャネルのNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタを含むCMOS型の半導体集積回路の一部を示しており、1、3〜19は図1と同じ物を、22は図8と同じ物を、25は図11と同じ物を、27、28は図23と同じ物を、32は図25と同じ物を示している。
同図においては、p型のSi基板1上にp型のSi層22を設け、p型のSi層22の直下の一部にp型のSi層22を下支えする支柱用のシリコン酸化膜(SiO2)25が形成されている箇所を除き、p型のSi層22の下部にまでTRICI法により形成した素子分離領域が延在して設けられていること及びp型のSi基板1上にn型のSi層32を設け、n型のSi層32の直下の一部にn型のSi層32を下支えする支柱用のシリコン酸化膜(SiO2)25が形成されている箇所を除き、n型のSi層32の下部にまでTRICI法により形成した素子分離領域が延在して設けられていること以外は図23とほぼ同じ構造のNチャネルMIS電界効果トランジスタ及びPチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1及び第5の実施例と同じ効果を得ることができ、また完全空乏型のSOI基板を使用したことと同様のことになり、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減によるさらなる高速化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減(低電力化)が可能である。
【0019】
上記実施例の説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合を説明しているが、シリコン基板に化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
またトレンチ素子分離領域の上部、下部及び側面に形成する絶縁膜はシリコン酸化膜(SiO2)に限らず、さらに比誘電率が小さい物を使用した方が効果は大きいし、絶縁膜幅に対する空孔幅の比は大きい方が効果はあるが、トレンチの幅は集積度に直結するので適宜選択する必要がある。
また半導体層をエピタキシャル成長させる場合は、化学気相成長によるばかりでなく、分子線成長法(MBE)によっても、有機金属気相成長法(MOCVD)によっても、原子層結晶成長法(ALE)によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【0020】
本願発明は、特に極めて高速で、高集積なMIS電界効果トランジスタを目指したものではあるが、高速に限らず、MIS電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またMIS電界効果トランジスタばかりでなく、他の電界効果トランジスタ、バイポーラトランジスタ、液晶用のTFT(Thin Film Transistor)、電流駆動素子、光電変換素子等に利用できる可能性がある。
【符号の説明】
【0021】
1 p型のシリコン(Si)基板
2 p型ウエル領域
3 素子分離領域の絶縁膜(SiO2)
4 空孔
5 n+型ドレイン領域
6 n型ドレイン領域
7 n型ソース領域
8 n+型ソース領域
9 ゲート酸化膜(Ta2O5/SiO2)
10 ゲート電極(WSi/polySi)
11 サイドウォール(SiO2)
12 燐珪酸ガラス(PSG)膜
13 シリコン窒化膜(Si3N4)
14 バリアメタル(TiN)
15 導電プラグ(W)
16 層間絶縁膜(SiOC)
17 バリアメタル(TaN)
18 Cu配線(Cuシード層含む)
19 バリア絶縁膜(Si3N4)
20 シリコン窒化膜(Si3N4)
21 SOI用のシリコン酸化膜(SiO2)
22 p型のSi層(SOI基板)
23 p型のSiGe層
24 p型の歪みSi層
25 支柱用のシリコン酸化膜(SiO2)
26 n型ウエル領域
27 p+型ソース領域
28 p+型ドレイン領域
29 p+型ウエルコンタクト領域
30 n+型ウエルコンタクト領域
31 埋め込み導電膜(W)
32 n型のSi層(SOI基板)
33 n型のSiGe層
34 n型の歪みSi層
【特許請求の範囲】
【請求項1】
半導体基板と、前記半導体基板に設けられたトレンチ(溝)と、前記トレンチ(溝)の上部、下部及び側面に設けられた第1の絶縁膜と、前記第1の絶縁膜に包囲され、前記トレンチ(溝)の内部に設けられた空孔とを具備してなることを特徴とする半導体装置。
【請求項2】
前記第1の絶縁膜及び前記空孔を有する前記トレンチ(溝)がトレンチ素子分離領域を形成していることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記トレンチ素子分離領域に包囲された前記半導体基板にMIS電界効果トランジスタが設けられていることを特徴とする請求項1及び請求項2に記載の半導体装置。
【請求項4】
少なくとも前記トレンチ素子分離領域直上に第2の絶縁膜が設けられ、且つ前記第2の絶縁膜の一部に前記第1の絶縁膜が埋め込まれていることを特徴とする請求項1〜請求項3に記載の半導体装置。
【請求項5】
半導体基板に選択的にトレンチ(溝)を形成する工程と、前記トレンチ(溝)にダミー層を平坦に埋め込む工程と、層間絶縁膜(前記第2の絶縁膜)を形成する工程と、前記層間絶縁膜(前記第2の絶縁膜)に選択的に開孔部を形成し、前記ダミー層の表面の一部を露出する工程と、前記開孔部を通じ、前記ダミー層をすべてエッチング除去し、前記トレンチ(溝)を再現する工程と、前記開孔部を埋め込み、前記トレンチ(溝)の上部、下部及び側面に絶縁膜(前記第1の絶縁膜)を形成し、且つ前記トレンチ(溝)の内部に前記第1の絶縁膜で包囲された空孔を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項1】
半導体基板と、前記半導体基板に設けられたトレンチ(溝)と、前記トレンチ(溝)の上部、下部及び側面に設けられた第1の絶縁膜と、前記第1の絶縁膜に包囲され、前記トレンチ(溝)の内部に設けられた空孔とを具備してなることを特徴とする半導体装置。
【請求項2】
前記第1の絶縁膜及び前記空孔を有する前記トレンチ(溝)がトレンチ素子分離領域を形成していることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記トレンチ素子分離領域に包囲された前記半導体基板にMIS電界効果トランジスタが設けられていることを特徴とする請求項1及び請求項2に記載の半導体装置。
【請求項4】
少なくとも前記トレンチ素子分離領域直上に第2の絶縁膜が設けられ、且つ前記第2の絶縁膜の一部に前記第1の絶縁膜が埋め込まれていることを特徴とする請求項1〜請求項3に記載の半導体装置。
【請求項5】
半導体基板に選択的にトレンチ(溝)を形成する工程と、前記トレンチ(溝)にダミー層を平坦に埋め込む工程と、層間絶縁膜(前記第2の絶縁膜)を形成する工程と、前記層間絶縁膜(前記第2の絶縁膜)に選択的に開孔部を形成し、前記ダミー層の表面の一部を露出する工程と、前記開孔部を通じ、前記ダミー層をすべてエッチング除去し、前記トレンチ(溝)を再現する工程と、前記開孔部を埋め込み、前記トレンチ(溝)の上部、下部及び側面に絶縁膜(前記第1の絶縁膜)を形成し、且つ前記トレンチ(溝)の内部に前記第1の絶縁膜で包囲された空孔を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【公開番号】特開2011−171469(P2011−171469A)
【公開日】平成23年9月1日(2011.9.1)
【国際特許分類】
【出願番号】特願2010−33191(P2010−33191)
【出願日】平成22年2月18日(2010.2.18)
【出願人】(591000067)
【Fターム(参考)】
【公開日】平成23年9月1日(2011.9.1)
【国際特許分類】
【出願日】平成22年2月18日(2010.2.18)
【出願人】(591000067)
【Fターム(参考)】
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