【課題】高電力で高性能なデバイスによって生成される熱応力に耐えることができる金属相互接続システムを提供する。
【解決手段】半導体デバイス構造であって、炭化ケイ素およびＩＩＩ族窒化物からなる群から選択される広バンドギャップの半導体部分と、該半導体部分に対する相互接続構造であって、それぞれ２つの高導電性層と互い違いに、少なくとも２つの拡散バリア層を含む、相互接続構造とを備え、該拡散バリア層は、該高導電性層とは異なる熱膨張係数を有し、該高導電性層よりも低い熱膨張係数を有し、該それぞれの熱膨張係数の差異は、該高導電性層の膨張を抑えるために十分な大きさであるが、層間の接着強度を超える歪みを隣接層間に生じさせる差異よりも小さい、半導体デバイス構造。 （もっと読む）

【課題】放熱効率が高く低コストでの実装が可能な半導体装置を提供する。
【解決手段】第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 （もっと読む）

【課題】可変ゲート電界効果トランジスタ（ＦＥＴ）及びこのＦＥＴを備える電気電子装置を提供する。
【解決手段】熱によるＦＥＴのソース及びドレイン間の電流減少の問題を効果的に解決し、またＦＥＴの温度を低めることができる可変ゲートＦＥＴ及びこのＦＥＴを備える電気電子装置を提供し、可変ゲートＦＥＴは、ＦＥＴと、ＦＥＴの表面または発熱部分に取り付けられ、回路的には、ＦＥＴのゲート端子に連結されておりゲート端子の電圧を変化させるゲート制御素子と、を備え、ＦＥＴの温度が所定温度以上に上昇しているときに、ゲート制御素子が、ゲート端子の電圧を変化させて、ＦＥＴのソース及びドレイン間のチャンネル電流を制御する。 （もっと読む）

【課題】オフトラ型ＥＳＤ保護素子のＥＳＤ耐量を増加する。
【解決手段】第２導電型ドレイン高濃度拡散層となる領域にトレンチを備え、トレンチ内に第２導電型の多結晶シリコン膜を埋め込むことで、第２導電型ドレイン高濃度拡散層の実効的な体積を増加することを実現する。これより、ゲート電極からドレインコンタクト孔の距離を大きくしたことと同じ効果が得られ、本発明の半導体装置はオフトラ型ＥＳＤ保護素子として、素子サイズを変更しなくてもＥＳＤ耐量の増加が可能となる。 （もっと読む）

【課題】占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供する。
【解決手段】ゲート長方向の一方の側でゲート直下の領域に隣接しているゲート・ドレイン間領域ＲＥｇｄが、ゲート幅方向に互いに隣接する領域として、第１領域ＲＥｇｄ１と第２領域ＲＥｇｄ２とを有する。第１領域は、ドレイン耐圧が相対的に大きく、第２領域は、ドレイン電極（ドレインコンタクト部に設けられているシリサイド層１０Ｄ）からの距離が平面視で第１領域より遠く、ドレイン耐圧が相対的に小さい。このため、耐圧が低いゲート・ドレイン間領域ＲＥｇｄ２の加熱部分Ａからドレインコンタクト部が遠いが、面積は小さく（または拡大しない）構造となっている。 （もっと読む）

【課題】低容量且つ高温特性が良好な素子分離領域を有する高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】半導体基板１にウエル領域２が設けられ、ウエル領域２内には上部、下部及び側面にシリコン酸化膜３を有し、内部が空孔４に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域２が設けられた半導体基板１上にゲート酸化膜９を介してゲート電極１０が設けられ、ゲート電極１０の側壁にサイドウォール１１が設けられ、ウエル領域２が設けられた半導体基板１には、ゲート電極１０に自己整合して低濃度のソースドレイン領域（６、７）及びサイドウォール１１に自己整合して高濃度のソースドレイン領域（５、８）が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル１４を有する導電プラグ１５を介してバリアメタル１７を有する配線１８が接続されている構造からなるＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】nチャネルおよびp型チャネルトランジスタに用いられる層構造を提供する。
【解決手段】nチャネルトランジスタを製作するのに用いる層構造を含む。層構造は、伝導帯底E_C1を有する第１の半導体層、離散正孔準位H₀を有する第２の半導体層、第１と第２の半導体層との間に配置された広バンドギャップ半導体バリア層、第１の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を含み、離散正孔準位H₀は、伝導帯底E_C1の下方に位置され、ゲート金属層にゼロバイアスが供給される。 （もっと読む）

【課題】 高誘電体ゲート絶縁膜およびシリコン基板との界面を高品質化して、ＭＩＳＦＥＴの特性向上を図る。
【解決手段】 シリコン基板１１上にｈｉｇｈ−ｋ膜２１とゲート電極２４を形成する半導体装置の製造方法において、ｈｉｇｈ−ｋ膜形成後にフッ素雰囲気でアニール処理２３を施し、その後のプロセス温度を６００℃以下で行う、半導体装置の製造方法。 （もっと読む）

【目的】拡散層とゲート電極との少なくとも１つの上に耐熱性が向上したＮｉＳｉ膜が形成された半導体装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、Ｓｉ基板２００と、Ｓｉ基板２００内に形成された拡散層１０と、Ｓｉ基板２００上にＳｉを用いて形成されたゲート電極２０との少なくとも１つと、前記拡散層１０と前記ゲート電極２０との少なくとも１つ上に接触して形成されたＰ元素を含有したＮｉＳｉ膜４０，４２と、を備えたことを特徴とする。 （もっと読む）

【課題】バイポーラトランジスタが動作する際に、ベース領域のうちコレクタ側の端部が破壊されることを抑制する。
【解決手段】ベース領域１５０は、ウェル１１０内に形成されている。エミッタ領域１７０はベース領域１５０の中に形成され、ベース領域１５０より浅い。コレクタ領域１４０はウェル１１０内に形成され、ベース領域１５０の外側に位置している。第１埋込領域１８０は、少なくとも一部がベース領域１５０の中に位置しており、ベース領域１５０よりも不純物濃度が高い。そして第１埋込領域１８０は、平面視において、エミッタ領域１７０とコレクタ領域１４０の間に少なくとも一部が位置している。また第１埋込領域１８０は、エミッタ領域１７０の縁のうち少なくとも一辺と重なっており、かつエミッタ領域１７０の全面には重なっていない。 （もっと読む）

【課題】 従来、外付け抵抗の電圧降下から検出していたパワーＮ型ＭＯＳＦＥＴに流れる電流を、高感度のホール素子に発生するホール電圧ＶＨにより検出する。
【解決手段】 アースラインに向かって配線されたソース配線層８の一部をＮ型層１に形成したトレンチ２０内に配設する。これによりトレンチ２０内に配設されたソース配線層８ａ近傍のＮ型層１に発生する磁束密度Ｂを高める。この高い磁束密度Ｂが発生しているトレンチ２０内のソース配線層８ａ近傍のＮ型層１を横切るホール電流ＩＨ成分を増やし、ホール素子Ｈに発生するホール電圧ＶＨを高くする。このように、高い磁束密度Ｂの発生領域にホール素子Ｈを配置することにより、パワーＮ型ＭＯＳＦＥＴのソース電流Ｉが数Ａ程度でも大きなホール電圧ＶＨを発生する。 （もっと読む）

【課題】特性の劣化を効果的に抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ＧａＮを含む半導体層１と、電極とを備えている。電極は、電極本体６と、半導体層１から見て電極本体６よりも離れた位置に形成され、かつＡｌを含む接続用電極８と、電極本体６と接続用電極８との間に形成されたＷ、ＴｉＷ、ＷＮ、ＴｉＮ、Ｔａ、およびＴａＮよりなる群から選ばれる少なくとも１種を含むバリア層７とを含んでいる。バリア層７の表面粗さＲＭＳが３．０ｎｍ以下である。 （もっと読む）

【課題】耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ１６層と、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ１６内のゲート電極１２の両側に形成されたｐ型のソース・ドレイン領域１９と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】ＭＯＳトランジスタを作成する。
【解決手段】ＭＯＳトランジスタであって、ゲート電極と、ゲート電極下地の頂部表面を有するチャンネル領域と、ゲート電極とチャンネル領域の頂部表面の間に挿入された誘電体スタックとを含み、前記誘電体スタックが、少なくとも高―ｋ材料を含む高―ｋ誘電体層と、少なくともケイ素および窒素を含む誘電体層と、前記高―ｋ誘電体層と前記誘電体層の間に配設された中間層とを含み、該中間層が、少なくとも前記高―ｋ材料、ケイ素および窒素を含み、前記ゲート電極がポリシリコンまたはポリシリコンゲルマニウムから作製される。 （もっと読む）

【課題】従来の半導体装置では、寄生Ｔｒのオン電流が半導体層表面を流れることで、素子が熱破壊するという問題があった。
【解決手段】本発明の半導体装置では、ドレイン領域としてのＮ型の拡散層９にＰ型の拡散層１４及びドレイン導出領域としてのＮ型の拡散層１０が形成される。そして、Ｐ型の拡散層１４は、ＭＯＳトランジスタ１のソース−ドレイン領域間に配置される。この構造により、ドレイン電極２８に正のＥＳＤサージが印加され、寄生Ｔｒ１のオン電流Ｉ１が流れた場合にも、寄生Ｔｒ１のオン電流Ｉ１の電流経路がエピタキシャル層深部側となることで、ＭＯＳトランジスタ１の熱破壊が防止される。 （もっと読む）

【課題】静電気放電保護装置及び方法を提供する。
【解決手段】本発明の実施例は、静電気放電（ESD）保護装置、及び、ESD保護装置を形成する方法に関する。一実施例は、ESD保護装置で、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域と、からなる。 （もっと読む）

【課題】高電力で高性能なデバイスによって生成される熱応力に耐えることができる金属相互接続システムを提供する。
【解決手段】半導体デバイス構造であって、炭化ケイ素およびＩＩＩ族窒化物からなる群から選択される広バンドギャップの半導体部分と、該半導体部分に対する相互接続構造であって、それぞれ２つの高導電性層と互い違いに、少なくとも２つの拡散バリア層を含む、相互接続構造とを備え、該拡散バリア層は、該高導電性層とは異なる熱膨張係数を有し、該高導電性層よりも低い熱膨張係数を有し、該それぞれの熱膨張係数の差異は、該高導電性層の膨張を抑えるために十分な大きさであるが、層間の接着強度を超える歪みを隣接層間に生じさせる差異よりも小さい、半導体デバイス構造。 （もっと読む）

【課題】 半導体装置におけるトランジスタの熱破壊を防止し得るとともに、安全動作領域（ＳＯＡ）を拡大しトランジスタ設計の自由度を高め得る半導体装置及びその製造方法を提供すること。
【解決手段】 トランジスタセルを並列にチップ内に均一に配置した半導体装置において、チップの面中央部にトランジスタセルの不動作領域を形成する。不動作領域を形成手段として、１）ソースとドレインのｎ型拡散層を設けない方法 ２）ソースとドレインのコンタクト窓を開けない方法 ３）ゲート電極を分岐してソースに接続する方法を採る。また、不動作領域の形成に代えて当該領域のトランジスタセルの閾値電圧を高くして動作電流を低くする手段を採ることもできる。 （もっと読む）

【課題】放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】裏面に凹部ＤＰ１が形成されたシリコン基板１０１と、シリコン基板１０１における裏面と反対側の上面上に成長されたｐ型半導体層１０３と、ｐ型半導体層１０３の上方または側方に互いに離間して形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、を含むＭＯＳＦＥＴと、を備える。ｐ型半導体層１０３は、シリコン基板１０１に対して格子定数および熱膨張係数のうち少なくとも１つが異なる。凹部ＤＰ１は、シリコン基板１０１の厚み方向から見て少なくともソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域を内包する領域に形成されている。 （もっと読む）

【課題】 複数チャネル出力回路を構成する複数のトランジスタを持つ半導体装置においてセルサイズ縮小および信頼性向上を図る。
【解決手段】 複数のチャネル回路構成において、共通の機能を有する複数のチャネルのトランジスタ群を共通のトレンチ溝で囲い、機能の異なるトランジスタ郡に対して絶縁素子分離されていて、ハイサイド側の隣接するトランジスタのコレクタ部を共有化してVH電源に接続すると共に、ローサイド側の隣接するチャネルのトランジスタ群のエミッタ部を共有化してGND電源に接続する。 （もっと読む）