半導体装置およびその製造方法
【課題】耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ１６層と、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ１６内のゲート電極１２の両側に形成されたｐ型のソース・ドレイン領域１９と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、を有する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ１６層と、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ１６内のゲート電極１２の両側に形成されたｐ型のソース・ドレイン領域１９と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ゲート電極やソース・ドレイン領域の電気抵抗を低減するために、これらの上に金属シリサイドを形成したトランジスタが知られている。
【０００３】
しかし、キャパシタ等のトランジスタの上層の部材を高温条件下で形成するためには、トランジスタを構成する各部材に耐熱性が求められるが、Ｎｉシリサイド等の通常用いられる金属シリサイドの耐熱性は高くない。
【０００４】
一方、Ｓｉ：Ｃ結晶上にＮｉシリサイドを形成することにより、Ｎｉシリサイドの耐熱性が向上することが知られている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Extended Abstracts of the 2007 International Conference on Solid State Devices and Materials, Tsukuba, 2007, pp. 872-873.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板上の前記ゲート電極の両側に形成されたエレベーテッド層と、前記エレベーテッド層上に形成されたＳｉ：Ｃ層と、前記半導体基板、前記エレベーテッド層、および前記Ｓｉ：Ｃ内の前記ゲート電極の両側に形成されたｐ型ソース・ドレイン領域と、前記Ｓｉ：Ｃ層上に形成されたシリサイド層と、を有する半導体装置を提供する。
【０００８】
また、本発明の他の態様は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の表面近傍の前記ゲート電極の両側に形成された、Ｓｉ結晶の置換位置のＣ濃度が０．０５原子％以下であるＳｉ：Ｃ層と、前記半導体基板および前記Ｓｉ：Ｃ内に形成されたｐ型ソース・ドレイン領域と、前記Ｓｉ：Ｃ層上に形成されたシリサイド層と、を有する半導体装置を提供する。
【０００９】
また、本発明の他の態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板上の前記ゲート電極の両側にエレベーテッド層を形成する工程と、前記エレベーテッド層上にＳｉ：Ｃ層を形成する工程と、前記Ｓｉ：Ｃ層および前記半導体基板にｐ型不純物を注入して、ソース・ドレイン領域の少なくとも一部を形成する工程と、前記Ｓｉ：Ｃ層の上部をシリサイド化して、シリサイド層を形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【００１０】
本発明によれば、耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】本発明の第２の実施の形態に係る半導体装置の断面図。
【図４】本発明の第３の実施の形態に係る半導体装置の断面図。
【図５】（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６】本発明の第４の実施の形態に係る半導体装置の断面図。
【図７】（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８】本発明の第５の実施の形態に係る半導体装置の断面図。
【図９】本発明の第６の実施の形態に係る半導体装置の断面図。
【図１０】本発明の第７の実施の形態に係る半導体装置の断面図。
【図１１】（ａ）〜（ｄ）は、本発明の第７の実施の形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１２】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の断面図である。半導体装置１００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１０と、ｐ型ＭＯＳＦＥＴ１０を他の素子から分離する素子分離領域３と、ｐ型ＭＯＳＦＥＴ１０上に形成された層間絶縁膜４ａ、４ｂと、層間絶縁膜４ｂ中に形成されたキャパシタ５と、層間絶縁膜４ａ中に形成され、ｐ型ＭＯＳＦＥＴ１０のソース・ドレイン領域１９とキャパシタ５とを接続するコンタクトプラグ６とを含む。
【００１３】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１４】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、深さ２００〜３００ｎｍのＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１５】
層間絶縁膜４ａ、４ｂは、ＴＥＯＳ、ＢＰＳＧ（Boron Phosphor Silicate Glass）、ＳｉＮ等の絶縁材料からなる。
【００１６】
キャパシタ５は、上部電極５ａ、下部電極５ｃ、およびこれらに挟まれた絶縁膜５ｂからなる。上部電極５ａおよび下部電極５ｃは、ＴｉＮ、Ｗ等の導電材料からなり、絶縁膜５ｂは、Ｔａ２Ｏ３、ＺｒＯ３、ＨｆＳｉＯＮ等の絶縁材料からなる。
【００１７】
コンタクトプラグ６は、例えば、Ｔｉ、ＴｉＮ等からなるバリアメタルに覆われたＷ等の導電材料からなる。
【００１８】
ｐ型ＭＯＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２上のゲート側壁１４の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ層１６と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、ゲート電極１２上に形成されたシリサイド層１８と、ゲート電極１２の両側に形成されたソース・ドレイン領域１９と、を含む。
【００１９】
ゲート絶縁膜１１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料、またはＨｆＳｉＯＮ等の高誘電率材料からなる。また、ゲート絶縁膜１１は、例えば、０．５〜６ｎｍの厚さを有する。
【００２０】
ゲート電極１２は、例えば、導電型不純物を含む多結晶Ｓｉ、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。また、ゲート電極１２は、金属からなるメタルゲート電極であってもよく、さらに、金属層と、金属層上のＳｉ系多結晶層からなる二層構造を有してもよい。なお、ゲート電極１２がメタルゲート電極である場合は、ゲート電極１２上のシリサイド層１８は形成されない。また、ゲート電極１２は、例えば、５０〜２００ｎｍの厚さを有する。
【００２１】
オフセットスペーサ１３、およびゲート側壁１４は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁１４は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００２２】
エレベーテッド層１５は、Ｓｉ結晶等のＳｉ系結晶からなり、半導体基板２と同じ材料を用いて形成することができる。また、エレベーテッド層１５は、半導体基板２の上面を下地としたエピタキシャル結晶成長等により形成される。なお、エレベーテッド層１５中にＳｉ：Ｃ層１６中のＣが拡散してもよい。
【００２３】
Ｓｉ：Ｃ層１６は、Ｓｉ：Ｃ結晶からなる。また、Ｓｉ：Ｃ層１６は、エレベーテッド層１５の上面を下地としたエピタキシャル結晶成長等により形成される。Ｓｉ：Ｃ層１６は、半導体基板２上にエレベーテッド層１５を介して形成されるため、Ｓｉ：Ｃ層１６の底部は、半導体基板２とゲート絶縁膜１１との境界よりも高い位置に位置する。
【００２４】
Ｓｉ：Ｃ結晶は、Ｓｉ結晶よりも格子定数が小さいため、Ｓｉ：Ｃ結晶と格子整合するＳｉ結晶に歪みを与える。このため、Ｓｉ：Ｃ層１６と半導体基板２中のｐ型ＭＯＳＦＥＴ１０のチャネル領域との距離が小さい場合、Ｓｉ：Ｃ層１６はチャネル領域にチャネル方向の伸張歪みを発生させ、キャリア（正孔）の移動度を低下させるおそれがある。そこで、本実施の形態のように半導体基板２上にエレベーテッド層１５を介してＳｉ：Ｃ層１６を形成することにより、Ｓｉ：Ｃ層１６に生じる歪みが半導体基板２中のチャネル領域に影響しないようにし、キャリア移動度の低下を抑えることができる。
【００２５】
なお、エレベーテッド層１５を形成せずに、半導体基板２上に直接Ｓｉ：Ｃ層１６を形成してもよい。この場合であっても、半導体基板２中にＳｉ：Ｃ層１６を埋め込む場合よりも、チャネル領域への歪み印加を抑えることができる。しかし、Ｓｉ：Ｃ層１６形成によるトランジスタ特性劣化を抑えるには、エレベーテッド層１５を形成することが好ましい。
【００２６】
Ｓｉ：Ｃ層１６中のＣ濃度は、３．０原子％以下であることが好ましい。これは、３．０原子％よりも高いと、結晶欠陥が発生するおそれが高くなるためである。なお、Ｃがごく僅かでもＳｉ：Ｃ層１６に含まれていれば、Ｓｉ：Ｃ層１６の耐熱性を向上させる効果は得られる。
【００２７】
さらに、半導体基板２に発生させる歪みを低減するため、Ｓｉ結晶の置換位置のＣ濃度を低くすることが好ましい。Ｓｉ結晶の置換位置のＣ濃度を低くして、格子間位置に注入されるＣの割合を増やすことにより、シリサイド層１７の耐熱性を確保しつつ、半導体基板２中のチャネル領域に与える歪みを低減することによりキャリア移動度の低下を抑えることができる。
【００２８】
エピタキシャル結晶成長法によりＳｉ：Ｃ結晶を成長させる際に、ＳｉＨ３ＣＨ３等のＣの原料ガスの流量または分圧を適切な大きさに制御することにより、Ｓｉ結晶の置換位置のＣ濃度が低いＳｉ：Ｃ層１６を形成することができる。例えば、流量を０．０３ｓｌｍ程度に制御する。または、分圧を２０Ｔｏｒｒ程度に制御する。また、６００℃以上の高温条件下でＳｉ：Ｃ結晶をエピタキシャル成長させることにより、Ｓｉ結晶の置換位置のＣ濃度が低いＳｉ：Ｃ層１６を形成することができる。ただし、ソース・ドレイン領域１９のエクステンション領域中の不純物の拡散を抑えるために、温度条件が８５０℃よりも大きくならないことが好ましい。また、イオン注入法を用いてエレベーテッド層１５にＣを注入することによりＳｉ：Ｃ層１６を形成した場合においても、Ｓｉ：Ｃ層１６におけるＳｉ結晶の置換位置のＣ濃度を低くすることができる。
【００２９】
特に、キャリア移動度の低下を効果的に抑えるためには、Ｓｉ：Ｃ層１６におけるＳｉ結晶の置換位置のＣ濃度が０．０５原子％以下であることが好ましい。なお、Ｓｉ：Ｃ層１６における格子位置のＣ濃度は、広いパターン領域に対してＸＲＤ（X-Ray Diffraction）を用いることにより精度良く分析することができる。或いは、ＮＢＤ（Nano-Beam Diffraction）等の測定手段により、チャネル部分に印加されるストレスから、ある程度のＣ濃度を見積もることができる。また、Ｓｉ：Ｃ層１６における全体のＣ濃度は、広いパターン領域に対してＳＩＭＳ（Secondary Ion Mass Spectrometry）を用いることにより、精度良く分析することができる。或いは、ＥＤＸ（Energy Dispersive X-ray Spectrometry）等の測定手段により求めることができる。
【００３０】
シリサイド層１７、１８は、Ｎｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含む金属シリサイドからなり、ソース・ドレイン領域１９およびゲート電極１２のそれぞれの電気抵抗を低減する。
【００３１】
シリサイド層１７は、Ｓｉ：Ｃ層１６上に形成されているため、Ｓｉ結晶からなる層上に形成された金属シリサイドと比較して、耐熱性に優れる。
【００３２】
ソース・ドレイン領域１９は、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ層１６にＢ、ＢＦ２等のｐ型の導電型不純物を注入することにより形成される。
【００３３】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００３４】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
【００３５】
まず、図２Ａ（ａ）に示すように、半導体基板２内に素子分離領域３、ゲート絶縁膜１１、ゲート電極１２、およびキャップ膜７を形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ウェルおよびチャネル領域内の導電型不純物を活性化させる。
【００３６】
また、図示しないが、素子分離領域３を形成した後、ｎ型のウェルおよびｐ型のチャネル領域を形成する。例えば、Ｐを用いてｎ型ウェルを形成する場合は、注入エネルギー５００ｋｅＶ、注入量３．０×１０１３ｃｍ−２の条件でイオン注入を行う。Ｂを用いてｐ型チャネル領域を形成する場合は、注入エネルギー１０ｋｅＶ、注入量１．５×１０１３ｃｍ−２の条件でイオン注入を行う。なお、これらのイオン注入は、半導体基板２上の厚さ１０ｎｍ以下の自然酸化膜を通して行われる。
【００３７】
ゲート絶縁膜１１、ゲート電極１２、およびキャップ膜７は、例えば、以下のような方法により形成される。まず、ウェルおよびチャネル領域を形成した後、半導体基板２上の自然酸化膜を除去し、熱酸化法、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法等によりＳｉＯ２膜等のゲート絶縁膜１１の材料膜を半導体基板２上に形成し、その上にＬＰＣＶＤ法により多結晶Ｓｉ膜等のゲート電極１２の材料膜およびＳｉＮ等のキャップ膜７の材料膜を形成する。次に、光リソグラフィ法、Ｘ線リソグラフィ法、または電子ビームリソグラフィ法とＲＩＥ（Reactive Ion Etching）法の組み合わせにより、これらの積層された材料膜をパターニングして、キャップ膜７、ゲート電極１２、およびゲート絶縁膜１１に加工する。
【００３８】
次に、図２Ａ（ｂ）に示すように、オフセットスペーサ１３およびｐ型のソース・ドレイン領域１９の浅い領域を形成する。
【００３９】
具体的には、例えば、熱酸化法によりゲート電極１２の表面にＳｉＯ２膜を１〜２ｎｍの厚さに形成した後、その上にＬＰＣＶＤ法によりＳｉＯ２膜等を３〜１２ｎｍの厚さに形成する。そして、ＲＩＥ法によりこれらの膜をオフセットスペーサ１３に加工する。その後、オフセットスペーサ１３およびキャップ膜７をマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、ハロー領域（図示しない）およびソース・ドレイン領域１９の浅い領域を形成する。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【００４０】
ここで、Ａｓを用いてハロー領域を形成する場合は、例えば、注入エネルギー４０ｋｅＶ、注入量３．０×１０１３ｃｍ−２、注入角度３０°（半導体基板２の表面に垂直な方向を基準とした角度）の条件でイオン注入を行う。また、ＢＦ２を用いてソース・ドレイン領域１９の浅い領域を形成する場合は、例えば、注入エネルギー１〜３ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入を行う。
【００４１】
次に、図２Ａ（ｃ）に示すように、ゲート側壁１４を形成する。
【００４２】
具体的には、例えば、ＬＰＣＶＤ法により半導体基板２上の全面にＳｉＯ２膜等を形成した後、ＲＩＥ法によりこれをゲート側壁１４に加工する。
【００４３】
次に、図２Ａ（ｄ）に示すように、半導体基板２上のゲート側壁１４の両側にエレベーテッド層１５およびＳｉ：Ｃ層１６を形成する。
【００４４】
具体的には、例えば、水素雰囲気中において７００℃以上の高温下で半導体基板２を加熱し、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、等のＳｉの原料ガスをＨＣｌガス、水素ガス等とともに半導体基板２上に供給することにより、Ｓｉ結晶をエピタキシャル成長させ、エレベーテッド層１５を形成する。また、Ｓｉ：Ｃ層１６は、上記のガスに加えてＳｉＨ３ＣＨ３を用いることにより、エレベーテッド層１５と同様の条件により形成することができる。
【００４５】
なお、Ｓｉ結晶からなるエレベーテッド層１５の表面近傍にＣをイオン注入することによりＳｉ：Ｃ層１６を形成してもよい。この場合、例えば、注入エネルギー５ｋｅＶ、注入量５．０×１０１３ｃｍ−２の条件でＣのイオン注入を行う。Ｓｉ：Ｃ層１６をＣのイオン注入により形成する場合、Ｓｉ：Ｃ層１６をエピタキシャル成長により形成する場合と比較して、エレベーテッド層１５を厚く形成しておくことが好ましい。
【００４６】
次に、図２Ｂ（ｅ）に示すように、キャップ膜７を除去した後、ｐ型のソース・ドレイン領域１９の深い高濃度領域を形成する。
【００４７】
具体的には、例えば、ＲＩＥ法または１７０℃に加熱したリン酸を用いたウェットエッチング法によりキャップ膜７を除去した後、オフセットスペーサ１３およびゲート側壁１４をマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、ソース・ドレイン領域１９の深い高濃度領域を形成する。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【００４８】
次に、図２Ｂ（ｆ）に示すように、Ｓｉ：Ｃ層１６およびゲート電極１２上に、それぞれシリサイド層１７、１８を形成する。
【００４９】
Ｎｉシリサイドからなるシリサイド層１７、１８を形成する場合の形成方法の一例を以下に示す。まず、フッ酸処理によりＳｉ：Ｃ層１６およびゲート電極１２上の自然酸化膜を除去する。次に、スパッタ法等により半導体基板２上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理により、Ｎｉ膜とＳｉ：Ｃ層１６およびＮｉ膜とゲート電極１２とをシリサイド反応させ、シリサイド層１７、１８を形成する。次に、硫酸と過酸化水素水との混合溶液等を用いてＮｉ膜の未反応部分を除去する。
【００５０】
なお、Ｎｉ膜を形成した後に、その上にＴｉＮ膜を形成する工程や、Ｎｉ膜を形成し、一度２５０℃〜４００℃の低温ＲＴＡを行った後に、これを硫酸と過酸化水素水との混合溶液を用いてエッチングし、再度、低シート抵抗化のために４００〜５５０℃のＲＴＡを行う工程（２ステップアニール）を行ってもよい。
【００５１】
なお、シリサイド層１８をシリサイド層１７と別工程で形成してもよい。これにより、シリサイド層１８を厚くすることができる。シリサイド層１８は、ソース・ドレイン領域１９上のシリサイド層１７と異なり、厚くしても接合リークの発生等の問題が発生するおそれがない。
【００５２】
次に、図２Ｂ（ｇ）に示すように、層間絶縁膜４ａおよびコンタクトプラグ６を形成する。
【００５３】
これらの部材の具体的な形成方法の一例を以下に示す。まず、ＣＶＤ法等により、エッチングストッパとしてのライナー膜（図示しない）を半導体基板２上の全面に形成する。次に、ＴＥＯＳ膜等の層間絶縁膜４ａの材料膜をライナー膜上に形成し、ＣＭＰ（Chemical Vapor Deposition）等の平坦化処理により、これを層間絶縁膜４ａに加工する。次に、リソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜４ａ中にコンタクトホールを形成する。次に、半導体基板２上の全面にコンタクトホールを埋めるようにＴｉ等のバリアメタルの材料膜、およびＷ等のコンタクトプラグ６の材料膜を形成し、ＣＭＰ等の平坦化処理により、これらをバリアメタルを有するコンタクトプラグ６に加工する。
【００５４】
なお、上層の配線（図示しない）とソース・ドレイン領域１９とを接続するコンタクトプラグ、およびゲート電極１２とソース・ドレイン領域１９とを接続するコンタクトプラグをコンタクトプラグ６と同時に形成してもよい。
【００５５】
次に、図２Ｂ（ｈ）に示すように、コンタクトプラグ６の上面に接続されるキャパシタ５を形成する。
【００５６】
キャパシタ５の具体的な形成方法の一例を以下に示す。まず、ＰＶＤ（Physical Vapor Deposition）法またはＣＶＤ法により、下部電極５ｃ、絶縁膜５ｂ、および上部電極５ａの材料膜を半導体基板２上の全面に形成する。次に、リソグラフィ法とＲＩＥ法の組み合わせにより、これらの材料膜を部電極５ｃ、絶縁膜５ｂ、および上部電極５ａに加工し、キャパシタ５を得る。
【００５７】
その後、層間絶縁膜４ａ上に層間絶縁膜４ｂを形成する。
【００５８】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、Ｓｉ：Ｃ層１６上にシリサイド層１７を形成するため、シリサイド層１７は優れた耐熱性を有する。このため、ｐ型ＭＯＳＦＥＴ１０の上層の各部材を高温条件下で形成することができる。
【００５９】
特に、キャパシタ５のようなトランジスタの上層のキャパシタを形成する場合、キャパシタ絶縁膜の誘電率の確保や、キャパシタからのゲートリーク電流の発生の抑制のために、ある程度の高温条件下でキャパシタ絶縁膜を成膜することが求められる。なお、トランジスタの上層にキャパシタを形成する場合、トランジスタの下層（基板内）にキャパシタを形成する場合と比較して、比較的容易に容量の大きなキャパシタを得ることができる。
【００６０】
また、本発明の第１の実施の形態によれば、半導体基板２上にエレベーテッド層１５を介してＳｉ：Ｃ層１６を形成することにより、Ｓｉ：Ｃ層１６で生じる歪みが半導体基板２中のチャネル領域に影響しないようにし、キャリア移動度の低下を抑えることができる。
【００６１】
また、本実施の形態は、シリサイド層１７がＮｉシリサイドまたはＰｔを添加したＮｉシリサイドからなる場合に、特に効果がある。これらの金属シリサイドは、低温で形成でき、優れた成形性を有するため、Ｃｏシリサイド等の高温条件下で形成される金属シリサイドと比較して、接合リーク等の問題が発生するおそれが少ない。その一方、ＮｉシリサイドまたはＰｔを添加したＮｉシリサイドは、比較的耐熱性が低い。このため、本実施の形態を適用することにより、耐熱性の低さという弱点を補うことができる。
【００６２】
〔第２の実施の形態〕
本発明の第２の実施の形態は、ソース・ドレイン領域上に形成されるシリサイド層の厚さにおいて、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００６３】
（半導体装置の構成）
図３は、本発明の第２の実施の形態に係る半導体装置２００の断面図である。半導体装置２００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ２０と、ｐ型ＭＯＳＦＥＴ２０を他の素子から分離する素子分離領域３と、ｐ型ＭＯＳＦＥＴ２０上に形成された層間絶縁膜４ａ、４ｂと、層間絶縁膜４ｂ中に形成されたキャパシタ５と、層間絶縁膜４ａ中に形成され、ｐ型ＭＯＳＦＥＴ２０のソース・ドレイン領域１９とキャパシタ５とを接続するコンタクトプラグ６とを含む。
【００６４】
ｐ型ＭＯＳＦＥＴ２０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２上のゲート側壁１４の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたシリサイド層２１と、ゲート電極１２上に形成されたシリサイド層１８と、ゲート電極１２の両側に形成されたソース・ドレイン領域１９と、を含む。
【００６５】
シリサイド層２１は、Ｎｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含む金属シリサイドからなり、ソース・ドレイン領域１９の電気抵抗を低減する。
【００６６】
シリサイド層２１は、第１の領域２１ａと、第１の領域２１ａ上の第２の領域２１ｂからなる。第１の領域２１ａは、エレベーテッド層１５の上部がシリサイド化した領域であり、第２の領域２１ｂは、Ｓｉ：Ｃ層１６がシリサイド化した領域である。このため、第２の領域２１ｂに含まれるＣの濃度は、第１の領域２１ａに含まれるＣの濃度よりも高い。
【００６７】
シリサイド層２１はＣを含むため、第１の実施の形態におけるシリサイド１７と同様に、耐熱性に優れる。
【００６８】
また、金属シリサイドとＳｉ：Ｃ結晶との界面における電気抵抗よりも、金属シリサイドとＳｉ結晶との界面における電気抵抗の方が小さい。このため、第１の実施の形態におけるシリサイド層１７とＳｉ：Ｃ層１６との界面における電気抵抗よりも、本実施の形態におけるシリサイド層２１とエレベーテッド層１５（または半導体基板２）との界面における電気抵抗の方が小さく、寄生抵抗を低減することができる。
【００６９】
シリサイド層２１は、シリサイド層１７と同様の方法により形成される。ただし、シリサイド層１７がＳｉ：Ｃ層１６の上部をシリサイド化して形成されるのに対して、シリサイド層２１は、Ｓｉ：Ｃ層１６の全領域およびエレベーテッド層１５の上部または全領域をシリサイド化することにより形成される。または、エレベーテッド層１５が形成されない場合は、Ｓｉ：Ｃ層１６の全領域および半導体基板２の上部をシリサイド化することにより形成される。例えば、シリサイド反応に用いるＮｉ膜等の金属膜の厚さを、シリサイド層１７を形成する場合よりも厚くすることにより、シリサイド層２１を形成する。
【００７０】
なお、シリサイド層２１が厚くなり過ぎると、接合リークが発生するおそれが高くなるため、シリサイド層２１は、その底部とソース・ドレイン領域１９の深い高濃度領域の底部との間にある程度の距離を設けることが好ましい。
【００７１】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、底部がエレベーテッド層１５または半導体基板２に接するシリサイド層２１を形成することにより、ｐ型ＭＯＳＦＥＴ２００の寄生抵抗を第１の実施の形態のｐ型ＭＯＳＦＥＴ１００の寄生抵抗よりも低減し、トランジスタ特性の劣化を抑えることができる。
【００７２】
〔第３の実施の形態〕
本発明の第３の実施の形態は、キャリア移動度を向上させるために、ソース・ドレイン領域にＳｉＧｅ結晶等のＳｉ結晶よりも格子定数の大きい結晶を埋め込む点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００７３】
（半導体装置の構成）
図４は、本発明の第３の実施の形態に係る半導体装置３００の断面図である。半導体装置３００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ３０と、ｐ型ＭＯＳＦＥＴ３０を他の素子から分離する素子分離領域３と、ｐ型ＭＯＳＦＥＴ３０上に形成された層間絶縁膜４ａ、４ｂと、層間絶縁膜４ｂ中に形成されたキャパシタ５と、層間絶縁膜４ａ中に形成され、ｐ型ＭＯＳＦＥＴ３０のソース・ドレイン領域３２とキャパシタ５とを接続するコンタクトプラグ６とを含む。
【００７４】
ｐ型ＭＯＳＦＥＴ３０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、ゲート電極１２の両側に形成されたソース・ドレイン領域３２と、ソース・ドレイン領域３２の深い高濃度領域に対応する領域に埋め込まれたＳｉＧｅ層３１と、ＳｉＧｅ層３１上に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ層１６と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、ゲート電極１２上に形成されたシリサイド層１８と、を含む。
【００７５】
ＳｉＧｅ結晶は、Ｓｉ結晶よりも格子定数が大きいため、ＳｉＧｅ結晶と格子整合するＳｉ結晶に歪みを発生させる。このため、ＳｉＧｅ層３１は、ｐ型ＭＯＳＦＥＴ３０のチャネル領域にチャネル方向の圧縮歪みを発生させ、キャリア（正孔）の移動度を増加させることができる。なお、ＳｉＧｅ層３１の代わりに、Ｓｉ結晶よりも格子定数が大きい他の結晶からなる層を用いてもよい。
【００７６】
ＳｉＧｅ層３１に含まれるＧｅの濃度は、１０〜４０原子％であることが好ましい。また、ＳｉＧｅ層３１は、ソース・ドレイン領域３２の一部として用いられる。
【００７７】
ＳｉＧｅ結晶とＳｉ：Ｃ結晶は格子定数の違いが大きいため、ＳｉＧｅ層３１上にＳｉ：Ｃ層１６を直接エピタキシャル成長させることは困難である。そのため、エレベーテッド層１５がバッファ層としてＳｉＧｅ層３１とＳｉ：Ｃ層１６の間に形成される。なお、エレベーテッド層１５中にＳｉ：Ｃ層１６中のＣおよびＳｉＧｅ層３１中のＧｅの一方または両方が拡散してもよい。
【００７８】
以下に、本実施の形態に係る半導体装置３００の製造方法の一例を示す。
【００７９】
（半導体装置の製造）
図５（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置３００の製造工程を示す断面図である。
【００８０】
まず、図２Ａ（ａ）〜図２Ａ（ｃ）に示したゲート側壁１４を形成するまでの工程を第１の実施の形態と同様に行う。なお、ソース・ドレイン領域３２の浅い領域は、第１の実施の形態のソース・ドレイン領域１９の浅い領域と同じ方法により形成される。
【００８１】
次に、図５（ａ）に示すように、キャップ膜７、オフセットスペーサ１３、およびゲート側壁１４をマスクとして用いて、ＲＩＥ法等によるエッチングを半導体基板２に施し、溝３３を形成する。
【００８２】
次に、図５（ｂ）に示すように、溝３３により露出した半導体基板２の表面を下地として、溝３３を埋めるようにＳｉＧｅ結晶をエピタキシャル成長させ、ＳｉＧｅ層３１を形成する。なお、ＳｉＧｅ結晶を成長させる際に、ｐ型の導電型不純物をインサイチュドーピングしてもよい。
【００８３】
次に、図５（ｃ）に示すように、ＳｉＧｅ層３１上にエレベーテッド層１５およびＳｉ：Ｃ層１６を形成する。
【００８４】
次に、図５（ｄ）に示すように、キャップ膜７を除去した後、ｐ型のソース・ドレイン領域３２の深い高濃度領域を形成し、さらに、シリサイド層１７、１８を形成する。
【００８５】
具体的には、オフセットスペーサ１３およびゲート側壁１４をマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、Ｓｉ：Ｃ層１６、エレベーテッド層１５、およびＳｉＧｅ層３１中にソース・ドレイン領域３２の深い高濃度領域を形成する。なお、ソース・ドレイン領域３２の深い高濃度領域は、ＳｉＧｅ層３１下の半導体基板２にまで達するように形成されてもよい。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。なお、キャップ膜７の除去方法、ならびにエレベーテッド層１５、Ｓｉ：Ｃ層１６、およびシリサイド層１７、１８の形成方法は第１の実施の形態と同様である。
【００８６】
その後、層間絶縁膜４ａ、４ｂ、コンタクトプラグ６、およびキャパシタ５等を第１の実施の形態と同様に形成する。
【００８７】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ＳｉＧｅ層３１を形成することにより、第１の実施の形態の効果に加えて、キャリア移動度が増加する効果を得ることができる。
【００８８】
〔第４の実施の形態〕
本発明の第４の実施の形態は、Ｓｉ：Ｃ層およびその上のシリサイド層を半導体基板中に形成する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００８９】
（半導体装置の構成）
図６は、本発明の第４の実施の形態に係る半導体装置４００の断面図である。半導体装置４００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ４０と、ｐ型ＭＯＳＦＥＴ４０を他の素子から分離する素子分離領域３と、ｐ型ＭＯＳＦＥＴ４０上に形成された層間絶縁膜４ａ、４ｂと、層間絶縁膜４ｂ中に形成されたキャパシタ５と、層間絶縁膜４ａ中に形成され、ｐ型ＭＯＳＦＥＴ４０のソース・ドレイン領域４３とキャパシタ５とを接続するコンタクトプラグ６とを含む。
【００９０】
ｐ型ＭＯＳＦＥＴ４０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２の表面近傍のゲート側壁１４の両側に形成されたＳｉ：Ｃ層４１と、Ｓｉ：Ｃ層４１上に形成されたシリサイド層４２と、ゲート電極１２上に形成されたシリサイド層１８と、ゲート電極１２の両側に形成されたソース・ドレイン領域４３と、を含む。
【００９１】
Ｓｉ：Ｃ層４１におけるＳｉ結晶の置換位置のＣ濃度は低い。このため、Ｓｉ：Ｃ層４１がチャネル領域に与える歪みは低減される。具体的には、Ｓｉ：Ｃ層４１全体のＣ濃度が３．０原子％以下であり、Ｓｉ結晶の置換位置のＣ濃度が０．０５原子％以下であることが好ましい。
【００９２】
Ｓｉ：Ｃ層４１は、イオン注入法により半導体基板２の表面近傍にＣを注入することにより形成される。イオン注入法を用いることにより、ＣのほとんどをＳｉ結晶の格子間位置に注入することができる。
【００９３】
以下に、本実施の形態に係る半導体装置４００の製造方法の一例を示す。
【００９４】
（半導体装置の製造）
図７（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置４００の製造工程を示す断面図である。
【００９５】
まず、図２Ａ（ａ）〜図２Ａ（ｃ）に示したゲート側壁１４を形成するまでの工程を第１の実施の形態と同様に行う。なお、ソース・ドレイン領域４３の浅い領域は、第１の実施の形態のソース・ドレイン領域１９の浅い領域と同じ方法により形成される。
【００９６】
次に、図７（ａ）に示すように、キャップ膜７、オフセットスペーサ１３、およびゲート側壁１４をマスクとして用いて、イオン注入法により半導体基板２にＣを注入し、Ｓｉ：Ｃ層４１を形成する。
【００９７】
次に、図７（ｂ）に示すように、キャップ膜７を除去した後、ｐ型のソース・ドレイン領域４３の深い高濃度領域を形成する。
【００９８】
次に、図７（ｃ）に示すように、Ｓｉ：Ｃ層４１およびゲート電極１２上に、それぞれシリサイド層４２、１８を形成する。
【００９９】
Ｎｉシリサイドからなるシリサイド層４２、１８を形成する場合の形成方法の一例を以下に示す。まず、フッ酸処理によりＳｉ：Ｃ層４１およびゲート電極１２上の自然酸化膜を除去する。次に、スパッタ法等により半導体基板２上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理により、Ｎｉ膜とＳｉ：Ｃ層４１およびＮｉ膜とゲート電極１２とをシリサイド反応させ、シリサイド層４２、１８を形成する。次に、硫酸と過酸化水素水との混合溶液等を用いてＮｉ膜の未反応部分を除去する。
【０１００】
その後、層間絶縁膜４ａ、４ｂ、コンタクトプラグ６、およびキャパシタ５等を第１の実施の形態と同様に形成する。
【０１０１】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、イオン注入法を用いてＳｉ：Ｃ層４１を形成することにより、シリサイド層４２の耐熱性を向上させつつ、チャネル領域の歪みを低減してキャリア移動度の低下を抑えることができる。
【０１０２】
〔第５の実施の形態〕
本発明の第５の実施の形態は、半導体基板上にｐ型ＭＯＳＦＥＴに加えてｎ型ＭＯＳＦＥＴを形成する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【０１０３】
（半導体装置の構成）
図８は、本発明の第５の実施の形態に係る半導体装置５００の断面図である。半導体装置５００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ１０およびｎ型ＭＯＳＦＥＴ５０と、ｐ型ＭＯＳＦＥＴ１０およびｎ型ＭＯＳＦＥＴ５０をそれぞれ他の素子から分離する素子分離領域３と、を含む。ここで、ｐ型ＭＯＳＦＥＴ１０は、第１の実施の形態におけるｐ型ＭＯＳＦＥＴ１０と同様の構成を有する。なお、ｐ型ＭＯＳＦＥＴ１０およびｎ型ＭＯＳＦＥＴ５０上に形成される層間絶縁膜等の部材の図示は省略する。
【０１０４】
ｎ型ＭＯＳＦＥＴ５０は、半導体基板２上にゲート絶縁膜５１を介して形成されたゲート電極５２と、ゲート電極５２の両側面に形成されたオフセットスペーサ５３と、オフセットスペーサ５３の側面に形成されたゲート側壁５４と、半導体基板２上のゲート側壁５４の両側に形成されたエレベーテッド層５５と、エレベーテッド層５５上に形成されたＳｉ：Ｃ層５６と、Ｓｉ：Ｃ層５６上に形成されたシリサイド層５７と、ゲート電極５２上に形成されたシリサイド層５８と、ゲート電極５２の両側に形成されたｎ型のソース・ドレイン領域５９と、を含む。ｎ型ＭＯＳＦＥＴ５０は、ソース・ドレイン領域等に含まれる不純物の導電型がｎ型である以外は、ｐ型ＭＯＳＦＥＴ１０と同様の構成を有し、同様の方法により形成される。
【０１０５】
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、第１の実施の形態の効果に加え、ｎ型ＭＯＳＦＥＴ５０のシリサイド層５８の耐熱性を向上させることができる。
【０１０６】
〔第６の実施の形態〕
本発明の第６の実施の形態は、半導体基板上にｐ型ＭＯＳＦＥＴに加えてｎ型ＭＯＳＦＥＴを形成する点において、第４の実施の形態と異なる。なお、第４の実施の形態と同様の点については、説明を省略または簡略化する。
【０１０７】
（半導体装置の構成）
図９は、本発明の第６の実施の形態に係る半導体装置６００の断面図である。半導体装置６００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ４０およびｎ型ＭＯＳＦＥＴ６０と、ｐ型ＭＯＳＦＥＴ４０およびｎ型ＭＯＳＦＥＴ６０をそれぞれ他の素子から分離する素子分離領域３と、を含む。ここで、ｐ型ＭＯＳＦＥＴ４０は、第４の実施の形態におけるｐ型ＭＯＳＦＥＴ４０と同様の構成を有する。なお、ｐ型ＭＯＳＦＥＴ４０およびｎ型ＭＯＳＦＥＴ６０上に形成される層間絶縁膜等の部材の図示は省略する。
【０１０８】
ｎ型ＭＯＳＦＥＴ６０は、半導体基板２上にゲート絶縁膜６１を介して形成されたゲート電極６２と、ゲート電極６２の両側面に形成されたオフセットスペーサ６３と、オフセットスペーサ６３の側面に形成されたゲート側壁６４と、半導体基板２の表面近傍のゲート側壁６４の両側に形成されたＳｉ：Ｃ層６６と、Ｓｉ：Ｃ層６６上に形成されたシリサイド層６７と、ゲート電極６２上に形成されたシリサイド層６５と、ゲート電極６２の両側に形成されたソース・ドレイン領域６８と、を含む。ｎ型ＭＯＳＦＥＴ６０は、ソース・ドレイン領域等に含まれる不純物の導電型がｎ型である以外は、ｐ型ＭＯＳＦＥＴ４０と同様の構成を有し、同様の方法により形成される。
【０１０９】
（第６の実施の形態の効果）
本発明の第６の実施の形態によれば、第４の実施の形態の効果に加え、ｎ型ＭＯＳＦＥＴ６０のシリサイド層６７の耐熱性を向上させることができる。
【０１１０】
〔第７の実施の形態〕
本発明の第７の実施の形態は、半導体基板上にｐ型ＭＯＳＦＥＴに加えてｎ型ＭＯＳＦＥＴを形成する点において、第３の実施の形態と異なる。なお、第３の実施の形態と同様の点については、説明を省略または簡略化する。
【０１１１】
（半導体装置の構成）
図１０は、本発明の第７の実施の形態に係る半導体装置７００の断面図である。半導体装置７００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ３０およびｎ型ＭＯＳＦＥＴ７０と、ｐ型ＭＯＳＦＥＴ３０およびｎ型ＭＯＳＦＥＴ７０をそれぞれ他の素子から分離する素子分離領域３と、を含む。ここで、ｐ型ＭＯＳＦＥＴ３０は、第３の実施の形態におけるｐ型ＭＯＳＦＥＴ３０と同様の構成を有する。なお、ｐ型ＭＯＳＦＥＴ３０およびｎ型ＭＯＳＦＥＴ７０上に形成される層間絶縁膜等の部材の図示は省略する。
【０１１２】
ｎ型ＭＯＳＦＥＴ７０は、半導体基板２上にゲート絶縁膜７１を介して形成されたゲート電極７２と、ゲート電極７２の両側面に形成されたオフセットスペーサ７３と、オフセットスペーサ７３の側面に形成されたゲート側壁７４と、ゲート電極７２の両側に形成されたソース・ドレイン領域７８と、ソース・ドレイン領域７８の深い高濃度領域に対応する領域に埋め込まれたＳｉ：Ｃ層７７と、Ｓｉ：Ｃ層７７上に形成されたシリサイド層７６と、ゲート電極７２上に形成されたシリサイド層７５と、を含む。
【０１１３】
Ｓｉ：Ｃ結晶は、Ｓｉ結晶よりも格子定数が小さいため、Ｓｉ：Ｃ結晶と格子整合するＳｉ結晶に歪みを発生させる。このため、Ｓｉ：Ｃ層７７は、ｎ型ＭＯＳＦＥＴ７０のチャネル領域にチャネル方向の伸張歪みを発生させ、キャリア（電子）の移動度を増加させることができる。なお、Ｓｉ：Ｃ層７７の代わりに、Ｓｉ：Ｃ結晶以外のＳｉ結晶よりも格子定数が小さい結晶からなる層を用いてもよい。
【０１１４】
Ｓｉ：Ｃ層７７に含まれるＣの濃度は、０．０５〜３．０原子％であることが好ましい。これは、０．０５原子％よりも低い場合には、ｎ型ＭＯＳＦＥＴ７０のチャネル領域に発生する歪みが弱まり、３．０原子％よりも高いと、結晶欠陥が発生するおそれが高くなるためである。また、Ｓｉ：Ｃ層７７は、ソース・ドレイン領域７８の一部として用いられる。
【０１１５】
以下に、本実施の形態に係る半導体装置７００の製造方法の一例を示す。
【０１１６】
（半導体装置の製造）
図１１（ａ）〜（ｄ）は、本発明の第７の実施の形態に係る半導体装置７００の製造工程を示す断面図である。
【０１１７】
まず、図１１（ａ）に示すように、図５（ａ）に示した溝３３を形成する工程までの工程を第３の実施の形態と同様に行い、溝３３およびゲート電極７２の両側の溝７９を形成する。溝３３、７９は、キャップ膜７、ゲート電極７２上のキャップ膜８、オフセットスペーサ１３、７３、およびゲート側壁１４、７４をマスクとして用いて、半導体基板２にエッチングを施すことにより、同時に形成される。
【０１１８】
次に、図１１（ｂ）に示すように、溝７９により露出した半導体基板２の表面を下地として、溝７９を埋めるようにＳｉ：Ｃ結晶を選択的にエピタキシャル成長させ、Ｓｉ：Ｃ層７７を形成する。
【０１１９】
このとき、溝３３内にＳｉ：Ｃ結晶が成長しないように、溝３３により露出した半導体基板２の表面はマスクで覆われる。このマスクは、Ｓｉ：Ｃ層７７を形成した後に除去される。なお、Ｓｉ：Ｃ結晶を成長させる際に、ｎ型不純物をインサイチュドーピングしてもよい。
【０１２０】
次に、図１１（ｃ）に示すように、溝３３により露出した半導体基板２の表面を下地として、溝３３を埋めるようにＳｉＧｅ結晶を選択的にエピタキシャル成長させ、ＳｉＧｅ層３１を形成する。さらに、ＳｉＧｅ層３１の上面を下地としてエレベーテッド層１５を選択的にエピタキシャル成長させ、エレベーテッド層１５の上面を下地としてＳｉ：Ｃ層１６を選択的にエピタキシャル成長させる。
【０１２１】
このとき、Ｓｉ：Ｃ層７７上にＳｉＧｅ結晶が成長しないように、Ｓｉ：Ｃ層７７の表面はマスクで覆われる。このマスクは、Ｓｉ：Ｃ層１６を形成した後に除去される。なお、ＳｉＧｅ結晶を成長させる際に、ｐ型不純物をインサイチュドーピングしてもよい。
【０１２２】
次に、図１１（ｄ）に示すように、キャップ膜７、８を除去した後、ｐ型のソース・ドレイン領域３２、およびｎ型のソース・ドレイン領域７８の深い高濃度領域を形成し、さらに、シリサイド層１７、１８、７５、７６を形成する。
【０１２３】
具体的には、ｎ型のソース・ドレイン領域７８の深い高濃度領域は、オフセットスペーサ７３およびゲート側壁７４をマスクとして用いて、イオン注入法によりＳｉ：Ｃ層７７にｎ型不純物を選択的に注入することにより形成される。
【０１２４】
このとき、Ｓｉ：Ｃ層１６、エレベーテッド層１５、ＳｉＧｅ層３１、およびゲート電極１２にｎ型不純物が注入されないように、これらの表面はマスクで覆われる。このマスクは、ｎ型不純物を注入した後に除去される。
【０１２５】
一方、ｐ型のソース・ドレイン領域３２の深い高濃度領域は、オフセットスペーサ１３およびゲート側壁１４をマスクとして用いて、イオン注入法によりＳｉ：Ｃ層１６、エレベーテッド層１５、およびＳｉＧｅ層３１にｐ型不純物を選択的に注入することにより形成される。さらに、ソース・ドレイン領域３２、７８中の導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【０１２６】
このとき、Ｓｉ：Ｃ層７７、およびゲート電極７２にｐ型不純物が注入されないように、これらの表面はマスクで覆われる。このマスクは、ｐ型不純物を注入した後に除去される。
【０１２７】
Ｎｉシリサイドからなるシリサイド層１７、１８、７５、７６を形成する場合の形成方法の一例を以下に示す。まず、フッ酸処理によりＳｉ：Ｃ層１６、Ｓｉ：Ｃ層７７、およびゲート電極１２、７２上の自然酸化膜を除去する。次に、スパッタ法等により半導体基板２上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理により、Ｎｉ膜とＳｉ：Ｃ層１６、Ｎｉ膜とゲート電極１２、Ｎｉ膜とＳｉ：Ｃ層７７、およびＮｉ膜とゲート電極７２をそれぞれシリサイド反応させ、シリサイド層１７、１８、７５、７６を形成する。次に、硫酸と過酸化水素水との混合溶液等を用いてＮｉ膜の未反応部分を除去する。
【０１２８】
（第７の実施の形態の効果）
本発明の第７の実施の形態によれば、Ｓｉ：Ｃ層７７を形成することにより、第３の実施の形態の効果に加えて、ｎ型ＭＯＳＦＥＴ７０のキャリア移動度が増加する効果を得ることができる。
【０１２９】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１３０】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【０１３１】
１００、２００、３００、４００ 半導体装置、 １０、２０、３０、４０ ｐ型ＭＯＳＦＥＴ、 １１ ゲート絶縁膜、 １２ ゲート電極、 １５ エレベーテッド層、 １６、４１ Ｓｉ：Ｃ層、 １７、２１、４２ シリサイド層、 １９、３２、４３ ソース・ドレイン領域、 ３１ ＳｉＧｅ層
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ゲート電極やソース・ドレイン領域の電気抵抗を低減するために、これらの上に金属シリサイドを形成したトランジスタが知られている。
【０００３】
しかし、キャパシタ等のトランジスタの上層の部材を高温条件下で形成するためには、トランジスタを構成する各部材に耐熱性が求められるが、Ｎｉシリサイド等の通常用いられる金属シリサイドの耐熱性は高くない。
【０００４】
一方、Ｓｉ：Ｃ結晶上にＮｉシリサイドを形成することにより、Ｎｉシリサイドの耐熱性が向上することが知られている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Extended Abstracts of the 2007 International Conference on Solid State Devices and Materials, Tsukuba, 2007, pp. 872-873.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板上の前記ゲート電極の両側に形成されたエレベーテッド層と、前記エレベーテッド層上に形成されたＳｉ：Ｃ層と、前記半導体基板、前記エレベーテッド層、および前記Ｓｉ：Ｃ内の前記ゲート電極の両側に形成されたｐ型ソース・ドレイン領域と、前記Ｓｉ：Ｃ層上に形成されたシリサイド層と、を有する半導体装置を提供する。
【０００８】
また、本発明の他の態様は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の表面近傍の前記ゲート電極の両側に形成された、Ｓｉ結晶の置換位置のＣ濃度が０．０５原子％以下であるＳｉ：Ｃ層と、前記半導体基板および前記Ｓｉ：Ｃ内に形成されたｐ型ソース・ドレイン領域と、前記Ｓｉ：Ｃ層上に形成されたシリサイド層と、を有する半導体装置を提供する。
【０００９】
また、本発明の他の態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板上の前記ゲート電極の両側にエレベーテッド層を形成する工程と、前記エレベーテッド層上にＳｉ：Ｃ層を形成する工程と、前記Ｓｉ：Ｃ層および前記半導体基板にｐ型不純物を注入して、ソース・ドレイン領域の少なくとも一部を形成する工程と、前記Ｓｉ：Ｃ層の上部をシリサイド化して、シリサイド層を形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【００１０】
本発明によれば、耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】本発明の第２の実施の形態に係る半導体装置の断面図。
【図４】本発明の第３の実施の形態に係る半導体装置の断面図。
【図５】（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６】本発明の第４の実施の形態に係る半導体装置の断面図。
【図７】（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８】本発明の第５の実施の形態に係る半導体装置の断面図。
【図９】本発明の第６の実施の形態に係る半導体装置の断面図。
【図１０】本発明の第７の実施の形態に係る半導体装置の断面図。
【図１１】（ａ）〜（ｄ）は、本発明の第７の実施の形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１２】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の断面図である。半導体装置１００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１０と、ｐ型ＭＯＳＦＥＴ１０を他の素子から分離する素子分離領域３と、ｐ型ＭＯＳＦＥＴ１０上に形成された層間絶縁膜４ａ、４ｂと、層間絶縁膜４ｂ中に形成されたキャパシタ５と、層間絶縁膜４ａ中に形成され、ｐ型ＭＯＳＦＥＴ１０のソース・ドレイン領域１９とキャパシタ５とを接続するコンタクトプラグ６とを含む。
【００１３】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１４】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、深さ２００〜３００ｎｍのＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１５】
層間絶縁膜４ａ、４ｂは、ＴＥＯＳ、ＢＰＳＧ（Boron Phosphor Silicate Glass）、ＳｉＮ等の絶縁材料からなる。
【００１６】
キャパシタ５は、上部電極５ａ、下部電極５ｃ、およびこれらに挟まれた絶縁膜５ｂからなる。上部電極５ａおよび下部電極５ｃは、ＴｉＮ、Ｗ等の導電材料からなり、絶縁膜５ｂは、Ｔａ２Ｏ３、ＺｒＯ３、ＨｆＳｉＯＮ等の絶縁材料からなる。
【００１７】
コンタクトプラグ６は、例えば、Ｔｉ、ＴｉＮ等からなるバリアメタルに覆われたＷ等の導電材料からなる。
【００１８】
ｐ型ＭＯＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２上のゲート側壁１４の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ層１６と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、ゲート電極１２上に形成されたシリサイド層１８と、ゲート電極１２の両側に形成されたソース・ドレイン領域１９と、を含む。
【００１９】
ゲート絶縁膜１１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料、またはＨｆＳｉＯＮ等の高誘電率材料からなる。また、ゲート絶縁膜１１は、例えば、０．５〜６ｎｍの厚さを有する。
【００２０】
ゲート電極１２は、例えば、導電型不純物を含む多結晶Ｓｉ、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。また、ゲート電極１２は、金属からなるメタルゲート電極であってもよく、さらに、金属層と、金属層上のＳｉ系多結晶層からなる二層構造を有してもよい。なお、ゲート電極１２がメタルゲート電極である場合は、ゲート電極１２上のシリサイド層１８は形成されない。また、ゲート電極１２は、例えば、５０〜２００ｎｍの厚さを有する。
【００２１】
オフセットスペーサ１３、およびゲート側壁１４は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁１４は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００２２】
エレベーテッド層１５は、Ｓｉ結晶等のＳｉ系結晶からなり、半導体基板２と同じ材料を用いて形成することができる。また、エレベーテッド層１５は、半導体基板２の上面を下地としたエピタキシャル結晶成長等により形成される。なお、エレベーテッド層１５中にＳｉ：Ｃ層１６中のＣが拡散してもよい。
【００２３】
Ｓｉ：Ｃ層１６は、Ｓｉ：Ｃ結晶からなる。また、Ｓｉ：Ｃ層１６は、エレベーテッド層１５の上面を下地としたエピタキシャル結晶成長等により形成される。Ｓｉ：Ｃ層１６は、半導体基板２上にエレベーテッド層１５を介して形成されるため、Ｓｉ：Ｃ層１６の底部は、半導体基板２とゲート絶縁膜１１との境界よりも高い位置に位置する。
【００２４】
Ｓｉ：Ｃ結晶は、Ｓｉ結晶よりも格子定数が小さいため、Ｓｉ：Ｃ結晶と格子整合するＳｉ結晶に歪みを与える。このため、Ｓｉ：Ｃ層１６と半導体基板２中のｐ型ＭＯＳＦＥＴ１０のチャネル領域との距離が小さい場合、Ｓｉ：Ｃ層１６はチャネル領域にチャネル方向の伸張歪みを発生させ、キャリア（正孔）の移動度を低下させるおそれがある。そこで、本実施の形態のように半導体基板２上にエレベーテッド層１５を介してＳｉ：Ｃ層１６を形成することにより、Ｓｉ：Ｃ層１６に生じる歪みが半導体基板２中のチャネル領域に影響しないようにし、キャリア移動度の低下を抑えることができる。
【００２５】
なお、エレベーテッド層１５を形成せずに、半導体基板２上に直接Ｓｉ：Ｃ層１６を形成してもよい。この場合であっても、半導体基板２中にＳｉ：Ｃ層１６を埋め込む場合よりも、チャネル領域への歪み印加を抑えることができる。しかし、Ｓｉ：Ｃ層１６形成によるトランジスタ特性劣化を抑えるには、エレベーテッド層１５を形成することが好ましい。
【００２６】
Ｓｉ：Ｃ層１６中のＣ濃度は、３．０原子％以下であることが好ましい。これは、３．０原子％よりも高いと、結晶欠陥が発生するおそれが高くなるためである。なお、Ｃがごく僅かでもＳｉ：Ｃ層１６に含まれていれば、Ｓｉ：Ｃ層１６の耐熱性を向上させる効果は得られる。
【００２７】
さらに、半導体基板２に発生させる歪みを低減するため、Ｓｉ結晶の置換位置のＣ濃度を低くすることが好ましい。Ｓｉ結晶の置換位置のＣ濃度を低くして、格子間位置に注入されるＣの割合を増やすことにより、シリサイド層１７の耐熱性を確保しつつ、半導体基板２中のチャネル領域に与える歪みを低減することによりキャリア移動度の低下を抑えることができる。
【００２８】
エピタキシャル結晶成長法によりＳｉ：Ｃ結晶を成長させる際に、ＳｉＨ３ＣＨ３等のＣの原料ガスの流量または分圧を適切な大きさに制御することにより、Ｓｉ結晶の置換位置のＣ濃度が低いＳｉ：Ｃ層１６を形成することができる。例えば、流量を０．０３ｓｌｍ程度に制御する。または、分圧を２０Ｔｏｒｒ程度に制御する。また、６００℃以上の高温条件下でＳｉ：Ｃ結晶をエピタキシャル成長させることにより、Ｓｉ結晶の置換位置のＣ濃度が低いＳｉ：Ｃ層１６を形成することができる。ただし、ソース・ドレイン領域１９のエクステンション領域中の不純物の拡散を抑えるために、温度条件が８５０℃よりも大きくならないことが好ましい。また、イオン注入法を用いてエレベーテッド層１５にＣを注入することによりＳｉ：Ｃ層１６を形成した場合においても、Ｓｉ：Ｃ層１６におけるＳｉ結晶の置換位置のＣ濃度を低くすることができる。
【００２９】
特に、キャリア移動度の低下を効果的に抑えるためには、Ｓｉ：Ｃ層１６におけるＳｉ結晶の置換位置のＣ濃度が０．０５原子％以下であることが好ましい。なお、Ｓｉ：Ｃ層１６における格子位置のＣ濃度は、広いパターン領域に対してＸＲＤ（X-Ray Diffraction）を用いることにより精度良く分析することができる。或いは、ＮＢＤ（Nano-Beam Diffraction）等の測定手段により、チャネル部分に印加されるストレスから、ある程度のＣ濃度を見積もることができる。また、Ｓｉ：Ｃ層１６における全体のＣ濃度は、広いパターン領域に対してＳＩＭＳ（Secondary Ion Mass Spectrometry）を用いることにより、精度良く分析することができる。或いは、ＥＤＸ（Energy Dispersive X-ray Spectrometry）等の測定手段により求めることができる。
【００３０】
シリサイド層１７、１８は、Ｎｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含む金属シリサイドからなり、ソース・ドレイン領域１９およびゲート電極１２のそれぞれの電気抵抗を低減する。
【００３１】
シリサイド層１７は、Ｓｉ：Ｃ層１６上に形成されているため、Ｓｉ結晶からなる層上に形成された金属シリサイドと比較して、耐熱性に優れる。
【００３２】
ソース・ドレイン領域１９は、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ層１６にＢ、ＢＦ２等のｐ型の導電型不純物を注入することにより形成される。
【００３３】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００３４】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
【００３５】
まず、図２Ａ（ａ）に示すように、半導体基板２内に素子分離領域３、ゲート絶縁膜１１、ゲート電極１２、およびキャップ膜７を形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ウェルおよびチャネル領域内の導電型不純物を活性化させる。
【００３６】
また、図示しないが、素子分離領域３を形成した後、ｎ型のウェルおよびｐ型のチャネル領域を形成する。例えば、Ｐを用いてｎ型ウェルを形成する場合は、注入エネルギー５００ｋｅＶ、注入量３．０×１０１３ｃｍ−２の条件でイオン注入を行う。Ｂを用いてｐ型チャネル領域を形成する場合は、注入エネルギー１０ｋｅＶ、注入量１．５×１０１３ｃｍ−２の条件でイオン注入を行う。なお、これらのイオン注入は、半導体基板２上の厚さ１０ｎｍ以下の自然酸化膜を通して行われる。
【００３７】
ゲート絶縁膜１１、ゲート電極１２、およびキャップ膜７は、例えば、以下のような方法により形成される。まず、ウェルおよびチャネル領域を形成した後、半導体基板２上の自然酸化膜を除去し、熱酸化法、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法等によりＳｉＯ２膜等のゲート絶縁膜１１の材料膜を半導体基板２上に形成し、その上にＬＰＣＶＤ法により多結晶Ｓｉ膜等のゲート電極１２の材料膜およびＳｉＮ等のキャップ膜７の材料膜を形成する。次に、光リソグラフィ法、Ｘ線リソグラフィ法、または電子ビームリソグラフィ法とＲＩＥ（Reactive Ion Etching）法の組み合わせにより、これらの積層された材料膜をパターニングして、キャップ膜７、ゲート電極１２、およびゲート絶縁膜１１に加工する。
【００３８】
次に、図２Ａ（ｂ）に示すように、オフセットスペーサ１３およびｐ型のソース・ドレイン領域１９の浅い領域を形成する。
【００３９】
具体的には、例えば、熱酸化法によりゲート電極１２の表面にＳｉＯ２膜を１〜２ｎｍの厚さに形成した後、その上にＬＰＣＶＤ法によりＳｉＯ２膜等を３〜１２ｎｍの厚さに形成する。そして、ＲＩＥ法によりこれらの膜をオフセットスペーサ１３に加工する。その後、オフセットスペーサ１３およびキャップ膜７をマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、ハロー領域（図示しない）およびソース・ドレイン領域１９の浅い領域を形成する。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【００４０】
ここで、Ａｓを用いてハロー領域を形成する場合は、例えば、注入エネルギー４０ｋｅＶ、注入量３．０×１０１３ｃｍ−２、注入角度３０°（半導体基板２の表面に垂直な方向を基準とした角度）の条件でイオン注入を行う。また、ＢＦ２を用いてソース・ドレイン領域１９の浅い領域を形成する場合は、例えば、注入エネルギー１〜３ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入を行う。
【００４１】
次に、図２Ａ（ｃ）に示すように、ゲート側壁１４を形成する。
【００４２】
具体的には、例えば、ＬＰＣＶＤ法により半導体基板２上の全面にＳｉＯ２膜等を形成した後、ＲＩＥ法によりこれをゲート側壁１４に加工する。
【００４３】
次に、図２Ａ（ｄ）に示すように、半導体基板２上のゲート側壁１４の両側にエレベーテッド層１５およびＳｉ：Ｃ層１６を形成する。
【００４４】
具体的には、例えば、水素雰囲気中において７００℃以上の高温下で半導体基板２を加熱し、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、等のＳｉの原料ガスをＨＣｌガス、水素ガス等とともに半導体基板２上に供給することにより、Ｓｉ結晶をエピタキシャル成長させ、エレベーテッド層１５を形成する。また、Ｓｉ：Ｃ層１６は、上記のガスに加えてＳｉＨ３ＣＨ３を用いることにより、エレベーテッド層１５と同様の条件により形成することができる。
【００４５】
なお、Ｓｉ結晶からなるエレベーテッド層１５の表面近傍にＣをイオン注入することによりＳｉ：Ｃ層１６を形成してもよい。この場合、例えば、注入エネルギー５ｋｅＶ、注入量５．０×１０１３ｃｍ−２の条件でＣのイオン注入を行う。Ｓｉ：Ｃ層１６をＣのイオン注入により形成する場合、Ｓｉ：Ｃ層１６をエピタキシャル成長により形成する場合と比較して、エレベーテッド層１５を厚く形成しておくことが好ましい。
【００４６】
次に、図２Ｂ（ｅ）に示すように、キャップ膜７を除去した後、ｐ型のソース・ドレイン領域１９の深い高濃度領域を形成する。
【００４７】
具体的には、例えば、ＲＩＥ法または１７０℃に加熱したリン酸を用いたウェットエッチング法によりキャップ膜７を除去した後、オフセットスペーサ１３およびゲート側壁１４をマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、ソース・ドレイン領域１９の深い高濃度領域を形成する。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【００４８】
次に、図２Ｂ（ｆ）に示すように、Ｓｉ：Ｃ層１６およびゲート電極１２上に、それぞれシリサイド層１７、１８を形成する。
【００４９】
Ｎｉシリサイドからなるシリサイド層１７、１８を形成する場合の形成方法の一例を以下に示す。まず、フッ酸処理によりＳｉ：Ｃ層１６およびゲート電極１２上の自然酸化膜を除去する。次に、スパッタ法等により半導体基板２上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理により、Ｎｉ膜とＳｉ：Ｃ層１６およびＮｉ膜とゲート電極１２とをシリサイド反応させ、シリサイド層１７、１８を形成する。次に、硫酸と過酸化水素水との混合溶液等を用いてＮｉ膜の未反応部分を除去する。
【００５０】
なお、Ｎｉ膜を形成した後に、その上にＴｉＮ膜を形成する工程や、Ｎｉ膜を形成し、一度２５０℃〜４００℃の低温ＲＴＡを行った後に、これを硫酸と過酸化水素水との混合溶液を用いてエッチングし、再度、低シート抵抗化のために４００〜５５０℃のＲＴＡを行う工程（２ステップアニール）を行ってもよい。
【００５１】
なお、シリサイド層１８をシリサイド層１７と別工程で形成してもよい。これにより、シリサイド層１８を厚くすることができる。シリサイド層１８は、ソース・ドレイン領域１９上のシリサイド層１７と異なり、厚くしても接合リークの発生等の問題が発生するおそれがない。
【００５２】
次に、図２Ｂ（ｇ）に示すように、層間絶縁膜４ａおよびコンタクトプラグ６を形成する。
【００５３】
これらの部材の具体的な形成方法の一例を以下に示す。まず、ＣＶＤ法等により、エッチングストッパとしてのライナー膜（図示しない）を半導体基板２上の全面に形成する。次に、ＴＥＯＳ膜等の層間絶縁膜４ａの材料膜をライナー膜上に形成し、ＣＭＰ（Chemical Vapor Deposition）等の平坦化処理により、これを層間絶縁膜４ａに加工する。次に、リソグラフィ法とＲＩＥ法の組み合わせにより、層間絶縁膜４ａ中にコンタクトホールを形成する。次に、半導体基板２上の全面にコンタクトホールを埋めるようにＴｉ等のバリアメタルの材料膜、およびＷ等のコンタクトプラグ６の材料膜を形成し、ＣＭＰ等の平坦化処理により、これらをバリアメタルを有するコンタクトプラグ６に加工する。
【００５４】
なお、上層の配線（図示しない）とソース・ドレイン領域１９とを接続するコンタクトプラグ、およびゲート電極１２とソース・ドレイン領域１９とを接続するコンタクトプラグをコンタクトプラグ６と同時に形成してもよい。
【００５５】
次に、図２Ｂ（ｈ）に示すように、コンタクトプラグ６の上面に接続されるキャパシタ５を形成する。
【００５６】
キャパシタ５の具体的な形成方法の一例を以下に示す。まず、ＰＶＤ（Physical Vapor Deposition）法またはＣＶＤ法により、下部電極５ｃ、絶縁膜５ｂ、および上部電極５ａの材料膜を半導体基板２上の全面に形成する。次に、リソグラフィ法とＲＩＥ法の組み合わせにより、これらの材料膜を部電極５ｃ、絶縁膜５ｂ、および上部電極５ａに加工し、キャパシタ５を得る。
【００５７】
その後、層間絶縁膜４ａ上に層間絶縁膜４ｂを形成する。
【００５８】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、Ｓｉ：Ｃ層１６上にシリサイド層１７を形成するため、シリサイド層１７は優れた耐熱性を有する。このため、ｐ型ＭＯＳＦＥＴ１０の上層の各部材を高温条件下で形成することができる。
【００５９】
特に、キャパシタ５のようなトランジスタの上層のキャパシタを形成する場合、キャパシタ絶縁膜の誘電率の確保や、キャパシタからのゲートリーク電流の発生の抑制のために、ある程度の高温条件下でキャパシタ絶縁膜を成膜することが求められる。なお、トランジスタの上層にキャパシタを形成する場合、トランジスタの下層（基板内）にキャパシタを形成する場合と比較して、比較的容易に容量の大きなキャパシタを得ることができる。
【００６０】
また、本発明の第１の実施の形態によれば、半導体基板２上にエレベーテッド層１５を介してＳｉ：Ｃ層１６を形成することにより、Ｓｉ：Ｃ層１６で生じる歪みが半導体基板２中のチャネル領域に影響しないようにし、キャリア移動度の低下を抑えることができる。
【００６１】
また、本実施の形態は、シリサイド層１７がＮｉシリサイドまたはＰｔを添加したＮｉシリサイドからなる場合に、特に効果がある。これらの金属シリサイドは、低温で形成でき、優れた成形性を有するため、Ｃｏシリサイド等の高温条件下で形成される金属シリサイドと比較して、接合リーク等の問題が発生するおそれが少ない。その一方、ＮｉシリサイドまたはＰｔを添加したＮｉシリサイドは、比較的耐熱性が低い。このため、本実施の形態を適用することにより、耐熱性の低さという弱点を補うことができる。
【００６２】
〔第２の実施の形態〕
本発明の第２の実施の形態は、ソース・ドレイン領域上に形成されるシリサイド層の厚さにおいて、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００６３】
（半導体装置の構成）
図３は、本発明の第２の実施の形態に係る半導体装置２００の断面図である。半導体装置２００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ２０と、ｐ型ＭＯＳＦＥＴ２０を他の素子から分離する素子分離領域３と、ｐ型ＭＯＳＦＥＴ２０上に形成された層間絶縁膜４ａ、４ｂと、層間絶縁膜４ｂ中に形成されたキャパシタ５と、層間絶縁膜４ａ中に形成され、ｐ型ＭＯＳＦＥＴ２０のソース・ドレイン領域１９とキャパシタ５とを接続するコンタクトプラグ６とを含む。
【００６４】
ｐ型ＭＯＳＦＥＴ２０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２上のゲート側壁１４の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたシリサイド層２１と、ゲート電極１２上に形成されたシリサイド層１８と、ゲート電極１２の両側に形成されたソース・ドレイン領域１９と、を含む。
【００６５】
シリサイド層２１は、Ｎｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含む金属シリサイドからなり、ソース・ドレイン領域１９の電気抵抗を低減する。
【００６６】
シリサイド層２１は、第１の領域２１ａと、第１の領域２１ａ上の第２の領域２１ｂからなる。第１の領域２１ａは、エレベーテッド層１５の上部がシリサイド化した領域であり、第２の領域２１ｂは、Ｓｉ：Ｃ層１６がシリサイド化した領域である。このため、第２の領域２１ｂに含まれるＣの濃度は、第１の領域２１ａに含まれるＣの濃度よりも高い。
【００６７】
シリサイド層２１はＣを含むため、第１の実施の形態におけるシリサイド１７と同様に、耐熱性に優れる。
【００６８】
また、金属シリサイドとＳｉ：Ｃ結晶との界面における電気抵抗よりも、金属シリサイドとＳｉ結晶との界面における電気抵抗の方が小さい。このため、第１の実施の形態におけるシリサイド層１７とＳｉ：Ｃ層１６との界面における電気抵抗よりも、本実施の形態におけるシリサイド層２１とエレベーテッド層１５（または半導体基板２）との界面における電気抵抗の方が小さく、寄生抵抗を低減することができる。
【００６９】
シリサイド層２１は、シリサイド層１７と同様の方法により形成される。ただし、シリサイド層１７がＳｉ：Ｃ層１６の上部をシリサイド化して形成されるのに対して、シリサイド層２１は、Ｓｉ：Ｃ層１６の全領域およびエレベーテッド層１５の上部または全領域をシリサイド化することにより形成される。または、エレベーテッド層１５が形成されない場合は、Ｓｉ：Ｃ層１６の全領域および半導体基板２の上部をシリサイド化することにより形成される。例えば、シリサイド反応に用いるＮｉ膜等の金属膜の厚さを、シリサイド層１７を形成する場合よりも厚くすることにより、シリサイド層２１を形成する。
【００７０】
なお、シリサイド層２１が厚くなり過ぎると、接合リークが発生するおそれが高くなるため、シリサイド層２１は、その底部とソース・ドレイン領域１９の深い高濃度領域の底部との間にある程度の距離を設けることが好ましい。
【００７１】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、底部がエレベーテッド層１５または半導体基板２に接するシリサイド層２１を形成することにより、ｐ型ＭＯＳＦＥＴ２００の寄生抵抗を第１の実施の形態のｐ型ＭＯＳＦＥＴ１００の寄生抵抗よりも低減し、トランジスタ特性の劣化を抑えることができる。
【００７２】
〔第３の実施の形態〕
本発明の第３の実施の形態は、キャリア移動度を向上させるために、ソース・ドレイン領域にＳｉＧｅ結晶等のＳｉ結晶よりも格子定数の大きい結晶を埋め込む点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００７３】
（半導体装置の構成）
図４は、本発明の第３の実施の形態に係る半導体装置３００の断面図である。半導体装置３００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ３０と、ｐ型ＭＯＳＦＥＴ３０を他の素子から分離する素子分離領域３と、ｐ型ＭＯＳＦＥＴ３０上に形成された層間絶縁膜４ａ、４ｂと、層間絶縁膜４ｂ中に形成されたキャパシタ５と、層間絶縁膜４ａ中に形成され、ｐ型ＭＯＳＦＥＴ３０のソース・ドレイン領域３２とキャパシタ５とを接続するコンタクトプラグ６とを含む。
【００７４】
ｐ型ＭＯＳＦＥＴ３０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、ゲート電極１２の両側に形成されたソース・ドレイン領域３２と、ソース・ドレイン領域３２の深い高濃度領域に対応する領域に埋め込まれたＳｉＧｅ層３１と、ＳｉＧｅ層３１上に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ層１６と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、ゲート電極１２上に形成されたシリサイド層１８と、を含む。
【００７５】
ＳｉＧｅ結晶は、Ｓｉ結晶よりも格子定数が大きいため、ＳｉＧｅ結晶と格子整合するＳｉ結晶に歪みを発生させる。このため、ＳｉＧｅ層３１は、ｐ型ＭＯＳＦＥＴ３０のチャネル領域にチャネル方向の圧縮歪みを発生させ、キャリア（正孔）の移動度を増加させることができる。なお、ＳｉＧｅ層３１の代わりに、Ｓｉ結晶よりも格子定数が大きい他の結晶からなる層を用いてもよい。
【００７６】
ＳｉＧｅ層３１に含まれるＧｅの濃度は、１０〜４０原子％であることが好ましい。また、ＳｉＧｅ層３１は、ソース・ドレイン領域３２の一部として用いられる。
【００７７】
ＳｉＧｅ結晶とＳｉ：Ｃ結晶は格子定数の違いが大きいため、ＳｉＧｅ層３１上にＳｉ：Ｃ層１６を直接エピタキシャル成長させることは困難である。そのため、エレベーテッド層１５がバッファ層としてＳｉＧｅ層３１とＳｉ：Ｃ層１６の間に形成される。なお、エレベーテッド層１５中にＳｉ：Ｃ層１６中のＣおよびＳｉＧｅ層３１中のＧｅの一方または両方が拡散してもよい。
【００７８】
以下に、本実施の形態に係る半導体装置３００の製造方法の一例を示す。
【００７９】
（半導体装置の製造）
図５（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置３００の製造工程を示す断面図である。
【００８０】
まず、図２Ａ（ａ）〜図２Ａ（ｃ）に示したゲート側壁１４を形成するまでの工程を第１の実施の形態と同様に行う。なお、ソース・ドレイン領域３２の浅い領域は、第１の実施の形態のソース・ドレイン領域１９の浅い領域と同じ方法により形成される。
【００８１】
次に、図５（ａ）に示すように、キャップ膜７、オフセットスペーサ１３、およびゲート側壁１４をマスクとして用いて、ＲＩＥ法等によるエッチングを半導体基板２に施し、溝３３を形成する。
【００８２】
次に、図５（ｂ）に示すように、溝３３により露出した半導体基板２の表面を下地として、溝３３を埋めるようにＳｉＧｅ結晶をエピタキシャル成長させ、ＳｉＧｅ層３１を形成する。なお、ＳｉＧｅ結晶を成長させる際に、ｐ型の導電型不純物をインサイチュドーピングしてもよい。
【００８３】
次に、図５（ｃ）に示すように、ＳｉＧｅ層３１上にエレベーテッド層１５およびＳｉ：Ｃ層１６を形成する。
【００８４】
次に、図５（ｄ）に示すように、キャップ膜７を除去した後、ｐ型のソース・ドレイン領域３２の深い高濃度領域を形成し、さらに、シリサイド層１７、１８を形成する。
【００８５】
具体的には、オフセットスペーサ１３およびゲート側壁１４をマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、Ｓｉ：Ｃ層１６、エレベーテッド層１５、およびＳｉＧｅ層３１中にソース・ドレイン領域３２の深い高濃度領域を形成する。なお、ソース・ドレイン領域３２の深い高濃度領域は、ＳｉＧｅ層３１下の半導体基板２にまで達するように形成されてもよい。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。なお、キャップ膜７の除去方法、ならびにエレベーテッド層１５、Ｓｉ：Ｃ層１６、およびシリサイド層１７、１８の形成方法は第１の実施の形態と同様である。
【００８６】
その後、層間絶縁膜４ａ、４ｂ、コンタクトプラグ６、およびキャパシタ５等を第１の実施の形態と同様に形成する。
【００８７】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ＳｉＧｅ層３１を形成することにより、第１の実施の形態の効果に加えて、キャリア移動度が増加する効果を得ることができる。
【００８８】
〔第４の実施の形態〕
本発明の第４の実施の形態は、Ｓｉ：Ｃ層およびその上のシリサイド層を半導体基板中に形成する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００８９】
（半導体装置の構成）
図６は、本発明の第４の実施の形態に係る半導体装置４００の断面図である。半導体装置４００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ４０と、ｐ型ＭＯＳＦＥＴ４０を他の素子から分離する素子分離領域３と、ｐ型ＭＯＳＦＥＴ４０上に形成された層間絶縁膜４ａ、４ｂと、層間絶縁膜４ｂ中に形成されたキャパシタ５と、層間絶縁膜４ａ中に形成され、ｐ型ＭＯＳＦＥＴ４０のソース・ドレイン領域４３とキャパシタ５とを接続するコンタクトプラグ６とを含む。
【００９０】
ｐ型ＭＯＳＦＥＴ４０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２の表面近傍のゲート側壁１４の両側に形成されたＳｉ：Ｃ層４１と、Ｓｉ：Ｃ層４１上に形成されたシリサイド層４２と、ゲート電極１２上に形成されたシリサイド層１８と、ゲート電極１２の両側に形成されたソース・ドレイン領域４３と、を含む。
【００９１】
Ｓｉ：Ｃ層４１におけるＳｉ結晶の置換位置のＣ濃度は低い。このため、Ｓｉ：Ｃ層４１がチャネル領域に与える歪みは低減される。具体的には、Ｓｉ：Ｃ層４１全体のＣ濃度が３．０原子％以下であり、Ｓｉ結晶の置換位置のＣ濃度が０．０５原子％以下であることが好ましい。
【００９２】
Ｓｉ：Ｃ層４１は、イオン注入法により半導体基板２の表面近傍にＣを注入することにより形成される。イオン注入法を用いることにより、ＣのほとんどをＳｉ結晶の格子間位置に注入することができる。
【００９３】
以下に、本実施の形態に係る半導体装置４００の製造方法の一例を示す。
【００９４】
（半導体装置の製造）
図７（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置４００の製造工程を示す断面図である。
【００９５】
まず、図２Ａ（ａ）〜図２Ａ（ｃ）に示したゲート側壁１４を形成するまでの工程を第１の実施の形態と同様に行う。なお、ソース・ドレイン領域４３の浅い領域は、第１の実施の形態のソース・ドレイン領域１９の浅い領域と同じ方法により形成される。
【００９６】
次に、図７（ａ）に示すように、キャップ膜７、オフセットスペーサ１３、およびゲート側壁１４をマスクとして用いて、イオン注入法により半導体基板２にＣを注入し、Ｓｉ：Ｃ層４１を形成する。
【００９７】
次に、図７（ｂ）に示すように、キャップ膜７を除去した後、ｐ型のソース・ドレイン領域４３の深い高濃度領域を形成する。
【００９８】
次に、図７（ｃ）に示すように、Ｓｉ：Ｃ層４１およびゲート電極１２上に、それぞれシリサイド層４２、１８を形成する。
【００９９】
Ｎｉシリサイドからなるシリサイド層４２、１８を形成する場合の形成方法の一例を以下に示す。まず、フッ酸処理によりＳｉ：Ｃ層４１およびゲート電極１２上の自然酸化膜を除去する。次に、スパッタ法等により半導体基板２上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理により、Ｎｉ膜とＳｉ：Ｃ層４１およびＮｉ膜とゲート電極１２とをシリサイド反応させ、シリサイド層４２、１８を形成する。次に、硫酸と過酸化水素水との混合溶液等を用いてＮｉ膜の未反応部分を除去する。
【０１００】
その後、層間絶縁膜４ａ、４ｂ、コンタクトプラグ６、およびキャパシタ５等を第１の実施の形態と同様に形成する。
【０１０１】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、イオン注入法を用いてＳｉ：Ｃ層４１を形成することにより、シリサイド層４２の耐熱性を向上させつつ、チャネル領域の歪みを低減してキャリア移動度の低下を抑えることができる。
【０１０２】
〔第５の実施の形態〕
本発明の第５の実施の形態は、半導体基板上にｐ型ＭＯＳＦＥＴに加えてｎ型ＭＯＳＦＥＴを形成する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【０１０３】
（半導体装置の構成）
図８は、本発明の第５の実施の形態に係る半導体装置５００の断面図である。半導体装置５００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ１０およびｎ型ＭＯＳＦＥＴ５０と、ｐ型ＭＯＳＦＥＴ１０およびｎ型ＭＯＳＦＥＴ５０をそれぞれ他の素子から分離する素子分離領域３と、を含む。ここで、ｐ型ＭＯＳＦＥＴ１０は、第１の実施の形態におけるｐ型ＭＯＳＦＥＴ１０と同様の構成を有する。なお、ｐ型ＭＯＳＦＥＴ１０およびｎ型ＭＯＳＦＥＴ５０上に形成される層間絶縁膜等の部材の図示は省略する。
【０１０４】
ｎ型ＭＯＳＦＥＴ５０は、半導体基板２上にゲート絶縁膜５１を介して形成されたゲート電極５２と、ゲート電極５２の両側面に形成されたオフセットスペーサ５３と、オフセットスペーサ５３の側面に形成されたゲート側壁５４と、半導体基板２上のゲート側壁５４の両側に形成されたエレベーテッド層５５と、エレベーテッド層５５上に形成されたＳｉ：Ｃ層５６と、Ｓｉ：Ｃ層５６上に形成されたシリサイド層５７と、ゲート電極５２上に形成されたシリサイド層５８と、ゲート電極５２の両側に形成されたｎ型のソース・ドレイン領域５９と、を含む。ｎ型ＭＯＳＦＥＴ５０は、ソース・ドレイン領域等に含まれる不純物の導電型がｎ型である以外は、ｐ型ＭＯＳＦＥＴ１０と同様の構成を有し、同様の方法により形成される。
【０１０５】
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、第１の実施の形態の効果に加え、ｎ型ＭＯＳＦＥＴ５０のシリサイド層５８の耐熱性を向上させることができる。
【０１０６】
〔第６の実施の形態〕
本発明の第６の実施の形態は、半導体基板上にｐ型ＭＯＳＦＥＴに加えてｎ型ＭＯＳＦＥＴを形成する点において、第４の実施の形態と異なる。なお、第４の実施の形態と同様の点については、説明を省略または簡略化する。
【０１０７】
（半導体装置の構成）
図９は、本発明の第６の実施の形態に係る半導体装置６００の断面図である。半導体装置６００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ４０およびｎ型ＭＯＳＦＥＴ６０と、ｐ型ＭＯＳＦＥＴ４０およびｎ型ＭＯＳＦＥＴ６０をそれぞれ他の素子から分離する素子分離領域３と、を含む。ここで、ｐ型ＭＯＳＦＥＴ４０は、第４の実施の形態におけるｐ型ＭＯＳＦＥＴ４０と同様の構成を有する。なお、ｐ型ＭＯＳＦＥＴ４０およびｎ型ＭＯＳＦＥＴ６０上に形成される層間絶縁膜等の部材の図示は省略する。
【０１０８】
ｎ型ＭＯＳＦＥＴ６０は、半導体基板２上にゲート絶縁膜６１を介して形成されたゲート電極６２と、ゲート電極６２の両側面に形成されたオフセットスペーサ６３と、オフセットスペーサ６３の側面に形成されたゲート側壁６４と、半導体基板２の表面近傍のゲート側壁６４の両側に形成されたＳｉ：Ｃ層６６と、Ｓｉ：Ｃ層６６上に形成されたシリサイド層６７と、ゲート電極６２上に形成されたシリサイド層６５と、ゲート電極６２の両側に形成されたソース・ドレイン領域６８と、を含む。ｎ型ＭＯＳＦＥＴ６０は、ソース・ドレイン領域等に含まれる不純物の導電型がｎ型である以外は、ｐ型ＭＯＳＦＥＴ４０と同様の構成を有し、同様の方法により形成される。
【０１０９】
（第６の実施の形態の効果）
本発明の第６の実施の形態によれば、第４の実施の形態の効果に加え、ｎ型ＭＯＳＦＥＴ６０のシリサイド層６７の耐熱性を向上させることができる。
【０１１０】
〔第７の実施の形態〕
本発明の第７の実施の形態は、半導体基板上にｐ型ＭＯＳＦＥＴに加えてｎ型ＭＯＳＦＥＴを形成する点において、第３の実施の形態と異なる。なお、第３の実施の形態と同様の点については、説明を省略または簡略化する。
【０１１１】
（半導体装置の構成）
図１０は、本発明の第７の実施の形態に係る半導体装置７００の断面図である。半導体装置７００は、半導体基板２上に形成されたｐ型ＭＯＳＦＥＴ３０およびｎ型ＭＯＳＦＥＴ７０と、ｐ型ＭＯＳＦＥＴ３０およびｎ型ＭＯＳＦＥＴ７０をそれぞれ他の素子から分離する素子分離領域３と、を含む。ここで、ｐ型ＭＯＳＦＥＴ３０は、第３の実施の形態におけるｐ型ＭＯＳＦＥＴ３０と同様の構成を有する。なお、ｐ型ＭＯＳＦＥＴ３０およびｎ型ＭＯＳＦＥＴ７０上に形成される層間絶縁膜等の部材の図示は省略する。
【０１１２】
ｎ型ＭＯＳＦＥＴ７０は、半導体基板２上にゲート絶縁膜７１を介して形成されたゲート電極７２と、ゲート電極７２の両側面に形成されたオフセットスペーサ７３と、オフセットスペーサ７３の側面に形成されたゲート側壁７４と、ゲート電極７２の両側に形成されたソース・ドレイン領域７８と、ソース・ドレイン領域７８の深い高濃度領域に対応する領域に埋め込まれたＳｉ：Ｃ層７７と、Ｓｉ：Ｃ層７７上に形成されたシリサイド層７６と、ゲート電極７２上に形成されたシリサイド層７５と、を含む。
【０１１３】
Ｓｉ：Ｃ結晶は、Ｓｉ結晶よりも格子定数が小さいため、Ｓｉ：Ｃ結晶と格子整合するＳｉ結晶に歪みを発生させる。このため、Ｓｉ：Ｃ層７７は、ｎ型ＭＯＳＦＥＴ７０のチャネル領域にチャネル方向の伸張歪みを発生させ、キャリア（電子）の移動度を増加させることができる。なお、Ｓｉ：Ｃ層７７の代わりに、Ｓｉ：Ｃ結晶以外のＳｉ結晶よりも格子定数が小さい結晶からなる層を用いてもよい。
【０１１４】
Ｓｉ：Ｃ層７７に含まれるＣの濃度は、０．０５〜３．０原子％であることが好ましい。これは、０．０５原子％よりも低い場合には、ｎ型ＭＯＳＦＥＴ７０のチャネル領域に発生する歪みが弱まり、３．０原子％よりも高いと、結晶欠陥が発生するおそれが高くなるためである。また、Ｓｉ：Ｃ層７７は、ソース・ドレイン領域７８の一部として用いられる。
【０１１５】
以下に、本実施の形態に係る半導体装置７００の製造方法の一例を示す。
【０１１６】
（半導体装置の製造）
図１１（ａ）〜（ｄ）は、本発明の第７の実施の形態に係る半導体装置７００の製造工程を示す断面図である。
【０１１７】
まず、図１１（ａ）に示すように、図５（ａ）に示した溝３３を形成する工程までの工程を第３の実施の形態と同様に行い、溝３３およびゲート電極７２の両側の溝７９を形成する。溝３３、７９は、キャップ膜７、ゲート電極７２上のキャップ膜８、オフセットスペーサ１３、７３、およびゲート側壁１４、７４をマスクとして用いて、半導体基板２にエッチングを施すことにより、同時に形成される。
【０１１８】
次に、図１１（ｂ）に示すように、溝７９により露出した半導体基板２の表面を下地として、溝７９を埋めるようにＳｉ：Ｃ結晶を選択的にエピタキシャル成長させ、Ｓｉ：Ｃ層７７を形成する。
【０１１９】
このとき、溝３３内にＳｉ：Ｃ結晶が成長しないように、溝３３により露出した半導体基板２の表面はマスクで覆われる。このマスクは、Ｓｉ：Ｃ層７７を形成した後に除去される。なお、Ｓｉ：Ｃ結晶を成長させる際に、ｎ型不純物をインサイチュドーピングしてもよい。
【０１２０】
次に、図１１（ｃ）に示すように、溝３３により露出した半導体基板２の表面を下地として、溝３３を埋めるようにＳｉＧｅ結晶を選択的にエピタキシャル成長させ、ＳｉＧｅ層３１を形成する。さらに、ＳｉＧｅ層３１の上面を下地としてエレベーテッド層１５を選択的にエピタキシャル成長させ、エレベーテッド層１５の上面を下地としてＳｉ：Ｃ層１６を選択的にエピタキシャル成長させる。
【０１２１】
このとき、Ｓｉ：Ｃ層７７上にＳｉＧｅ結晶が成長しないように、Ｓｉ：Ｃ層７７の表面はマスクで覆われる。このマスクは、Ｓｉ：Ｃ層１６を形成した後に除去される。なお、ＳｉＧｅ結晶を成長させる際に、ｐ型不純物をインサイチュドーピングしてもよい。
【０１２２】
次に、図１１（ｄ）に示すように、キャップ膜７、８を除去した後、ｐ型のソース・ドレイン領域３２、およびｎ型のソース・ドレイン領域７８の深い高濃度領域を形成し、さらに、シリサイド層１７、１８、７５、７６を形成する。
【０１２３】
具体的には、ｎ型のソース・ドレイン領域７８の深い高濃度領域は、オフセットスペーサ７３およびゲート側壁７４をマスクとして用いて、イオン注入法によりＳｉ：Ｃ層７７にｎ型不純物を選択的に注入することにより形成される。
【０１２４】
このとき、Ｓｉ：Ｃ層１６、エレベーテッド層１５、ＳｉＧｅ層３１、およびゲート電極１２にｎ型不純物が注入されないように、これらの表面はマスクで覆われる。このマスクは、ｎ型不純物を注入した後に除去される。
【０１２５】
一方、ｐ型のソース・ドレイン領域３２の深い高濃度領域は、オフセットスペーサ１３およびゲート側壁１４をマスクとして用いて、イオン注入法によりＳｉ：Ｃ層１６、エレベーテッド層１５、およびＳｉＧｅ層３１にｐ型不純物を選択的に注入することにより形成される。さらに、ソース・ドレイン領域３２、７８中の導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【０１２６】
このとき、Ｓｉ：Ｃ層７７、およびゲート電極７２にｐ型不純物が注入されないように、これらの表面はマスクで覆われる。このマスクは、ｐ型不純物を注入した後に除去される。
【０１２７】
Ｎｉシリサイドからなるシリサイド層１７、１８、７５、７６を形成する場合の形成方法の一例を以下に示す。まず、フッ酸処理によりＳｉ：Ｃ層１６、Ｓｉ：Ｃ層７７、およびゲート電極１２、７２上の自然酸化膜を除去する。次に、スパッタ法等により半導体基板２上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理により、Ｎｉ膜とＳｉ：Ｃ層１６、Ｎｉ膜とゲート電極１２、Ｎｉ膜とＳｉ：Ｃ層７７、およびＮｉ膜とゲート電極７２をそれぞれシリサイド反応させ、シリサイド層１７、１８、７５、７６を形成する。次に、硫酸と過酸化水素水との混合溶液等を用いてＮｉ膜の未反応部分を除去する。
【０１２８】
（第７の実施の形態の効果）
本発明の第７の実施の形態によれば、Ｓｉ：Ｃ層７７を形成することにより、第３の実施の形態の効果に加えて、ｎ型ＭＯＳＦＥＴ７０のキャリア移動度が増加する効果を得ることができる。
【０１２９】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１３０】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【０１３１】
１００、２００、３００、４００ 半導体装置、 １０、２０、３０、４０ ｐ型ＭＯＳＦＥＴ、 １１ ゲート絶縁膜、 １２ ゲート電極、 １５ エレベーテッド層、 １６、４１ Ｓｉ：Ｃ層、 １７、２１、４２ シリサイド層、 １９、３２、４３ ソース・ドレイン領域、 ３１ ＳｉＧｅ層
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板上の前記ゲート電極の両側に形成されたＳｉ：Ｃ層と、
前記半導体基板および前記Ｓｉ：Ｃ内の前記ゲート電極の両側に形成されたｐ型ソース・ドレイン領域と、
前記Ｓｉ：Ｃ層上に形成されたシリサイド層と、
を有する半導体装置。
【請求項２】
前記半導体基板中の前記ゲート電極の両側にＳｉ結晶よりも格子定数の大きい結晶からなる結晶層が形成され、
上面が前記半導体基板と前記ゲート絶縁膜との界面よりも上方に位置し、前記結晶層と前記Ｓｉ：Ｃ層のバッファ層として機能するエレベーテッド層が、前記結晶層上かつ前記Ｓｉ：Ｃ下の領域に形成され、
前記ｐ型ソース・ドレイン領域は、前記半導体基板、前記結晶層、前記エレベーテッド層、および前記Ｓｉ：Ｃ内に形成される、
請求項１に記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面近傍の前記ゲート電極の両側に形成された、Ｓｉ結晶の置換位置のＣ濃度が０．０５原子％以下であるＳｉ：Ｃ層と、
前記半導体基板および前記Ｓｉ：Ｃ内に形成されたｐ型ソース・ドレイン領域と、
前記Ｓｉ：Ｃ層上に形成されたシリサイド層と、
を有する半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板上の前記ゲート電極の両側にＳｉ：Ｃ層を形成する工程と、
前記Ｓｉ：Ｃ層および前記半導体基板にｐ型不純物を注入して、ソース・ドレイン領域の少なくとも一部を形成する工程と、
前記Ｓｉ：Ｃ層の上部をシリサイド化して、シリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記シリサイド層は、前記Ｓｉ：Ｃ層の全部をシリサイド化することにより形成される、
請求項４に記載の半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板上の前記ゲート電極の両側に形成されたＳｉ：Ｃ層と、
前記半導体基板および前記Ｓｉ：Ｃ内の前記ゲート電極の両側に形成されたｐ型ソース・ドレイン領域と、
前記Ｓｉ：Ｃ層上に形成されたシリサイド層と、
を有する半導体装置。
【請求項２】
前記半導体基板中の前記ゲート電極の両側にＳｉ結晶よりも格子定数の大きい結晶からなる結晶層が形成され、
上面が前記半導体基板と前記ゲート絶縁膜との界面よりも上方に位置し、前記結晶層と前記Ｓｉ：Ｃ層のバッファ層として機能するエレベーテッド層が、前記結晶層上かつ前記Ｓｉ：Ｃ下の領域に形成され、
前記ｐ型ソース・ドレイン領域は、前記半導体基板、前記結晶層、前記エレベーテッド層、および前記Ｓｉ：Ｃ内に形成される、
請求項１に記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面近傍の前記ゲート電極の両側に形成された、Ｓｉ結晶の置換位置のＣ濃度が０．０５原子％以下であるＳｉ：Ｃ層と、
前記半導体基板および前記Ｓｉ：Ｃ内に形成されたｐ型ソース・ドレイン領域と、
前記Ｓｉ：Ｃ層上に形成されたシリサイド層と、
を有する半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板上の前記ゲート電極の両側にＳｉ：Ｃ層を形成する工程と、
前記Ｓｉ：Ｃ層および前記半導体基板にｐ型不純物を注入して、ソース・ドレイン領域の少なくとも一部を形成する工程と、
前記Ｓｉ：Ｃ層の上部をシリサイド化して、シリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記シリサイド層は、前記Ｓｉ：Ｃ層の全部をシリサイド化することにより形成される、
請求項４に記載の半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−２４５２３３（Ｐ２０１０−２４５２３３Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−９１４４７（Ｐ２００９−９１４４７）
【出願日】平成２１年４月３日（２００９．４．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年４月３日（２００９．４．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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