【課題】新規な構造のコンタクトプラグを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板と、半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有するトランジスタと、トランジスタのソース／ドレイン領域及びゲート電極を覆う絶縁膜と、絶縁膜中に形成され、トランジスタのソース／ドレイン領域またはゲート電極に接されるコンタクトプラグとを有し、コンタクトプラグは、絶縁膜の厚さ方向に延在しトランジスタのソース／ドレイン領域またはゲート電極に接触する柱部と、柱部の上部から絶縁膜の表面と平行な方向に張り出し上面が平坦化された鍔部とを有する。 （もっと読む）

【課題】良好な特性の確保、素子サイズの増加の回避、及び製造プロセスの簡素化を実現できる半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１１１の主面に、ＬＯＣＯＳ酸化膜１１２ｂを含む酸化膜１１２を形成する工程と、Ｓｉ基板１１１の主面の側に、ソース・ゲート形成領域１１３ａとドレイン形成領域１１３ｂとを形成する工程と、レジスト１１６をマスクとして、Ｓｉ基板１１１の主面の側のＬＯＣＯＳ酸化膜１１２ｂで覆われていないトレンチ１１４を通してイオン１１７注入を行い、イオン注入層１１８を形成する工程と、ＬＯＣＯＳ酸化膜１１２ｂ上及びソース・ゲート形成領域１１３ａ上を部分的に覆うようにゲート電極１１９を形成する工程とを有し、イオン注入層１１８のゲート電極１１９側の端部とゲート電極１１９のイオン注入層１１８側の端部との間に間隔１２１が存在するように、各工程を行う。 （もっと読む）

【課題】レジストパターンの下地層への悪影響を及ぼすことなくスカムを最適に除去する半導体装置の製造方法を提供する。
【解決手段】半導体基板１の上に酸化膜５ｃを形成し、前記酸化膜５ｃ上にフォトレジスト８を塗布し、前記フォトレジスト８を露光し、露光された前記フォトレジスト８を現像することにより前記フォトレジス８トに開口部８ａを形成し、前記フォトレジスト８をマスクとして、前記酸化膜５ｃを酸素プラズマ処理し、前記酸素プラズマ処理の後、前記酸化膜５ｃと前記フォトレジスト８に希釈フッ酸を供給し、前記希釈フッ酸を供給する工程の後、前記フォトレジスト８をマスクとして前記酸化膜５ｃを通して記半導体基板１に一導電型不純物をイオン注入する工程を含む。 （もっと読む）

【課題】ゲート電極とソース電極との間に印加される電圧がソース電極パッドの電気抵抗による電圧降下で低下することを防止でき、安定した動作を実現できる電界効果トランジスタを提供する。
【解決手段】このＧａＮ ＨＦＥＴによれば、ボンディング部１６Ｂの第２のパッド部１６Ｂ‐２は、電極接続部１６Ａが含有する複数の接続部分１９のうちの第２の方向(ソース電極１２とドレイン電極１１が対向している方向)の一端に配置された接続部分１９の上記第２の方向の外端を電極延在方向へ延長した仮想延長線Ｌ１に関して第１のパッド部１６Ｂ‐１とは反対側に位置している。第２のパッド部１６Ｂ‐２に接続された第２のソース配線２４のボンディング箇所の第２の方向の位置を電極接続部１６Ａのソース電極１２との接続部分１９の第２の方向の位置と重ならないようにして、ソース電極１２からの電流が第２のソース配線２４に流れにくくできる。 （もっと読む）

【課題】信頼性が高い半導体装置を提供する。
【解決手段】例えば、ドレイン用の半導体層ＤＦ２（ｎ），ＤＦ１（ｎ^＋）およびコンタクト層ＣＮＴｄと、ソース用の半導体領域ＤＦＡおよびコンタクト層と、ソース・ドレイン間に配置されるゲート層ＧＴとを備える。ソース用のコンタクト層は、長辺側に対応する２個のコンタクト層ＣＮＴｓ１，ＣＮＴｓ２で構成され、短辺側に対応する部分には配置されない（Ｃ１−Ｃ１’間でＹ軸方向に延伸するコンタクト層は備えない）。また、ドレイン用のＣＮＴｄとＤＦ１（ｎ^＋）の短辺側の間隔Ｘ１は、長辺側の間隔Ｙ１よりも例えば３倍以上広い。 （もっと読む）

【課題】ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【解決手段】まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去し、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】ＳＯＧで平坦化した半導体装置であっても水分による閾値変動を抑制した半導体装置を提供する。
【解決手段】ＳＯＧ平坦化後にＳＯＧを除去したＭＯＳトランジスタ領域を単層配線とし、ＳＯＧを残した非ＭＯＳトランジスタ領域を多層配線とすることで、ＳＯＧを介したＭＯＳトランジスタへの水分の影響が無くなり、ＭＯＳトランジスタの閾値変動を抑制できる。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】素子分離用ゲート電極のみのしきい値電圧を高くすることができ、素子分離用ゲート電極の底部にチャネルが形成されない半導体装置を提供する。
【解決手段】半導体基板１に形成された複数の活性領域と、これら活性領域同士を区画する素子分離領域と、活性領域内を複数の素子領域に区画する第１素子分離用トレンチ３２Ａと、隣接する第１素子分離用トレンチ３２Ａ間に設けられ、第１素子分離用トレンチ３２Ａの深さよりも浅く形成されたゲートトレンチ３１Ａと、絶縁膜２５を介して第１素子分離用トレンチ３２Ａ内に形成された素子分離用電極３２と、ゲート絶縁膜２６Ａを介してゲートトレンチ３１Ａ内に形成されたゲート電極３１と、を具備してなり、素子分離用電極３２底部に成膜されている絶縁膜２５の膜厚が、ゲート電極３１の底部に成膜されているゲート絶縁膜２６Aの膜厚よりも厚いことを特徴とする。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタにおいて、ホットエレクトロンのゲート絶縁膜へのトラップによるトランジスタ特性の経時劣化を減少させる。
【解決手段】Ｎ−−型の半導体層１２の表面にボディ層１９が配置されている。ボディ層１９の表面にはＮ−型層２３を含むソース層が配置されている。Ｎ−−型の半導体層１２の表面には、Ｎ−型のドリフト層２１が形成されている。このドリフト層２１は、Ｎ型不純物濃度のピーク領域Ｐ１を有した第１の領域２１Ａと、この第１の領域２１Ａに隣接し、Ｎ型不純物濃度のピーク領域Ｐ１よりも深い位置にＮ型不純物濃度のピーク領域Ｐ２を有した第２の領域２１Ｂとにより構成されている。第２の領域２１Ｂの表面にはＮ＋型のドレイン層２５が形成されている。 （もっと読む）

【課題】製造工程数を増加させることなく、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧をＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧より低くし、且つＥＳＤ保護素子としてのＬＤＭＯＳトランジスタの熱破壊電流値をスナップバック電圧の改善前より大きくする。
【解決手段】 ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２は、Ｎ型エピタキシャル層３と、Ｎ＋型埋め込み層２と、Ｎ型エピタキシャル層３の表面に形成されたドリフト層１１と、エピタキシャル層３の表面に形成されたＰ型のボディ層１０と、Ｐボディ層１０の表面に形成されたＮ＋型ソース層１４と、エピタキシャル層３の表面上に形成されたゲート絶縁膜５、６と、ゲート絶縁膜５、６上に形成されたゲート電極８と、を具備し、Ｎ＋型ソース層１４の下方のボディ層１０の底部にＰ型ボディ層窪み部１０ａが形成されている。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】希土類金属を含有するHigh-ｋ膜のエッチング残渣を抑制するための半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に絶縁膜４を形成する工程と、絶縁膜４の上に希土類元素含有酸化膜７、１２を形成する工程と、フッ酸、塩酸、硫酸を含む薬液により希土類元素含有酸化膜７、１２をエッチングする工程とを有し、これにより希土類元素含有酸化膜７、１２のエッチングを良好に行う。 （もっと読む）

【課題】保護膜としてＳｉＮ膜が使用されている場合であっても、素子動作特性の変動を軽減することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置２は、ドレインドリフト領域１２を有する半導体基板１１と、ドレインドリフト領域１２上に形成されたフィールド酸化膜１７と、ゲート電極１８と、中間絶縁膜１７と、メタル層２１，２２と、これらを覆うＳｉＮ膜２３と、ＳｉＮ膜２３上にＯ３−ＴＥＯＳを用いたＣＶＤ法により形成され、カーボンを含有するＰＳＧ膜２４とを有する。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタに係る半導体装置の高速動作を可能とする。
【解決手段】Ｐ型ウエル層３の表面に形成された複数の素子分離膜４の中央部に開口溝５を形成する。開口溝５の側壁から開口溝５の内側に向かってゲート絶縁膜６を介して延在するゲート電極７を形成する。ゲート電極７をマスクにしてセルフアラインでボロンの斜めイオン注入により開口溝５内のＰ型ウエル層３にＰ型ボディ層８を形成する。
ゲート電極７をマスクに砒素のイオン注入によりＰ型ボディ層８にＮ＋型ソース層９を、同時に２つの素子分離膜４間のＰ型ウエル層３にＮ＋型ドレイン層１０を形成する。素子分離膜４の下方のＰ型ウエル層３にＰ型ボディ層８の端部からＮ＋型ドレイン層１０に延在するＮ−型ドリフト層を形成する。この際、Ｐ型ボディ層８の端部から開口溝５の側壁下部までの領域ＡのＮ−型ドレイン層１１の幅をできるだけ小さくなるよう制御する。 （もっと読む）

【課題】半導体素子の微細化に伴うゲート電極サイズの微細化においても、ゲート電極とチャネル形成領域間のリーク電流が抑制された半導体素子を提供することを課題の一とする。また、小型かつ高性能な半導体装置を提供することを課題の一とする
【解決手段】チャネル形成領域として機能する半導体層上に、ゲート絶縁膜として比誘電率が１０以上の酸化ガリウムを含む絶縁膜を形成し、前記酸化ガリウム上にゲート電極が形成された構造を有する半導体素子を作製することにより、課題の一を解決する。また、前記半導体素子を用いて半導体装置を作製することにより、課題の一を解決する。 （もっと読む）

【課題】炭化珪素半導体装置のチャネル移動度の向上を図る。
【解決手段】ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度（６５０〜８５０℃）以下まで降温させる。これにより、ゲート酸化膜とチャネル領域を構成するｐ型ベース層の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。このため、高いチャネル移動度の反転型ラテラルＭＯＳＦＥＴとすることが可能となる。 （もっと読む）

本願は、半導体デバイス及びその製造方法に関するものである。本発明の半導体デバイスの製造方法は、半導体基板を提供する工程と、半導体基板に、該半導体基板に形成されたゲート絶縁層及び該ゲート絶縁層に形成された犠牲ゲートを含むゲート領域と、ソース／ドレイン領域とを含むトランジスタ構造を形成する工程と、第１の層間絶縁層を堆積し、犠牲ゲートを露出させるように該第１の層間絶縁層に対して平坦化を行う工程と、犠牲ゲートを除去して、リプレースメントゲートホールを形成する工程と、第１の層間絶縁層におけるソース／ドレイン領域に対応する位置に、第１のコンタクトホールを形成する工程と、第１のコンタクトホール及びリプレースメントゲートホールに第１の導電材料を充填して、ソース／ドレイン領域に接触する第１のコンタクト部と、リプレースメントゲートとを形成する工程とを含む。本発明によれば、リプレースメントゲートと第１のコンタクト部は、同一の工程で同じ材料を堆積して形成することができるため、製造プロセスを簡単化できた。
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【課題】接合リーク電流が低減されるとともに、セル容量への書き込み・読み出しに十分な電流駆動能力を確保することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１に形成された複数の埋め込みゲート型ＭＯＳトランジスタ２を有し、半導体基板１には素子分離領域と活性領域とが形成されており、ゲートトレンチの内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、活性領域を複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極３１Ａ、３１Ｂと、ソース・ドレイン拡散層１５、４５とが備えられ、埋め込みゲート電極３１Ａ、３１Ｂは、上部電極３１ａと下部電極３１ｂとの積層構造とされ、且つ、半導体基板１の上面側のソース・ドレイン拡散層１５、４５側に配置される上部電極３１ａが、下部電極３１ｂに比べて、仕事関数の低いゲート材料からなる。 （もっと読む）