半導体装置の製造方法
【課題】良好な特性の確保、素子サイズの増加の回避、及び製造プロセスの簡素化を実現できる半導体装置の製造方法を提供する。
【解決手段】Si基板111の主面に、LOCOS酸化膜112bを含む酸化膜112を形成する工程と、Si基板111の主面の側に、ソース・ゲート形成領域113aとドレイン形成領域113bとを形成する工程と、レジスト116をマスクとして、Si基板111の主面の側のLOCOS酸化膜112bで覆われていないトレンチ114を通してイオン117注入を行い、イオン注入層118を形成する工程と、LOCOS酸化膜112b上及びソース・ゲート形成領域113a上を部分的に覆うようにゲート電極119を形成する工程とを有し、イオン注入層118のゲート電極119側の端部とゲート電極119のイオン注入層118側の端部との間に間隔121が存在するように、各工程を行う。
【解決手段】Si基板111の主面に、LOCOS酸化膜112bを含む酸化膜112を形成する工程と、Si基板111の主面の側に、ソース・ゲート形成領域113aとドレイン形成領域113bとを形成する工程と、レジスト116をマスクとして、Si基板111の主面の側のLOCOS酸化膜112bで覆われていないトレンチ114を通してイオン117注入を行い、イオン注入層118を形成する工程と、LOCOS酸化膜112b上及びソース・ゲート形成領域113a上を部分的に覆うようにゲート電極119を形成する工程とを有し、イオン注入層118のゲート電極119側の端部とゲート電極119のイオン注入層118側の端部との間に間隔121が存在するように、各工程を行う。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【0002】
従来の高耐圧デバイス(例えば、高耐圧MOSトランジスタ)の製造方法では、例えば、図1(A)に示されるように、シリコン(Si)基板11の主面側に、酸化膜12(LOCOS酸化膜12a,12bを含む)、ソース・ゲート(Source/Gate)形成領域13a、及びドレイン(Drain)形成領域13bを形成する。
【0003】
次に、図1(B)に示されるように、公知技術であるホトリソグラフィ技術及びイオンインプランテーション(イオン注入)技術を用いて、LOCOS酸化膜12b上に開口部14aが形成されるように、P型イオンインプランテーションのためのレジスト(イオン注入用レジスト)14を形成する。次に、レジスト14をマスクとして用いて、P型イオン15aの注入を行い、LOCOS酸化膜12bの直下に、P型イオン注入層(P型インプラ層)15を形成する。
【0004】
次に、図1(C)に示されるように、公知技術であるCVD(Chemical Vapor Deposition)技術、ホトリソグラフィ技術及びエッチング技術を用いて、LOCOS酸化膜12b上に、ゲート電極としてのポリシリコン(PolySi)電極16を形成する。ポリシリコン電極16は、ソース・ゲート形成領域13a上及びLOCOS酸化膜12b上を部分的に覆うに形成する。ポリシリコン電極16の端部(図1(C)における右端)16aとレジスト14の端部(図1(B)における開口部14aに面する端部)14bは、製造用図面の作図工程において同一線上に描かれるが、ホトリソグラフィプロセスにおけるレイヤ間の重ね合わせのズレ(ホトリソグラフィにおける合せズレ)により、ポリシリコン電極16とP型イオン注入層15とが主面に平行な水平方向に重なり合う部分を持つ、すなわち、オーバーラップ領域17が形成される。
【0005】
しかし、上記従来の製造方法では、以下の(1)〜(5)に示すような問題があった。
(1) P型イオン注入層15とポリシリコン電極16のオーバーラップ領域17が形成されることにより、ポリシリコン電極16に印加される電位が、P型イオン注入層15に作用し、図2に示されるようなBVsd(ソース/ドレイン間)耐圧特性におけるウォークアウト現象が発生するという問題がある。ここで、ウォークアウト現象とは、1回目(1st)の測定では、BVsd特性は不安定であるが、2回目以降(繰り返し再測定)(2nd)では、正常な特性を示す現象である。
【0006】
(2) 作図工程において、P型イオン注入層15とポリシリコン電極16がオーバーラップしないようにホトリソグラフィ合せ規格を設定すると、P型イオン注入層15の幅が小さくなり、BVsd耐圧の低下、オン抵抗が増大するなどの問題が生じる。
【0007】
(3) 作図工程において、P型イオン注入層15とポリシリコン電極16がオーバーラップしないようにホトリソグラフィ合せ規格を設定すると、素子サイズが大きくなり、さらには、オン抵抗が増大するなどの問題が生じる。
【0008】
(4) P型イオン注入層15とポリシリコン電極16の形成時のホトリソグラフィ合せ精度は、BVsd特性変動に対する感度が高いため、製造工程において、ホトリソグラフィ合せ規格を極めてゼロに近い値にするように、厳格な工程管理が必要になるという問題がある。
【0009】
(5) イオン注入は、LOCOS酸化膜12bを貫通させて行うので、P型イオン注入層15を形成するために、高エネルギーのイオン注入装置が必要であり、また、レジスト14は、高エネルギーのイオン注入を阻止するために厚膜にする必要であるなど、製造プロセス上の課題が大きいという問題がある。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開2002−353448号公報
【特許文献2】米国特許第6168983号明細書
【発明の概要】
【発明が解決しようとする課題】
【0011】
上述したように、従来の半導体装置の製造方法においては、ウォークアウト現象の発生やオン抵抗の増大などの特性上の課題、素子サイズの課題、及び製造プロセス上の課題がある。
【0012】
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、良好な特性の確保、素子サイズの増加の回避、及び製造プロセスの簡素化を実現できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0013】
本発明に係る半導体装置の製造方法は、シリコン基板の主面に、少なくともLOCOS酸化膜を含む酸化膜を形成する工程と、前記シリコン基板の前記主面の側に、ソース及びゲートが形成される領域であるソース・ゲート形成領域とドレインが形成される領域であるドレイン形成領域とを形成する工程と、レジストを形成し、該レジストをマスクとして、前記シリコン基板の前記主面の側の前記ソース・ゲート形成領域と前記ドレイン形成領域との間の領域に、前記LOCOS酸化膜で覆われていない領域を通してイオン注入を行ってイオン注入層を形成する工程と、前記LOCOS酸化膜上及び前記ソース・ゲート形成領域上を部分的に覆うようにゲート電極を形成する工程とを有し、前記イオン注入層の前記ゲート電極側の端部と前記ゲート電極の前記イオン注入層側の端部とが、前記主面に平行な方向に重なる領域を持たないように、前記各工程を実行することを特徴としている。
【発明の効果】
【0014】
本発明に係る半導体装置の製造方法によれば、良好な特性を持つサイズの小さい半導体装置を、簡素化された製造プロセスで製造できる。
【図面の簡単な説明】
【0015】
【図1】(A)〜(C)は、従来の半導体装置の製造方法を概略的に示す縦断面図である。
【図2】ウォークアウト現象の一例をグラフにより示す図である。
【図3】(A)〜(D)は、本発明の第1の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【図4】第1の実施形態に係る半導体装置の製造方法を用いて製造された半導体装置の一例を概略的に示す縦断面図である。
【図5】(A)〜(C)は、本発明の第2の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【図6】(A)〜(D)は、本発明の第3の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【発明を実施するための形態】
【0016】
《1》第1の実施形態
《1−1》第1の実施形態の製造プロセス
図3(A)〜(D)は、本発明の第1の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【0017】
第1の実施形態に係る半導体装置(例えば、200〜700V仕様の高耐圧MOSトランジスタなどの高耐圧デバイス)の製造方法では、例えば、図3(A)に示されるように、シリコン(Si)基板111の主面に、公知技術であるLOCOS(Local Oxidation of Silicon)分離技術を用いて酸化膜112(少なくともLOCOS酸化膜112a,112bを含む)、並びに、不純物の注入によりソース及びゲートが形成される領域であるソース・ゲート(Source/Gate)形成領域113a及びドレインが形成される領域であるドレイン(Drain)形成領域113bを形成する。LOCOS酸化膜112a,112bの厚さは、例えば、8000Å(オングストローム)程度である。Si基板111は、例えば、P型シリコン基板であり、ソース・ゲート形成領域113a及びドレイン形成領域113bは、N型ウェルである。
【0018】
次に、図3(B)に示されるように、公知技術であるホトリソグラフィ技術及びエッチング技術を用いて、LOCOS酸化膜112b及びSi基板111を部分的にエッチングして、トレンチ114を形成する。図3(B)には3個のトレンチ114を示しているが、トレンチの数、深さ、配列、形状は、図示の例に限定されない。
【0019】
次に、図3(C)に示されるように、トレンチ114の内壁を酸化してトレンチ酸化膜115を形成する。次に、公知技術であるホトリソグラフィ技術及びイオンインプランテーション(イオン注入)技術を用いて、P型イオン注入用のレジスト116を形成する。レジスト116は、LOCOS酸化膜112bのトレンチ114形成領域を除いて形成される。次に、レジスト116をマスクとして、P型イオン117を注入して、Si基板111のトレンチ114底部の周辺にP型イオン注入層118を形成する。P型イオンは、例えば、ボロンである。そして、レジスト116を除去する。
【0020】
次に、図3(D)に示されるように、公知技術であるCVD技術、ホトリソグラフィ技術及びエッチング技術を用いて、LOCOS酸化膜112b上及び(酸化膜を介在させて)ソース・ゲート形成領域113a上に、ゲート電極としてのポリシリコン電極119を形成すると共に、トレンチ114内に埋込みポリシリコン120を形成する。このとき、ポリシリコン電極119と埋込みポリシリコン120は接触しないように(間隔121が形成されるように)、レイアウトする。
【0021】
《1−2》第1の実施形態により製造された半導体装置
図4は、第1の実施形態に係る製造方法を用いて製造された半導体装置の一例を概略的に示す縦断面図である。図4に示される半導体装置は、例えば、200V又は700V耐圧パワーMOSFETである。図4には、P型半導体基板111の主面に形成されたLOCOS酸化膜112a,112b、ポリシリコン電極119、P型不純物層118、さらにBPSG(Boron Phosphorus Silicon Glass)130、ソース電極131、ドレイン電極132が形成されている。
【0022】
《1−3》第1の実施形態の効果
以上に説明したように、第1の実施形態に係る半導体装置の製造方法よれば、トレンチ114の底部にP型イオン注入層118を形成するようにしたことにより、以下の効果が期待できる。
【0023】
(1) 第1の実施形態に係る製造方法よれば、ポリシリコン電極119とP型イオン注入層118との間隔121を、レイアウト上、比較的に安定して確保することが可能となる。また、P型イオン注入層118をLOCOS酸化膜112bの直下のLPCOS酸化膜118から離れた位置に形成することにより、ポリシリコン電極119に水平方向(Si基板111の主面に水平な方向)に重なり合う電位によるP型イオン注入層118への作用を低減して、BVsd耐圧(ソース/ドレイン間耐圧)のウォークアウト現象の改善効果が期待できる。
【0024】
(2) 第1の実施形態に係る製造方法よれば、トレンチ114、P型イオン注入層118、ポリシリコン電極116の形成時のホトリソグラフィ合せ精度に対するBVsd耐圧特性変動感度を低減することができるため、ホトリソグラフィ合せ規格を緩和することが可能となる。
【0025】
(3) 第1の実施形態に係る製造方法よれば、P型イオン注入層118の形成時には、トレンチ114を通してイオン117を注入する。このため、図1(B)の場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。
【0026】
(4) 第1の実施形態に係る製造方法よれば、トレンチ114の深さを変えることにより、P型イオン注入層118の位置を調整可能となり、BVsd耐圧特性、高圧MOSトランジスタのオン抵抗などの特性を調整する際の、自由度が増えるという利点がある。
【0027】
《2》第2の実施形態
《2−1》第2の実施形態の製造プロセス
図5(A)〜(C)は、本発明の第2の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【0028】
第2の実施形態に係る半導体装置(例えば、200〜700V仕様の高耐圧MOSトランジスタなどの高耐圧デバイス)の製造方法では、例えば、図5(A)に示されるように、Si基板211の主面に、公知技術であるLOCOS分離技術を用いて酸化膜212(少なくともLOCOS酸化膜212a,212bを含む)、並びに、不純物の注入によりソース及びゲートが形成される領域であるソース・ゲート形成領域213a、ドレインが形成される領域であるドレイン形成領域213b、及びP型イオン注入層形成領域213cを形成する。LOCOS酸化膜212a,212bの厚さは、例えば、8000Å程度である。
【0029】
次に、図5(B)に示されるように、公知技術であるホトリソグラフィ技術及びイオンインプランテーション(イオン注入)技術を用いて、LOCOS酸化膜212aを覆い、LOCOS酸化膜212bを部分的に覆うようにP型イオン注入用レジスト214を形成する。次に、P型イオン注入用レジスト214とLOCOS酸化膜212a,212bとをマスクとして、P型イオン215を注入して、P型イオン注入層216を形成する。その後、レジスト214を除去する。
【0030】
次に、図5(C)に示されるように、公知技術であるCVD技術、ホトリソグラフィ技術及びエッチング技術を用いてゲート電極としてのポリシリコン電極217を形成する。ポリシリコン電極217は、LOCOS酸化膜212b上及び(酸化膜を介在させて)ソース・ゲート形成領域213a上にトレンチ114内に埋込みポリシリコン120を形成する。このとき、ポリシリコン電極217とP型イオン注入層216はオーバーラップしないように(間隔221が形成されるように)、レイアウトする。
【0031】
《2−2》第2の実施形態の効果
以上に説明したように、第2の実施形態に係る半導体装置の製造方法よれば、P型イオン注入用レジスト214とLOCOS酸化膜212a、212bをマスクとして、セルフアライメントによりP型イオン注入層形成領域213c内にP型イオン注入層216を形成するようにしたことにより、以下の効果が期待できる。
【0032】
(1) 第2の実施形態に係る半導体装置によれば、P型イオン注入層216とポリシリコン電極217の間隔221は安定的に形成され、BVsd(ソース/ドレイン間耐圧)のウォークアウト現象は低減されて、BVsd間耐圧特性は改善されることが期待できる。
【0033】
(2) 第2の実施形態に係る半導体装置によれば、P型イオン注入層216とポリシリコン電極217形成時のホトリソグラフィ合せ精度に対するBVsd(ソース/ドレイン間耐圧)特性変動感度を低減することができるため、ホトリソグラフィ合せ規格は緩和することが可能となる。
【0034】
(3) 第2の実施形態に係る半導体装置によれば、P型イオン注入層216形成時には、図1(B)の場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。
【0035】
《3》第3の実施形態
《3−1》第3の実施形態の製造プロセス
図6(A)〜(D)は、本発明の第3の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【0036】
第3の実施形態に係る半導体装置(例えば、200〜700V仕様の高耐圧MOSトランジスタなどの高耐圧デバイス)の製造方法では、例えば、図6(A)に示されるように、Si基板311の主面に、公知技術であるLOCOS分離技術を用いて酸化膜312(少なくともLOCOS酸化膜312a,312bを含む)、並びに、不純物の注入によりソース及びゲートが形成される領域であるソース・ゲート形成領域313a及びドレインが形成される領域であるドレイン形成領域313bを形成する。LOCOS酸化膜312a,312bの厚さは、例えば、8000Å程度である。
【0037】
次に、図6(B)に示されるように、公知技術であるCVD技術、ホトリソグラフィ技術及びエッチング技術を用いて、LOCOS酸化膜312b上と(酸化膜を介在させて)ソース・ゲート形成領域313a上にゲート電極としてのポリシリコン電極314aを、LOCOS酸化膜312bと(酸化膜を介在させて)ドレイン形成領域313b上にダミー電極としてのポリシリコン電極314bを形成する。
【0038】
次に、図6(C)に示されるように、公知技術であるホトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン電極314a及びポリシリコン電極314bを部分的に覆い、ポリシリコン電極314aとポリシリコン電極314bとの間を覆わないように、P型イオン注入用のレジスト315を形成する。次に、P型イオン注入用のレジスト315、ポリシリコン電極314a、及びポリシリコン電極314bをマスクとして、LOCOS酸化膜312bをエッチングして、P型イオン注入層形成領域316を開口した後、公知技術であるイオンインプランテーション技術を用いて、P型イオン317を注入して、P型イオン注入層318を形成する。この後、レジスト315を除去する。
【0039】
《3−2》第3の実施形態の効果
以上に説明したように、第3の実施形態に係る半導体装置の製造方法よれば、先にポリシリコン電極314a及びポリシリコン電極314bを形成した後に、P型イオン注入用レジスト315、ポリシリコン電極314a、及びポリシリコン電極314bをマスクとして、LOCOS酸化膜312bをエッチングした領域316内にセルフアライメントによりP型イオン注入層318を形成するようにしたことにより、以下の効果が期待できる。
【0040】
(1) 第3の実施形態に係る製造方法によれば、P型イオン注入層318とゲート電極としてのポリシリコン電極314aとのの間隔は安定的にほぼオンラインに形成され、両者が水平方向(Si基板311の主面に平行な方向に)重なり合うことはほぼ無くなる。このため、BVsd(ソース/ドレイン間耐圧)のウォークアウト現象は低減されて、BVsd特性は改善されることが期待できる。
【0041】
(2) 第3の実施形態に係る製造方法によれば、P型イオン注入用レジスト315とポリシリコン電極(ゲート)314a形成時のホトリソグラフィ合せ精度に対するBVsd特性変動感度を低減することができるため、ホトリソグラフィ合せ規格は緩和することが可能となる。
【0042】
(3) 第3の実施形態に係る半導体装置によれば、P型イオン注入層318形成時には、図1(B)の場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。
【0043】
《4》変形例
上記第1〜第3の実施形態では、P型シリコン基板のN型ウェルにP型イオンを不純物として注入する場合を説明したが、P型とN型とを反対にするプロセスを採用することも可能である。
【符号の説明】
【0044】
111,211,311 Si基板、 112,212,312 酸化膜、 112a,112b,212a,212b,312a,312b LOCOS酸化膜、 113a,213a,313a ソース・ゲート形成領域、 113b,213b,313b ドレイン形成領域、 114 トレンチ、 115 トレンチ酸化膜、 116,214,315 レジスト、 117,215,317 P型イオン、 118,216,318 イオン注入層、 119,217,314a ポリシリコン電極(ゲート)、 120 埋込みポリシリコン、 314b ポリシリコン電極(ダミー)。
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【0002】
従来の高耐圧デバイス(例えば、高耐圧MOSトランジスタ)の製造方法では、例えば、図1(A)に示されるように、シリコン(Si)基板11の主面側に、酸化膜12(LOCOS酸化膜12a,12bを含む)、ソース・ゲート(Source/Gate)形成領域13a、及びドレイン(Drain)形成領域13bを形成する。
【0003】
次に、図1(B)に示されるように、公知技術であるホトリソグラフィ技術及びイオンインプランテーション(イオン注入)技術を用いて、LOCOS酸化膜12b上に開口部14aが形成されるように、P型イオンインプランテーションのためのレジスト(イオン注入用レジスト)14を形成する。次に、レジスト14をマスクとして用いて、P型イオン15aの注入を行い、LOCOS酸化膜12bの直下に、P型イオン注入層(P型インプラ層)15を形成する。
【0004】
次に、図1(C)に示されるように、公知技術であるCVD(Chemical Vapor Deposition)技術、ホトリソグラフィ技術及びエッチング技術を用いて、LOCOS酸化膜12b上に、ゲート電極としてのポリシリコン(PolySi)電極16を形成する。ポリシリコン電極16は、ソース・ゲート形成領域13a上及びLOCOS酸化膜12b上を部分的に覆うに形成する。ポリシリコン電極16の端部(図1(C)における右端)16aとレジスト14の端部(図1(B)における開口部14aに面する端部)14bは、製造用図面の作図工程において同一線上に描かれるが、ホトリソグラフィプロセスにおけるレイヤ間の重ね合わせのズレ(ホトリソグラフィにおける合せズレ)により、ポリシリコン電極16とP型イオン注入層15とが主面に平行な水平方向に重なり合う部分を持つ、すなわち、オーバーラップ領域17が形成される。
【0005】
しかし、上記従来の製造方法では、以下の(1)〜(5)に示すような問題があった。
(1) P型イオン注入層15とポリシリコン電極16のオーバーラップ領域17が形成されることにより、ポリシリコン電極16に印加される電位が、P型イオン注入層15に作用し、図2に示されるようなBVsd(ソース/ドレイン間)耐圧特性におけるウォークアウト現象が発生するという問題がある。ここで、ウォークアウト現象とは、1回目(1st)の測定では、BVsd特性は不安定であるが、2回目以降(繰り返し再測定)(2nd)では、正常な特性を示す現象である。
【0006】
(2) 作図工程において、P型イオン注入層15とポリシリコン電極16がオーバーラップしないようにホトリソグラフィ合せ規格を設定すると、P型イオン注入層15の幅が小さくなり、BVsd耐圧の低下、オン抵抗が増大するなどの問題が生じる。
【0007】
(3) 作図工程において、P型イオン注入層15とポリシリコン電極16がオーバーラップしないようにホトリソグラフィ合せ規格を設定すると、素子サイズが大きくなり、さらには、オン抵抗が増大するなどの問題が生じる。
【0008】
(4) P型イオン注入層15とポリシリコン電極16の形成時のホトリソグラフィ合せ精度は、BVsd特性変動に対する感度が高いため、製造工程において、ホトリソグラフィ合せ規格を極めてゼロに近い値にするように、厳格な工程管理が必要になるという問題がある。
【0009】
(5) イオン注入は、LOCOS酸化膜12bを貫通させて行うので、P型イオン注入層15を形成するために、高エネルギーのイオン注入装置が必要であり、また、レジスト14は、高エネルギーのイオン注入を阻止するために厚膜にする必要であるなど、製造プロセス上の課題が大きいという問題がある。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開2002−353448号公報
【特許文献2】米国特許第6168983号明細書
【発明の概要】
【発明が解決しようとする課題】
【0011】
上述したように、従来の半導体装置の製造方法においては、ウォークアウト現象の発生やオン抵抗の増大などの特性上の課題、素子サイズの課題、及び製造プロセス上の課題がある。
【0012】
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、良好な特性の確保、素子サイズの増加の回避、及び製造プロセスの簡素化を実現できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0013】
本発明に係る半導体装置の製造方法は、シリコン基板の主面に、少なくともLOCOS酸化膜を含む酸化膜を形成する工程と、前記シリコン基板の前記主面の側に、ソース及びゲートが形成される領域であるソース・ゲート形成領域とドレインが形成される領域であるドレイン形成領域とを形成する工程と、レジストを形成し、該レジストをマスクとして、前記シリコン基板の前記主面の側の前記ソース・ゲート形成領域と前記ドレイン形成領域との間の領域に、前記LOCOS酸化膜で覆われていない領域を通してイオン注入を行ってイオン注入層を形成する工程と、前記LOCOS酸化膜上及び前記ソース・ゲート形成領域上を部分的に覆うようにゲート電極を形成する工程とを有し、前記イオン注入層の前記ゲート電極側の端部と前記ゲート電極の前記イオン注入層側の端部とが、前記主面に平行な方向に重なる領域を持たないように、前記各工程を実行することを特徴としている。
【発明の効果】
【0014】
本発明に係る半導体装置の製造方法によれば、良好な特性を持つサイズの小さい半導体装置を、簡素化された製造プロセスで製造できる。
【図面の簡単な説明】
【0015】
【図1】(A)〜(C)は、従来の半導体装置の製造方法を概略的に示す縦断面図である。
【図2】ウォークアウト現象の一例をグラフにより示す図である。
【図3】(A)〜(D)は、本発明の第1の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【図4】第1の実施形態に係る半導体装置の製造方法を用いて製造された半導体装置の一例を概略的に示す縦断面図である。
【図5】(A)〜(C)は、本発明の第2の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【図6】(A)〜(D)は、本発明の第3の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【発明を実施するための形態】
【0016】
《1》第1の実施形態
《1−1》第1の実施形態の製造プロセス
図3(A)〜(D)は、本発明の第1の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【0017】
第1の実施形態に係る半導体装置(例えば、200〜700V仕様の高耐圧MOSトランジスタなどの高耐圧デバイス)の製造方法では、例えば、図3(A)に示されるように、シリコン(Si)基板111の主面に、公知技術であるLOCOS(Local Oxidation of Silicon)分離技術を用いて酸化膜112(少なくともLOCOS酸化膜112a,112bを含む)、並びに、不純物の注入によりソース及びゲートが形成される領域であるソース・ゲート(Source/Gate)形成領域113a及びドレインが形成される領域であるドレイン(Drain)形成領域113bを形成する。LOCOS酸化膜112a,112bの厚さは、例えば、8000Å(オングストローム)程度である。Si基板111は、例えば、P型シリコン基板であり、ソース・ゲート形成領域113a及びドレイン形成領域113bは、N型ウェルである。
【0018】
次に、図3(B)に示されるように、公知技術であるホトリソグラフィ技術及びエッチング技術を用いて、LOCOS酸化膜112b及びSi基板111を部分的にエッチングして、トレンチ114を形成する。図3(B)には3個のトレンチ114を示しているが、トレンチの数、深さ、配列、形状は、図示の例に限定されない。
【0019】
次に、図3(C)に示されるように、トレンチ114の内壁を酸化してトレンチ酸化膜115を形成する。次に、公知技術であるホトリソグラフィ技術及びイオンインプランテーション(イオン注入)技術を用いて、P型イオン注入用のレジスト116を形成する。レジスト116は、LOCOS酸化膜112bのトレンチ114形成領域を除いて形成される。次に、レジスト116をマスクとして、P型イオン117を注入して、Si基板111のトレンチ114底部の周辺にP型イオン注入層118を形成する。P型イオンは、例えば、ボロンである。そして、レジスト116を除去する。
【0020】
次に、図3(D)に示されるように、公知技術であるCVD技術、ホトリソグラフィ技術及びエッチング技術を用いて、LOCOS酸化膜112b上及び(酸化膜を介在させて)ソース・ゲート形成領域113a上に、ゲート電極としてのポリシリコン電極119を形成すると共に、トレンチ114内に埋込みポリシリコン120を形成する。このとき、ポリシリコン電極119と埋込みポリシリコン120は接触しないように(間隔121が形成されるように)、レイアウトする。
【0021】
《1−2》第1の実施形態により製造された半導体装置
図4は、第1の実施形態に係る製造方法を用いて製造された半導体装置の一例を概略的に示す縦断面図である。図4に示される半導体装置は、例えば、200V又は700V耐圧パワーMOSFETである。図4には、P型半導体基板111の主面に形成されたLOCOS酸化膜112a,112b、ポリシリコン電極119、P型不純物層118、さらにBPSG(Boron Phosphorus Silicon Glass)130、ソース電極131、ドレイン電極132が形成されている。
【0022】
《1−3》第1の実施形態の効果
以上に説明したように、第1の実施形態に係る半導体装置の製造方法よれば、トレンチ114の底部にP型イオン注入層118を形成するようにしたことにより、以下の効果が期待できる。
【0023】
(1) 第1の実施形態に係る製造方法よれば、ポリシリコン電極119とP型イオン注入層118との間隔121を、レイアウト上、比較的に安定して確保することが可能となる。また、P型イオン注入層118をLOCOS酸化膜112bの直下のLPCOS酸化膜118から離れた位置に形成することにより、ポリシリコン電極119に水平方向(Si基板111の主面に水平な方向)に重なり合う電位によるP型イオン注入層118への作用を低減して、BVsd耐圧(ソース/ドレイン間耐圧)のウォークアウト現象の改善効果が期待できる。
【0024】
(2) 第1の実施形態に係る製造方法よれば、トレンチ114、P型イオン注入層118、ポリシリコン電極116の形成時のホトリソグラフィ合せ精度に対するBVsd耐圧特性変動感度を低減することができるため、ホトリソグラフィ合せ規格を緩和することが可能となる。
【0025】
(3) 第1の実施形態に係る製造方法よれば、P型イオン注入層118の形成時には、トレンチ114を通してイオン117を注入する。このため、図1(B)の場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。
【0026】
(4) 第1の実施形態に係る製造方法よれば、トレンチ114の深さを変えることにより、P型イオン注入層118の位置を調整可能となり、BVsd耐圧特性、高圧MOSトランジスタのオン抵抗などの特性を調整する際の、自由度が増えるという利点がある。
【0027】
《2》第2の実施形態
《2−1》第2の実施形態の製造プロセス
図5(A)〜(C)は、本発明の第2の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【0028】
第2の実施形態に係る半導体装置(例えば、200〜700V仕様の高耐圧MOSトランジスタなどの高耐圧デバイス)の製造方法では、例えば、図5(A)に示されるように、Si基板211の主面に、公知技術であるLOCOS分離技術を用いて酸化膜212(少なくともLOCOS酸化膜212a,212bを含む)、並びに、不純物の注入によりソース及びゲートが形成される領域であるソース・ゲート形成領域213a、ドレインが形成される領域であるドレイン形成領域213b、及びP型イオン注入層形成領域213cを形成する。LOCOS酸化膜212a,212bの厚さは、例えば、8000Å程度である。
【0029】
次に、図5(B)に示されるように、公知技術であるホトリソグラフィ技術及びイオンインプランテーション(イオン注入)技術を用いて、LOCOS酸化膜212aを覆い、LOCOS酸化膜212bを部分的に覆うようにP型イオン注入用レジスト214を形成する。次に、P型イオン注入用レジスト214とLOCOS酸化膜212a,212bとをマスクとして、P型イオン215を注入して、P型イオン注入層216を形成する。その後、レジスト214を除去する。
【0030】
次に、図5(C)に示されるように、公知技術であるCVD技術、ホトリソグラフィ技術及びエッチング技術を用いてゲート電極としてのポリシリコン電極217を形成する。ポリシリコン電極217は、LOCOS酸化膜212b上及び(酸化膜を介在させて)ソース・ゲート形成領域213a上にトレンチ114内に埋込みポリシリコン120を形成する。このとき、ポリシリコン電極217とP型イオン注入層216はオーバーラップしないように(間隔221が形成されるように)、レイアウトする。
【0031】
《2−2》第2の実施形態の効果
以上に説明したように、第2の実施形態に係る半導体装置の製造方法よれば、P型イオン注入用レジスト214とLOCOS酸化膜212a、212bをマスクとして、セルフアライメントによりP型イオン注入層形成領域213c内にP型イオン注入層216を形成するようにしたことにより、以下の効果が期待できる。
【0032】
(1) 第2の実施形態に係る半導体装置によれば、P型イオン注入層216とポリシリコン電極217の間隔221は安定的に形成され、BVsd(ソース/ドレイン間耐圧)のウォークアウト現象は低減されて、BVsd間耐圧特性は改善されることが期待できる。
【0033】
(2) 第2の実施形態に係る半導体装置によれば、P型イオン注入層216とポリシリコン電極217形成時のホトリソグラフィ合せ精度に対するBVsd(ソース/ドレイン間耐圧)特性変動感度を低減することができるため、ホトリソグラフィ合せ規格は緩和することが可能となる。
【0034】
(3) 第2の実施形態に係る半導体装置によれば、P型イオン注入層216形成時には、図1(B)の場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。
【0035】
《3》第3の実施形態
《3−1》第3の実施形態の製造プロセス
図6(A)〜(D)は、本発明の第3の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【0036】
第3の実施形態に係る半導体装置(例えば、200〜700V仕様の高耐圧MOSトランジスタなどの高耐圧デバイス)の製造方法では、例えば、図6(A)に示されるように、Si基板311の主面に、公知技術であるLOCOS分離技術を用いて酸化膜312(少なくともLOCOS酸化膜312a,312bを含む)、並びに、不純物の注入によりソース及びゲートが形成される領域であるソース・ゲート形成領域313a及びドレインが形成される領域であるドレイン形成領域313bを形成する。LOCOS酸化膜312a,312bの厚さは、例えば、8000Å程度である。
【0037】
次に、図6(B)に示されるように、公知技術であるCVD技術、ホトリソグラフィ技術及びエッチング技術を用いて、LOCOS酸化膜312b上と(酸化膜を介在させて)ソース・ゲート形成領域313a上にゲート電極としてのポリシリコン電極314aを、LOCOS酸化膜312bと(酸化膜を介在させて)ドレイン形成領域313b上にダミー電極としてのポリシリコン電極314bを形成する。
【0038】
次に、図6(C)に示されるように、公知技術であるホトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン電極314a及びポリシリコン電極314bを部分的に覆い、ポリシリコン電極314aとポリシリコン電極314bとの間を覆わないように、P型イオン注入用のレジスト315を形成する。次に、P型イオン注入用のレジスト315、ポリシリコン電極314a、及びポリシリコン電極314bをマスクとして、LOCOS酸化膜312bをエッチングして、P型イオン注入層形成領域316を開口した後、公知技術であるイオンインプランテーション技術を用いて、P型イオン317を注入して、P型イオン注入層318を形成する。この後、レジスト315を除去する。
【0039】
《3−2》第3の実施形態の効果
以上に説明したように、第3の実施形態に係る半導体装置の製造方法よれば、先にポリシリコン電極314a及びポリシリコン電極314bを形成した後に、P型イオン注入用レジスト315、ポリシリコン電極314a、及びポリシリコン電極314bをマスクとして、LOCOS酸化膜312bをエッチングした領域316内にセルフアライメントによりP型イオン注入層318を形成するようにしたことにより、以下の効果が期待できる。
【0040】
(1) 第3の実施形態に係る製造方法によれば、P型イオン注入層318とゲート電極としてのポリシリコン電極314aとのの間隔は安定的にほぼオンラインに形成され、両者が水平方向(Si基板311の主面に平行な方向に)重なり合うことはほぼ無くなる。このため、BVsd(ソース/ドレイン間耐圧)のウォークアウト現象は低減されて、BVsd特性は改善されることが期待できる。
【0041】
(2) 第3の実施形態に係る製造方法によれば、P型イオン注入用レジスト315とポリシリコン電極(ゲート)314a形成時のホトリソグラフィ合せ精度に対するBVsd特性変動感度を低減することができるため、ホトリソグラフィ合せ規格は緩和することが可能となる。
【0042】
(3) 第3の実施形態に係る半導体装置によれば、P型イオン注入層318形成時には、図1(B)の場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。
【0043】
《4》変形例
上記第1〜第3の実施形態では、P型シリコン基板のN型ウェルにP型イオンを不純物として注入する場合を説明したが、P型とN型とを反対にするプロセスを採用することも可能である。
【符号の説明】
【0044】
111,211,311 Si基板、 112,212,312 酸化膜、 112a,112b,212a,212b,312a,312b LOCOS酸化膜、 113a,213a,313a ソース・ゲート形成領域、 113b,213b,313b ドレイン形成領域、 114 トレンチ、 115 トレンチ酸化膜、 116,214,315 レジスト、 117,215,317 P型イオン、 118,216,318 イオン注入層、 119,217,314a ポリシリコン電極(ゲート)、 120 埋込みポリシリコン、 314b ポリシリコン電極(ダミー)。
【特許請求の範囲】
【請求項1】
シリコン基板の主面に、少なくともLOCOS酸化膜を含む酸化膜を形成する工程と、
前記シリコン基板の前記主面の側に、ソース及びゲートが形成される領域であるソース・ゲート形成領域とドレインが形成される領域であるドレイン形成領域とを形成する工程と、
レジストを形成し、該レジストをマスクとして、前記シリコン基板の前記主面の側の前記ソース・ゲート形成領域と前記ドレイン形成領域との間の領域に、前記LOCOS酸化膜で覆われていない領域を通してイオン注入を行ってイオン注入層を形成する工程と、
前記LOCOS酸化膜上及び前記ソース・ゲート形成領域上を部分的に覆うようにゲート電極を形成する工程と
を有し、
前記イオン注入層の前記ゲート電極側の端部と前記ゲート電極の前記イオン注入層側の端部とが、前記主面に平行な方向に重なる領域を持たないように、前記各工程を実行することを特徴とする半導体装置の製造方法。
【請求項2】
前記LOCOS酸化膜と前記シリコン基板とを部分的にエッチングして、前記LOCOS酸化膜を貫通し、前記シリコン基板内に達するトレンチを形成する工程と、
前記トレンチの内壁を酸化してトレンチ酸化膜を形成する工程と
をさらに有し、
前記イオン注入層を形成する工程における前記LOCOS酸化膜で覆われていない領域は、前記トレンチが形成された領域である
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記ゲート電極は、前記トレンチから離れた領域に形成されることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記トレンチ内に埋込みポリシリコン層を形成する工程をさらに有することを特徴とする請求項2又は3に記載の半導体装置の製造方法。
【請求項5】
前記酸化膜を形成する工程は、前記ソース・ゲート形成領域と前記ドレイン形成領域との間に、互いに間隔を開けて配置された2つのLOCOS酸化膜を形成する工程を含み、
前記イオン注入層を形成する工程における前記LOCOS酸化膜で覆われていない領域は、前記互いに間隔を開けて配置された2つのLOCOS酸化膜の間の領域である
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項6】
前記ゲート電極は、前記互いに間隔を開けて配置された2つのLOCOS酸化膜の間の領域から離れた領域に形成されることを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
前記ゲート電極は、ポリシリコン電極であることを特徴とする請求項1から6までのいずれか1項に記載の半導体装置の製造方法。
【請求項8】
前記LOCOS酸化膜上及び前記ソース・ゲート形成領域上を部分的に覆うように第1電極を形成し、前記LOCOS酸化膜上及び前記ドレイン形成領域上を部分的に覆うように第2電極を形成する工程と、
レジストを形成し、該レジスト及び前記第1及び第2電極をマスクとして、前記LOCOS酸化膜の前記第1及び第2電極で覆われていない部分を除去する工程と
を有し、
前記イオン注入層を形成する工程における前記LOCOS酸化膜で覆われていない領域は、前記LOCOS酸化膜の前記第1及び第2電極で覆われていない部分を除去することで形成された領域である
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項9】
前記第1及び第2電極は、ポリシリコン電極であることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項1】
シリコン基板の主面に、少なくともLOCOS酸化膜を含む酸化膜を形成する工程と、
前記シリコン基板の前記主面の側に、ソース及びゲートが形成される領域であるソース・ゲート形成領域とドレインが形成される領域であるドレイン形成領域とを形成する工程と、
レジストを形成し、該レジストをマスクとして、前記シリコン基板の前記主面の側の前記ソース・ゲート形成領域と前記ドレイン形成領域との間の領域に、前記LOCOS酸化膜で覆われていない領域を通してイオン注入を行ってイオン注入層を形成する工程と、
前記LOCOS酸化膜上及び前記ソース・ゲート形成領域上を部分的に覆うようにゲート電極を形成する工程と
を有し、
前記イオン注入層の前記ゲート電極側の端部と前記ゲート電極の前記イオン注入層側の端部とが、前記主面に平行な方向に重なる領域を持たないように、前記各工程を実行することを特徴とする半導体装置の製造方法。
【請求項2】
前記LOCOS酸化膜と前記シリコン基板とを部分的にエッチングして、前記LOCOS酸化膜を貫通し、前記シリコン基板内に達するトレンチを形成する工程と、
前記トレンチの内壁を酸化してトレンチ酸化膜を形成する工程と
をさらに有し、
前記イオン注入層を形成する工程における前記LOCOS酸化膜で覆われていない領域は、前記トレンチが形成された領域である
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記ゲート電極は、前記トレンチから離れた領域に形成されることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記トレンチ内に埋込みポリシリコン層を形成する工程をさらに有することを特徴とする請求項2又は3に記載の半導体装置の製造方法。
【請求項5】
前記酸化膜を形成する工程は、前記ソース・ゲート形成領域と前記ドレイン形成領域との間に、互いに間隔を開けて配置された2つのLOCOS酸化膜を形成する工程を含み、
前記イオン注入層を形成する工程における前記LOCOS酸化膜で覆われていない領域は、前記互いに間隔を開けて配置された2つのLOCOS酸化膜の間の領域である
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項6】
前記ゲート電極は、前記互いに間隔を開けて配置された2つのLOCOS酸化膜の間の領域から離れた領域に形成されることを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
前記ゲート電極は、ポリシリコン電極であることを特徴とする請求項1から6までのいずれか1項に記載の半導体装置の製造方法。
【請求項8】
前記LOCOS酸化膜上及び前記ソース・ゲート形成領域上を部分的に覆うように第1電極を形成し、前記LOCOS酸化膜上及び前記ドレイン形成領域上を部分的に覆うように第2電極を形成する工程と、
レジストを形成し、該レジスト及び前記第1及び第2電極をマスクとして、前記LOCOS酸化膜の前記第1及び第2電極で覆われていない部分を除去する工程と
を有し、
前記イオン注入層を形成する工程における前記LOCOS酸化膜で覆われていない領域は、前記LOCOS酸化膜の前記第1及び第2電極で覆われていない部分を除去することで形成された領域である
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項9】
前記第1及び第2電極は、ポリシリコン電極であることを特徴とする請求項8に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図2】
【図3】
【図4】
【図5】
【図6】
【公開番号】特開2013−69998(P2013−69998A)
【公開日】平成25年4月18日(2013.4.18)
【国際特許分類】
【出願番号】特願2011−209259(P2011−209259)
【出願日】平成23年9月26日(2011.9.26)
【出願人】(308033711)ラピスセミコンダクタ株式会社 (898)
【Fターム(参考)】
【公開日】平成25年4月18日(2013.4.18)
【国際特許分類】
【出願日】平成23年9月26日(2011.9.26)
【出願人】(308033711)ラピスセミコンダクタ株式会社 (898)
【Fターム(参考)】
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