【課題】ＳｉＣが用いられる半導体層中において、簡易な工程で再現性よく埋め込み絶縁層を形成する。
【解決手段】単結晶のＳｉＣ１２の表面の温度を局所的に急激に上昇させ、その後で急激に冷却することによって、単結晶を局所的に非晶質化層３０を形成することができる。この非晶質層３０は、元の単結晶ＳｉＣの導電型や抵抗率に関わらず、高抵抗層（絶縁層）となる。このため、こうした非晶質層を埋め込み絶縁層と同様に使用することができる。このためには、（１）レーザー光を効率的に吸収する層１００を局所的に半導体層の上に形成してからレーザー光を照射する、（２）レーザー光を局所的に半導体層に照射する、という２つの手段のいずれかを用いることができる。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板１ａの活性領域１ｃが素子分離絶縁膜２で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極８ａ、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒを有し、ソース・ドレイン領域の両側部に位置する素子分離絶縁膜２ａの表面は、ソース・ドレイン領域の表面より低い位置に形成されており、ゲート電極８ａ、活性領域１ｃ、及び表面がソース・ドレイン領域の表面より低い位置に形成された素子分離絶縁膜２ａを被覆して、チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている構成とする。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板（１ａ，１ｂ）の活性領域（１ｃ，１ｄ）が素子分離絶縁膜（２，６ａ）で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極（８ａ，８ｂ）、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒとＰＴｒを有し、活性領域におけるゲート長方向が＜１００＞方向であり、素子分離絶縁膜としてＮＴｒにおけるソース・ドレイン領域の両端部に第１の引張応力膜６ａが形成され、ソース・ドレイン領域の両端部以外に第１の圧縮応力膜２が形成され、ＰＴｒの素子分離絶縁膜は第１の圧縮応力膜２が形成され、被覆応力膜としてＮＴｒに第２の引張応力膜が形成され、ＰＴｒに第２の圧縮応力膜が形成されている構成とする。 （もっと読む）

【課題】シリコンエピタキシャル層の支えの喪失を防止した、局所ＳＯＩ構造の形成方法の提供。
【解決手段】ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４とシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４が積層された構造において、
それぞれ、Ｎウェル３１ＮＷ及びＰウェル３１ＰＷがＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４側に突き出る構造を形成し、ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４をエッチングにより除去する際に、支えとなるようにする。 （もっと読む）

【課題】高電子移動度トランジスタの耐圧を高くする。
【解決手段】第１の高電子移動度トランジスタ４と、負の閾値電圧を有する第２の高電子移動度トランジスタ６とを有し、第２の高電子移動度トランジスタ６のソースＳ２は、第１の高電子移動度トランジスタ４のゲートＧ１に接続され、第２の高電子移動度トランジスタ６のゲートＧ２は、第１の高電子移動度トランジスタ４のソースＳ１に接続されている。 （もっと読む）

【課題】バッファ層の結晶成長時に高抵抗化の不純物をドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層を高抵抗化してオフリーク電流を確実に抑制し、信頼性の高い高耐圧の化合物半導体装置を実現する。
【解決手段】化合物半導体積層構造２の裏面から、化合物半導体積層構造２の少なくともバッファ層２ａに不純物、例えばＦｅ，Ｃ，Ｂ，Ｔｉ，Ｃｒのうちから選ばれた少なくとも１種類を導入し、バッファ層２ａの抵抗値を高くする。 （もっと読む）

【課題】ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置を実現する。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成されたフィールドプレート用リセス２Ｄをｐ型半導体で埋め込み、化合物半導体積層構造２とｐ型半導体層８ａで接触するフィールドプレート８を形成する。 （もっと読む）

【課題】半導体基板に向かって流れ込む回生電流又は寄生バイポーラトランジスタのオン電流を、チップサイズを増大させることなく低減できるＬＤＭＯＳトランジスタの実現が課題となる。
【解決手段】Ｎ＋型ドレイン層１３等が形成されたＮ型エピタキシャル層５からなるＮ型層５ａを、Ｎ型エピタキシャル層５の表面からＮ＋型埋め込み層２まで延在するＰ型ドレイン分離層６で取り囲む。Ｐ型ドレイン分離層６とＰ型素子分離層３に囲まれたＮ型エピタキシャル層５からなるＮ型層５ｂにその表面から内部に延在するＰ型コレクタ層７を形成する。これにより第１導電型のドレイン分離層６をエミッタ、前記第２導電型の分離層５ｂをベース、前記コレクタ層７をコレクタとする寄生バイポーラトランジスタを形成しサージ電流を接地ラインに流す。 （もっと読む）

【課題】歪チャネルを有するMOS トランジスタを製造するための比較的簡単な方法を提供する。
【解決手段】歪チャネルを有するMOS トランジスタ(M) を製造する方法は、(a) 半導体基板(10)の表面に、ソース領域及びドレイン領域とMOS トランジスタを囲む絶縁領域(22)に部分的に延びる絶縁された犠牲ゲートとを備えたMOS トランジスタを形成するステップと、(b) 犠牲ゲートの上面と略同一の高さの上面を有する絶縁層を形成するステップと、(c) 犠牲ゲートを除去するステップと、(d) 露出した絶縁領域(22)の少なくとも上部分をエッチングしてトレンチを形成するステップと、(e) 半導体基板(10)を歪ませることが可能な材料(24)をトレンチに充填するステップと、(f) 犠牲ゲートの除去によって空いた空間にMOS トランジスタの絶縁ゲート(12)を形成するステップとを有する。 （もっと読む）

【課題】低容量且つ高温特性が良好な素子分離領域を有する高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】半導体基板１にウエル領域２が設けられ、ウエル領域２内には上部、下部及び側面にシリコン酸化膜３を有し、内部が空孔４に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域２が設けられた半導体基板１上にゲート酸化膜９を介してゲート電極１０が設けられ、ゲート電極１０の側壁にサイドウォール１１が設けられ、ウエル領域２が設けられた半導体基板１には、ゲート電極１０に自己整合して低濃度のソースドレイン領域（６、７）及びサイドウォール１１に自己整合して高濃度のソースドレイン領域（５、８）が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル１４を有する導電プラグ１５を介してバリアメタル１７を有する配線１８が接続されている構造からなるＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】微細なＭＯＳ素子と共存する。
【解決手段】支持基板５と、埋込シリコン酸化膜６と、第１高濃度不純物層９及び低不純物濃度層とからなる活性層１５、とで構成されるＳＯＩ基板を適用した誘電体分離型半導体集積装置１０において、高耐圧半導体素子形成領域を囲んで形成される素子分離領域は、多重溝１００と、多重溝の側壁に設けた第１酸化膜１０５と、第１酸化膜と隣接して多重溝側壁に沿って形成された第２高濃度不純物層１１０と、第２高濃度不純物層の略上部にＬＯＣＯＳ酸化膜５０を介して配設された低抵抗層Ｐ２と、前記低抵抗層に積層された第２酸化膜７０，７５，８０と、を備えて構成され、低抵抗層は、第２高濃度不純物層、あるいはドレイン電極と略同電位であり、第２酸化膜の表面でエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されている。 （もっと読む）

【課題】オン耐圧および電流能力を維持し、オフ耐圧を向上させる半導体装置を提供する。
【解決手段】高耐圧横型ＭＯＳＦＥＴ２０では、ｎ⁺⁺ドレイン領域７は、ｎ^-ドリフト領域３に直線状に延びている。ｎ⁺バッファ領域６は、ｎ⁺⁺ドレイン領域７を囲んでいる。ゲート電極１１、ｎ⁺⁺ソース領域５およびｐベース領域４は、ｎ⁺バッファ領域６側からこの順に、ｎ⁺バッファ領域６を挟むように、ストライプ形状に形成されている。ｎ半導体領域８は、ｎ⁺バッファ領域６の終端コーナー部を覆うように形成されている。また、ｎ半導体領域８は、ｎ^-ドリフト領域３の深さ方向に、ｎ⁺バッファ領域６の下の領域を占めるように形成されている。高耐圧横型ＭＯＳＦＥＴ２０は、分離トレンチ１４および分離シリコン領域により、高耐圧横型ＭＯＳＦＥＴ２０に隣接するデバイスと電気的に分離されている。 （もっと読む）

【課題】所望のシリサイド膜を形成しつつ、半導体装置の生産性を向上することが可能な半導体装置の製造方法を提供する。
【解決手段】第１の圧力の不活性雰囲気中において、第１の加熱温度の第１の加熱処理により、ソース・ドレイン拡散層のシリコンとソース・ドレイン拡散層上の金属とを反応させて、ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、第２の圧力の酸化性雰囲気において、第２の加熱温度の第２の加熱処理により、素子分離絶縁膜の上の金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成し、第１の加熱温度および第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、シリサイド膜のシリコンの濃度を増加し、素子分離絶縁膜上の金属酸化膜および金属膜の未反応部分を選択的に除去する。 （もっと読む）

【課題】従来の半導体装置では、分離領域の形成領域を狭めつつ、ＭＯＳトランジスタの動作耐圧を向上させ難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の埋込層９が這い上がり、Ｐ型の拡散層１２が這い下がり、両拡散層９、１２が連結することで、ＭＯＳトランジスタ３のバックゲート領域が構成される。この構造により、分離領域１のＰ型の拡散層１３の横方向拡散幅が抑制され、分離領域の形成領域及びＭＯＳトランジスタのデバイスサイズが低減される。その一方で、バックゲート領域での寄生抵抗が低減し、ＭＯＳトランジスタの動作耐圧が向上する。 （もっと読む）

【課題】トランジスタのリーク電流の低減。
【解決手段】半導体材料の表面に沿って互いに隣接する、シリサイド化される金属を含有する複数の電気素子要素と、複数の電気素子要素を覆い、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜と、を備える半導体装置が提供される。上記半導体装置において、保護絶縁膜は、シリコンおよび窒素を含有できる。保護絶縁膜は、２６０℃以下の温度で薄膜形成した窒化シリコン膜であってよく、好ましくは１００℃以下の温度で薄膜形成した窒化シリコン膜である。 （もっと読む）

【課題】起動回路と周辺回路とを併せて集積化し得る半導体装置を提供する。
【解決手段】領域４１１においては、素子分離領域により規定されるドレイン領域１２１にボディ領域が形成され、ボディ領域にＮ型のソース領域が形成される。ドレイン領域１２１とＮ型のソース領域との間に第１のゲート電極２０が配置される。素子分離領域は開口部１３３が形成されたループ状部と、開口部１３３を介してドレイン領域１２１に接続された延在領域１２２を規定する部分とを備える。延在領域１２２に、Ｎ型のソース引出領域が形成される。内部回路４１２においては、ドレイン領域１２１にＰ型のボディ領域が形成され、Ｐ型のボディ領域にＮ型のソース領域が形成され、ドレイン領域１２１とＮ型のソース領域との間に第２のゲート電極３３１が形成される。 （もっと読む）

【課題】従来の半導体装置では、製造条件のばらつきにより、保護素子よりも先に被保護素子がオン動作し、過電圧から被保護素子が保護し難いという問題があった。
【解決手段】本発明の半導体装置では、保護素子１とＭＯＳトランジスタ１５との構成の一部を共用する。そして、保護素子１を構成するＮ型の拡散層８とＭＯＳトランジスタ１５を構成するＮ型の拡散層１９を同一工程で形成するが、Ｎ型の拡散層８の拡散幅Ｗ３が、Ｎ型の拡散層１９の拡散幅Ｗ４よりも広くなる。この構造により、出力端子に過電圧が印加された際に、ＭＯＳトランジスタ１５よりも保護素子１の方が先にオン動作し、アバランシェ電流からＭＯＳトランジスタ１５が保護される。 （もっと読む）

【課題】ＳＴＩの圧縮応力を減少し、チャネル方向とチャネル幅方向の応力を印加することにより、駆動能力を増大したＣＭＯＳ半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、ＮＭＯＳＦＥＴ用活性領域ＡＲ１、ＰＭＯＳＦＥＴ用活性領域ＡＲ２を画定する素子分離溝ＳＴと、素子分離溝の下部のみを埋め、その上に凹部を画定する酸化シリコン膜ＯＸと、ＮＭＯＳＦＥＴ領域ＡＲ１に形成されたＮＭＯＳＦＥＴと、ＰＭＯＳＦＥＴ領域ＡＲ２に形成されたＰＭＯＳＦＥＴと、ＮＭＯＳＦＥＴ構造を覆い、ＮＭＯＳＦＥＴ用活性領域ＡＲ１の周囲における凹部上及びＰＭＯＳＦＥＴ用活性領域ＡＲ２のゲート幅方向外側における凹部上に延在して形成された引張応力膜ＴＳＦと、ＰＭＯＳＦＥＴ構造を覆い、ＰＭＯＳＦＥＴ用活性領域ＡＲ２のチャネル長方向外側における凹部上に延在して形成された圧縮応力膜ＣＳＦとを有する。 （もっと読む）

【課題】半導体集積回路のソフトエラーの発生を抑制する技術を提供する。
【解決手段】半導体集積回路装置を構成するＭＩＳＦＥＴ（２）を以下のように構成する。そのＭＩＳＦＥＴ（２）は、第一導電型のドレイン拡散層（４）とソース拡散層（３）、およびゲート電極（５）、第一導電型と反対導電型の第二導電型の基板（８）／ウエル（９）から構成される。そして、そのＭＩＳＦＥＴ（２）において、ドレイン拡散層（４）の周囲少なくとも２辺の素子分離面に対向する位置に、第一導電型と同導電型の第一の拡散層（１１）（１２）を、素子分離絶縁膜（６）を介して所定間隔で２箇所以上設け、ソース拡散層近傍またはソース拡散層に接触するように、第二導電型の第二の拡散層（１６）を設ける。 （もっと読む）

【課題】 ヘテロ接合を有する半導体装置において、素子領域から電流がリークすることを抑制する。
【解決手段】 半導体装置１００は、バンドギャップを異にする窒化物半導体層６、１０が積層されている半導体積層部１１を有しており、半導体積層部１１が素子領域１００ａと素子領域１００ａの周囲に形成されている素子分離領域１００ｂを備えている。素子領域１００ａは、素子分離領域１００ｂにより他の領域から絶縁されている。半導体装置１００は、素子領域１００ａ内の半導体積層部１１の表面に、主電極に接続する一対の電極群２４，１６を形成する電極群形成工程と、素子分離領域１００ｂ内の半導体積層部１１の表面に、スパッタ法を用いてスパッタ層１２を形成するスパッタ工程を備えている。 （もっと読む）