化合物半導体装置及びその製造方法
【課題】ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置を実現する。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成されたフィールドプレート用リセス２Ｄをｐ型半導体で埋め込み、化合物半導体積層構造２とｐ型半導体層８ａで接触するフィールドプレート８を形成する。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成されたフィールドプレート用リセス２Ｄをｐ型半導体で埋め込み、化合物半導体積層構造２とｐ型半導体層８ａで接触するフィールドプレート８を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１５３４９３号公報
【特許文献２】特開２００９−４９２８８号公報
【特許文献３】特開２００８−７１９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＧａＮ−ＨＥＭＴは、一般的にアバランシェ耐量が無く、サージに対して極めて弱いという欠点がある。また、Ｓｉ系の半導体デバイスと異なり、ボディダイオードを有しておらず、例えばインバータ回路（フルブリッジインバータ回路）等に適用するためには、いわゆるフリーウィールダイオード（ＦＷＤ）として外部にダイオードを接続する必要がある。
【０００６】
ＧａＮ−ＨＥＭＴでは、２ＤＥＧの濃度が高いことに起因して、ゲート電極とソース電極との間の寄生容量Ｃｇｓ、ゲート電極とドレイン電極との間の寄生容量Ｃｇｄが増大することがある。寄生容量Ｃｇｓ，Ｃｇｄを低減するために、ゲート電極とドレイン電極側で隣り合うように、ゲート絶縁膜上に金属材料を用いたフィールドプレートを形成することがある。ところがこの場合、フィールドプレート下で空乏層が伸び難いため、寄生容量Ｃｄｓ，Ｃｇｄが大きく、デバイス動作速度を低下させる懸念がある。また、フィールドプレートを設ける場合には、フィールドプレートと化合物半導体層との間に設けられた絶縁膜（例えばゲート絶縁膜）で耐圧を確保することになるが、絶縁膜に電界が集中して耐圧の向上が図れないという問題もある。更には、インパクトイオン化等によって発生した正孔（ホール）が恒久的にデバイス中に存在することも問題視されている。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても確実な安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様は、化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成されたゲート電極と、前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層とを含む。
【０００９】
化合物半導体装置の製造方法の一態様は、化合物半導体積層構造の上方にゲート電極を形成する工程と、前記化合物半導体積層構造の上方に、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層を形成する工程とを含む。
【発明の効果】
【００１０】
上記の各態様によれば、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても確実な安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置が実現する。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図５】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの他の例を示す概略断面図である。
【図６】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの等価回路記号を示す図である。
【図７】ドレイン−ソース間電圧Ｖｄｓと出力容量Ｃossとの関係を示す特性図である。
【図８】ドレイン−ソース間電圧Ｖｄｓとドレイン−ソース間電流Ｉｄｓとの関係を示す特性図である。
【図９】第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１０】第１の実施形態の他の適用例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。
【図１１】第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１３】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１４】図１３に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１５】第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１６】図１５に引き続き、第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１７】第１及び第２の実施形態及び緒変形例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのＨＥＭＴチップの概略構成を示す平面図である。
【図１８】第１及び第２の実施形態及び緒変形例によるＨＥＭＴチップを用いたディスクリートパッケージの概略構成を示す平面図である。
【図１９】第３の実施形態によるＰＦＣ回路を示す結線図である。
【図２０】第４の実施形態による電源装置の概略構成を示す結線図である。
【図２１】第５の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１３】
（第１の実施形態）
本実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図４は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１４】
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、サファイア基板、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
【００１５】
完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
【００１６】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを１０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。
【００１７】
ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００１８】
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００１９】
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。図２（ａ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００２０】
続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス２Ａ，２Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２１】
このレジストマスクを用いて、電子供給層２ｄの表面が露出するまで、キャップ層２ｅの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの表面の電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
【００２２】
ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
【００２３】
続いて、図２（ａ）に示すように、化合物半導体積層構造２にゲート電極の電極用リセス２Ｃを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２４】
このレジストマスクを用いて、電極形成予定位置における、キャップ層２ｅ及び電子供給層２ｄの一部をドライエッチングして除去する。これにより、キャップ層２ｅ及び電子供給層２ｄの一部まで掘り込まれた電極用リセス２Ｃが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ｃは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄのより深い箇所までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
【００２５】
続いて、図２（ｂ）に示すように、ゲート絶縁膜６を形成する。
詳細には、電極用リセス２Ｃの内壁面を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜６が形成される。
【００２６】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００２７】
本実施形態では、ゲート電極と化合物半導体積層構造２との間にゲート絶縁膜６を設ける、いわゆるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。しかしながら、これに限定されることなく、ゲート絶縁膜６を形成せずに、ゲート電極を化合物半導体積層構造と直接的に接触（ショットキー接触）するように形成する、いわゆるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成しても良い。
【００２８】
続いて、図２（ｃ）に示すように、化合物半導体積層構造２にフィールドプレートのフィールドプレート用リセス２Ｄを形成する。
詳細には、先ず、ゲート絶縁膜６上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレートの形成予定位置（電極形成予定位置）に相当するゲート絶縁膜６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス２Ｃとドレイン電極５との間における所定箇所とされる。
【００２９】
このレジストマスクを用いて、電極形成予定位置における、ゲート絶縁膜６及びキャップ層２ｅの一部をドライエッチングして除去する。これにより、キャップ層２ｅの一部まで掘り込まれたフィールドプレート用リセス２Ｄが形成される。フィールドプレート用リセス２Ｄは、その長手方向が電極用リセス２Ｃの長手方向に沿って並行するように形成される。エッチング条件としては、ゲート絶縁膜６のエッチングには、ＫＯＨ水溶液、ＴＭＡＨ水溶液等のアルカリ水溶液をエッチャントとして用い、例えば濃度（ＫＯＨ水溶液）を用いる。キャップ層２ｅのエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理等により除去される。
【００３０】
フィールドプレート用リセス２Ｄは、電子供給層２ｄの表面が露出するまでキャップ層２ｅをエッチングして形成したり、また電子供給層２ｄのより深い箇所までエッチングして形成することも考えられる。なお、本実施形態では、化合物半導体積層構造２の表面（キャップ層２ｅの表面）を基準として見た場合に、フィールドプレートのフィールドプレート用リセス２Ｄをゲート電極の電極用リセス２Ｃよりも浅く形成する場合を例示するが、これに限定されるものではない。
【００３１】
続いて、図３（ａ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜６上に塗布し、電極用リセス２Ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３２】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜６の電極用リセス２Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜６を介して電極材料の一部で埋め込むゲート電極７が形成される。
【００３３】
続いて、図３（ｂ）に示すように、フィールドプレート８を形成する。
詳細には、先ず、フィールドプレート用リセス２Ｄ内を含む全面に、化合物半導体積層構造２の有する導電型と逆導電型の半導体、即ちｐ型半導体として、ここでは形成された際にｐ型半導体の性質を示す導電性酸化物を、例えばスパッタ法により堆積する。この導電性酸化物としては、ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の材料、ここではＮｉＯを用い、例えば５０ｎｍ程度の厚みに堆積する。
【００３４】
この導電性酸化物を堆積する代わりに、ｐ型のＳｉを例えばＣＶＤ法により堆積しても良い。この場合には、Ｓｉにｐ型不純物（ホウ素（Ｂ）等）をドープして堆積したり、或いはＳｉの堆積後にｐ型不純物をイオン注入する。
【００３５】
堆積されたＮｉＯを、リソグラフィー及びドライエッチングにより加工し、フィールドプレート用リセス２Ｄ内を含むフィールドプレートの形成予定位置（電極形成予定位置）に残す。以上により、フィールドプレート用リセス２Ｄ内をＮｉＯの一部で埋め込むｐ型半導体層８ａが形成される。
【００３６】
次に、ｐ型半導体層８ａ上に接続電極８ｂを形成する。
先ず、接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、ｐ型半導体層８ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３７】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ｐ型半導体層８ａ上を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層８ａ上に、これとオーミックコンタクトする接続電極８ｂが形成される。接続電極８ｂの電極材料としては、ｐ型半導体とオーミックコンタクトする導電材料であれば良く、Ｎｉ／Ａｕの代わりに、Ｔｉ，Ｐｄ，Ｔａ又はこれらの合金を用いることもできる。ｐ型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。
【００３８】
以上により、ｐ型半導体層８ａ及び接続電極８ｂからなるフィールドプレート８が形成される。フィールドプレート８では、そのｐ型半導体層８ａが、フィールドプレート用リセス２Ｄ内の側面の一部及びフィールドプレート用リセス２Ｄの底面において、化合物半導体積層構造２のキャップ層２ｅと直接的に接触する。
【００３９】
フィールドプレート８は、隣り合うゲート電極７と非対向の方向、即ちドレイン電極５に向かって偏倚した形状に形成しても良い。具体的には、図５に示すように、フィールドプレート８のドレイン電極５側における部位を、ゲート絶縁膜６上で伸長形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート８で緩和することができる。
【００４０】
続いて、図４（ａ）に示すように、層間絶縁膜９を形成する。
詳細には、ＣＶＤ法等により、ソース電極４及びドレイン電極５、並びにゲート電極７及びフィールドプレート８を覆うように、Ｓｉ基板１の全面に絶縁物、例えばＳｉＮを堆積する。これにより、層間絶縁膜９が形成される。
【００４１】
続いて、図４（ｂ）に示すように、配線層１１を形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより層間絶縁膜９及びゲート絶縁膜６を加工する。これにより、ソース電極４及びフィールドプレート８の各表面の一部を露出する開口９ａ，９ｂが形成される。
【００４２】
開口９ａ，９ｂ内を埋め込むように、層間絶縁膜９上に導電材料、例えばＡｕを蒸着法等により堆積する。
堆積されたＡｕを、リソグラフィー及びドライエッチングにより加工する。以上により、層間絶縁膜９上に、開口９ａ，９ｂ内を導電材料で埋め込んでソース電極４とフィールドプレート８とを電気的に接続する配線層１１が形成される。
本実施形態では、ソース電極４とフィールドプレート８の接続電極８ｂとを電気的に接続する場合を例示したが、ゲート電極７とフィールドプレート８との間に配線層を形成し、両者を電気的に接続する場合も考えられる。
【００４３】
しかる後、上層の保護膜の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４４】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極７が電極用リセス２Ｃをゲート絶縁膜６を介して埋め込むように形成される。このＭＩＳ型のリセスゲート構造を前提として採用することにより、ＨＥＭＴに要求される高耐圧のノーマリ・オフ動作が可能となる。
【００４５】
本実施形態では、ゲート電極７のドレイン電極５側で隣り合うように、フィールドプレート用リセス２Ｄを埋め込むフィールドプレート８が設けられる。フィールドプレート８は、その下部に、化合物半導体積層構造２の有する導電型と逆導電型の半導体層、即ちｐ型半導体層８ａを有している。このｐ型半導体層８ａが、化合物半導体積層構造２のｎ型半導体（電子供給層２ｄのｎ−ＡｌＧａＮ、キャップ層２ｅのｎ−ＧａＮ）との関係で空乏化し、ｐ型半導体層８ａの下方で空乏層が伸びて拡大する。これにより、リセス構造のフィールドプレートを採用することでゲート電極７の端部位に印加される電界が十分に緩和されると共に、空乏層の伸長で耐圧が大幅に向上する。更に、ｐ型半導体層８ａに起因して生じる空乏層の伸長により、寄生容量Ｃｄｓ，Ｃｇｄが大幅に低減し、デバイス動作の高速化が実現する。
【００４６】
更に本実施形態では、化合物半導体積層構造２とｐ型半導体層８ａとが接触するフィールドプレート８を採用することで、ｐ型半導体層８ａのＮｉＯとキャップ層２ｅのｎ−ＧａＮとがｐｎ接合する。これにより、フィールドプレート８の接続電極８ｂがアノード、ドレイン電極５がカソードとなる保護ダイオードの機能が付与される。このＡｌＧａＮ／ＧａＮ・ＨＥＭＴの等価回路記号を図６に示す。ゲート電極、ソース電極、ドレイン電極をＧ，Ｓ，Ｄとし、保護ダイオードをＰＤと記す。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにサージ電圧が生じても、ＰＤの整流作用により、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの破壊が抑止される。このように、アバランシェ耐量が十分に確保され、デバイス動作の安定化に寄与する。
【００４７】
ここで、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの諸特性について調べた実験について説明する。本実施形態の比較例として、化合物半導体積層構造上にゲート絶縁膜を介して形成された、金属からなるフィールドプレートを設けたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。
【００４８】
実験１では、ドレイン−ソース間電圧Ｖｄｓと出力容量Ｃossとの関係について調べた。実験結果を図７に示す。この結果から、本実施形態では、比較例に比して出力容量Ｃossの大幅な低減が確認された。
【００４９】
実験２では、ドレイン−ソース間電圧Ｖｄｓとドレイン−ソース間電流Ｉｄｓとの関係について調べた。実験結果を図８に示す。この結果から、本実施形態では、比較例に比してオフリーク電流が低減し、耐圧特性が向上することが確認された。
【００５０】
以上説明したように、本実施形態によれば、ゲート電極７の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００５１】
−変形例−
以下、第１の実施形態よるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの諸変形例について説明する。
【００５２】
（変形例１）
本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体積層構造のキャップ層が異なる点で相違する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図９は、第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００５３】
先ず、図９（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２１を形成する。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２２を有して構成される。
【００５４】
キャップ層２２は、その下層の化合物半導体（ここでは電子供給層２ｄのｎ−ＡｌＧａＮ）よりもバンドギャップが狭い化合物半導体からなる層と、バンドギャップが広い化合物半導体からなる層とを有する積層構造とされる。ここでは、前者の層としてｎ−ＧａＮを、後者の層としてＡｌＮを例示し、３層の化合物半導体層であるｎ−ＧａＮ２２ａ，ＡｌＮ２２ｂ，ｎ−ＧａＮ２２ｃが順次積層されてキャップ層２２が形成される。
なお、この積層構造のキャップ層としては、上記の場合以外にも、例えばｎ−ＧａＮとＡｌＮとが順次積層された２層構造としたり、或いは４層以上の積層構造とすることも考えられる、
【００５５】
第１の実施形態と同様の成長条件により、ＭＯＶＰＥ法により、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２２を順次成長形成する。キャップ層２２は、ｎ−ＧａＮ２２ａが膜厚２ｎｍ〜３ｎｍ程度、ＡｌＮ２２ｂが膜厚２ｎｍ〜３ｎｍ程度、ｎ−ＧａＮ２２ｃが膜厚５ｎｍ程度にそれぞれ形成する。
【００５６】
続いて、第１の実施形態の図１（ｂ）〜図２（ｂ）と同様の諸工程を実行する。
このとき、化合物半導体積層構造２１の電極用リセス２１Ａ，２１Ｂにはソース電極４及びドレイン電極５が形成され、化合物半導体積層構造２１上には電極用リセス２１Ｃの内壁面を覆うようにゲート絶縁膜６が形成される。
【００５７】
続いて、図９（ｂ）に示すように、化合物半導体積層構造２１にフィールドプレート用リセス２１Ｄを形成する。
詳細には、先ず、ゲート絶縁膜６上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレートの形成予定位置（電極形成予定位置）に相当するゲート絶縁膜６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス２１Ｃとドレイン電極５との間における所定箇所とされる。
【００５８】
このレジストマスクを用いて、電極形成予定位置における、ゲート絶縁膜６及びキャップ層２２の一部をエッチングして除去する。本例では、ＧａＮとＡｌＮとのエッチングレートの相違を利用し、後者の方が前者よりもエッチングレートが低い条件でエッチングする。即ち、キャップ層２２のうち、ＡｌＮ２２ｂをエッチングストッパーとして用い、ｎ−ＧａＮ２２ａをドライエッチングする。これにより、キャップ層２ｅのＡｌＮ２２ｂを露出させる電極用リセス２１Ｄが形成される。なお実際には、ＡｌＮ２２ｂの表層の一部もエッチングされると考えられるため、電極用リセス２１Ｄは、ＡｌＮ２２ｂの一部まで掘り込まれたものとして図示する。
【００５９】
エッチング条件としては、ゲート絶縁膜６のエッチングには、ＫＯＨ水溶液、ＴＭＡＨ水溶液等のアルカリ水溶液をエッチャントとして用い、例えば濃度（ＫＯＨ水溶液）を用いる。キャップ層２ｅのｎ−ＧａＮ２２ａのエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理等により除去される。
なお、電子供給層２ｄの表面が露出するまでキャップ層２２をエッチングして形成したり、また電子供給層２ｄのより深い箇所までエッチングして形成することも考えられる。
【００６０】
続いて、第１の実施形態の図３（ａ）と同様の工程を実行してゲート電極７を形成し、図３（ｂ）と同様の工程を実行してフィールドプレート８を形成する。そして、図４（ａ）〜図４（ｂ）と同様の諸工程を実行し、ソース電極４とフィールドプレート８の接続電極８ｂとが、配線層１１により電気的に接続される。このときの様子を図９（ｃ）に示す。
【００６１】
しかる後、上層の保護膜の形成等の諸工程を経て、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００６２】
以上説明したように、本例によれば、ゲート電極７の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００６３】
なお、第１の実施形態の他の適用例として、化合物半導体積層構造２において、キャップ層２ｅを形成しないことも考えられる。このＡｌＧａＮ／ＧａＮ・ＨＥＭＴを図１０に例示する。なお図１０では、素子分離構造３の図示を省略する。
ゲート電極７の電極用リセス２Ｅ、フィールドプレート８のフィールドプレート用リセス２Ｆは共に電子供給層２ｄの途中までドライエッチングにより掘り込まれて形成される。
【００６４】
この適用例でも、ゲート電極７の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００６５】
（変形例２）
本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、フィールドプレートのｐ型半導体層が異なる点で相違する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図１１〜図１２は、第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００６６】
先ず、図１１（ａ）に示すように、例えばＳｉ基板１上に、化合物半導体積層構造２と、化合物半導体積層構造２の有する導電型と逆導電型の半導体であるｐ型半導体膜２３とを形成する。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
【００６７】
例えば、ＭＯＶＰＥ法を用いる。Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに、ｉ−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを１０ｎｍ程度の厚みに、ｐ−ＧａＮを１０ｎｍ程度の厚みに、順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、キャップ層２ｅ、ｐ型半導体膜２３が形成される。
【００６８】
ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００６９】
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００７０】
ＧａＮをｐ型として成長する際、即ちｐ型半導体膜２３のｐ−ＧａＮを成長する際には、ｐ型不純物として例えばＭｇを含む例えばビス（シクロペンタジエニル）マグネシウムガスを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、１×１０16／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば１×１０18／ｃｍ3程度とする。ｐ型不純物としては、Ｍｇの代わりにＣａ，Ｓｒを用いることもできる。また、ｐ型不純物をドーピングする代わりに、成長したｉ−ＧａＮにｐ型不純物をイオン注入しても良い。
【００７１】
本例では、ｐ型半導体膜２３としてｐ−ＧａＮを形成したが、ＧａＮの代わりに、他のｐ型窒化物半導体、例えばｐ型のＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ等を形成しても良い。ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮを成長する際には、Ｉｎの原料ガスとして、例えばトリメチルインジウムガスを用いる。
【００７２】
続いて、図１１（ｂ）に示すように、ｐ型半導体層２４ａを形成する。
詳細には、ｐ型半導体膜２３をリソグラフィー及びドライエッチングにより加工し、化合物半導体積層構造２上のフィールドプレートの形成予定位置（電極形成予定位置）のみにｐ型半導体膜２３を残す。これにより、電極形成予定位置にｐ型半導体層２４ａが形成される。
【００７３】
続いて、第１の実施形態の図１（ｂ）〜図２（ａ）の諸工程を実行する。このとき、素子分離構造３が形成され、電極用リセス２Ａ，２Ｂにソース電極４及びドレイン電極５が形成され、ゲート電極の形成予定位置に電極用リセス２Ｃが形成される。
【００７４】
続いて、図１１（ｃ）に示すように、ゲート絶縁膜２５を形成する。
詳細には、電極用リセス２Ｃの内壁面、及びｐ型半導体層２４ａ上を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜２５が形成される。
【００７５】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００７６】
本例では、ゲート電極と化合物半導体積層構造２との間にゲート絶縁膜２５を設ける、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。しかしながら、これに限定されることなく、ゲート絶縁膜２５を形成せずに、ゲート電極を化合物半導体積層構造と直接的に接触（ショットキー接触）するように形成する、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成しても良い。
【００７７】
続いて、図１２（ａ）に示すように、ゲート電極２６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜２５上に塗布し、電極用リセス２Ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００７８】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜２５の電極用リセス２Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜２５を介して電極材料の一部で埋め込むゲート電極２６が形成される。
【００７９】
続いて、図１２（ｂ）に示すように、ｐ型半導体層２４ａ上に接続電極２４ｂを形成する。
詳細には、先ず、リソグラフィー及びドライエッチングによりゲート絶縁膜２５を加工する。これにより、ゲート絶縁膜２５に、ｐ型半導体層２４ａの表面の一部を露出させる開口２５ａが形成される。
【００８０】
接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、ｐ型半導体層２４ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００８１】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ｐ型半導体層２４ａ上を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜２５の開口２５ａを埋め込み、ｐ型半導体層２４ａの露出表面とオーミックコンタクトする接続電極２４ｂが形成される。接続電極２４ｂの電極材料としては、ｐ型半導体とオーミックコンタクトする導電材料であれば良く、Ｎｉ／Ａｕの代わりに、Ｔｉ，Ｐｄ，Ｔａ又はこれらの合金を用いることもできる。ｐ型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。
【００８２】
以上により、ｐ型半導体層２４ａ及び接続電極２４ｂからなるフィールドプレート２４が形成される。フィールドプレート２４では、そのｐ型半導体層２４ａが化合物半導体積層構造２のキャップ層２ｅと直接的に接触する。
【００８３】
フィールドプレート２４は、第１の実施形態の図５と同様に、隣り合うゲート電極７と非対向の方向、即ちドレイン電極５に向かって偏倚した形状に形成しても良い。具体的には、フィールドプレート２４のドレイン電極５側における部位を、ゲート絶縁膜２５上で伸長形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート２４で緩和することができる。
【００８４】
続いて、第１の実施形態の図４（ａ）〜図４（ｂ）と同様の諸工程を実行し、ソース電極４とフィールドプレート２４の接続電極２４ｂとが、配線層１１により電気的に接続される。このときの様子を図１２（ｃ）に示す。
【００８５】
しかる後、上層の保護膜の形成等の諸工程を経て、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００８６】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極２６が電極用リセス２Ｃをゲート絶縁膜２５を介して埋め込むように形成される。このＭＩＳ型のリセスゲート構造を前提として採用することにより、ＨＥＭＴに要求される高耐圧のノーマリ・オフ動作が可能となる。
【００８７】
本例では、ゲート電極２６のドレイン電極５側で隣り合うように、フィールドプレート２４が設けられる。フィールドプレート２４は、その下部にｐ型半導体層２４ａを有している。このｐ型半導体層２４ａが化合物半導体積層構造２のｎ型半導体との関係で空乏化し、ｐ型半導体層２４ａの下方で空乏層が伸びて拡大する。これにより、耐圧が大幅に向上する。更に、ｐ型半導体層２４ａに起因して生じる空乏層の伸長により、寄生容量Ｃｄｓ，Ｃｇｄが大幅に低減し、デバイス動作の高速化が実現する。
【００８８】
更に本例では、化合物半導体積層構造２とｐ型半導体層２４ａとが直接的に接触するフィールドプレート２４を採用することで、ｐ型半導体層２４ａのｐ−ＧａＮとキャップ層２ｅのｎ−ＧａＮとがｐｎ接合する。これにより、フィールドプレート２４がアノード、ドレイン電極５がカソードとなる保護ダイオードの機能が付与される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにサージ電圧が生じても、保護ダイオードの整流作用により、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの破壊が抑止される。このように、アバランシェ耐量が十分に確保され、デバイス動作の安定化に寄与する。
【００８９】
以上説明したように、本例によれば、ゲート電極２６の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００９０】
（第２の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体積層構造とフィールドプレートとの間に絶縁膜が形成される点で相違する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図１３〜図１４は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００９１】
先ず、第１の実施形態の図１（ａ）〜図２（ａ）と同様の諸工程を実行する。
このとき、化合物半導体積層構造２の電極用リセス２Ａ，２Ｂにはソース電極４及びドレイン電極５が形成され、化合物半導体積層構造２にゲート電極の電極用リセス２Ｃが形成される。
【００９２】
続いて、図１３（ａ）に示すように、化合物半導体積層構造２にフィールドプレート用リセス２Ｇを形成する。
詳細には、先ず、化合物半導体積層構造２上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレートの形成予定位置（電極形成予定位置）に相当するキャップ層２ｅの表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス２Ｃとドレイン電極５との間における所定箇所とされる。
【００９３】
このレジストマスクを用いて、電極形成予定位置におけるキャップ層２ｅの一部をドライエッチングして除去する。これにより、キャップ層２ｅの一部まで掘り込まれたフィールドプレート用リセス２Ｇが形成される。フィールドプレート用リセス２Ｇは、その長手方向が電極用リセス２Ｃの長手方向に沿って並行するように形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理等により除去される。
【００９４】
続いて、図１３（ｂ）に示すように、ゲート絶縁膜２７を形成する。
詳細には、電極用リセス２Ｃ，２Ｇの内壁面を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜２７が形成される。
【００９５】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００９６】
続いて、図１３（ｃ）に示すように、ゲート電極２８を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜２７上に塗布し、電極用リセス２Ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００９７】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜２７の電極用リセス２Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜２７を介して電極材料の一部で埋め込むゲート電極２８が形成される。
【００９８】
続いて、図１４（ａ）に示すように、フィールドプレート２９を形成する。
詳細には、ゲート絶縁膜２７を介したフィールドプレート用リセス２Ｇ内を含む全面に、化合物半導体積層構造２の有する導電型と逆導電型の半導体、即ちｐ型半導体として、ここでは形成された際にｐ型半導体の性質を示す導電性酸化物を、例えばスパッタ法により堆積する。この導電性酸化物としては、ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の材料、ここではＮｉＯを用いる場合を例示する。
【００９９】
この導電性酸化物を堆積する代わりに、ｐ型のＳｉを例えばＣＶＤ法により堆積しても良い。この場合には、Ｓｉにｐ型不純物（ホウ素（Ｂ）等）をドープして堆積したり、或いはＳｉの堆積後にｐ型不純物をイオン注入する。
【０１００】
堆積されたＮｉＯを、リソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜２７を介したフィールドプレート用リセス２Ｇ内を含むフィールドプレートの形成予定位置に残す。以上により、フィールドプレート用リセス２Ｇ内をゲート絶縁膜２７を介してＮｉＯの一部で埋め込むｐ型半導体層２９ａが形成される。
【０１０１】
次に、ｐ型半導体層２９ａ上に接続電極２９ｂを形成する。
先ず、接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、ｐ型半導体層２９ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【０１０２】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ｐ型半導体層２９ａ上を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層２９ａ上に、これとオーミックコンタクトする接続電極２９ｂが形成される。接続電極２９ｂの電極材料としては、ｐ型半導体とオーミックコンタクトする導電材料であれば良く、Ｎｉ／Ａｕの代わりに、Ｔｉ，Ｐｄ，Ｔａ又はこれらの合金を用いることもできる。ｐ型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。
【０１０３】
以上により、ｐ型半導体層２９ａ及び接続電極２９ｂからなるフィールドプレート２９が形成される。フィールドプレート２９では、そのｐ型半導体層２９ａが、化合物半導体積層構造２のキャップ層２ｅとフィールドプレート用リセス２Ｇ内でゲート絶縁膜２７を介して配される。
【０１０４】
フィールドプレート２９は、第１の実施形態の図５と同様に、隣り合うゲート電極２８と非対向の方向、即ちドレイン電極５に向かって偏倚した形状に形成しても良い。具体的には、フィールドプレート２９のドレイン電極５側における部位を、ゲート絶縁膜２７上で伸長形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート２９で緩和することができる。
【０１０５】
続いて、第１の実施形態の図４（ａ）〜図４（ｂ）と同様の諸工程を実行し、ソース電極４とフィールドプレート２９とが、配線層１１により電気的に接続される。このときの様子を図１４（ｂ）に示す。
【０１０６】
しかる後、上層の保護膜の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【０１０７】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極２８が電極用リセス２Ｃをゲート絶縁膜２７を介して埋め込むように形成される。このＭＩＳ型のリセスゲート構造を前提として採用することにより、ＨＥＭＴに要求される高耐圧のノーマリ・オフ動作が可能となる。
【０１０８】
本実施形態では、ゲート電極２８のドレイン電極５側で隣り合うように、フィールドプレート用リセス２Ｇをゲート絶縁膜２７を介して埋め込むフィールドプレート２９が設けられる。フィールドプレート２９は、その下部にｐ型半導体層２９ａを有している。このｐ型半導体層２９ａが化合物半導体積層構造２のｎ型半導体との関係で空乏化し、ｐ型半導体層２９ａの下方で空乏層が伸びて拡大する。これにより、リセス構造を採ることでゲート電極２８の端部位に印加される電界が十分に緩和されると共に、空乏層の伸長で更に耐圧が向上する。また、ｐ型半導体層２９ａに起因して生じる空乏層の伸長により、寄生容量Ｃｄｓ，Ｃｇｄが大幅に低減し、デバイス動作の高速化が実現する。フィールドプレート２９下のゲート絶縁膜２７の存在により、容量が更に低減化されてデバイス動作の高速化が助長される。
【０１０９】
以上説明したように、本実施形態によれば、ゲート電極２８の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１１０】
なお、本実施形態においても、第１の実施形態の変形例１と同様に、化合物半導体積層構造のキャップ層をｎ−ＧａＮ，ＡｌＮ，ｎ−ＧａＮの３層構造としても良い。また、キャップ層を有しない構成とすることもできる。
【０１１１】
−変形例−
以下、第２の実施形態よるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの変形例について説明する。
本例では、第２の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、フィールドプレートのｐ型半導体層が異なる点で相違する。なお、第２の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図１５〜図１６は、第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【０１１２】
先ず、第１の実施形態の図１（ａ）〜図２（ａ）と同様の諸工程を実行する。
このとき、化合物半導体積層構造２の電極用リセス２Ａ，２Ｂにはソース電極４及びドレイン電極５が形成され、化合物半導体積層構造２にゲート電極の電極用リセス２Ｃが形成される。
【０１１３】
続いて、図１５（ａ）に示すように、ゲート絶縁膜３１を形成する。
詳細には、電極用リセス２Ｃの内壁面を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜３１が形成される。
【０１１４】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【０１１５】
続いて、図１５（ｂ）に示すように、化合物半導体積層構造２の有する導電型と逆導電型の半導体であるｐ型半導体層３２ａを形成する。
詳細には、先ず、ゲート絶縁膜３１上にｐ型半導体膜を形成する。具体的には、ＭＯＶＰＥ法等により、ゲート絶縁膜３１上にｐ−ＧａＮを５０ｎｍ程度の厚みに成長する。これにより、ｐ型半導体膜が形成される。ｐ−ＧａＮを成長する際に、ｐ型不純物として例えばＭｇを含む例えばビス（シクロペンタジエニル）マグネシウムガスを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、１×１０16／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば１×１０18／ｃｍ3程度とする。ｐ型不純物としては、Ｍｇの代わりにＣａ，Ｓｒを用いることもできる。また、ｐ型不純物をドーピングする代わりに、成長したｉ−ＧａＮにｐ型不純物をイオン注入しても良い。
【０１１６】
本例では、ｐ型半導体膜としてｐ−ＧａＮを形成したが、ＧａＮの代わりに、他のｐ型窒化物半導体、例えばｐ型のＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ等を形成しても良い。ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮを成長する際には、Ｉｎの原料ガスとして、例えばトリメチルインジウムガスを用いる。
【０１１７】
ｐ型半導体膜をリソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜３１上におけるフィールドプレートの形成予定位置（電極形成予定位置）のみにｐ型半導体膜を残す。これにより、電極形成予定位置にｐ型半導体層３２ａが形成される。
【０１１８】
続いて、図１５（ｃ）に示すように、ｐ型半導体層３２ａ上に接続電極３２ｂを形成する。
詳細には、先ず、接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、ｐ型半導体層３２ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【０１１９】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ｐ型半導体層３２ａ上を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層３２ａの露出表面とオーミックコンタクトする接続電極３２ｂが形成される。接続電極３２ｂの電極材料としては、ｐ型半導体とオーミックコンタクトする導電材料であれば良く、Ｎｉ／Ａｕの代わりに、Ｔｉ，Ｐｄ，Ｔａ又はこれらの合金を用いることもできる。ｐ型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。
【０１２０】
以上により、ｐ型半導体層３２ａ及び接続電極３２ｂからなるフィールドプレート３２が形成される。フィールドプレート３２では、そのｐ型半導体層３２ａが、化合物半導体積層構造２のキャップ層２ｅとゲート絶縁膜３１を介して配される。
【０１２１】
フィールドプレート３２は、第１の実施形態の図５と同様に、隣り合うゲート電極と非対向の方向、即ちドレイン電極５に向かって偏倚した形状に形成しても良い。具体的には、フィールドプレート３１のドレイン電極５側における部位を、ゲート絶縁膜６上で伸長形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート３２で緩和することができる。
【０１２２】
続いて、図１６（ａ）に示すように、ゲート電極３３を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜３１上に塗布し、電極用リセス２Ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【０１２３】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜３１の電極用リセス２Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜３１を介して電極材料の一部で埋め込むゲート電極３３が形成される。
【０１２４】
続いて、第１の実施形態の図４（ａ）〜図４（ｂ）と同様の諸工程を実行し、ソース電極４とフィールドプレート３２とが、配線層１１により電気的に接続される。このときの様子を図１６（ｂ）に示す。
【０１２５】
しかる後、上層の保護膜の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【０１２６】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極３３が電極用リセス２Ｃをゲート絶縁膜２７を介して埋め込むように形成される。このＭＩＳ型のリセスゲート構造を前提として採用することにより、ＨＥＭＴに要求される高耐圧のノーマリ・オフ動作が可能となる。
【０１２７】
本実施形態では、ゲート電極３３のドレイン電極５側で隣り合うように、化合物半導体積層構造２上にゲート絶縁膜３１を介してフィールドプレート３２が設けられる。フィールドプレート３２は、その下部にｐ型半導体層３２ａを有している。このｐ型半導体層３２ａが、化合物半導体積層構造２のｎ型半導体との関係で空乏化し、ｐ型半導体層３２ａの下方で空乏層が伸びて拡大する。これにより、耐圧が向上する。また、ｐ型半導体層３２ａに起因して生じる空乏層の伸長により、寄生容量Ｃｄｓ，Ｃｇｄが大幅に低減し、デバイス動作の高速化が実現する。フィールドプレート３２下のゲート絶縁膜３１の存在により、容量が更に低減化されてデバイス動作の高速化が助長される。
【０１２８】
以上説明したように、本実施形態によれば、ゲート電極３３の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１２９】
なお、上述した第１及び第２の実施形態、並びに諸変形例では、ゲートリセス構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示したが、これに限定されるものではない。ゲート電極の電極用リセスを形成せずに、ゲート絶縁膜上又は化合物半導体積層構造上にゲート電極を形成するようにしても良い。
【０１３０】
上述した第１及び第２の実施形態、並びに諸変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップが搭載される。以下、第１及び第２の実施形態、並びに諸変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。
【０１３１】
ＨＥＭＴチップの概略構成を図１７に示す。
ＨＥＭＴチップ３０では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのドレイン電極が接続されたドレインパッド３４と、ゲート電極が接続されたゲートパッド３５と、ソース電極が接続されたソースパッド３６とが設けられている。
【０１３２】
図１８は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ３０を、ハンダ等のダイアタッチ剤４１を用いてリードフレーム４２に固定する。リードフレーム４２にはドレインリード４２ａが一体形成されており、ゲートリード４２ｂ及びソースリード４２ｃがリードフレーム４２と別体として離間して配置される。
【０１３３】
続いて、Ａｌワイヤ４３を用いたボンディングにより、ドレインパッド３４とドレインリード４２ａ、ゲートパッド３５とゲートリード４２ｂ、ソースパッド３６とソースリード４２ｃをそれぞれ電気的に接続する。
その後、モールド樹脂４４を用いて、トランスファーモールド法によりＨＥＭＴチップ３０を樹脂封止し、リードフレーム４２を切り離す。以上により、ディスクリートパッケージが形成される。
【０１３４】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態、並びに諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路を開示する。
図１９は、ＰＦＣ回路を示す結線図である。
【０１３５】
ＰＦＣ回路５０は、スイッチ素子（トランジスタ）５１と、ダイオード５２と、チョークコイル５３と、コンデンサ５４，５５と、ダイオードブリッジ５６と、交流電源（ＡＣ）５７とを備えて構成される。スイッチ素子５１に、第１及び第２の実施形態、並びに諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。特に、動作速度に優れた第２の実施形態及びその変形例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが好適である。
【０１３６】
ＰＦＣ回路５０では、スイッチ素子５１のドレイン電極と、ダイオード５２のアノード端子及びチョークコイル５３の一端子とが接続される。スイッチ素子５１のソース電極と、コンデンサ５４の一端子及びコンデンサ５５の一端子とが接続される。コンデンサ５４の他端子とチョークコイル５３の他端子とが接続される。コンデンサ５５の他端子とダイオード５２のカソード端子とが接続される。コンデンサ５４の両端子間には、ダイオードブリッジ５６を介してＡＣ５７が接続される。コンデンサ５５の両端子間には、直流電源（ＤＣ）が接続される。
【０１３７】
本実施形態では、耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路５０に適用する。これにより、信頼性の高いＰＦＣ回路５０が実現する。
【０１３８】
（第４の実施形態）
本実施形態では、第１の実施形態及びその諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図２０は、第３の実施形態による電源装置の概略構成を示す結線図である。
【０１３９】
本実施形態による電源装置は、高圧の一次側回路６１及び低圧の二次側回路６２と、一次側回路６１と二次側回路６２との間に配設されるトランス６３とを備えて構成される。
一次側回路６１は、第３の実施形態によるＰＦＣ回路５０と、ＰＦＣ回路５０のコンデンサ５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路６０とを有している。フルブリッジインバータ回路６０は、複数（ここでは４つ）のスイッチ素子６４ａ，６４ｂ，６４ｃ，６４ｄを備えて構成される。
二次側回路６２は、複数（ここでは３つ）のスイッチ素子６５ａ，６５ｂ，６５ｃを備えて構成される。
【０１４０】
本実施形態では、一次側回路６１を構成するＰＦＣ回路５０のスイッチ素子５１と、フルブリッジインバータ回路６０のスイッチ素子６４ａ，６４ｂ，６４ｃ，６４ｄとが、第１の実施形態及びその諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路６２のスイッチ素子６５ａ，６５ｂ，６５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【０１４１】
第１の実施形態及びその諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、第１の実施形態で説明したように、化合物半導体積層構造と直接的に接触してｐｎ接合するフィールドプレートを採用する。これにより、フィールドプレートがアノード、ドレイン電極がカソードとなる保護ダイオードの機能が付与される。本実施形態では、このＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路５０のスイッチ素子５１及びフルブリッジインバータ回路６０のスイッチ素子６４ａ，６４ｂ，６４ｃ，６４ｄに適用している。そのため、一次側回路６１において、スイッチ素子５１，６４ａ，６４ｂ，６４ｃ，６４ｄにサージ電圧が生じても、保護ダイオードの整流作用により、スイッチ素子５１，６４ａ，６４ｂ，６４ｃ，６４ｄの破壊が抑止される。このように、大きなアバランシェ耐量が確保され、デバイス動作の安定化に寄与する。
【０１４２】
本実施形態では、耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高圧回路である一次側回路６１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
【０１４３】
（第５の実施形態）
本実施形態では、第１及び第２の実施形態、並びに諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図２１は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【０１４４】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路７１と、ミキサー７２ａ，７２ｂと、パワーアンプ７３とを備えて構成される。
ディジタル・プレディストーション回路７１は、入力信号の非線形歪みを補償するものである。ミキサー７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態、並びに諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。特に、動作速度に優れた第２の実施形態及びその変形例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが好適である。なお図２１では、例えばスイッチの切り替えにより、出力側の信号をミキサー７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路７１に送出できる構成とされている。
【０１４５】
本実施形態では、耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【０１４６】
（他の実施形態）
第１及び第２の実施形態並びに諸変形例、第３〜第５の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【０１４７】
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１及び第２の実施形態並びに諸変形例、第３〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【０１４８】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１４９】
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１及び第２の実施形態並びに諸変形例、第３〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
【０１５０】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１５１】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【０１５２】
（付記１）化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたゲート電極と、
前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層と
を含むことを特徴とする化合物半導体装置。
【０１５３】
（付記２）前記化合物半導体積層構造にリセスが形成されており、
前記半導体層は、前記リセス内を埋め込むように形成されることを特徴とする付記１に記載の化合物半導体装置。
【０１５４】
（付記３）前記半導体層は、前記化合物半導体積層構造との間に絶縁膜を介して形成されることを特徴とする付記１又は２に記載の化合物半導体装置。
【０１５５】
（付記４）前記半導体層はｐ型であり、前記化合物半導体積層構造とｐｎ接合することを特徴とする付記１又は２に記載の化合物半導体装置。
【０１５６】
（付記５）前記半導体層は、前記ゲート電極と非対向の方向へ偏倚した形状とされることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【０１５７】
（付記６）前記半導体層上に接続電極が形成されることを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
【０１５８】
（付記７）前記半導体層はｐ型であり、Ｓｉ，ＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ，ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の半導体からなることを特徴とする付記１〜６のいずれか１項に記載の化合物半導体装置。
【０１５９】
（付記８）化合物半導体積層構造の上方にゲート電極を形成する工程と、
前記化合物半導体積層構造の上方に、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【０１６０】
（付記９）前記化合物半導体積層構造にリセスを形成する工程を更に含み、
前記半導体層を、前記リセス内を埋め込むように形成することを特徴とする付記８に記載の化合物半導体装置の製造方法。
【０１６１】
（付記１０）前記化合物半導体積層構造上に絶縁膜を形成する工程を更に含み、
前記半導体層を、前記化合物半導体積層構造との間に前記絶縁膜を介して形成することを特徴とする付記８又は９に記載の化合物半導体装置の製造方法。
【０１６２】
（付記１１）前記半導体層はｐ型であり、前記化合物半導体積層構造とｐｎ接合することを特徴とする付記８又は９に記載の化合物半導体装置の製造方法。
【０１６３】
（付記１２）前記半導体層を、前記ゲート電極と非対向の方向へ偏倚した形状に形成することを特徴とする付記８〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１６４】
（付記１３）前記半導体層上に接続電極を形成する工程を更に含むことを特徴とする付記８〜１２のいずれか１項に記載の化合物半導体装置の製造方法。
【０１６５】
（付記１４）前記半導体層はｐ型であり、Ｓｉ，ＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ，ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の半導体からなることを特徴とする付記８〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
【０１６６】
（付記１５）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたゲート電極と、
前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層と
を含むことを特徴とする電源装置。
【０１６７】
（付記１６）前記高圧回路は、ＰＦＣ回路を備えており、
前記ＰＦＣ回路に設けられる第１のスイッチ素子が前記トランジスタとされていることを特徴とする付記１５に記載の電源装置。
【０１６８】
（付記１７）前記高圧回路は、前記ＰＦＣ回路と接続されたインバータ回路を更に備えており、
前記インバータ回路に設けられる第２のスイッチ素子が前記トランジスタとされていることを特徴とする付記１６に記載の電源装置。
【０１６９】
（付記１８）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたゲート電極と、
前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層と
を含むことを特徴とする高周波増幅器。
【符号の説明】
【０１７０】
１ Ｓｉ基板
２，２１ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ，２２ キャップ層
２Ａ，２Ｂ，２Ｃ，２Ｅ，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ 電極用リセス
２Ｄ，２Ｆ，２Ｇ フィールドプレート用リセス
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６，２５，２７，３１ ゲート絶縁膜
７，２６，２８，３３ ゲート電極
８，２４，２９，３２ フィールドプレート
８ａ，２４ａ，２９ａ，３２ａ ｐ型半導体層
８ｂ，２４ｂ，２９ｂ，３２ｂ 接続電極
９ 層間絶縁膜
９ａ，９ｂ 開口
１１ 配線層
２２ａ，２２ｃ ｎ−ＧａＮ
２２ｂ ＡｌＮ
２３ ｐ型半導体膜
２５ａ 開口
３０ ＨＥＭＴチップ
３４ ドレインパッド
３５ ゲートパッド
３６ ソースパッド
４１ ダイアタッチ剤
４２ リードフレーム
４２ａ ドレインリード
４２ｂ ゲートリード
４２ｃ ソースリード
４３ Ａｌワイヤ
４４ モールド樹脂
５０ ＰＦＣ回路
５１，６４ａ，６４ｂ，６４ｃ，６４ｄ，６５ａ，６５ｂ，６５ｃ スイッチ素子
５２ ダイオード
５３ チョークコイル
５４，５５ コンデンサ
５６ ダイオードブリッジ
６０ フルブリッジインバータ回路
６１ 一次側回路
６２ 二次側回路
６３ トランス
７１ ディジタル・プレディストーション回路
７２ａ，７２ｂ ミキサー
７３ パワーアンプ
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１５３４９３号公報
【特許文献２】特開２００９−４９２８８号公報
【特許文献３】特開２００８−７１９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＧａＮ−ＨＥＭＴは、一般的にアバランシェ耐量が無く、サージに対して極めて弱いという欠点がある。また、Ｓｉ系の半導体デバイスと異なり、ボディダイオードを有しておらず、例えばインバータ回路（フルブリッジインバータ回路）等に適用するためには、いわゆるフリーウィールダイオード（ＦＷＤ）として外部にダイオードを接続する必要がある。
【０００６】
ＧａＮ−ＨＥＭＴでは、２ＤＥＧの濃度が高いことに起因して、ゲート電極とソース電極との間の寄生容量Ｃｇｓ、ゲート電極とドレイン電極との間の寄生容量Ｃｇｄが増大することがある。寄生容量Ｃｇｓ，Ｃｇｄを低減するために、ゲート電極とドレイン電極側で隣り合うように、ゲート絶縁膜上に金属材料を用いたフィールドプレートを形成することがある。ところがこの場合、フィールドプレート下で空乏層が伸び難いため、寄生容量Ｃｄｓ，Ｃｇｄが大きく、デバイス動作速度を低下させる懸念がある。また、フィールドプレートを設ける場合には、フィールドプレートと化合物半導体層との間に設けられた絶縁膜（例えばゲート絶縁膜）で耐圧を確保することになるが、絶縁膜に電界が集中して耐圧の向上が図れないという問題もある。更には、インパクトイオン化等によって発生した正孔（ホール）が恒久的にデバイス中に存在することも問題視されている。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても確実な安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様は、化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成されたゲート電極と、前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層とを含む。
【０００９】
化合物半導体装置の製造方法の一態様は、化合物半導体積層構造の上方にゲート電極を形成する工程と、前記化合物半導体積層構造の上方に、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層を形成する工程とを含む。
【発明の効果】
【００１０】
上記の各態様によれば、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても確実な安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置が実現する。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図５】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの他の例を示す概略断面図である。
【図６】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの等価回路記号を示す図である。
【図７】ドレイン−ソース間電圧Ｖｄｓと出力容量Ｃossとの関係を示す特性図である。
【図８】ドレイン−ソース間電圧Ｖｄｓとドレイン−ソース間電流Ｉｄｓとの関係を示す特性図である。
【図９】第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１０】第１の実施形態の他の適用例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。
【図１１】第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１３】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１４】図１３に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１５】第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１６】図１５に引き続き、第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１７】第１及び第２の実施形態及び緒変形例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのＨＥＭＴチップの概略構成を示す平面図である。
【図１８】第１及び第２の実施形態及び緒変形例によるＨＥＭＴチップを用いたディスクリートパッケージの概略構成を示す平面図である。
【図１９】第３の実施形態によるＰＦＣ回路を示す結線図である。
【図２０】第４の実施形態による電源装置の概略構成を示す結線図である。
【図２１】第５の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１３】
（第１の実施形態）
本実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図４は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１４】
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、サファイア基板、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
【００１５】
完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
【００１６】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを１０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。
【００１７】
ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００１８】
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００１９】
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。図２（ａ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００２０】
続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス２Ａ，２Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２１】
このレジストマスクを用いて、電子供給層２ｄの表面が露出するまで、キャップ層２ｅの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの表面の電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
【００２２】
ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
【００２３】
続いて、図２（ａ）に示すように、化合物半導体積層構造２にゲート電極の電極用リセス２Ｃを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２４】
このレジストマスクを用いて、電極形成予定位置における、キャップ層２ｅ及び電子供給層２ｄの一部をドライエッチングして除去する。これにより、キャップ層２ｅ及び電子供給層２ｄの一部まで掘り込まれた電極用リセス２Ｃが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ｃは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄのより深い箇所までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
【００２５】
続いて、図２（ｂ）に示すように、ゲート絶縁膜６を形成する。
詳細には、電極用リセス２Ｃの内壁面を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜６が形成される。
【００２６】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００２７】
本実施形態では、ゲート電極と化合物半導体積層構造２との間にゲート絶縁膜６を設ける、いわゆるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。しかしながら、これに限定されることなく、ゲート絶縁膜６を形成せずに、ゲート電極を化合物半導体積層構造と直接的に接触（ショットキー接触）するように形成する、いわゆるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成しても良い。
【００２８】
続いて、図２（ｃ）に示すように、化合物半導体積層構造２にフィールドプレートのフィールドプレート用リセス２Ｄを形成する。
詳細には、先ず、ゲート絶縁膜６上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレートの形成予定位置（電極形成予定位置）に相当するゲート絶縁膜６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス２Ｃとドレイン電極５との間における所定箇所とされる。
【００２９】
このレジストマスクを用いて、電極形成予定位置における、ゲート絶縁膜６及びキャップ層２ｅの一部をドライエッチングして除去する。これにより、キャップ層２ｅの一部まで掘り込まれたフィールドプレート用リセス２Ｄが形成される。フィールドプレート用リセス２Ｄは、その長手方向が電極用リセス２Ｃの長手方向に沿って並行するように形成される。エッチング条件としては、ゲート絶縁膜６のエッチングには、ＫＯＨ水溶液、ＴＭＡＨ水溶液等のアルカリ水溶液をエッチャントとして用い、例えば濃度（ＫＯＨ水溶液）を用いる。キャップ層２ｅのエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理等により除去される。
【００３０】
フィールドプレート用リセス２Ｄは、電子供給層２ｄの表面が露出するまでキャップ層２ｅをエッチングして形成したり、また電子供給層２ｄのより深い箇所までエッチングして形成することも考えられる。なお、本実施形態では、化合物半導体積層構造２の表面（キャップ層２ｅの表面）を基準として見た場合に、フィールドプレートのフィールドプレート用リセス２Ｄをゲート電極の電極用リセス２Ｃよりも浅く形成する場合を例示するが、これに限定されるものではない。
【００３１】
続いて、図３（ａ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜６上に塗布し、電極用リセス２Ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３２】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜６の電極用リセス２Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜６を介して電極材料の一部で埋め込むゲート電極７が形成される。
【００３３】
続いて、図３（ｂ）に示すように、フィールドプレート８を形成する。
詳細には、先ず、フィールドプレート用リセス２Ｄ内を含む全面に、化合物半導体積層構造２の有する導電型と逆導電型の半導体、即ちｐ型半導体として、ここでは形成された際にｐ型半導体の性質を示す導電性酸化物を、例えばスパッタ法により堆積する。この導電性酸化物としては、ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の材料、ここではＮｉＯを用い、例えば５０ｎｍ程度の厚みに堆積する。
【００３４】
この導電性酸化物を堆積する代わりに、ｐ型のＳｉを例えばＣＶＤ法により堆積しても良い。この場合には、Ｓｉにｐ型不純物（ホウ素（Ｂ）等）をドープして堆積したり、或いはＳｉの堆積後にｐ型不純物をイオン注入する。
【００３５】
堆積されたＮｉＯを、リソグラフィー及びドライエッチングにより加工し、フィールドプレート用リセス２Ｄ内を含むフィールドプレートの形成予定位置（電極形成予定位置）に残す。以上により、フィールドプレート用リセス２Ｄ内をＮｉＯの一部で埋め込むｐ型半導体層８ａが形成される。
【００３６】
次に、ｐ型半導体層８ａ上に接続電極８ｂを形成する。
先ず、接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、ｐ型半導体層８ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３７】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ｐ型半導体層８ａ上を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層８ａ上に、これとオーミックコンタクトする接続電極８ｂが形成される。接続電極８ｂの電極材料としては、ｐ型半導体とオーミックコンタクトする導電材料であれば良く、Ｎｉ／Ａｕの代わりに、Ｔｉ，Ｐｄ，Ｔａ又はこれらの合金を用いることもできる。ｐ型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。
【００３８】
以上により、ｐ型半導体層８ａ及び接続電極８ｂからなるフィールドプレート８が形成される。フィールドプレート８では、そのｐ型半導体層８ａが、フィールドプレート用リセス２Ｄ内の側面の一部及びフィールドプレート用リセス２Ｄの底面において、化合物半導体積層構造２のキャップ層２ｅと直接的に接触する。
【００３９】
フィールドプレート８は、隣り合うゲート電極７と非対向の方向、即ちドレイン電極５に向かって偏倚した形状に形成しても良い。具体的には、図５に示すように、フィールドプレート８のドレイン電極５側における部位を、ゲート絶縁膜６上で伸長形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート８で緩和することができる。
【００４０】
続いて、図４（ａ）に示すように、層間絶縁膜９を形成する。
詳細には、ＣＶＤ法等により、ソース電極４及びドレイン電極５、並びにゲート電極７及びフィールドプレート８を覆うように、Ｓｉ基板１の全面に絶縁物、例えばＳｉＮを堆積する。これにより、層間絶縁膜９が形成される。
【００４１】
続いて、図４（ｂ）に示すように、配線層１１を形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより層間絶縁膜９及びゲート絶縁膜６を加工する。これにより、ソース電極４及びフィールドプレート８の各表面の一部を露出する開口９ａ，９ｂが形成される。
【００４２】
開口９ａ，９ｂ内を埋め込むように、層間絶縁膜９上に導電材料、例えばＡｕを蒸着法等により堆積する。
堆積されたＡｕを、リソグラフィー及びドライエッチングにより加工する。以上により、層間絶縁膜９上に、開口９ａ，９ｂ内を導電材料で埋め込んでソース電極４とフィールドプレート８とを電気的に接続する配線層１１が形成される。
本実施形態では、ソース電極４とフィールドプレート８の接続電極８ｂとを電気的に接続する場合を例示したが、ゲート電極７とフィールドプレート８との間に配線層を形成し、両者を電気的に接続する場合も考えられる。
【００４３】
しかる後、上層の保護膜の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４４】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極７が電極用リセス２Ｃをゲート絶縁膜６を介して埋め込むように形成される。このＭＩＳ型のリセスゲート構造を前提として採用することにより、ＨＥＭＴに要求される高耐圧のノーマリ・オフ動作が可能となる。
【００４５】
本実施形態では、ゲート電極７のドレイン電極５側で隣り合うように、フィールドプレート用リセス２Ｄを埋め込むフィールドプレート８が設けられる。フィールドプレート８は、その下部に、化合物半導体積層構造２の有する導電型と逆導電型の半導体層、即ちｐ型半導体層８ａを有している。このｐ型半導体層８ａが、化合物半導体積層構造２のｎ型半導体（電子供給層２ｄのｎ−ＡｌＧａＮ、キャップ層２ｅのｎ−ＧａＮ）との関係で空乏化し、ｐ型半導体層８ａの下方で空乏層が伸びて拡大する。これにより、リセス構造のフィールドプレートを採用することでゲート電極７の端部位に印加される電界が十分に緩和されると共に、空乏層の伸長で耐圧が大幅に向上する。更に、ｐ型半導体層８ａに起因して生じる空乏層の伸長により、寄生容量Ｃｄｓ，Ｃｇｄが大幅に低減し、デバイス動作の高速化が実現する。
【００４６】
更に本実施形態では、化合物半導体積層構造２とｐ型半導体層８ａとが接触するフィールドプレート８を採用することで、ｐ型半導体層８ａのＮｉＯとキャップ層２ｅのｎ−ＧａＮとがｐｎ接合する。これにより、フィールドプレート８の接続電極８ｂがアノード、ドレイン電極５がカソードとなる保護ダイオードの機能が付与される。このＡｌＧａＮ／ＧａＮ・ＨＥＭＴの等価回路記号を図６に示す。ゲート電極、ソース電極、ドレイン電極をＧ，Ｓ，Ｄとし、保護ダイオードをＰＤと記す。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにサージ電圧が生じても、ＰＤの整流作用により、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの破壊が抑止される。このように、アバランシェ耐量が十分に確保され、デバイス動作の安定化に寄与する。
【００４７】
ここで、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの諸特性について調べた実験について説明する。本実施形態の比較例として、化合物半導体積層構造上にゲート絶縁膜を介して形成された、金属からなるフィールドプレートを設けたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。
【００４８】
実験１では、ドレイン−ソース間電圧Ｖｄｓと出力容量Ｃossとの関係について調べた。実験結果を図７に示す。この結果から、本実施形態では、比較例に比して出力容量Ｃossの大幅な低減が確認された。
【００４９】
実験２では、ドレイン−ソース間電圧Ｖｄｓとドレイン−ソース間電流Ｉｄｓとの関係について調べた。実験結果を図８に示す。この結果から、本実施形態では、比較例に比してオフリーク電流が低減し、耐圧特性が向上することが確認された。
【００５０】
以上説明したように、本実施形態によれば、ゲート電極７の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００５１】
−変形例−
以下、第１の実施形態よるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの諸変形例について説明する。
【００５２】
（変形例１）
本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体積層構造のキャップ層が異なる点で相違する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図９は、第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００５３】
先ず、図９（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２１を形成する。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２２を有して構成される。
【００５４】
キャップ層２２は、その下層の化合物半導体（ここでは電子供給層２ｄのｎ−ＡｌＧａＮ）よりもバンドギャップが狭い化合物半導体からなる層と、バンドギャップが広い化合物半導体からなる層とを有する積層構造とされる。ここでは、前者の層としてｎ−ＧａＮを、後者の層としてＡｌＮを例示し、３層の化合物半導体層であるｎ−ＧａＮ２２ａ，ＡｌＮ２２ｂ，ｎ−ＧａＮ２２ｃが順次積層されてキャップ層２２が形成される。
なお、この積層構造のキャップ層としては、上記の場合以外にも、例えばｎ−ＧａＮとＡｌＮとが順次積層された２層構造としたり、或いは４層以上の積層構造とすることも考えられる、
【００５５】
第１の実施形態と同様の成長条件により、ＭＯＶＰＥ法により、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２２を順次成長形成する。キャップ層２２は、ｎ−ＧａＮ２２ａが膜厚２ｎｍ〜３ｎｍ程度、ＡｌＮ２２ｂが膜厚２ｎｍ〜３ｎｍ程度、ｎ−ＧａＮ２２ｃが膜厚５ｎｍ程度にそれぞれ形成する。
【００５６】
続いて、第１の実施形態の図１（ｂ）〜図２（ｂ）と同様の諸工程を実行する。
このとき、化合物半導体積層構造２１の電極用リセス２１Ａ，２１Ｂにはソース電極４及びドレイン電極５が形成され、化合物半導体積層構造２１上には電極用リセス２１Ｃの内壁面を覆うようにゲート絶縁膜６が形成される。
【００５７】
続いて、図９（ｂ）に示すように、化合物半導体積層構造２１にフィールドプレート用リセス２１Ｄを形成する。
詳細には、先ず、ゲート絶縁膜６上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレートの形成予定位置（電極形成予定位置）に相当するゲート絶縁膜６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス２１Ｃとドレイン電極５との間における所定箇所とされる。
【００５８】
このレジストマスクを用いて、電極形成予定位置における、ゲート絶縁膜６及びキャップ層２２の一部をエッチングして除去する。本例では、ＧａＮとＡｌＮとのエッチングレートの相違を利用し、後者の方が前者よりもエッチングレートが低い条件でエッチングする。即ち、キャップ層２２のうち、ＡｌＮ２２ｂをエッチングストッパーとして用い、ｎ−ＧａＮ２２ａをドライエッチングする。これにより、キャップ層２ｅのＡｌＮ２２ｂを露出させる電極用リセス２１Ｄが形成される。なお実際には、ＡｌＮ２２ｂの表層の一部もエッチングされると考えられるため、電極用リセス２１Ｄは、ＡｌＮ２２ｂの一部まで掘り込まれたものとして図示する。
【００５９】
エッチング条件としては、ゲート絶縁膜６のエッチングには、ＫＯＨ水溶液、ＴＭＡＨ水溶液等のアルカリ水溶液をエッチャントとして用い、例えば濃度（ＫＯＨ水溶液）を用いる。キャップ層２ｅのｎ−ＧａＮ２２ａのエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理等により除去される。
なお、電子供給層２ｄの表面が露出するまでキャップ層２２をエッチングして形成したり、また電子供給層２ｄのより深い箇所までエッチングして形成することも考えられる。
【００６０】
続いて、第１の実施形態の図３（ａ）と同様の工程を実行してゲート電極７を形成し、図３（ｂ）と同様の工程を実行してフィールドプレート８を形成する。そして、図４（ａ）〜図４（ｂ）と同様の諸工程を実行し、ソース電極４とフィールドプレート８の接続電極８ｂとが、配線層１１により電気的に接続される。このときの様子を図９（ｃ）に示す。
【００６１】
しかる後、上層の保護膜の形成等の諸工程を経て、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００６２】
以上説明したように、本例によれば、ゲート電極７の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００６３】
なお、第１の実施形態の他の適用例として、化合物半導体積層構造２において、キャップ層２ｅを形成しないことも考えられる。このＡｌＧａＮ／ＧａＮ・ＨＥＭＴを図１０に例示する。なお図１０では、素子分離構造３の図示を省略する。
ゲート電極７の電極用リセス２Ｅ、フィールドプレート８のフィールドプレート用リセス２Ｆは共に電子供給層２ｄの途中までドライエッチングにより掘り込まれて形成される。
【００６４】
この適用例でも、ゲート電極７の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００６５】
（変形例２）
本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、フィールドプレートのｐ型半導体層が異なる点で相違する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図１１〜図１２は、第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００６６】
先ず、図１１（ａ）に示すように、例えばＳｉ基板１上に、化合物半導体積層構造２と、化合物半導体積層構造２の有する導電型と逆導電型の半導体であるｐ型半導体膜２３とを形成する。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
【００６７】
例えば、ＭＯＶＰＥ法を用いる。Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに、ｉ−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを１０ｎｍ程度の厚みに、ｐ−ＧａＮを１０ｎｍ程度の厚みに、順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、キャップ層２ｅ、ｐ型半導体膜２３が形成される。
【００６８】
ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００６９】
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００７０】
ＧａＮをｐ型として成長する際、即ちｐ型半導体膜２３のｐ−ＧａＮを成長する際には、ｐ型不純物として例えばＭｇを含む例えばビス（シクロペンタジエニル）マグネシウムガスを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、１×１０16／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば１×１０18／ｃｍ3程度とする。ｐ型不純物としては、Ｍｇの代わりにＣａ，Ｓｒを用いることもできる。また、ｐ型不純物をドーピングする代わりに、成長したｉ−ＧａＮにｐ型不純物をイオン注入しても良い。
【００７１】
本例では、ｐ型半導体膜２３としてｐ−ＧａＮを形成したが、ＧａＮの代わりに、他のｐ型窒化物半導体、例えばｐ型のＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ等を形成しても良い。ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮを成長する際には、Ｉｎの原料ガスとして、例えばトリメチルインジウムガスを用いる。
【００７２】
続いて、図１１（ｂ）に示すように、ｐ型半導体層２４ａを形成する。
詳細には、ｐ型半導体膜２３をリソグラフィー及びドライエッチングにより加工し、化合物半導体積層構造２上のフィールドプレートの形成予定位置（電極形成予定位置）のみにｐ型半導体膜２３を残す。これにより、電極形成予定位置にｐ型半導体層２４ａが形成される。
【００７３】
続いて、第１の実施形態の図１（ｂ）〜図２（ａ）の諸工程を実行する。このとき、素子分離構造３が形成され、電極用リセス２Ａ，２Ｂにソース電極４及びドレイン電極５が形成され、ゲート電極の形成予定位置に電極用リセス２Ｃが形成される。
【００７４】
続いて、図１１（ｃ）に示すように、ゲート絶縁膜２５を形成する。
詳細には、電極用リセス２Ｃの内壁面、及びｐ型半導体層２４ａ上を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜２５が形成される。
【００７５】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００７６】
本例では、ゲート電極と化合物半導体積層構造２との間にゲート絶縁膜２５を設ける、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。しかしながら、これに限定されることなく、ゲート絶縁膜２５を形成せずに、ゲート電極を化合物半導体積層構造と直接的に接触（ショットキー接触）するように形成する、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成しても良い。
【００７７】
続いて、図１２（ａ）に示すように、ゲート電極２６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜２５上に塗布し、電極用リセス２Ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００７８】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜２５の電極用リセス２Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜２５を介して電極材料の一部で埋め込むゲート電極２６が形成される。
【００７９】
続いて、図１２（ｂ）に示すように、ｐ型半導体層２４ａ上に接続電極２４ｂを形成する。
詳細には、先ず、リソグラフィー及びドライエッチングによりゲート絶縁膜２５を加工する。これにより、ゲート絶縁膜２５に、ｐ型半導体層２４ａの表面の一部を露出させる開口２５ａが形成される。
【００８０】
接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、ｐ型半導体層２４ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００８１】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ｐ型半導体層２４ａ上を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜２５の開口２５ａを埋め込み、ｐ型半導体層２４ａの露出表面とオーミックコンタクトする接続電極２４ｂが形成される。接続電極２４ｂの電極材料としては、ｐ型半導体とオーミックコンタクトする導電材料であれば良く、Ｎｉ／Ａｕの代わりに、Ｔｉ，Ｐｄ，Ｔａ又はこれらの合金を用いることもできる。ｐ型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。
【００８２】
以上により、ｐ型半導体層２４ａ及び接続電極２４ｂからなるフィールドプレート２４が形成される。フィールドプレート２４では、そのｐ型半導体層２４ａが化合物半導体積層構造２のキャップ層２ｅと直接的に接触する。
【００８３】
フィールドプレート２４は、第１の実施形態の図５と同様に、隣り合うゲート電極７と非対向の方向、即ちドレイン電極５に向かって偏倚した形状に形成しても良い。具体的には、フィールドプレート２４のドレイン電極５側における部位を、ゲート絶縁膜２５上で伸長形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート２４で緩和することができる。
【００８４】
続いて、第１の実施形態の図４（ａ）〜図４（ｂ）と同様の諸工程を実行し、ソース電極４とフィールドプレート２４の接続電極２４ｂとが、配線層１１により電気的に接続される。このときの様子を図１２（ｃ）に示す。
【００８５】
しかる後、上層の保護膜の形成等の諸工程を経て、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００８６】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極２６が電極用リセス２Ｃをゲート絶縁膜２５を介して埋め込むように形成される。このＭＩＳ型のリセスゲート構造を前提として採用することにより、ＨＥＭＴに要求される高耐圧のノーマリ・オフ動作が可能となる。
【００８７】
本例では、ゲート電極２６のドレイン電極５側で隣り合うように、フィールドプレート２４が設けられる。フィールドプレート２４は、その下部にｐ型半導体層２４ａを有している。このｐ型半導体層２４ａが化合物半導体積層構造２のｎ型半導体との関係で空乏化し、ｐ型半導体層２４ａの下方で空乏層が伸びて拡大する。これにより、耐圧が大幅に向上する。更に、ｐ型半導体層２４ａに起因して生じる空乏層の伸長により、寄生容量Ｃｄｓ，Ｃｇｄが大幅に低減し、デバイス動作の高速化が実現する。
【００８８】
更に本例では、化合物半導体積層構造２とｐ型半導体層２４ａとが直接的に接触するフィールドプレート２４を採用することで、ｐ型半導体層２４ａのｐ−ＧａＮとキャップ層２ｅのｎ−ＧａＮとがｐｎ接合する。これにより、フィールドプレート２４がアノード、ドレイン電極５がカソードとなる保護ダイオードの機能が付与される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにサージ電圧が生じても、保護ダイオードの整流作用により、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの破壊が抑止される。このように、アバランシェ耐量が十分に確保され、デバイス動作の安定化に寄与する。
【００８９】
以上説明したように、本例によれば、ゲート電極２６の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００９０】
（第２の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体積層構造とフィールドプレートとの間に絶縁膜が形成される点で相違する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図１３〜図１４は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００９１】
先ず、第１の実施形態の図１（ａ）〜図２（ａ）と同様の諸工程を実行する。
このとき、化合物半導体積層構造２の電極用リセス２Ａ，２Ｂにはソース電極４及びドレイン電極５が形成され、化合物半導体積層構造２にゲート電極の電極用リセス２Ｃが形成される。
【００９２】
続いて、図１３（ａ）に示すように、化合物半導体積層構造２にフィールドプレート用リセス２Ｇを形成する。
詳細には、先ず、化合物半導体積層構造２上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレートの形成予定位置（電極形成予定位置）に相当するキャップ層２ｅの表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス２Ｃとドレイン電極５との間における所定箇所とされる。
【００９３】
このレジストマスクを用いて、電極形成予定位置におけるキャップ層２ｅの一部をドライエッチングして除去する。これにより、キャップ層２ｅの一部まで掘り込まれたフィールドプレート用リセス２Ｇが形成される。フィールドプレート用リセス２Ｇは、その長手方向が電極用リセス２Ｃの長手方向に沿って並行するように形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理等により除去される。
【００９４】
続いて、図１３（ｂ）に示すように、ゲート絶縁膜２７を形成する。
詳細には、電極用リセス２Ｃ，２Ｇの内壁面を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜２７が形成される。
【００９５】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００９６】
続いて、図１３（ｃ）に示すように、ゲート電極２８を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜２７上に塗布し、電極用リセス２Ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００９７】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜２７の電極用リセス２Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜２７を介して電極材料の一部で埋め込むゲート電極２８が形成される。
【００９８】
続いて、図１４（ａ）に示すように、フィールドプレート２９を形成する。
詳細には、ゲート絶縁膜２７を介したフィールドプレート用リセス２Ｇ内を含む全面に、化合物半導体積層構造２の有する導電型と逆導電型の半導体、即ちｐ型半導体として、ここでは形成された際にｐ型半導体の性質を示す導電性酸化物を、例えばスパッタ法により堆積する。この導電性酸化物としては、ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の材料、ここではＮｉＯを用いる場合を例示する。
【００９９】
この導電性酸化物を堆積する代わりに、ｐ型のＳｉを例えばＣＶＤ法により堆積しても良い。この場合には、Ｓｉにｐ型不純物（ホウ素（Ｂ）等）をドープして堆積したり、或いはＳｉの堆積後にｐ型不純物をイオン注入する。
【０１００】
堆積されたＮｉＯを、リソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜２７を介したフィールドプレート用リセス２Ｇ内を含むフィールドプレートの形成予定位置に残す。以上により、フィールドプレート用リセス２Ｇ内をゲート絶縁膜２７を介してＮｉＯの一部で埋め込むｐ型半導体層２９ａが形成される。
【０１０１】
次に、ｐ型半導体層２９ａ上に接続電極２９ｂを形成する。
先ず、接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、ｐ型半導体層２９ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【０１０２】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ｐ型半導体層２９ａ上を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層２９ａ上に、これとオーミックコンタクトする接続電極２９ｂが形成される。接続電極２９ｂの電極材料としては、ｐ型半導体とオーミックコンタクトする導電材料であれば良く、Ｎｉ／Ａｕの代わりに、Ｔｉ，Ｐｄ，Ｔａ又はこれらの合金を用いることもできる。ｐ型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。
【０１０３】
以上により、ｐ型半導体層２９ａ及び接続電極２９ｂからなるフィールドプレート２９が形成される。フィールドプレート２９では、そのｐ型半導体層２９ａが、化合物半導体積層構造２のキャップ層２ｅとフィールドプレート用リセス２Ｇ内でゲート絶縁膜２７を介して配される。
【０１０４】
フィールドプレート２９は、第１の実施形態の図５と同様に、隣り合うゲート電極２８と非対向の方向、即ちドレイン電極５に向かって偏倚した形状に形成しても良い。具体的には、フィールドプレート２９のドレイン電極５側における部位を、ゲート絶縁膜２７上で伸長形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート２９で緩和することができる。
【０１０５】
続いて、第１の実施形態の図４（ａ）〜図４（ｂ）と同様の諸工程を実行し、ソース電極４とフィールドプレート２９とが、配線層１１により電気的に接続される。このときの様子を図１４（ｂ）に示す。
【０１０６】
しかる後、上層の保護膜の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【０１０７】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極２８が電極用リセス２Ｃをゲート絶縁膜２７を介して埋め込むように形成される。このＭＩＳ型のリセスゲート構造を前提として採用することにより、ＨＥＭＴに要求される高耐圧のノーマリ・オフ動作が可能となる。
【０１０８】
本実施形態では、ゲート電極２８のドレイン電極５側で隣り合うように、フィールドプレート用リセス２Ｇをゲート絶縁膜２７を介して埋め込むフィールドプレート２９が設けられる。フィールドプレート２９は、その下部にｐ型半導体層２９ａを有している。このｐ型半導体層２９ａが化合物半導体積層構造２のｎ型半導体との関係で空乏化し、ｐ型半導体層２９ａの下方で空乏層が伸びて拡大する。これにより、リセス構造を採ることでゲート電極２８の端部位に印加される電界が十分に緩和されると共に、空乏層の伸長で更に耐圧が向上する。また、ｐ型半導体層２９ａに起因して生じる空乏層の伸長により、寄生容量Ｃｄｓ，Ｃｇｄが大幅に低減し、デバイス動作の高速化が実現する。フィールドプレート２９下のゲート絶縁膜２７の存在により、容量が更に低減化されてデバイス動作の高速化が助長される。
【０１０９】
以上説明したように、本実施形態によれば、ゲート電極２８の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１１０】
なお、本実施形態においても、第１の実施形態の変形例１と同様に、化合物半導体積層構造のキャップ層をｎ−ＧａＮ，ＡｌＮ，ｎ−ＧａＮの３層構造としても良い。また、キャップ層を有しない構成とすることもできる。
【０１１１】
−変形例−
以下、第２の実施形態よるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの変形例について説明する。
本例では、第２の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、フィールドプレートのｐ型半導体層が異なる点で相違する。なお、第２の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図１５〜図１６は、第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【０１１２】
先ず、第１の実施形態の図１（ａ）〜図２（ａ）と同様の諸工程を実行する。
このとき、化合物半導体積層構造２の電極用リセス２Ａ，２Ｂにはソース電極４及びドレイン電極５が形成され、化合物半導体積層構造２にゲート電極の電極用リセス２Ｃが形成される。
【０１１３】
続いて、図１５（ａ）に示すように、ゲート絶縁膜３１を形成する。
詳細には、電極用リセス２Ｃの内壁面を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜３１が形成される。
【０１１４】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【０１１５】
続いて、図１５（ｂ）に示すように、化合物半導体積層構造２の有する導電型と逆導電型の半導体であるｐ型半導体層３２ａを形成する。
詳細には、先ず、ゲート絶縁膜３１上にｐ型半導体膜を形成する。具体的には、ＭＯＶＰＥ法等により、ゲート絶縁膜３１上にｐ−ＧａＮを５０ｎｍ程度の厚みに成長する。これにより、ｐ型半導体膜が形成される。ｐ−ＧａＮを成長する際に、ｐ型不純物として例えばＭｇを含む例えばビス（シクロペンタジエニル）マグネシウムガスを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、１×１０16／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば１×１０18／ｃｍ3程度とする。ｐ型不純物としては、Ｍｇの代わりにＣａ，Ｓｒを用いることもできる。また、ｐ型不純物をドーピングする代わりに、成長したｉ−ＧａＮにｐ型不純物をイオン注入しても良い。
【０１１６】
本例では、ｐ型半導体膜としてｐ−ＧａＮを形成したが、ＧａＮの代わりに、他のｐ型窒化物半導体、例えばｐ型のＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ等を形成しても良い。ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮを成長する際には、Ｉｎの原料ガスとして、例えばトリメチルインジウムガスを用いる。
【０１１７】
ｐ型半導体膜をリソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜３１上におけるフィールドプレートの形成予定位置（電極形成予定位置）のみにｐ型半導体膜を残す。これにより、電極形成予定位置にｐ型半導体層３２ａが形成される。
【０１１８】
続いて、図１５（ｃ）に示すように、ｐ型半導体層３２ａ上に接続電極３２ｂを形成する。
詳細には、先ず、接続電極を形成するためのレジストマスクを形成する。レジストを全面に塗布し、ｐ型半導体層３２ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【０１１９】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ｐ型半導体層３２ａ上を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層３２ａの露出表面とオーミックコンタクトする接続電極３２ｂが形成される。接続電極３２ｂの電極材料としては、ｐ型半導体とオーミックコンタクトする導電材料であれば良く、Ｎｉ／Ａｕの代わりに、Ｔｉ，Ｐｄ，Ｔａ又はこれらの合金を用いることもできる。ｐ型半導体と電気的に接続される導電材料であれば、オーミックコンタクトしないものでも適用可能である場合もある。
【０１２０】
以上により、ｐ型半導体層３２ａ及び接続電極３２ｂからなるフィールドプレート３２が形成される。フィールドプレート３２では、そのｐ型半導体層３２ａが、化合物半導体積層構造２のキャップ層２ｅとゲート絶縁膜３１を介して配される。
【０１２１】
フィールドプレート３２は、第１の実施形態の図５と同様に、隣り合うゲート電極と非対向の方向、即ちドレイン電極５に向かって偏倚した形状に形成しても良い。具体的には、フィールドプレート３１のドレイン電極５側における部位を、ゲート絶縁膜６上で伸長形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合があるが、この構成を採ることにより、大きな電圧印加で発生する電界をフィールドプレート３２で緩和することができる。
【０１２２】
続いて、図１６（ａ）に示すように、ゲート電極３３を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜３１上に塗布し、電極用リセス２Ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【０１２３】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜３１の電極用リセス２Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜３１を介して電極材料の一部で埋め込むゲート電極３３が形成される。
【０１２４】
続いて、第１の実施形態の図４（ａ）〜図４（ｂ）と同様の諸工程を実行し、ソース電極４とフィールドプレート３２とが、配線層１１により電気的に接続される。このときの様子を図１６（ｂ）に示す。
【０１２５】
しかる後、上層の保護膜の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【０１２６】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極３３が電極用リセス２Ｃをゲート絶縁膜２７を介して埋め込むように形成される。このＭＩＳ型のリセスゲート構造を前提として採用することにより、ＨＥＭＴに要求される高耐圧のノーマリ・オフ動作が可能となる。
【０１２７】
本実施形態では、ゲート電極３３のドレイン電極５側で隣り合うように、化合物半導体積層構造２上にゲート絶縁膜３１を介してフィールドプレート３２が設けられる。フィールドプレート３２は、その下部にｐ型半導体層３２ａを有している。このｐ型半導体層３２ａが、化合物半導体積層構造２のｎ型半導体との関係で空乏化し、ｐ型半導体層３２ａの下方で空乏層が伸びて拡大する。これにより、耐圧が向上する。また、ｐ型半導体層３２ａに起因して生じる空乏層の伸長により、寄生容量Ｃｄｓ，Ｃｇｄが大幅に低減し、デバイス動作の高速化が実現する。フィールドプレート３２下のゲート絶縁膜３１の存在により、容量が更に低減化されてデバイス動作の高速化が助長される。
【０１２８】
以上説明したように、本実施形態によれば、ゲート電極３３の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１２９】
なお、上述した第１及び第２の実施形態、並びに諸変形例では、ゲートリセス構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示したが、これに限定されるものではない。ゲート電極の電極用リセスを形成せずに、ゲート絶縁膜上又は化合物半導体積層構造上にゲート電極を形成するようにしても良い。
【０１３０】
上述した第１及び第２の実施形態、並びに諸変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップが搭載される。以下、第１及び第２の実施形態、並びに諸変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。
【０１３１】
ＨＥＭＴチップの概略構成を図１７に示す。
ＨＥＭＴチップ３０では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのドレイン電極が接続されたドレインパッド３４と、ゲート電極が接続されたゲートパッド３５と、ソース電極が接続されたソースパッド３６とが設けられている。
【０１３２】
図１８は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ３０を、ハンダ等のダイアタッチ剤４１を用いてリードフレーム４２に固定する。リードフレーム４２にはドレインリード４２ａが一体形成されており、ゲートリード４２ｂ及びソースリード４２ｃがリードフレーム４２と別体として離間して配置される。
【０１３３】
続いて、Ａｌワイヤ４３を用いたボンディングにより、ドレインパッド３４とドレインリード４２ａ、ゲートパッド３５とゲートリード４２ｂ、ソースパッド３６とソースリード４２ｃをそれぞれ電気的に接続する。
その後、モールド樹脂４４を用いて、トランスファーモールド法によりＨＥＭＴチップ３０を樹脂封止し、リードフレーム４２を切り離す。以上により、ディスクリートパッケージが形成される。
【０１３４】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態、並びに諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路を開示する。
図１９は、ＰＦＣ回路を示す結線図である。
【０１３５】
ＰＦＣ回路５０は、スイッチ素子（トランジスタ）５１と、ダイオード５２と、チョークコイル５３と、コンデンサ５４，５５と、ダイオードブリッジ５６と、交流電源（ＡＣ）５７とを備えて構成される。スイッチ素子５１に、第１及び第２の実施形態、並びに諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。特に、動作速度に優れた第２の実施形態及びその変形例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが好適である。
【０１３６】
ＰＦＣ回路５０では、スイッチ素子５１のドレイン電極と、ダイオード５２のアノード端子及びチョークコイル５３の一端子とが接続される。スイッチ素子５１のソース電極と、コンデンサ５４の一端子及びコンデンサ５５の一端子とが接続される。コンデンサ５４の他端子とチョークコイル５３の他端子とが接続される。コンデンサ５５の他端子とダイオード５２のカソード端子とが接続される。コンデンサ５４の両端子間には、ダイオードブリッジ５６を介してＡＣ５７が接続される。コンデンサ５５の両端子間には、直流電源（ＤＣ）が接続される。
【０１３７】
本実施形態では、耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路５０に適用する。これにより、信頼性の高いＰＦＣ回路５０が実現する。
【０１３８】
（第４の実施形態）
本実施形態では、第１の実施形態及びその諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図２０は、第３の実施形態による電源装置の概略構成を示す結線図である。
【０１３９】
本実施形態による電源装置は、高圧の一次側回路６１及び低圧の二次側回路６２と、一次側回路６１と二次側回路６２との間に配設されるトランス６３とを備えて構成される。
一次側回路６１は、第３の実施形態によるＰＦＣ回路５０と、ＰＦＣ回路５０のコンデンサ５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路６０とを有している。フルブリッジインバータ回路６０は、複数（ここでは４つ）のスイッチ素子６４ａ，６４ｂ，６４ｃ，６４ｄを備えて構成される。
二次側回路６２は、複数（ここでは３つ）のスイッチ素子６５ａ，６５ｂ，６５ｃを備えて構成される。
【０１４０】
本実施形態では、一次側回路６１を構成するＰＦＣ回路５０のスイッチ素子５１と、フルブリッジインバータ回路６０のスイッチ素子６４ａ，６４ｂ，６４ｃ，６４ｄとが、第１の実施形態及びその諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路６２のスイッチ素子６５ａ，６５ｂ，６５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【０１４１】
第１の実施形態及びその諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、第１の実施形態で説明したように、化合物半導体積層構造と直接的に接触してｐｎ接合するフィールドプレートを採用する。これにより、フィールドプレートがアノード、ドレイン電極がカソードとなる保護ダイオードの機能が付与される。本実施形態では、このＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路５０のスイッチ素子５１及びフルブリッジインバータ回路６０のスイッチ素子６４ａ，６４ｂ，６４ｃ，６４ｄに適用している。そのため、一次側回路６１において、スイッチ素子５１，６４ａ，６４ｂ，６４ｃ，６４ｄにサージ電圧が生じても、保護ダイオードの整流作用により、スイッチ素子５１，６４ａ，６４ｂ，６４ｃ，６４ｄの破壊が抑止される。このように、大きなアバランシェ耐量が確保され、デバイス動作の安定化に寄与する。
【０１４２】
本実施形態では、耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高圧回路である一次側回路６１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
【０１４３】
（第５の実施形態）
本実施形態では、第１及び第２の実施形態、並びに諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図２１は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【０１４４】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路７１と、ミキサー７２ａ，７２ｂと、パワーアンプ７３とを備えて構成される。
ディジタル・プレディストーション回路７１は、入力信号の非線形歪みを補償するものである。ミキサー７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態、並びに諸変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。特に、動作速度に優れた第２の実施形態及びその変形例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが好適である。なお図２１では、例えばスイッチの切り替えにより、出力側の信号をミキサー７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路７１に送出できる構成とされている。
【０１４５】
本実施形態では、耐圧の更なる向上を実現することに加え、デバイス動作速度をより向上させ、ホールが発生しても安定動作を得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【０１４６】
（他の実施形態）
第１及び第２の実施形態並びに諸変形例、第３〜第５の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【０１４７】
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１及び第２の実施形態並びに諸変形例、第３〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【０１４８】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１４９】
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１及び第２の実施形態並びに諸変形例、第３〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
【０１５０】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１５１】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【０１５２】
（付記１）化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたゲート電極と、
前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層と
を含むことを特徴とする化合物半導体装置。
【０１５３】
（付記２）前記化合物半導体積層構造にリセスが形成されており、
前記半導体層は、前記リセス内を埋め込むように形成されることを特徴とする付記１に記載の化合物半導体装置。
【０１５４】
（付記３）前記半導体層は、前記化合物半導体積層構造との間に絶縁膜を介して形成されることを特徴とする付記１又は２に記載の化合物半導体装置。
【０１５５】
（付記４）前記半導体層はｐ型であり、前記化合物半導体積層構造とｐｎ接合することを特徴とする付記１又は２に記載の化合物半導体装置。
【０１５６】
（付記５）前記半導体層は、前記ゲート電極と非対向の方向へ偏倚した形状とされることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【０１５７】
（付記６）前記半導体層上に接続電極が形成されることを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
【０１５８】
（付記７）前記半導体層はｐ型であり、Ｓｉ，ＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ，ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の半導体からなることを特徴とする付記１〜６のいずれか１項に記載の化合物半導体装置。
【０１５９】
（付記８）化合物半導体積層構造の上方にゲート電極を形成する工程と、
前記化合物半導体積層構造の上方に、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【０１６０】
（付記９）前記化合物半導体積層構造にリセスを形成する工程を更に含み、
前記半導体層を、前記リセス内を埋め込むように形成することを特徴とする付記８に記載の化合物半導体装置の製造方法。
【０１６１】
（付記１０）前記化合物半導体積層構造上に絶縁膜を形成する工程を更に含み、
前記半導体層を、前記化合物半導体積層構造との間に前記絶縁膜を介して形成することを特徴とする付記８又は９に記載の化合物半導体装置の製造方法。
【０１６２】
（付記１１）前記半導体層はｐ型であり、前記化合物半導体積層構造とｐｎ接合することを特徴とする付記８又は９に記載の化合物半導体装置の製造方法。
【０１６３】
（付記１２）前記半導体層を、前記ゲート電極と非対向の方向へ偏倚した形状に形成することを特徴とする付記８〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１６４】
（付記１３）前記半導体層上に接続電極を形成する工程を更に含むことを特徴とする付記８〜１２のいずれか１項に記載の化合物半導体装置の製造方法。
【０１６５】
（付記１４）前記半導体層はｐ型であり、Ｓｉ，ＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ，ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の半導体からなることを特徴とする付記８〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
【０１６６】
（付記１５）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたゲート電極と、
前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層と
を含むことを特徴とする電源装置。
【０１６７】
（付記１６）前記高圧回路は、ＰＦＣ回路を備えており、
前記ＰＦＣ回路に設けられる第１のスイッチ素子が前記トランジスタとされていることを特徴とする付記１５に記載の電源装置。
【０１６８】
（付記１７）前記高圧回路は、前記ＰＦＣ回路と接続されたインバータ回路を更に備えており、
前記インバータ回路に設けられる第２のスイッチ素子が前記トランジスタとされていることを特徴とする付記１６に記載の電源装置。
【０１６９】
（付記１８）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたゲート電極と、
前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層と
を含むことを特徴とする高周波増幅器。
【符号の説明】
【０１７０】
１ Ｓｉ基板
２，２１ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ，２２ キャップ層
２Ａ，２Ｂ，２Ｃ，２Ｅ，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ 電極用リセス
２Ｄ，２Ｆ，２Ｇ フィールドプレート用リセス
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６，２５，２７，３１ ゲート絶縁膜
７，２６，２８，３３ ゲート電極
８，２４，２９，３２ フィールドプレート
８ａ，２４ａ，２９ａ，３２ａ ｐ型半導体層
８ｂ，２４ｂ，２９ｂ，３２ｂ 接続電極
９ 層間絶縁膜
９ａ，９ｂ 開口
１１ 配線層
２２ａ，２２ｃ ｎ−ＧａＮ
２２ｂ ＡｌＮ
２３ ｐ型半導体膜
２５ａ 開口
３０ ＨＥＭＴチップ
３４ ドレインパッド
３５ ゲートパッド
３６ ソースパッド
４１ ダイアタッチ剤
４２ リードフレーム
４２ａ ドレインリード
４２ｂ ゲートリード
４２ｃ ソースリード
４３ Ａｌワイヤ
４４ モールド樹脂
５０ ＰＦＣ回路
５１，６４ａ，６４ｂ，６４ｃ，６４ｄ，６５ａ，６５ｂ，６５ｃ スイッチ素子
５２ ダイオード
５３ チョークコイル
５４，５５ コンデンサ
５６ ダイオードブリッジ
６０ フルブリッジインバータ回路
６１ 一次側回路
６２ 二次側回路
６３ トランス
７１ ディジタル・プレディストーション回路
７２ａ，７２ｂ ミキサー
７３ パワーアンプ
【特許請求の範囲】
【請求項１】
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたゲート電極と、
前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層と
を含むことを特徴とする化合物半導体装置。
【請求項２】
前記化合物半導体積層構造にリセスが形成されており、
前記半導体層は、前記リセス内を埋め込むように形成されることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記半導体層は、前記化合物半導体積層構造との間に絶縁膜を介して形成されることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記半導体層はｐ型であり、前記化合物半導体積層構造とｐｎ接合することを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項５】
前記半導体層はｐ型であり、Ｓｉ，ＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ，ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の半導体からなることを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
【請求項６】
化合物半導体積層構造の上方にゲート電極を形成する工程と、
前記化合物半導体積層構造の上方に、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記化合物半導体積層構造にリセスを形成する工程を更に含み、
前記半導体層を、前記リセス内を埋め込むように形成することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記化合物半導体積層構造上に絶縁膜を形成する工程を更に含み、
前記半導体層を、前記化合物半導体積層構造との間に前記絶縁膜を介して形成することを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記半導体層はｐ型であり、前記化合物半導体積層構造とｐｎ接合することを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項１０】
前記半導体層はｐ型であり、Ｓｉ，ＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ，ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の半導体からなることを特徴とする請求項６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１】
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたゲート電極と、
前記化合物半導体積層構造の上方に形成された、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層と
を含むことを特徴とする化合物半導体装置。
【請求項２】
前記化合物半導体積層構造にリセスが形成されており、
前記半導体層は、前記リセス内を埋め込むように形成されることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記半導体層は、前記化合物半導体積層構造との間に絶縁膜を介して形成されることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記半導体層はｐ型であり、前記化合物半導体積層構造とｐｎ接合することを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項５】
前記半導体層はｐ型であり、Ｓｉ，ＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ，ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の半導体からなることを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
【請求項６】
化合物半導体積層構造の上方にゲート電極を形成する工程と、
前記化合物半導体積層構造の上方に、前記化合物半導体積層構造の有する導電型と逆導電型の半導体層を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記化合物半導体積層構造にリセスを形成する工程を更に含み、
前記半導体層を、前記リセス内を埋め込むように形成することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記化合物半導体積層構造上に絶縁膜を形成する工程を更に含み、
前記半導体層を、前記化合物半導体積層構造との間に前記絶縁膜を介して形成することを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記半導体層はｐ型であり、前記化合物半導体積層構造とｐｎ接合することを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項１０】
前記半導体層はｐ型であり、Ｓｉ，ＧａＮ，ＡｌＧａＮ，ＡｌＮ，ＩｎＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮ，ＮｉＯ，ＦｅＯ2，ＣｏＯ2，ＭｎＯ，ＣｕＯ，ＺｎＯ，Ｉｎ2Ｏ3，ＳｎＯ2，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＳｒＰｂＯ3，及びＴｉＯ2のうちから選択された１つ又は複数の半導体からなることを特徴とする請求項６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−１７８４６４（Ｐ２０１２−１７８４６４Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１１−４０６１７（Ｐ２０１１−４０６１７）
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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