【課題】 少ない工程数で形成でき、耐熱性に優れた温度センサを備える炭化珪素半導体装置を得る。
【解決手段】 炭化珪素基板１の活性領域ＡＲに形成された半導体素子と、活性領域ＡＲを取り囲むように炭化珪素基板１中に形成されたウエル領域５と、炭化珪素基板１上に配設される多結晶シリコンからなるゲート電極８と、ゲート電極８と同時に形成され、その一部を用いて形成した測温抵抗体１７と、を備えることを特徴とする。 （もっと読む）

【課題】ＶＩＡホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供する。
【解決手段】半導体装置は、基板１１０と、基板の第１表面に配置され、それぞれ複数のフィンガーを有するゲート電極１２４、ソース電極１２０およびドレイン電極１２２と、ソース電極１２０の下部に配置されたＶＩＡホールＳＣと、基板の第１表面とは反対側の第２表面に配置され、ＶＩＡホールを介してソース電極に接続された接地電極とを備え、ＶＩＡホールＳＣは、基板１１０を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置される。 （もっと読む）

【課題】高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現する。
【解決手段】半導体装置が、ロジック回路５０と、能動素子回路とを具備している。ロジック回路５０は、半導体基板１に形成された半導体素子２を備えている。該能動素子回路は、半導体基板１の上方に形成された拡散絶縁膜７−１の上に形成された半導体層８−１、８−２を用いて形成されたトランジスタ２１−１、２１−２を備えている。この能動素子回路がロジック回路５０により制御される。 （もっと読む）

【課題】小型化が可能な電磁波干渉フィルタを提供すること。
【解決手段】実施形態に係る電磁波干渉フィルタ１０は、半導体基板１１の表面上に形成された抵抗Ｒ、およびこの抵抗Ｒの両端にそれぞれ電気的に接続された一対のキャパシタＣ、をそれぞれ具備する複数の電磁波干渉フィルタ回路１２と、これらの電磁波干渉フィルタ回路１２間の半導体基板１１に埋め込み形成された素子分離層１３と、を具備する。 （もっと読む）

【課題】改良されたＥＳＤ保護デバイスおよび該動作方法が、必要とされる。
【解決手段】集積回路ＥＳＤ保護回路２７０は、ゲートダイオード２７１および出力バッファＭＯＳＦＥＴ２７２を含有する組合せデバイスとともに形成される。第１導電性タイプのボディタイフィンガ３０７は、基板３０１、３０２に形成され、複数のダイオードポリフィンガ２３１、２３２を用いて第２導電性タイプ３１０のドレイン領域から分離される。複数のダイオードポリフィンガ２３１、２３２は、出力バッファＭＯＳＦＥＴ２７２を形成する複数のポリゲートフィンガ２０４、２０５と交互配置される。 （もっと読む）

【課題】信頼性の高いトリミング回路を提供する。書き換え可能なトリミング回路を提供する。信頼性の高いトリミング回路の駆動方法を提供する。書き換え可能なトリミング回路の駆動方法を提供する。
【解決手段】オフリーク電流が極めて小さいトランジスタのソース電極またはドレイン電極に接続された記憶ノードと、該記憶ノードにゲート電極が接続されたトランジスタを用いてトリミング回路を構成する。また、該オフリーク電流が極めて小さいトランジスタを用いて、該記憶ノードにゲート電極が接続されたトランジスタのソース電極とドレイン電極に対して並列に接続された素子または回路のトリミング状態を制御する。 （もっと読む）

【課題】プログラマブルなアナログデバイスを提供する。また、電源電位の供給が遮断されたときでもデータの保持が可能で、且つ、低消費電力化が可能なアナログデバイスを提供する。
【解決手段】アナログ素子を含むユニットセルにおいて、ユニットセルのスイッチとして、第１乃至第４のトランジスタを用い、第１のトランジスタと第２のトランジスタとが接続された第１のノード、及び、第３のトランジスタと第４のトランジスタが接続された第２のノードの電位を制御することで、ユニットセルの出力を導通状態、非導通状態、又はアナログ素子を介した導通状態のいずれかに切り替える半導体装置を提供する。 （もっと読む）

【課題】 従来のＰＤ製造プロセスと同じ工程で大受光径ＰＤの帯域を拡大して、光受信部の高速化を図る。
【解決手段】 受光デバイスは、半導体基板の上方に形成された第１導電型の第１半導体層、前記第１半導体層上の光吸収層、および前記光吸収層上の第２導電型の第２半導体層の積層構造を有する光検出素子と、前記半導体基板の上方で、前記光検出素子に接続されるインダクタと、前記光検出素子で生成された電流を前記インダクタを介して取り出す出力電極と、前記光検出素子にバイアス電極を印加するバイアス印加用電極と、前記インタダクタの金属配線と交差して、前記光検出素子と、前記出力電極又は前記バイアス印加用電極との間を電気的に接続する交差配線と、を含む。 （もっと読む）

【課題】半導体集積回路における消費電力を低減すること。また、半導体集積回路における動作の遅延を低減すること。
【解決手段】記憶回路が有する複数の順序回路のそれぞれにおいて、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタがオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる容量素子とを設ける。なお、酸化物半導体によってトランジスタのチャネル形成領域が構成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタをオフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノードの電位を一定又はほぼ一定に保持することが可能である。その結果、上述した課題を解決することが可能である。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】薄膜抵抗又は基板抵抗によって数ｋΩから数十ｋΩの抵抗値を持つゲート抵抗のサイズが基板長さ、基板幅に比べて大きい。
【解決手段】能動層１０を有する半導体基板１１と、半導体基板の能動層１０にオーミック接触するソース電極１３及びドレイン電極１４と、能動層１０の上方に設けられたゲート電極１５と、半導体基板１１に設けられた非活性領域１６と、非活性領域１６上にゲート電極１５の一部が引出されて接触する導体１７と、非活性領域１６上で直流電圧が印加されるパッド電極１８と、パッド電極１８及び導体１７にオーミック接触し、非活性領域１６に設けられたゲート抵抗領域１９とを備え、ゲート抵抗領域１９は半導体基板１１へボロンイオンを注入することによって形成され、ボロンイオンの注入量によりゲート抵抗領域１９上のシート抵抗値を高めたことを備えたことを特徴とする半導体素子の構造が提供される。 （もっと読む）

【課題】差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供する。
【解決手段】高周波半導体チップと、高周波半導体チップの入力側に配置された入力側分布回路と、高周波半導体チップの出力側に配置された出力側分布回路と、入力側分布回路に接続された高周波入力端子と、出力側分布回路に接続された高周波出力端子と、高周波半導体チップのドレイン端子電極近傍に配置された平滑化キャパシタとを備え、高周波半導体チップと、入力側分布回路と、出力側分布回路と、平滑化キャパシタとが１つのパッケージに収納されたことを特徴とする半導体装置。 （もっと読む）

【課題】ＭＭＩＣとＭＭＩＣ外部回路とを接続するボンディングワイヤの影響を比較的簡単な構成で低減し、かつ省スペース化された電力増幅器を提供する。
【解決手段】ＭＭＩＣ基板と、ＭＭＩＣ基板上に配置された高周波プローブパッドと、ＭＭＩＣ基板上に高周波プローブパッドに隣接して配置され、ＭＭＩＣ外部回路とのボンディングワイヤ接続用のメタルプレートとを備える。 （もっと読む）

【課題】ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供する。
【解決手段】窒化物半導体層の主面上に、第１の主電極Ｄｓｗと第２の主電極Ｓｓｗの間に配置された制御電極Ｇｓｗを有するスイッチング素子Ｔｓｗと、スイッチング素子Ｔｓｗの第１の主電極Ｄｓｗにアノード端子が接続された第１の整流素子Ｄ１、第１の整流素子Ｄ１のカソード端子に第１の主電極ＤＤ１が接続され、スイッチング素子Ｔｓｗの制御電極Ｇｓｗに第２の主電極ＳＤ１が接続された第１の駆動素子ＴＤ１、スイッチング素子Ｔｓｗの制御電極Ｇｓｗに第１の主電極ＤＤ２が接続され、スイッチング素子の第２の主電極Ｓｓｗに第２の主電極ＳＤ２が接続された第２の駆動素子ＴＤ２、及び、第１の駆動素子ＴＤ１の制御電極ＧＤ１と第２の駆動素子ＴＤ２の制御電極ＧＤ２にそれぞれ入力される制御信号を受信する入力端子ＩＮ＿Ｈ，ＩＮ＿Ｌを有する駆動回路１０とを備える。 （もっと読む）

【課題】キャパシタのエッチングはＮＶＭセルのエッチングの終点検出に有用になるようにキャパシタおよびＮＶＭセルを集積するように形成する。
【解決手段】ＮＶＭ領域およびキャパシタ領域上に２つの導電体層を用いるように達成される。第１導電体層は後のパターニングステップの準備にパターニングされ、これが、ＮＶＭ領域およびキャパシタ領域の両方に第１導電体層および第２導電体層の両方をパターニングするステップを含む。後のエッチングが、同一マスクを用いて両方の導電体層をエッチングされることによって制御ゲート上に浮遊ゲートの重要な配列を提供する。この後のエッチングの間、キャパシタ領域に第１導電体材料をエッチングされることが、ＮＶＭ領域における第１導電体層のエッチングの終点検出を補助する。 （もっと読む）

【課題】マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制する。
【解決手段】ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルと、マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する指定ゲートバスラインと、指定ゲートバスラインに接続されたゲート引き出しラインとを備え、ゲート引き出しラインと指定ゲートバスラインの接続点をマルチフィンガー単位ＦＥＴセル内の中心からずらすことによって、接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くする。 （もっと読む）

【課題】ナノ物体を外部電気システムに接続する素子、及びその素子を作る方法を提供する。
【解決手段】特に分子の特性評価に適用される本発明によると、以下を備える素子が作られる：ナノ物体（２）に接続される上部接触パッド（８）を備えた上部層（１６）；外部電気システム（４）に接続される下部接触パッド（１２）を備えた下部層（１８）；前記下部層上にあり、前記下部パッドと接触する電気的貫通ビア（２２）を備えた接着層（２０）；前記接着層と前記上部層の間にあり、前記上部パッドを前記下部パッドに接続するための導電ライン（２５）及び電気的ビア（２６）を備えた少なくとも２つの層（２２、２４）。 （もっと読む）

【課題】金属−絶縁体−金属コンデンサや、内部接続構造の金属間誘電体として使用して、その素子や構造の平均故障寿命を改善できる誘電体構造を提供すること。
【解決手段】酸化膜層、誘電体材料層及び誘電体材料層の上に第２酸化膜層を有する、炭化ケイ素用のコンデンサ及び内部接続構造が提供される。酸化膜層の厚みは、酸化膜層と誘電体材料層の約０．５から約３３パーセントであってよい。誘電体構造として酸窒化ケイ素層を有する炭化ケイ素用のコンデンサおよび内部接続構造もまた提供される。こうしたコンデンサ及び構造を作製する方法もまた提供される。 （もっと読む）

【課題】 出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置を提供する。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。 （もっと読む）