半導体装置
【課題】ＶＩＡホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供する。
【解決手段】半導体装置は、基板１１０と、基板の第１表面に配置され、それぞれ複数のフィンガーを有するゲート電極１２４、ソース電極１２０およびドレイン電極１２２と、ソース電極１２０の下部に配置されたＶＩＡホールＳＣと、基板の第１表面とは反対側の第２表面に配置され、ＶＩＡホールを介してソース電極に接続された接地電極とを備え、ＶＩＡホールＳＣは、基板１１０を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置される。
【解決手段】半導体装置は、基板１１０と、基板の第１表面に配置され、それぞれ複数のフィンガーを有するゲート電極１２４、ソース電極１２０およびドレイン電極１２２と、ソース電極１２０の下部に配置されたＶＩＡホールＳＣと、基板の第１表面とは反対側の第２表面に配置され、ＶＩＡホールを介してソース電極に接続された接地電極とを備え、ＶＩＡホールＳＣは、基板１１０を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えば、化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、優れた高周波特性を有し、マイクロ波／ミリ波／サブミリ波帯で動作する半導体装置（例えば、電力増幅装置やスイッチング装置）として広く実用化されている。このような電力増幅装置やスイッチング装置においては、ソース電極下にＶＩＡホール（バイアホール（貫通孔））と呼ばれるコンタクトホールを形成している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１８６５０１号公報
【特許文献２】特開２０００−２９４５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、このような半導体装置に形成されるＶＩＡホールは、互いのホール間隔が狭いため、高密度にＶＩＡホールが並んで形成される。このとき、ＶＩＡホールの並ぶ方向と、化合物半導体（ＧａＡｓ、ＳｉＣ等）結晶のへき開面（Cleaved Facets）方向とが一致すると、素子が割れやすくなり、その結果、素子の形成歩留りを低下させてしまうという問題があった。
【０００５】
本実施の形態が解決しようとする課題は、ＶＩＡホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施の形態に係る半導体装置は、基板と、ゲート電極、ソース電極およびドレイン電極と、ＶＩＡホールと、接地電極とを備える。ゲート電極、ソース電極およびドレイン電極は、基板の第１表面に配置され、それぞれ複数のフィンガーを有する。ＶＩＡホールは、ソース電極の下部に配置される。接地電極は、基板の第１表面とは反対側の第２表面に配置され、ＶＩＡホールを介してソース電極に接続される。ここで、ＶＩＡホールは、基板を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置される。
【図面の簡単な説明】
【０００７】
【図１】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１（ａ）のＪ部分の拡大図、（ｃ）図１（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図２】実施の形態に係る半導体装置の構成例１であって、（ａ）図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３】実施の形態に係る半導体装置の構成例２であって、（ａ）図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４】実施の形態に係る半導体装置の構成例３であって、（ａ）図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５】実施の形態に係る半導体装置の構成例４であって、（ａ）図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６】実施の形態に係る半導体装置の構成例５であって、（ａ）図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図７】（ａ）比較例に係る半導体装置の模式的平面パターン構成の拡大図、（ｂ）図７（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図８】実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる化合物半導体結晶（ＧａＮ、ＳｉＣ）のへき開面方向の例を示す模式図。
【図９】実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる半導体基板ウェハ（ＧａＮ、ＳｉＣ）の上面を例示する模式図。
【図１０】（ａ）実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる半導体基板（ＧａＡｓ、Ｓｉ）の面方位を例示する模式図であって、（ａ）（１００）面の例、（ｂ）（００１）面の例。
【図１１】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の変形例１の拡大図、（ｂ）図１１（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図１２】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の変形例２の拡大図、（ｂ）図１２（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図１３】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の変形例３の拡大図、（ｂ）図１３（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図１４】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の変形例４の拡大図、（ｂ）図１４（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図１５】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の変形例５の拡大図、（ｂ）図１５（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【発明を実施するための形態】
【０００８】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００９】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（半導体素子構造）
実施の形態に係る半導体装置の模式的平面パターン構成の拡大図は、図１（ａ）に示すように表され、図１（ａ）のＪ部分の拡大図は、図１（ｂ）に示すように表され、図１（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンは、図１（ｃ）に例示される。また、実施の形態に係る半導体装置の構成例１〜５は、それぞれ図３〜図６に示すように表される。図３〜図６のそれぞれにおいて、（ａ）は、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図であり、（ｂ）は図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図である。
【００１１】
実施の形態に係る半導体装置は、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ６、およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ６と、各ソースフィンガー電極１２０の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１を介してソースフィンガー電極１２０に接続された接地電極１２５とを備える。
【００１２】
ソースフィンガー電極１２０の下部に形成されるＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、ソースフィンガー電極１２０は、接地電極１２５に接続されている。
【００１３】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００１４】
ここで、一旦、図７に転じると、図７（ａ）は、比較例に係る半導体装置の模式的平面パターン構成の拡大図であり、図７（ｂ）は、図７（ａ）に示した比較例に係る半導体装置に形成されたＶＩＡホールの形成パターンを例示している。比較例に係る半導体装置においても、ソースフィンガー電極１２０の下部にＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１が配置されており、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層（図示省略）を介して、ソースフィンガー電極１２０は、接地電極（図示省略）に接続される。
【００１５】
図７において、Ｄ線は、比較例に係る半導体装置を形成する化合物半導体結晶のへき開面方向を示している。半導体結晶としては、例えば、ガリウムヒ素（ＧａＡｓ）基板結晶、炭化ケイ素（ＳｉＣ）基板結晶や、基板上に形成された窒化物系化合物半導体（例えば、窒化ガリウム（ＧａＮ））の結晶などが挙げられる。化合物半導体結晶のへき開面は、例えば、ＧａＡｓ結晶基板は（０１１）面であり、ＳｉＣ結晶基板は（０１−１０）面である。
【００１６】
実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる化合物半導体結晶（ＧａＮ、ＳｉＣ）のへき開面方向の例は、模式的に図８に示すように表される。化合物半導体結晶（ＧａＮ、ＳｉＣ）のへき開面は、図８に示すように、例えば（１０−１０）、（１−１００）、（０１−１０）、若しくは（−１０１０）、（−１１００）、（０−１１０）である。
【００１７】
図９は、実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる半導体基板ウェハ（ＧａＮ、ＳｉＣ）の上面を例示している。オリエンテーションフラット（ＯＦ）は、へき開面（例えば（０１−０１）面）を認識するために形成され、ウェハ１の上面にデバイスを作製する際に、へき開面方位に対する角度調整などの基準として用いられる。図９においては、化合物半導体結晶（ＧａＮ、ＳｉＣ）のへき開面方向の６回対象方向Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃが例示されている。
【００１８】
一方、実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる半導体基板（ＧａＡｓ、Ｓｉ）の面方位を例示する模式図であって、（１００）面の例は図１０（ａ）に示すように表され、（００１面）の例は図１０（ｂ）に示すように表される。図１０（ａ）の例では、オリエンテーションフラット（ＯＦ）に垂直な＜０１１＞方向若しくは、オリエンテーションフラット（ＯＦ）に平行な＜０１１＞方向がへき開面方向となり、図１０（ｂ）の例では、オリエンテーションフラット（ＯＦ）に垂直な＜１１０＞方向若しくは、オリエンテーションフラット（ＯＦ）に平行な＜０１―１＞方向がへき開面方向となる。
【００１９】
図７に示すような半導体装置に形成されるＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１は、互いのホール間隔が狭い（例えば、Ｄ線方向のホール間隔は、約２００μｍ程度であり、Ｄ線方向のホール幅は、約２０〜３０μｍ程度である）ため、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１が高密度に並んで形成される。そして、図７の比較例に係る半導体装置のように、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１の並ぶ方向と、化合物半導体結晶のへき開面方向（Ｄ線）とが一致すると、半導体素子が割れやすくなり、その結果、素子の形成歩留りを低下させてしまう。
【００２０】
再び図１に戻って、実施の形態に係る半導体装置によれば、ＶＩＡホールＳＣ１１，ＳＣ２１，ＳＣ３１，…，ＳＣ６１，ＳＣ７１をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置し、ＶＩＡホールＳＣ１２，ＳＣ２２，ＳＣ３２，…，ＳＣ５２，ＳＣ６２をソースフィンガー電極１２０の他方の側（第２の位置）の下部に形成配置している。すなわち、互いに隣接するＶＩＡホールＳＣ（例えば、ＶＩＡホールＳＣ１１とＶＩＡホールＳＣ１２）同士は、互い違いに第１の位置と第２の位置に形成配置されている（異なる線上に沿って、互い違いにそれぞれが形成配置されている）。
【００２１】
これにより、実施の形態に係る半導体装置に形成配置されるＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１は、比較例のＶＩＡホールと比べると、へき開方向とは異なる方向にバラつきをもたせて配置されており、化合物半導体結晶のへき開面方向に高密度に（近接に）並んで形成されない。したがって、半導体素子は割れにくくなり、素子の形成歩留りを低下させてしまうといった問題を回避することができる。
【００２２】
（構造例１）
実施の形態に係る半導体装置の構成例１は、図２（ａ）に示すように、ｐ＋型の半導体基板１１０ａと、ｐ＋型の半導体基板１１０ａの第１表面上に配置されたｐ型のエピタキシャル成長層１１２ａと、ｐ型のエピタキシャル成長層１１２ａ上に配置されたｎ＋型のソース領域１２６・ドレイン領域１２８と、ソース領域１２６・ドレイン領域１２８間のｐ＋型の半導体基板１１０ａ上に配置されたゲート絶縁膜１２３と、ソース領域１２６上に配置されたソースフィンガー電極１２０、ゲート絶縁膜１２３上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。
【００２３】
ソースフィンガー電極１２０の下部には、図２（ｂ）に示すように、ＶＩＡホールＳＣが配置され、ｐ＋型の半導体基板１１０ａの第１表面と反対側の第２表面に接地電極１２５が配置される。ソースフィンガー電極１２０は、ソースフィンガー電極１２０の下部に形成されたＶＩＡホールＳＣの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、接地電極１２５に接続されている。図２に示す構成例１では、ＳｉＣ系のＭＯＳトランジスタ（Metal-Oxide-Semiconductor Transistor）が示されている。
【００２４】
（構造例２）
実施の形態に係る半導体装置の構成例２は、図３（ａ）に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。
【００２５】
ソースフィンガー電極１２０の下部には、図３（ｂ）に示すように、ＶＩＡホールＳＣが配置され、半絶縁性基板１１０の第１表面と反対側の第２表面に接地電極１２５が配置される。ソースフィンガー電極１２０は、ソースフィンガー電極１２０の下部に形成されたＶＩＡホールＳＣの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、接地電極１２５に接続されている。図３に示す構成例２では、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００２６】
（構造例３）
実施の形態に係る半導体装置の構成例３は、図４（ａ）に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。
【００２７】
ソースフィンガー電極１２０の下部には、図４（ｂ）に示すように、ＶＩＡホールＳＣが配置され、半絶縁性基板１１０の第１表面と反対側の第２表面に接地電極１２５が配置される。ソースフィンガー電極１２０は、ソースフィンガー電極１２０の下部に形成されたＶＩＡホールＳＣの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、接地電極１２５に接続されている。図４に示す構成例３では、ＧａＮ系の金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００２８】
尚、半絶縁性基板１１０としてＧａＡｓ半絶縁性基板を使用し、窒化物系化合物半導体層１１２の代わりにＧａＡｓ系の化合物半導体層を適用しても良い。その場合には、図４に示す構成例３では、ＧａＡｓ系のＭＥＳＦＥＴが示される。
【００２９】
（構造例４）
実施の形態に係る半導体装置の構成例４は、図５（ａ）に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。
【００３０】
ソースフィンガー電極１２０の下部には、図５（ｂ）に示すように、ＶＩＡホールＳＣが配置され、半絶縁性基板１１０の第１表面と反対側の第２表面に接地電極１２５が配置される。ソースフィンガー電極１２０は、ソースフィンガー電極１２０の下部に形成されたＶＩＡホールＳＣの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、接地電極１２５に接続されている。図５に示す構成例４では、ＨＥＭＴが示されている。
【００３１】
（構造例５）
実施の形態に係る半導体装置の構成例５は、図６（ａ）に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。
【００３２】
ソースフィンガー電極１２０の下部には、図６（ｂ）に示すように、ＶＩＡホールＳＣが配置され、半絶縁性基板１１０の第１表面と反対側の第２表面に接地電極１２５が配置される。ソースフィンガー電極１２０は、ソースフィンガー電極１２０の下部に形成されたＶＩＡホールＳＣの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、接地電極１２５に接続されている。図６に示す構成例５では、ＨＥＭＴが示されている。
【００３３】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００３４】
なお、半導体装置１４０において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００３５】
また、ソースフィンガー電極１２０の幅は、例えば、約４０〜５０μｍ程度であり、ソースフィンガー電極１２０の長さ（長手方向のサイズ）は、例えば、約７０μｍ程度である。ＶＩＡホールＳＣの幅は、例えば、約２０〜３０μｍ程度であり、ＶＩＡホールＳＣの長さ（長手方向のサイズ）は、例えば、約５０μｍ程度である。ソースフィンガー電極１２０のうち、ＶＩＡホールＳＣが形成されない余白部分の寸法は、上下左右とも約１０μｍずつである。なお、ＶＩＡホールＳＣの形状は、図１などに示したように、長方形状に形成することもできるし、例えば、正方形状に形成してもよい。
【００３６】
（変形例１）
図１１（ａ）は、実施の形態に係る半導体装置の模式的平面パターン構成の変形例１の拡大図であり、図１１（ｂ）は、図１１（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示している。
【００３７】
図１１に示すように、実施の形態に係る半導体装置の変形例１によれば、ＶＩＡホールＳＣ１１をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置し、ＶＩＡホールＳＣ１２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、ＶＩＡホールＳＣ２１をソースフィンガー電極１２０の他方の側（第２の位置）の下部に形成配置し、ＶＩＡホールＳＣ２２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、ＶＩＡホールＳＣ１３１をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置し、…、ＶＩＡホールＳＣ６１をソースフィンガー電極１２０の他方の側（第２の位置）の下部に形成配置し、ＶＩＡホールＳＣ６２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、ＶＩＡホールＳＣ７１をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置している。すなわち、隣接するＶＩＡホールＳＣ（例えば、ＶＩＡホールＳＣ１１とＶＩＡホールＳＣ１２とＶＩＡホールＳＣ２１）は、互い違いに第１の位置と第３の位置と第２の位置にそれぞれが形成配置されている（異なる線上に沿って、互い違いにそれぞれが形成配置されている）。
【００３８】
（変形例２）
図１２（ａ）は、実施の形態に係る半導体装置の模式的平面パターン構成の変形例２の拡大図であり、図１２（ｂ）は、図１２（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示している。
【００３９】
図１２に示すように、実施の形態に係る半導体装置の変形例２によれば、ＶＩＡホールＳＣ１１およびＳＣ１２をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置し、ＶＩＡホールＳＣ２１およびＳＣ２２をソースフィンガー電極１２０の他方の側（第２の位置）の下部に形成配置し、ＶＩＡホールＳＣ３１およびＳＣ３２をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置し、…、ＶＩＡホールＳＣ６１およびＳＣ６２をソースフィンガー電極１２０の他方の側（第２の位置）の下部に形成配置し、ＶＩＡホールＳＣ７１（およびＳＣ７２）をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置している。すなわち、隣接するＶＩＡホールＳＣ（例えば、ＶＩＡホールＳＣ１１およびＳＣ１２とＶＩＡホールＳＣ２１およびＳＣ２２）は、２組ずつ互い違いに第１の位置と第２の位置にそれぞれが形成配置されている（２組ずつ、異なる線上に沿って互い違いにそれぞれ形成配置されている）。
【００４０】
（変形例３）
図１３（ａ）は、実施の形態に係る半導体装置の模式的平面パターン構成の変形例３の拡大図であり、図１３（ｂ）は、図１３（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示している。
【００４１】
図１３に示すように、実施の形態に係る半導体装置の変形例３によれば、２組のＶＩＡホールＳＣ１１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、１組のＶＩＡホールＳＣ１２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、２組のＶＩＡホールＳＣ２１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、１組のＶＩＡホールＳＣ２２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、…、１組のＶＩＡホールＳＣ６２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、２組のＶＩＡホールＳＣ７１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置している。すなわち、隣接するＶＩＡホールＳＣ（例えば、２組のＶＩＡホールＳＣ１１と、１組のＶＩＡホールＳＣ１２）は、互い違いに、第１の位置および第２の位置と、第３の位置とにそれぞれが形成配置されている（２組のＶＩＡホールＳＣ１１と１組のＶＩＡホールＳＣ１２とは、異なる線上に沿って互い違いにそれぞれが形成配置されている）。
【００４２】
（変形例４）
図１４（ａ）は、実施の形態に係る半導体装置の模式的平面パターン構成の変形例４の拡大図であり、図１４（ｂ）は、図１４（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示している。
【００４３】
図１４に示すように、実施の形態に係る半導体装置の変形例４によれば、２組のＶＩＡホールＳＣ１１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ１２をソースフィンガー電極１２０の他方の側（第２の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ２１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、…、２組のＶＩＡホールＳＣ６１をソースフィンガー電極１２０の他方の側（第２の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ６２をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ７１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置している。すなわち、隣接するＶＩＡホールＳＣ（例えば、２組のＶＩＡホールＳＣ１１と２組のＶＩＡホールＳＣ１２と２組のＶＩＡホールＳＣ２１）は、互い違いに、第１の位置および第２の位置と、第２の位置および第３の位置と、第１の位置および第２の位置にそれぞれが形成配置されている（隣接する２組のＶＩＡホールのうち少なくとも一方のＶＩＡホール同士は、それぞれが異なる線上に沿って形成配置されている）。
【００４４】
（変形例５）
図１５（ａ）は、実施の形態に係る半導体装置の模式的平面パターン構成の変形例５の拡大図であり、図１５（ｂ）は、図１５（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示している。
【００４５】
図１５に示すように、実施の形態に係る半導体装置の変形例５によれば、２組のＶＩＡホールＳＣ１１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ１２をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ２１をソースフィンガー電極１２０の中央部（第３の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、…、２組のＶＩＡホールＳＣ６１をソースフィンガー電極１２０の他方の側（第２の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ６２をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ７１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置している。すなわち、隣接するＶＩＡホールＳＣ（例えば、２組のＶＩＡホールＳＣ１１と２組のＶＩＡホールＳＣ１２と２組のＶＩＡホールＳＣ２１）は、互い違いに、第１の位置および第３の位置と、第１の位置および第２の位置と、第２の位置および第３の位置にそれぞれが形成配置されている（隣接する２組のＶＩＡホールのうち少なくとも一方のＶＩＡホール同士は、それぞれが異なる線上に沿って形成配置されている）。
【００４６】
このように、実施の形態に係る半導体装置の変形例１〜５に形成配置されるＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１は、比較例のＶＩＡホールと比べると、へき開方向とは異なる方向にバラつきをもたせて配置されており、化合物半導体結晶のへき開面方向に高密度に（近接に）並んで形成されることがない。したがって、半導体素子は割れにくくなり、素子の形成歩留りを低下させてしまうといった問題を回避することができる。
【００４７】
以上説明した実施形態によれば、ＶＩＡホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供することができる。
【００４８】
[その他の実施の形態]
実施の形態およびその変形例１〜５に係る半導体装置を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４９】
実施の形態およびその変形例１〜５に係る半導体装置において、半導体のｎ型・ｐ型の導電型を逆にしてもよい。
【００５０】
なお、実施の形態に係る半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子なども適用できることは言うまでもない。
【００５１】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００５２】
１…ウェハ
１１０…半絶縁性基板
１１０ａ…半導体基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１２ａ…エピタキシャル成長層
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２５…接地電極
１２６…ソース領域
１２８…ドレイン領域
１３２…充填金属層
Ｇ（Ｇ１，Ｇ２，…，Ｇ１０）…ゲート端子電極
Ｄ（Ｄ１，Ｄ２，…，Ｄ１０）…ドレイン端子電極
ＳＣ（ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１）…ＶＩＡホール
Ｓ…ソース端子電極
ＯＦ…オリエンテーションフラット
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えば、化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、優れた高周波特性を有し、マイクロ波／ミリ波／サブミリ波帯で動作する半導体装置（例えば、電力増幅装置やスイッチング装置）として広く実用化されている。このような電力増幅装置やスイッチング装置においては、ソース電極下にＶＩＡホール（バイアホール（貫通孔））と呼ばれるコンタクトホールを形成している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１８６５０１号公報
【特許文献２】特開２０００−２９４５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、このような半導体装置に形成されるＶＩＡホールは、互いのホール間隔が狭いため、高密度にＶＩＡホールが並んで形成される。このとき、ＶＩＡホールの並ぶ方向と、化合物半導体（ＧａＡｓ、ＳｉＣ等）結晶のへき開面（Cleaved Facets）方向とが一致すると、素子が割れやすくなり、その結果、素子の形成歩留りを低下させてしまうという問題があった。
【０００５】
本実施の形態が解決しようとする課題は、ＶＩＡホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施の形態に係る半導体装置は、基板と、ゲート電極、ソース電極およびドレイン電極と、ＶＩＡホールと、接地電極とを備える。ゲート電極、ソース電極およびドレイン電極は、基板の第１表面に配置され、それぞれ複数のフィンガーを有する。ＶＩＡホールは、ソース電極の下部に配置される。接地電極は、基板の第１表面とは反対側の第２表面に配置され、ＶＩＡホールを介してソース電極に接続される。ここで、ＶＩＡホールは、基板を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置される。
【図面の簡単な説明】
【０００７】
【図１】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１（ａ）のＪ部分の拡大図、（ｃ）図１（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図２】実施の形態に係る半導体装置の構成例１であって、（ａ）図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３】実施の形態に係る半導体装置の構成例２であって、（ａ）図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４】実施の形態に係る半導体装置の構成例３であって、（ａ）図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５】実施の形態に係る半導体装置の構成例４であって、（ａ）図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６】実施の形態に係る半導体装置の構成例５であって、（ａ）図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図７】（ａ）比較例に係る半導体装置の模式的平面パターン構成の拡大図、（ｂ）図７（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図８】実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる化合物半導体結晶（ＧａＮ、ＳｉＣ）のへき開面方向の例を示す模式図。
【図９】実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる半導体基板ウェハ（ＧａＮ、ＳｉＣ）の上面を例示する模式図。
【図１０】（ａ）実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる半導体基板（ＧａＡｓ、Ｓｉ）の面方位を例示する模式図であって、（ａ）（１００）面の例、（ｂ）（００１）面の例。
【図１１】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の変形例１の拡大図、（ｂ）図１１（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図１２】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の変形例２の拡大図、（ｂ）図１２（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図１３】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の変形例３の拡大図、（ｂ）図１３（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図１４】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の変形例４の拡大図、（ｂ）図１４（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【図１５】（ａ）実施の形態に係る半導体装置の模式的平面パターン構成の変形例５の拡大図、（ｂ）図１５（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示する図。
【発明を実施するための形態】
【０００８】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００９】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（半導体素子構造）
実施の形態に係る半導体装置の模式的平面パターン構成の拡大図は、図１（ａ）に示すように表され、図１（ａ）のＪ部分の拡大図は、図１（ｂ）に示すように表され、図１（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンは、図１（ｃ）に例示される。また、実施の形態に係る半導体装置の構成例１〜５は、それぞれ図３〜図６に示すように表される。図３〜図６のそれぞれにおいて、（ａ）は、図１（ｂ）のＩ−Ｉ線に沿う模式的断面構造図であり、（ｂ）は図１（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図である。
【００１１】
実施の形態に係る半導体装置は、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ６、およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ６と、各ソースフィンガー電極１２０の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１を介してソースフィンガー電極１２０に接続された接地電極１２５とを備える。
【００１２】
ソースフィンガー電極１２０の下部に形成されるＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、ソースフィンガー電極１２０は、接地電極１２５に接続されている。
【００１３】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００１４】
ここで、一旦、図７に転じると、図７（ａ）は、比較例に係る半導体装置の模式的平面パターン構成の拡大図であり、図７（ｂ）は、図７（ａ）に示した比較例に係る半導体装置に形成されたＶＩＡホールの形成パターンを例示している。比較例に係る半導体装置においても、ソースフィンガー電極１２０の下部にＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１が配置されており、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層（図示省略）を介して、ソースフィンガー電極１２０は、接地電極（図示省略）に接続される。
【００１５】
図７において、Ｄ線は、比較例に係る半導体装置を形成する化合物半導体結晶のへき開面方向を示している。半導体結晶としては、例えば、ガリウムヒ素（ＧａＡｓ）基板結晶、炭化ケイ素（ＳｉＣ）基板結晶や、基板上に形成された窒化物系化合物半導体（例えば、窒化ガリウム（ＧａＮ））の結晶などが挙げられる。化合物半導体結晶のへき開面は、例えば、ＧａＡｓ結晶基板は（０１１）面であり、ＳｉＣ結晶基板は（０１−１０）面である。
【００１６】
実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる化合物半導体結晶（ＧａＮ、ＳｉＣ）のへき開面方向の例は、模式的に図８に示すように表される。化合物半導体結晶（ＧａＮ、ＳｉＣ）のへき開面は、図８に示すように、例えば（１０−１０）、（１−１００）、（０１−１０）、若しくは（−１０１０）、（−１１００）、（０−１１０）である。
【００１７】
図９は、実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる半導体基板ウェハ（ＧａＮ、ＳｉＣ）の上面を例示している。オリエンテーションフラット（ＯＦ）は、へき開面（例えば（０１−０１）面）を認識するために形成され、ウェハ１の上面にデバイスを作製する際に、へき開面方位に対する角度調整などの基準として用いられる。図９においては、化合物半導体結晶（ＧａＮ、ＳｉＣ）のへき開面方向の６回対象方向Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃが例示されている。
【００１８】
一方、実施の形態に係る半導体装置および比較例に係る半導体装置で用いられる半導体基板（ＧａＡｓ、Ｓｉ）の面方位を例示する模式図であって、（１００）面の例は図１０（ａ）に示すように表され、（００１面）の例は図１０（ｂ）に示すように表される。図１０（ａ）の例では、オリエンテーションフラット（ＯＦ）に垂直な＜０１１＞方向若しくは、オリエンテーションフラット（ＯＦ）に平行な＜０１１＞方向がへき開面方向となり、図１０（ｂ）の例では、オリエンテーションフラット（ＯＦ）に垂直な＜１１０＞方向若しくは、オリエンテーションフラット（ＯＦ）に平行な＜０１―１＞方向がへき開面方向となる。
【００１９】
図７に示すような半導体装置に形成されるＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１は、互いのホール間隔が狭い（例えば、Ｄ線方向のホール間隔は、約２００μｍ程度であり、Ｄ線方向のホール幅は、約２０〜３０μｍ程度である）ため、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１が高密度に並んで形成される。そして、図７の比較例に係る半導体装置のように、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１の並ぶ方向と、化合物半導体結晶のへき開面方向（Ｄ線）とが一致すると、半導体素子が割れやすくなり、その結果、素子の形成歩留りを低下させてしまう。
【００２０】
再び図１に戻って、実施の形態に係る半導体装置によれば、ＶＩＡホールＳＣ１１，ＳＣ２１，ＳＣ３１，…，ＳＣ６１，ＳＣ７１をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置し、ＶＩＡホールＳＣ１２，ＳＣ２２，ＳＣ３２，…，ＳＣ５２，ＳＣ６２をソースフィンガー電極１２０の他方の側（第２の位置）の下部に形成配置している。すなわち、互いに隣接するＶＩＡホールＳＣ（例えば、ＶＩＡホールＳＣ１１とＶＩＡホールＳＣ１２）同士は、互い違いに第１の位置と第２の位置に形成配置されている（異なる線上に沿って、互い違いにそれぞれが形成配置されている）。
【００２１】
これにより、実施の形態に係る半導体装置に形成配置されるＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１は、比較例のＶＩＡホールと比べると、へき開方向とは異なる方向にバラつきをもたせて配置されており、化合物半導体結晶のへき開面方向に高密度に（近接に）並んで形成されない。したがって、半導体素子は割れにくくなり、素子の形成歩留りを低下させてしまうといった問題を回避することができる。
【００２２】
（構造例１）
実施の形態に係る半導体装置の構成例１は、図２（ａ）に示すように、ｐ＋型の半導体基板１１０ａと、ｐ＋型の半導体基板１１０ａの第１表面上に配置されたｐ型のエピタキシャル成長層１１２ａと、ｐ型のエピタキシャル成長層１１２ａ上に配置されたｎ＋型のソース領域１２６・ドレイン領域１２８と、ソース領域１２６・ドレイン領域１２８間のｐ＋型の半導体基板１１０ａ上に配置されたゲート絶縁膜１２３と、ソース領域１２６上に配置されたソースフィンガー電極１２０、ゲート絶縁膜１２３上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。
【００２３】
ソースフィンガー電極１２０の下部には、図２（ｂ）に示すように、ＶＩＡホールＳＣが配置され、ｐ＋型の半導体基板１１０ａの第１表面と反対側の第２表面に接地電極１２５が配置される。ソースフィンガー電極１２０は、ソースフィンガー電極１２０の下部に形成されたＶＩＡホールＳＣの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、接地電極１２５に接続されている。図２に示す構成例１では、ＳｉＣ系のＭＯＳトランジスタ（Metal-Oxide-Semiconductor Transistor）が示されている。
【００２４】
（構造例２）
実施の形態に係る半導体装置の構成例２は、図３（ａ）に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。
【００２５】
ソースフィンガー電極１２０の下部には、図３（ｂ）に示すように、ＶＩＡホールＳＣが配置され、半絶縁性基板１１０の第１表面と反対側の第２表面に接地電極１２５が配置される。ソースフィンガー電極１２０は、ソースフィンガー電極１２０の下部に形成されたＶＩＡホールＳＣの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、接地電極１２５に接続されている。図３に示す構成例２では、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００２６】
（構造例３）
実施の形態に係る半導体装置の構成例３は、図４（ａ）に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。
【００２７】
ソースフィンガー電極１２０の下部には、図４（ｂ）に示すように、ＶＩＡホールＳＣが配置され、半絶縁性基板１１０の第１表面と反対側の第２表面に接地電極１２５が配置される。ソースフィンガー電極１２０は、ソースフィンガー電極１２０の下部に形成されたＶＩＡホールＳＣの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、接地電極１２５に接続されている。図４に示す構成例３では、ＧａＮ系の金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００２８】
尚、半絶縁性基板１１０としてＧａＡｓ半絶縁性基板を使用し、窒化物系化合物半導体層１１２の代わりにＧａＡｓ系の化合物半導体層を適用しても良い。その場合には、図４に示す構成例３では、ＧａＡｓ系のＭＥＳＦＥＴが示される。
【００２９】
（構造例４）
実施の形態に係る半導体装置の構成例４は、図５（ａ）に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。
【００３０】
ソースフィンガー電極１２０の下部には、図５（ｂ）に示すように、ＶＩＡホールＳＣが配置され、半絶縁性基板１１０の第１表面と反対側の第２表面に接地電極１２５が配置される。ソースフィンガー電極１２０は、ソースフィンガー電極１２０の下部に形成されたＶＩＡホールＳＣの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、接地電極１２５に接続されている。図５に示す構成例４では、ＨＥＭＴが示されている。
【００３１】
（構造例５）
実施の形態に係る半導体装置の構成例５は、図６（ａ）に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。
【００３２】
ソースフィンガー電極１２０の下部には、図６（ｂ）に示すように、ＶＩＡホールＳＣが配置され、半絶縁性基板１１０の第１表面と反対側の第２表面に接地電極１２５が配置される。ソースフィンガー電極１２０は、ソースフィンガー電極１２０の下部に形成されたＶＩＡホールＳＣの内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成されＶＩＡホールを充填する充填金属層１３２を介して、接地電極１２５に接続されている。図６に示す構成例５では、ＨＥＭＴが示されている。
【００３３】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００３４】
なお、半導体装置１４０において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００３５】
また、ソースフィンガー電極１２０の幅は、例えば、約４０〜５０μｍ程度であり、ソースフィンガー電極１２０の長さ（長手方向のサイズ）は、例えば、約７０μｍ程度である。ＶＩＡホールＳＣの幅は、例えば、約２０〜３０μｍ程度であり、ＶＩＡホールＳＣの長さ（長手方向のサイズ）は、例えば、約５０μｍ程度である。ソースフィンガー電極１２０のうち、ＶＩＡホールＳＣが形成されない余白部分の寸法は、上下左右とも約１０μｍずつである。なお、ＶＩＡホールＳＣの形状は、図１などに示したように、長方形状に形成することもできるし、例えば、正方形状に形成してもよい。
【００３６】
（変形例１）
図１１（ａ）は、実施の形態に係る半導体装置の模式的平面パターン構成の変形例１の拡大図であり、図１１（ｂ）は、図１１（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示している。
【００３７】
図１１に示すように、実施の形態に係る半導体装置の変形例１によれば、ＶＩＡホールＳＣ１１をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置し、ＶＩＡホールＳＣ１２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、ＶＩＡホールＳＣ２１をソースフィンガー電極１２０の他方の側（第２の位置）の下部に形成配置し、ＶＩＡホールＳＣ２２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、ＶＩＡホールＳＣ１３１をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置し、…、ＶＩＡホールＳＣ６１をソースフィンガー電極１２０の他方の側（第２の位置）の下部に形成配置し、ＶＩＡホールＳＣ６２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、ＶＩＡホールＳＣ７１をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置している。すなわち、隣接するＶＩＡホールＳＣ（例えば、ＶＩＡホールＳＣ１１とＶＩＡホールＳＣ１２とＶＩＡホールＳＣ２１）は、互い違いに第１の位置と第３の位置と第２の位置にそれぞれが形成配置されている（異なる線上に沿って、互い違いにそれぞれが形成配置されている）。
【００３８】
（変形例２）
図１２（ａ）は、実施の形態に係る半導体装置の模式的平面パターン構成の変形例２の拡大図であり、図１２（ｂ）は、図１２（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示している。
【００３９】
図１２に示すように、実施の形態に係る半導体装置の変形例２によれば、ＶＩＡホールＳＣ１１およびＳＣ１２をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置し、ＶＩＡホールＳＣ２１およびＳＣ２２をソースフィンガー電極１２０の他方の側（第２の位置）の下部に形成配置し、ＶＩＡホールＳＣ３１およびＳＣ３２をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置し、…、ＶＩＡホールＳＣ６１およびＳＣ６２をソースフィンガー電極１２０の他方の側（第２の位置）の下部に形成配置し、ＶＩＡホールＳＣ７１（およびＳＣ７２）をソースフィンガー電極１２０の一方の側（第１の位置）の下部に形成配置している。すなわち、隣接するＶＩＡホールＳＣ（例えば、ＶＩＡホールＳＣ１１およびＳＣ１２とＶＩＡホールＳＣ２１およびＳＣ２２）は、２組ずつ互い違いに第１の位置と第２の位置にそれぞれが形成配置されている（２組ずつ、異なる線上に沿って互い違いにそれぞれ形成配置されている）。
【００４０】
（変形例３）
図１３（ａ）は、実施の形態に係る半導体装置の模式的平面パターン構成の変形例３の拡大図であり、図１３（ｂ）は、図１３（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示している。
【００４１】
図１３に示すように、実施の形態に係る半導体装置の変形例３によれば、２組のＶＩＡホールＳＣ１１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、１組のＶＩＡホールＳＣ１２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、２組のＶＩＡホールＳＣ２１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、１組のＶＩＡホールＳＣ２２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、…、１組のＶＩＡホールＳＣ６２をソースフィンガー電極１２０の中央部（第３の位置）の下部に形成配置し、２組のＶＩＡホールＳＣ７１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置している。すなわち、隣接するＶＩＡホールＳＣ（例えば、２組のＶＩＡホールＳＣ１１と、１組のＶＩＡホールＳＣ１２）は、互い違いに、第１の位置および第２の位置と、第３の位置とにそれぞれが形成配置されている（２組のＶＩＡホールＳＣ１１と１組のＶＩＡホールＳＣ１２とは、異なる線上に沿って互い違いにそれぞれが形成配置されている）。
【００４２】
（変形例４）
図１４（ａ）は、実施の形態に係る半導体装置の模式的平面パターン構成の変形例４の拡大図であり、図１４（ｂ）は、図１４（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示している。
【００４３】
図１４に示すように、実施の形態に係る半導体装置の変形例４によれば、２組のＶＩＡホールＳＣ１１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ１２をソースフィンガー電極１２０の他方の側（第２の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ２１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、…、２組のＶＩＡホールＳＣ６１をソースフィンガー電極１２０の他方の側（第２の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ６２をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ７１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置している。すなわち、隣接するＶＩＡホールＳＣ（例えば、２組のＶＩＡホールＳＣ１１と２組のＶＩＡホールＳＣ１２と２組のＶＩＡホールＳＣ２１）は、互い違いに、第１の位置および第２の位置と、第２の位置および第３の位置と、第１の位置および第２の位置にそれぞれが形成配置されている（隣接する２組のＶＩＡホールのうち少なくとも一方のＶＩＡホール同士は、それぞれが異なる線上に沿って形成配置されている）。
【００４４】
（変形例５）
図１５（ａ）は、実施の形態に係る半導体装置の模式的平面パターン構成の変形例５の拡大図であり、図１５（ｂ）は、図１５（ａ）に示す半導体装置に形成されるＶＩＡホールの形成パターンを例示している。
【００４５】
図１５に示すように、実施の形態に係る半導体装置の変形例５によれば、２組のＶＩＡホールＳＣ１１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ１２をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ２１をソースフィンガー電極１２０の中央部（第３の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、…、２組のＶＩＡホールＳＣ６１をソースフィンガー電極１２０の他方の側（第２の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ６２をソースフィンガー電極１２０の一方の側（第１の位置）の下部と他方の側（第２の位置）の下部にそれぞれ形成配置し、２組のＶＩＡホールＳＣ７１をソースフィンガー電極１２０の一方の側（第１の位置）の下部と中央部（第３の位置）の下部にそれぞれ形成配置している。すなわち、隣接するＶＩＡホールＳＣ（例えば、２組のＶＩＡホールＳＣ１１と２組のＶＩＡホールＳＣ１２と２組のＶＩＡホールＳＣ２１）は、互い違いに、第１の位置および第３の位置と、第１の位置および第２の位置と、第２の位置および第３の位置にそれぞれが形成配置されている（隣接する２組のＶＩＡホールのうち少なくとも一方のＶＩＡホール同士は、それぞれが異なる線上に沿って形成配置されている）。
【００４６】
このように、実施の形態に係る半導体装置の変形例１〜５に形成配置されるＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１は、比較例のＶＩＡホールと比べると、へき開方向とは異なる方向にバラつきをもたせて配置されており、化合物半導体結晶のへき開面方向に高密度に（近接に）並んで形成されることがない。したがって、半導体素子は割れにくくなり、素子の形成歩留りを低下させてしまうといった問題を回避することができる。
【００４７】
以上説明した実施形態によれば、ＶＩＡホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供することができる。
【００４８】
[その他の実施の形態]
実施の形態およびその変形例１〜５に係る半導体装置を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４９】
実施の形態およびその変形例１〜５に係る半導体装置において、半導体のｎ型・ｐ型の導電型を逆にしてもよい。
【００５０】
なお、実施の形態に係る半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子なども適用できることは言うまでもない。
【００５１】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００５２】
１…ウェハ
１１０…半絶縁性基板
１１０ａ…半導体基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１２ａ…エピタキシャル成長層
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２５…接地電極
１２６…ソース領域
１２８…ドレイン領域
１３２…充填金属層
Ｇ（Ｇ１，Ｇ２，…，Ｇ１０）…ゲート端子電極
Ｄ（Ｄ１，Ｄ２，…，Ｄ１０）…ドレイン端子電極
ＳＣ（ＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ６１，ＳＣ６２，ＳＣ７１）…ＶＩＡホール
Ｓ…ソース端子電極
ＯＦ…オリエンテーションフラット
【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１表面に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記ソース電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面とは反対側の第２表面に配置され、前記ＶＩＡホールを介して前記ソース電極に接続された接地電極と
を備え、
前記ＶＩＡホールは、前記基板を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置されることを特徴とする半導体装置。
【請求項２】
前記半導体装置は、さらに、前記基板上に配置された窒化物系化合物半導体層を備え、
前記ＶＩＡホールは、窒化物系化合物半導体層を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
隣接する前記ＶＩＡホール同士は、異なる線上に沿って互い違いにそれぞれ配置されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
隣接する前記ＶＩＡホール同士は、前記ソース電極の第１の位置の下部と第２の位置の下部とに互い違いにそれぞれ配置されることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記基板を形成する前記化合物半導体結晶は、ＧａＡｓ、ＳｉＣまたはＧａＮであることを特徴とする請求項１に記載の半導体装置。
【請求項１】
基板と、
前記基板の第１表面に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記ソース電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面とは反対側の第２表面に配置され、前記ＶＩＡホールを介して前記ソース電極に接続された接地電極と
を備え、
前記ＶＩＡホールは、前記基板を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置されることを特徴とする半導体装置。
【請求項２】
前記半導体装置は、さらに、前記基板上に配置された窒化物系化合物半導体層を備え、
前記ＶＩＡホールは、窒化物系化合物半導体層を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
隣接する前記ＶＩＡホール同士は、異なる線上に沿って互い違いにそれぞれ配置されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
隣接する前記ＶＩＡホール同士は、前記ソース電極の第１の位置の下部と第２の位置の下部とに互い違いにそれぞれ配置されることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記基板を形成する前記化合物半導体結晶は、ＧａＡｓ、ＳｉＣまたはＧａＮであることを特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−９８２７４（Ｐ２０１３−９８２７４Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３８３１１（Ｐ２０１１−２３８３１１）
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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