【課題】 寄生ダイオードの逆回復時間を短縮でき、スイッチング損失の低減が図れるＬＤＭＯＳトランジスタを低コストで提供する。
【解決手段】 ＬＤＭＯＳトランジスタＴ１が、ｐ型半導体基板１内にｐ型ボディ領域２とｐ型埋め込み拡散領域３とｎ型ドリフト領域６を、ボディ領域２内にｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５を、ドリフト領域６内にｎ型ドレインコンタクト領域７を、ソースコンタクト領域７とドリフト領域６間のボディ領域２の上方にゲート絶縁膜８を、ゲート絶縁膜８上にゲート電極９を夫々備えて形成され、ドリフト領域６とボディ領域２は相互に接触し、埋め込み拡散領域３が、ボディ領域２の底面と接触するボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、少なくともボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方まで延在している。 （もっと読む）

【課題】ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】ゲート電極１１１ｂは、それぞれ金属又は導電性金属化合物からなる第１導電膜１０８ｂ、第２導電膜１０９ｂ及び第３導電膜１１０ｂが下から順に形成された積層構造を有し、ゲート電極１１１ａは、第２導電膜１０９ａ及び第３導電膜１１０ａが下から順に形成された積層構造を有する。第１導電膜１０８ｂの仕事関数と第２導電膜１０９ａ、１０９ｂの仕事関数とは異なっている。第１導電膜１０８ｂは板状に形成されており、第２導電膜１０９ａ、１０９ｂは凹形状に形成されている。 （もっと読む）

【課題】下地絶縁膜の膜厚精度の向上とトランジスタ特性の変動抑制との両立が図られたＭＩＳトランジスタを備えた半導体装置、及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００における活性領域１０３ａ上に形成されたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に形成されたゲート電極１１１ａとを有するＭＩＳトランジスタ１７０を備えている。ゲート絶縁膜１０８ａは、活性領域１０３ａ上に形成された板状の下層ゲート絶縁膜２１０ａと、下層ゲート絶縁膜２１０ａ上に形成された断面形状が凹状の上層ゲート絶縁膜２１１ａとを有する。下層ゲート絶縁膜２１０ａは、活性領域１０３ａ上に形成された下地絶縁膜１０４ａと、第１の高誘電率絶縁膜１０６ａとで構成され、上層ゲート絶縁膜２１１ａは、第１の高誘電率絶縁膜１０６ａ上に形成された第２の高誘電率絶縁膜１０７ａで構成される。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】トンネルトランジスタにおいて、その寄生容量を低減したゲート電極を提供する。
【解決手段】ゲート絶縁膜２０１を介して形成されたゲート電極２０２を挟むように形成された、第１導電型のソース領域１２１及び前記第１導電型とは逆導電型の第２導電型のドレイン領域１２２と、基板１０１内において前記ソース領域１２１と前記ドレイン領域１２２との間に形成された、第２導電型のチャネル領域１２３とを備える。そして、前記ゲート絶縁膜２０１は、前記ソース領域上に位置し、チャネル幅方向に平行な第１のエッジＥ１と、前記チャネル領域上又は前記ソース領域上に位置し、チャネル幅方向に平行な第２のエッジＥ２とを有し、第１の膜厚を有する第１の絶縁膜部分を有する。さらに、前記ゲート絶縁膜２０１は、前記第１の絶縁膜部分に対して前記ドレイン領域側に位置し、前記第１の膜厚よりも厚い第２の膜厚を有する第２の絶縁膜部分を有する。 （もっと読む）

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）

【課題】Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止すると共に、半導体素子のキャリア移動度を向上できるようにする。
【解決手段】半導体装置は、半導体基板１００の上部に形成された素子分離膜１０１と、素子分離膜に囲まれてなる素子活性領域１０２と、該素子活性領域１０２に形成され正孔をキャリアとするチャンネル領域１００ａとを有するＰ型ＭＩＳ−ＦＥＴ２００Ｐと、素子分離膜における素子活性領域１０２の周辺部に形成された複数のダミー活性領域１０５とを備えている。複数のダミー活性領域１０５のうち、正孔の移動方向と対向する位置に形成されたダミー活性領域のみをシリコンとゲルマニウムとを含むＳｉＧｅ付きダミー活性領域１０６としている。 （もっと読む）

【課題】トンネルＦＥＴの閾値ばらつきの抑制をはかる。
【解決手段】Ｓｉ_1-x Ｇｅ_x （０＜ｘ≦１）の第１の半導体層１３上にゲート絶縁膜２１を介して形成されたゲート電極２２と、Ｇｅを主成分とする第２の半導体と金属との化合物で形成されたソース電極２４と、第１の半導体と金属との化合物で形成されたドレイン電極２５と、ソース電極２４と第１の半導体層１３との間に形成されたＳｉ薄膜２６とを具備した半導体装置であって、ゲート電極２２に対しソース電極２４のゲート側端部とドレイン電極２５のゲート側端部とは非対称の位置関係にあり、ドレイン電極２５のゲート側の端部の方がソース電極２４のゲート側の端部よりも、ゲート電極２２の端部からゲート外側方向に遠く離れている。 （もっと読む）

【課題】貼り合わせＳＯＩ基板を使用せずに、容易なプロセスにより、高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】ｐ型のＳｉ基板１上に、一部に空孔４を有するシリコン酸化膜２が設けられ、空孔４を挟んでシリコン酸化膜２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜３により素子分離されている。空孔４に自己整合して、ＳＯＩＣ基板５上にゲート酸化膜１０を介してゲート電極１１が設けられ、ゲート電極１１の側壁にサイドウォール１２が設けられ、ＳＯＩＣ基板５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ型ソースドレイン領域（６、９）が設けられ、ｎ型ソースドレイン領域には、バリアメタル１５を有する導電プラグ１６を介してバリアメタル１８を有するＣｕ配線１９が接続されている構造からなるＮチャネルのＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】駆動電流が大きくリーク電流の少ない低消費電力のＭＩＳトランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】チャネル領域を有する半導体基板と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板内にチャネル領域を挟むように配置されたソース拡散層及びドレイン拡散層と、ソース拡散層側の半導体基板内に形成された第１のポケット不純物層と、ドレイン拡散層側の半導体基板内に形成された第２のポケット不純物層とを有し、第１のポケット不純物層は、ソース拡散層のエクステンション不純物層の濃度ピーク位置よりも深い位置に濃度ピークを有しており、第２のポケット不純物層は、ドレイン拡散層のエクステンション不純物層の濃度ピーク位置よりも浅い位置に濃度ピークを有している。 （もっと読む）

【課題】シリサイド層とＳｉ層との界面における抵抗が低いＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成された、チャネル移動度に実質的な影響を与えないＳｉＧｅ層１５と、ＳｉＧｅ層１５上に形成されたＳｉ層１６と、半導体基板２、ＳｉＧｅ層１５、およびＳｉ層１６内のゲート電極１２の両側に形成されたｎ型ソース・ドレイン領域１９と、Ｓｉ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】より高温の活性化ＦＬＡを行ってもウェハが割れることなく、ＳＤエクステンション抵抗を下げることができる半導体装置の製造方法を提供する。
【解決手段】ウェハをウェハ表面温度１１００℃以上に０．１〜１０ミリ秒で加熱するための高強度のフラッシュランプアニールを照射する際、その直前のウェハ表面温度を８００〜１０００℃と高温にする。ウェハの予備加熱を、波形を調整したフラッシュで行うことにより不純物の拡散を抑制する。この手法により、アモルファス層を形成していないウェハ表面を効果的に活性化できるため、欠陥が少なく、かつ浅く低抵抗な接合が形成できる。 （もっと読む）

【課題】ゲート幅方向端部Ｅを取り囲むフィールド酸化膜コーナー部１９近傍の活性領域１４に形成された、高濃度Ｎ型ドリフト層５の部分で絶縁破壊することにより、ＤＭＯＳトランジスタのソース・ドレイン間絶縁破壊電圧ＢＶＤＳが低下することを防止する。
【解決手段】ゲート幅方向端部Ｅの活性領域１４の幅を、ゲート幅方向中央部より広く形成することによりフィールド酸化膜コーナー部１９を、ゲート幅方向端部Ｅに形成されたＰ型ボディ層４からゲート幅方向端部の外側に遠ざける。これにより、デバイス面積を拡大することなく、Ｐ型ボディ層４から、フィールド酸化膜コーナー部１９の近傍に形成される高濃度Ｎ型ドリフト層５を遠ざける事ができる。 （もっと読む）

【課題】耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ１６層と、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ１６内のゲート電極１２の両側に形成されたｐ型のソース・ドレイン領域１９と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】耐電圧を高めて、大電流を安定して継続的に流すことができる電界効果トランジスタを提供する。
【解決手段】電界効果トランジスタ１０は、III族窒化物半導体から成る半導体活性層１１の表面領域に形成されたソース１６ｓ及びドレイン１６ｄと、半導体活性層１１上にゲート酸化膜１２を介して形成されたゲート電極１３とを備える。電界効果トランジスタ１０は、ゲート電極１３とドレイン１６ｄとの間の半導体活性層１１内に形成された電界緩和層２０を有する。電界緩和層２０は、正の電荷が生じる第１の層２１と負の電荷が生じる第２の層２２とが、膜厚方向に交互に配置される積層構造を有する。 （もっと読む）

【課題】トランジスタが形成される半導体層の任意の位置にパンチスルーを抑制するための高濃度層を形成する。
【解決手段】半導体装置の製造方法は、第１導電型の半導体基板１１上にマスク層１３を形成する工程と、半導体基板１１をマスク層１３をマスクとしてエッチングし、半導体基板１１に凸状半導体層１４を形成する工程と、半導体基板１１上で凸状半導体層１４の下部を覆うように第１絶縁層１５を形成する工程と、第１絶縁層１５に第１導電型の不純物を導入し、凸状半導体層１４の下部に高濃度層１６を形成する工程と、第１絶縁層１５の表面上で凸状半導体層１４の側面上にゲート絶縁膜１７を形成する工程と、ゲート絶縁膜１７上にゲート電極１８を形成する工程とを含む。 （もっと読む）

【課題】高耐圧と速い動作とを共に実現することが可能な半導体装置を提供する。
【解決手段】Ｎ型基板１上のＮ型の半導体層２、半導体層２の表面の、Ｐ型の第１拡散層４及び、この第１拡散層４と互いに離間し、かつ、第１拡散層４を囲む、Ｐ型の第２拡散層４から成る第１ソース領域及び第１ドレイン領域、第１拡散層４の表面のＰ型の第３拡散層５、第２拡散層４の表面のＰ型の第４拡散層７、第２拡散層４の表面と半導体層２の表面とをまたぎ、第４拡散層７と電気的に接続された、Ｎ型の第５拡散層８、第１ソース領域及び第１ドレイン領域及び半導体層２上の第１ゲート電極１０、第１ゲート電極１０と容量接続されているドレイン電極１３、ドレイン電極１３と第３拡散層５とを電気的に接続する配線１２，１５を含む、半導体装置を構成する。 （もっと読む）

【課題】本発明は、薬液処理やエッチング工程の影響を受けず、設計通りの耐圧特性を得ることができる半導体装置及び半導体装置の製造方法を提供することを目的とする。
【解決手段】周囲が素子分離領域７０で囲まれたアクティブエリア８０を有し、該アクティブエリア上にゲート１０が延在し、該ゲートと前記素子分離領域とで周囲が囲まれて前記アクティブエリアが露出したアクティブエリア露出部８５を有する半導体装置１５０であって、
該ゲートの隣に略平行に延在して配置され、前記アクティブエリア露出部に形成されたソース３０と、
該ソースを側方及び下方から覆い、前記アクティブエリア露出部を包含して前記ゲート及び前記素子分離領域に到達するように形成されたボディ層５０と、
該ソースの延在方向の延長上にある前記ボディ層の外側に、前記ボディ層を側方及び下方から覆うように形成された前記ボディ層と同じ導電型の追加不純物層６０と、を有することを特徴とする。 （もっと読む）

【課題】ハンプ特性の発生を抑制することができる半導体装置を提供する。
【解決手段】半導体装置１は、一導電型の半導体基板表面に設けられた素子分離膜１２、一対の端部が素子分離膜１２と素子形成領域１３との境界上に位置するゲート電極１４、ゲート電極１４の直下の領域を挟んで配置される逆導電型のソース領域１５、ドレイン領域１６、素子形成領域１３内に形成された一導電型の不純物拡散領域１７を備える。ソース領域１５は、素子形成領域１３内のゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に対し離間している。不純物拡散領域１７は、境界側の領域１４１と隣接する部分が、ソース領域１５と、素子分離膜１２との間に配置されるとともに、ソース領域１５と、境界側の領域１４１とに接する。不純物拡散領域１７は、ドレイン領域１６と素子分離膜１２との間には配置されていない。 （もっと読む）

【課題】半導体集積回路のソフトエラーの発生を抑制する技術を提供する。
【解決手段】半導体集積回路装置を構成するＭＩＳＦＥＴ（２）を以下のように構成する。そのＭＩＳＦＥＴ（２）は、第一導電型のドレイン拡散層（４）とソース拡散層（３）、およびゲート電極（５）、第一導電型と反対導電型の第二導電型の基板（８）／ウエル（９）から構成される。そして、そのＭＩＳＦＥＴ（２）において、ドレイン拡散層（４）の周囲少なくとも２辺の素子分離面に対向する位置に、第一導電型と同導電型の第一の拡散層（１１）（１２）を、素子分離絶縁膜（６）を介して所定間隔で２箇所以上設け、ソース拡散層近傍またはソース拡散層に接触するように、第二導電型の第二の拡散層（１６）を設ける。 （もっと読む）