半導体装置及びその製造方法
【課題】 寄生ダイオードの逆回復時間を短縮でき、スイッチング損失の低減が図れるＬＤＭＯＳトランジスタを低コストで提供する。
【解決手段】 ＬＤＭＯＳトランジスタＴ１が、ｐ型半導体基板１内にｐ型ボディ領域２とｐ型埋め込み拡散領域３とｎ型ドリフト領域６を、ボディ領域２内にｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５を、ドリフト領域６内にｎ型ドレインコンタクト領域７を、ソースコンタクト領域７とドリフト領域６間のボディ領域２の上方にゲート絶縁膜８を、ゲート絶縁膜８上にゲート電極９を夫々備えて形成され、ドリフト領域６とボディ領域２は相互に接触し、埋め込み拡散領域３が、ボディ領域２の底面と接触するボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、少なくともボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方まで延在している。
【解決手段】 ＬＤＭＯＳトランジスタＴ１が、ｐ型半導体基板１内にｐ型ボディ領域２とｐ型埋め込み拡散領域３とｎ型ドリフト領域６を、ボディ領域２内にｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５を、ドリフト領域６内にｎ型ドレインコンタクト領域７を、ソースコンタクト領域７とドリフト領域６間のボディ領域２の上方にゲート絶縁膜８を、ゲート絶縁膜８上にゲート電極９を夫々備えて形成され、ドリフト領域６とボディ領域２は相互に接触し、埋め込み拡散領域３が、ボディ領域２の底面と接触するボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、少なくともボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方まで延在している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＬＤＭＯＳトランジスタ（ラテラル二重拡散ＭＯＳトランジスタ）及びその製造方法に関する。
【背景技術】
【０００２】
ＬＤＭＯＳトランジスタは、スイッチング速度が速く、電圧駆動系のため使いやすいといった特徴を有しており、スイッチングレギュレータや各種ドライバ、ＤＣＤＣコンバータ等に用いられ、パワー・高耐圧分野のキーデバイスとなっている。
【０００３】
例えば、直流電源を降圧する同期整流型のＤＣＤＣコンバータでは、図１に示すように、スイッチング素子として、２つのＭＯＳトランジスタＭ１，Ｍ２を直列に接続し、一方を低電位側の直流電源と接続するローサイド側のＭＯＳトランジスタＭ１とし、他方を高電位側の直流電源と接続するハイサイド側のＭＯＳトランジスタＭ２として、プッシュプル回路を構成している。特に、ローサイド側のＭＯＳトランジスタＭ１には、その高耐圧、低抵抗、高スイッチング速度の特徴から、ｎチャネル型のＬＤＭＯＳトランジスタが使用される場合が多い。尚、図１中に示すダイオードＤ１は、後述するＭＯＳトランジスタＭ１内に寄生するダイオードを示している。また、図１中に示すコイルＬ１とキャパシタＣ１は、出力端Ｖｏｕｔに寄生する誘導成分と容量成分を示している。
【０００４】
図２に、ローサイド側のＭＯＳトランジスタＭ１とハイサイド側のＭＯＳトランジスタＭ２の各ゲート信号Ｇｍ１，Ｇｍ２の概略の電圧波形を示す。一般的に、図１に示すような同期整流型のＤＣＤＣコンバータでは、図２に示すように、ハイサイド側とローサイド側の両方のＭＯＳトランジスタＭ１，Ｍ２が同時にオンして過大な貫通電流が流れることを防止するために、両者が同時にオフする期間であるデッドタイムＴｄを設けた上で、ハイサイド側とローサイド側の各ＭＯＳトランジスタＭ１，Ｍ２を交互にオンオフさせている。尚、各ＭＯＳトランジスタＭ１，Ｍ２のゲート信号Ｇｍ１，Ｇｍ２の生成及びタイミング制御は、図１に示す制御回路内で行われている。
【０００５】
図３と図４に、同期整流型のＤＣＤＣコンバータにおいて、或るデッドタイムＴｄの開始直後及び終了直後の電流の流れを示す。
【０００６】
ハイサイド側のＭＯＳトランジスタＭ２がオフで、ローサイド側のＭＯＳトランジスタＭ１がオンからオフに遷移すると、出力端ＶｏｕｔからＭＯＳトランジスタＭ１を介して接地電位に流れる引き込み電流は遮断されるが、寄生ＬＣ成分等によってＭＯＳトランジスタＭ１のドレイン端子の電位が接地電位より低下して負電位になると、デッドタイムＴｄの間、寄生ダイオードＤ１に、図３に示すような順方向電流Ｉ１が流れる。順方向電流Ｉ１が流れている状態で、ハイサイド側のＭＯＳトランジスタＭ２がオフからオンに遷移し、デッドタイムＴｄが終了すると、ＭＯＳトランジスタＭ１のドレイン端子の電位が上昇し、当該寄生ダイオードＤ１が順バイアス状態から逆バイアス状態に変化するが、図４に示すように、寄生ダイオードＤ１の逆回復特性により、逆回復時間の間、貫通電流Ｉ２が流れる。
【０００７】
当該貫通電流Ｉ２は、スパイク電流となってスイッチング損失を悪化させ、ＤＣＤＣコンバータの効率を低下させるだけではなく、高速化の妨げともなるため、寄生ダイオードＤ１の逆回復特性の改善は非常に重要である。
【０００８】
寄生ダイオードＤ１の逆回復特性について説明する前に、図１に示すスイッチング素子に使用されるｎチャネル型のＬＤＭＯＳトランジスタの素子構造について簡単に説明する。ｎチャネル型のＬＤＭＯＳトランジスタとしては、種々の構造のものが開発されており、例えば、下記の特許文献１〜３に開示されているものが存在する。図５に特許文献１に開示のＬＤＭＯＳトランジスタ（便宜的に、「従来トランジスタ１」と称す）、図６に特許文献２に開示のＬＤＭＯＳトランジスタ（便宜的に、「従来トランジスタ２」と称す）、図７に特許文献３に開示のＬＤＭＯＳトランジスタ（便宜的に、「従来トランジスタ３」と称す）の夫々の概略の断面構造を示す。尚、各図の断面構造において、共通する部位には共通の符号を付している。以下、図５〜図７を参照しながら、下記特許文献１〜３に記載の従来のｎチャネル型のＬＤＭＯＳトランジスタの構造につき説明する。尚、図５〜図７において、上記寄生ダイオードＤ１を形成するｐｎ接合の一部に対して、ダイオード記号を付している。
【０００９】
図５に示すように、従来トランジスタ１は、ｐ型半導体基板３０上にｐ型エピタキシャル層３１が形成され、当該エピタキシャル層３１内にｎ型埋め込み拡散領域３２とｎ型ウェル３３が、ｎ型埋め込み拡散領域３２がｎ型ウェル３３の底面に接するように形成されている。
【００１０】
ｎ型ウェル３３内にはｐ型ボディ領域２と高濃度のｎ型ドレインコンタクト領域７が素子分離領域１０を介して離間して形成されている。当該離間方向が電流の流れる方向である。
【００１１】
ｐ型ボディ領域２内には高濃度のｎ型ソースコンタクト領域４が形成されており、更にそのｎ型ソースコンタクト領域４の内側に、高濃度のｐ型ボディコンタクト領域５が形成されている。ｎ型ソースコンタクト領域４とｎ型ソースコンタクト領域４からｎ型ドレインコンタクト領域７に向かう方向に位置する素子分離領域１０との間のｐ型ボディ領域２とｎ型ウェル３３の上方に、ゲート絶縁膜８を介してゲート電極９が形成されている。
【００１２】
尚、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５はコンタクト電極を介して相互に電気的に接続しソース電極１４が形成され、当該ソース電極１４によってｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５が同電位に設定される。また、ｎ型ドレインコンタクト領域７はコンタクト電極と接続しドレイン電極１５が形成されている。
【００１３】
図６に示すように、従来トランジスタ２では、ｐ型半導体基板３０上にｐ型エピタキシャル層３１が形成されず、ｎ型ウェル３３がｐ型半導体基板１内に形成されている。また、従来トランジスタ２では、ｎ型ウェル３３内にｎ型ドリフト領域６がｐ型ボディ領域２と素子分離領域１０を介して離間して形成され、ｎ型ドレインコンタクト領域７が当該ｎ型ドリフト領域６内に形成されている。更に、従来トランジスタ２では、ｎ型埋め込み拡散領域３２が形成されず、代わりに、ｐ型埋め込み拡散領域３が、ｎ型ウェル３３内にｐ型ボディ領域２の底面に接し、ｎ型ドリフト領域６の下方に向かって延伸して形成されている。従来トランジスタ２は、図５に示す従来トランジスタ１と同様に、ｎ型ソースコンタクト領域４、ｐ型ボディコンタクト領域５、ゲート絶縁膜８、ゲート電極９、ソース電極１４、ドレイン電極１５を備える。
【００１４】
従来トランジスタ２では、ｐ型埋め込み拡散領域３を設けることで、ｐ型ボディ領域２とｎ型ウェル３３間に逆バイアスが印加されている場合に、ｐ型埋め込み拡散領域３とｎ型ウェル３３の界面に沿って空乏層が、ｎ型ドリフト領域６とｐ型ボディ領域２が離間する方向に延在するため、ｎ型ドリフト領域６のｐ型ボディ領域２寄りの端部に電界が集中するのが緩和され、当該離間方向に対する耐圧が向上する。
【００１５】
図７に示すように、従来トランジスタ３では、ｐ型半導体基板３０上にｐ型エピタキシャル層３１が形成され、その界面にｎ型埋め込み拡散領域３２が形成されている。ｐ型エピタキシャル層３１内には、ｐ型ボディ領域２とｎ型ドレインコンタクト領域７が相互に離間して形成され、その間隙部にｐ型ボディ領域２とｎ型ドレインコンタクト領域７の夫々と接触してｎ型ドリフト領域６が形成されている。ｎ型ドレインコンタクト領域７の外側に、高濃度のｎ型シンカー領域３４が、ｎ型ドレインコンタクト領域７と離間し、下端がｎ型埋め込み拡散領域３２と接触するように形成され、当該ｎ型シンカー領域３４内に更に高濃度のｎ型拡散領域３５が形成されている。ｐ型エピタキシャル層３１は、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４によってその周囲と底面が覆われている。従来トランジスタ３は、図５に示す従来トランジスタ１及び図６に示す従来トランジスタ２と同様に、ｎ型ソースコンタクト領域４、ｐ型ボディコンタクト領域５、ゲート絶縁膜８、ゲート電極９、ソース電極１４、ドレイン電極１５を備える。
【００１６】
従来トランジスタ１〜３は、何れも、ｐ型ボディコンタクト領域５は、同じ導電型のｐ型半導体基板１，２０との間が、逆導電型のｎ型ウェル３３またはｎ型埋め込み拡散領域３２とｎ型シンカー領域３４によって電気的に分離されているため、同じｐ型半導体基板１，２０上に複数のＬＤＭＯＳトランジスタを形成した場合に、個々のＬＤＭＯＳトランジスタのソース電極Ｓに独立して個別のソース電位を印加することができる。
【００１７】
次に、図５〜図７に示す従来トランジスタ１〜３の断面構造を参照しながら、寄生ダイオードＤ１の逆回復特性について説明する。
【００１８】
一般的に、ダイオードの逆回復特性とは、印加電圧の極性が順バイアスから逆バイアスに切り替わるとき、過渡的に大きな電流が流れる現象であり、順バイアス時にダイオード内部に蓄積された少数キャリアが、そのキャリアライフタイムの間残存し、逆バイアス時に転流することに起因する。従って、逆回復特性を改善するには、順バイアス時における少数キャリアの蓄積量を小さくすること、或いは、蓄積された少数キャリアを素早く回収することが重要となる。
【００１９】
従来トランジスタ１は、ｐ型ボディ領域２をアノード領域、ｎ型ウェル３３をカソード領域とする寄生ダイオードＤ１を有し、従来トランジスタ２は、ｐ型ボディ領域２とｐ型埋め込み拡散領域３をアノード領域、ｎ型ウェル３３とｎ型ドリフト領域６をカソード領域とする寄生ダイオードＤ１を有し、従来トランジスタ３は、ｐ型ボディ領域２とｐ型エピタキシャル層３１をアノード領域、ｎ型ドリフト領域６とｎ型ドレインコンタクト領域７をカソード領域とする寄生ダイオードＤ１を有する。
【００２０】
従来トランジスタ１，２と従来トランジスタ３を比較すると、従来トランジスタ１，２では、カソード領域となる低濃度ｎ型領域に体積の大きなｎ型ウェル３３が含まれるのに対し、従来トランジスタ３では、カソード領域となる低濃度ｎ型領域がｎ型ドリフト領域６に限定されているため、従来トランジスタ３の方が低濃度のカソード領域の体積が小さい。つまり、従来トランジスタ３では、順バイアス印加時にカソード領域に蓄積される少数キャリア（正孔）の量が大幅に減少する。一方、従来トランジスタ３では、低濃度のアノード領域となる部分が、ｐ型ボディ領域２とｐ型エピタキシャル層３１と拡大するため、アノード領域に蓄積される少数キャリア（電子）の量は、従来トランジスタ１，２より従来トランジスタ３の方が大きくなる。しかし、従来トランジスタ３では、ｐ型エピタキシャル層３１がｎ型埋め込み拡散領域３２とｎ型シンカー領域３４によってその周囲と底面が覆われているため、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４の電位を高電位に設定すると、ｐ型エピタキシャル層３１内に蓄積された少数キャリア（電子）は、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４側に回収される。従来トランジスタ３では、カソード領域の体積を小さくして少数キャリア（正孔）の蓄積量を制限し、更に、拡大したアノード領域に対してその周囲に逆バイアス状態のｐｎ接合を形成することで、アノード領域に蓄積される過剰な少数キャリア（電子）を回収することで、全体として寄生ダイオードＤ１の逆回復特性の改善が期待される。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】米国特許第５７１９４２１号明細書
【特許文献２】特開２０１０−２５８３５５号公報
【特許文献３】米国特許第６７１０４２７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、特許文献３に開示の従来トランジスタ３では、逆回復特性を改善するために、ｐ型エピタキシャル層３１内に蓄積された少数キャリア（電子）を回収するためのｎ型埋め込み拡散領域３２とｎ型シンカー領域３４が必要となる。また、ｎ型埋め込み拡散領域３２を設けない場合は、ｐ型エピタキシャル層３１と連続するｐ型半導体基板３０にも少数キャリア（電子）が蓄積され逆回復特性が大幅に悪化するため、従来トランジスタ３では、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４が必要となる。ｎ型シンカー領域３４は、ｐ型エピタキシャル層３１とｎ型埋め込み拡散領域３２の間のｐｎ接合が順バイアス状態とならないように、ｎ型埋め込み拡散領域３２の電位をｐ型ボディ領域２が取り得る最大電位以上に固定するために必要である。更に、ｎ型埋め込み拡散領域３２は、耐圧を確保するため等の理由から、ｐ型ボディ領域２の底面から離間して更に下方に形成されるため、つまり、ｐ型ボディ領域２の表面から相当深い位置に形成されるため、イオン注入によって逆導電型の半導体基板内に形成するのが困難である。このため、ｐ型半導体基板３０上にｐ型ボディ領域２の表面に至るまでの領域に別途ｐ型エピタキシャル層３１を成長させ、予め注入していたｎ型不純物を当該エピタキシャル成長途中の熱処理により拡散させて形成する必要がある。更に、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４を形成するためのフォトリソグラフィーに追加マスクが必要となる。従って、従来トランジスタ３では、逆回復特性を改善するために製造コストが高くなるというデメリットがある。
【００２３】
本発明は、上記の問題点に鑑み、製造コストの高いエピタキシャル層を使用せず、寄生ダイオードの逆回復時間を短縮でき、ひいてはスイッチング損失の低減が図れるＬＤＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するため、本発明は、
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備え、
前記第１のＬＤＭＯＳトランジスタが、前記半導体基板内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型のボディ領域と、前記半導体基板内に、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に形成された前記半導体基板より高濃度の前記第１導電型の埋め込み拡散領域と、前記ボディ領域内に、基板表面から下方に向けて形成された前記第１導電型とは異なる第２導電型のソースコンタクト領域と、前記ボディ領域内に、基板表面から下方に向けて形成された前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域と、前記半導体基板内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に形成された前記第２導電型のドリフト領域と、前記ドリフト領域内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に形成された当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域と、前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えて構成され、
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドレインコンタクト領域の前記ボディ領域から最も離間した遠方端の下方まで延在していることを第１の特徴とする半導体装置を提供する。
【００２５】
更に、上記第１の特徴の半導体装置は、前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドリフト領域の前記ボディ領域から最も離間した遠方端の下方まで延在していることが好ましい。
【００２６】
更に、上記目的を達成するため、本発明は、
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備える半導体装置の製造方法であって、
前記第１のＬＤＭＯＳトランジスタを形成する工程が、前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型のボディ領域を、基板表面から下方に向けて形成する工程と、前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型の埋め込み拡散領域を、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に、前記ボディ領域形成時のエネルギ注入より高エネルギ注入で形成する工程と、前記ボディ領域内に、前記第１導電型とは異なる第２導電型のソースコンタクト領域を、基板表面から下方に向けて形成する工程と、前記ボディ領域内に、前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記半導体基板内に、前記第２導電型のドリフト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に基板表面から下方に向けて形成する工程と、前記ドリフト領域内に、当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に基板表面から下方に向けて形成する工程と、前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を有し、
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドレインコンタクト領域の前記ボディ領域から最も離間した遠方端の下方まで延在するように形成されることを第１の特徴とする半導体装置の製造方法を提供する。
【００２７】
更に、上記第１の特徴の半導体装置の製造方法において、前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドリフト領域の前記ボディ領域から最も離間した遠方端の下方まで延在するように形成されることが好ましい。
【００２８】
上記第１の特徴の半導体装置の第１のＬＤＭＯＳトランジスタ、或いは、上記第１の特徴の半導体装置の製造方法で形成される第１のＬＤＭＯＳトランジスタでは、第１導電型と第２導電型の一方がｐ型で他方がｎ型であり、寄生ダイオードのｐｎ接合は、第１導電型の半導体基板と第２導電型のドリフト領域の界面に主として形成される。当該寄生ダイオードが順バイアス時に生成される少数キャリアは、専ら低濃度の半導体基板とドリフト領域に蓄積されることになるが、当該第１のＬＤＭＯＳトランジスタでは、ドリフト領域が逆導電型の半導体基板内に形成されているため、その体積を小さく制限できるため、ドリフト領域内に蓄積される少数キャリアの量を大幅に減少させることができる。一方、低濃度の半導体基板の体積はドリフト領域と比較して相当大きいが、第１導電型のボディ領域の底面と接触する第１導電型の埋め込み拡散領域が、半導体基板の基板面に平行な方向に、少なくともボディ領域からドレインコンタクト領域のボディ領域から最も離間した遠方端の下方まで延在するため、ドリフト領域下方に存在する半導体基板は、同じ導電型の高濃度の埋め込み拡散領域によって上下に分断される。当該寄生ダイオードが順バイアス時に生成される少数キャリアは、高濃度の埋め込み拡散領域では多数キャリアとの再結合によりキャリアライフタイムが短いため、埋め込み拡散領域によって分断された下側の半導体基板は、当該寄生ダイオードが順バイアス時に生成される少数キャリアの蓄積には寄与しない。よって、当該少数キャリアは、埋め込み拡散領域によって分断された上側、つまり、ドリフト領域に近接する側の体積が大幅に減少した半導体基板に蓄積されるので、その量を大幅に減少させることができる。以上より、上記第１のＬＤＭＯＳトランジスタによって、第１の当該寄生ダイオードが順バイアス時に生成される少数キャリアの量を、半導体基板とドリフト領域の両側において大幅に減少できるため、寄生ダイオードの逆回復時間を短縮でき、スイッチング損失の低減が図れる。
【００２９】
尚、埋め込み拡散領域は、ドリフト領域のボディ領域から最も離間した遠方端の下方まで延在するのが更に好ましいが、当該寄生ダイオードが順バイアス時に生成される少数キャリアは、ドレインコンタクト領域からドリフト領域を経由して、ボディ領域の方向に供給されるため、必ずしもドリフト領域のボディ領域から最も離間した遠方端付近の下方領域にまで延在しなくても良い。
【００３０】
上記第１のＬＤＭＯＳトランジスタを、寄生ダイオードの逆回復時間が短縮できると期待される特許文献３に開示の従来トランジスタ３と比較すると、何れも、ドリフト領域の体積は小さく制限されているが、上記第１のＬＤＭＯＳトランジスタの埋め込み拡散領域によって分断された上側の半導体基板の体積の方が、従来トランジスタ３のｐ型エピタキシャル層の体積より小さくできる。この結果、上記第１のＬＤＭＯＳトランジスタでは、従来トランジスタ３に設けられているｐ型エピタキシャル層内に蓄積された少数キャリアを回収するための構造を必ずしも必要としないため、半導体基板に代えてエピタキシャル層を形成する必要がなく、低製造コストで逆回復特性の改善が図れる。
【００３１】
更に、上記第１の特徴の半導体装置は、前記ドリフト領域の前記ボディ領域から最も離間した遠方端より遠方側の前記半導体基板内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型の基板コンタクト領域と、基板表面から下方に向けて形成された前記第２導電型の第１拡散領域を夫々備え、前記第１拡散領域内に、基板表面から下方に向けて形成された前記第１拡散領域より高濃度の前記第２導電型の第１高濃度拡散領域を備え、前記ボディコンタクト領域と前記基板コンタクト領域と前記第１高濃度拡散領域が相互に同電位となるように電気的に接続されていることを第２の特徴とする。
【００３２】
更に、上記第１の特徴の半導体装置の製造方法は、前記ドリフト領域の前記ボディ領域から最も離間した遠方端より遠方側の前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型の基板コンタクト領域と、前記第２導電型の第１拡散領域を、基板表面から下方に向けて各別に形成する工程と、前記第１拡散領域内に、前記第１拡散領域より高濃度の前記第２導電型の第１高濃度拡散領域を、基板表面から下方に向けて形成する工程と、前記ボディコンタクト領域と前記基板コンタクト領域と前記第１高濃度拡散領域を、相互に同電位となるように電気的に接続する工程と、を有することを第２の特徴とする。
【００３３】
更に、上記第２の特徴の半導体装置及び半導体装置の製造方法において、前記ドリフト領域が、前記ボディ領域の外周を取り囲むように環状に形成され、前記基板コンタクト領域が、前記ドリフト領域の外周を取り囲むように２重の環状に形成され、前記第１拡散領域が、内側の環状の前記基板コンタクト領域と外側の環状の前記基板コンタクト領域の間の環状領域に、環状に形成されることが好ましい。
【００３４】
上記第２の特徴の半導体装置及び半導体装置の製造方法によれば、第１拡散領域と半導体基板の界面にダイオード（以下、便宜的に第１ダイオードと称する。）が形成される。半導体基板とドリフト領域の界面に形成される逆回復特性改善の対象となる寄生ダイオードが順バイアス時には、ボディコンタクト領域とドレインコンタクト領域の間において寄生ダイオードを経由する順バイアス電流が流れるため、低濃度の半導体基板の抵抗による電圧降下により、半導体基板の電位は、同じ導電型のボディコンタクト領域の電位より順バイアス時のドレインコンタクト領域の電位に向けて変位する。この結果、寄生ダイオードが順バイアス時において、第１ダイオードでは、寄生ダイオードが順バイアス状態から逆バイアス状態に遷移する前に、いち早く逆バイアス状態となっているため、寄生ダイオードが順バイアス時に半導体基板内に蓄積される少数キャリアを、逆バイアス状態の第１ダイオードで回収できるため、寄生ダイオードが逆バイアス状態に遷移した後に転流する半導体基板内の少数キャリアの量を低減でき、当該少数キャリアのキャリアライフタイムを更に短縮し、逆回復特性を更に改善することができる。
【００３５】
上記第２の特徴の半導体装置及び半導体装置の製造方法における上記第１のＬＤＭＯＳトランジスタを、特許文献３に開示の従来トランジスタ３と比較すると、従来トランジスタ３では、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４には常時一定の高電位が印加され、ｐ型エピタキシャル層との間に形成されるダイオードは、常時高電圧の逆バイアス状態となり、ｐ型エピタキシャル層内の少数キャリアが回収された後も一定の逆バイアスリーク電流が常時流れるのに対して、上記第１のＬＤＭＯＳトランジスタでは、第１ダイオードが逆バイアス状態となるのは、寄生ダイオードが順バイアス状態となって順バイアス電流が流れている期間に限定され、第１ダイオードに流れる逆バイアス電流は、専ら半導体基板内に蓄積された少数キャリアの回収にのみ利用される。
【００３６】
更に、上記第１または第２の特徴の半導体装置は、前記ドリフト領域内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を備え、
前記第２高濃度拡散領域を備える場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域が相互に同電位となるように電気的に接続され、前記ショットキー接合部を備える場合、前記ドレインコンタクト領域と前記ショットキー接合部が相互に同電位となるように電気的に接続されていることを第３の特徴とする。
【００３７】
更に、上記第１または第２の特徴の半導体装置の製造方法は、前記ドリフト領域内に、前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域を基板表面から下方に向けて形成するか、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を形成する工程と、
前記第２高濃度拡散領域を形成する場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域を相互に同電位となるように電気的に接続し、前記ショットキー接合部を形成する場合、前記ドレインコンタクト領域と前記ショットキー接合部を相互に同電位となるように電気的に接続する工程と、を有することを第３の特徴とする。
【００３８】
上記第３の特徴の半導体装置及び半導体装置の製造方法によれば、第２高濃度拡散領域を備える場合は第２高濃度拡散領域とドリフト領域の界面に、ショットキー接合部を備える場合は当該ショットキー接合部にダイオード（以下、便宜的に第２ダイオードと称する。）が形成される。無バイアス状態の第２ダイオードでは、接合の両側からの多数キャリアの拡散によって形成された空乏層内に生じる内蔵電界によって、ドリフト領域内の多数キャリアが第２高濃度拡散領域側或いはショットキー接合部の反対側への拡散が抑制され、多数キャリアの拡散による電流は流れない。しかし、半導体基板とドリフト領域の界面に形成される逆回復特性改善の対象となる寄生ダイオードが順バイアス時には、ボディコンタクト領域とドレインコンタクト領域の間において寄生ダイオードを経由する順バイアス電流が流れるため、低濃度のドリフト領域内に少数キャリアが蓄積され、少数キャリア濃度の高い状態となっているため、第２ダイオードが無バイアス状態でも、ドリフト領域側の高濃度の少数キャリアはドリフト電流として第２高濃度拡散領域側或いはショットキー接合部の反対側へ移動し回収される。更に、当該順バイアス電流によるドリフト領域とドレインコンタクト領域間の電圧降下により、ドリフト領域の電位は、同じ導電型のドレインコンタクト領域の電位より順バイアス時のボディコンタクト領域の電位に向けて変位する。この結果、寄生ダイオードが順バイアス時において、第２ダイオードでは、寄生ダイオードが順バイアス状態から逆バイアス状態に遷移する前に、いち早く逆バイアス状態となっているため、ドリフト領域側の高濃度の少数キャリアの回収が促進される。寄生ダイオードが順バイアス時にドリフト領域内に蓄積される少数キャリアを、逆バイアス状態の第２ダイオードで回収できるため、寄生ダイオードが逆バイアス状態に遷移した後に転流するドリフト領域内の少数キャリアの量を低減でき、当該少数キャリアのキャリアライフタイムを更に短縮し、逆回復特性を更に改善することができる。
【００３９】
尚、上記第１の特徴の半導体装置または半導体装置の製造方法において、前記第１導電型の埋め込み拡散領域を形成しない場合に対して、上記第３の特徴の構成を単独で適用した場合でも、ドリフト領域内の少数キャリアの量を低減する効果を発揮するため、逆回復特性の改善効果が期待できる。
【００４０】
更に、上記第１乃至第３の何れかの特徴の半導体装置は、前記半導体基板内に形成された第２のＬＤＭＯＳトランジスタを備え、
前記第２のＬＤＭＯＳトランジスタが、前記半導体基板内に、基板表面から下方に向けて形成された前記第２導電型のウェルと、前記ウェル内に、基板表面から下方に向けて形成された前記第１導電型の第２ボディ領域と、前記ウェル内に、前記第２ボディ領域の底面と接触するように前記第２ボディ領域よりも深い位置に形成された前記第１導電型の第２埋め込み拡散領域と、前記第２ボディ領域内に、基板表面から下方に向けて形成された前記ウェルより高濃度の前記第２導電型の第２ソースコンタクト領域と、前記第２ボディ領域内に、基板表面から下方に向けて形成された前記第２ボディ領域より高濃度の前記第１導電型の第２ボディコンタクト領域と、前記ウェル内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記第２ボディ領域と離間した位置に形成された前記第２導電型の第２ドリフト領域と、前記第２ドリフト領域内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記第２ボディ領域と前記第２ドリフト領域の一部を介して離間した位置に形成された当該第２ドリフト領域より高濃度の前記第２導電型の第２ドレインコンタクト領域と、前記第２ソースコンタクト領域と前記第２ドリフト領域間の前記第２ボディ領域と前記ウェルの上方に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を備えて構成され、前記第２埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、前記第２ドリフト領域の下方に向かって延伸していることを第４の特徴とする。
【００４１】
更に、上記第１乃至第４の何れかの特徴の半導体装置は、２種類のＬＤＭＯＳトランジスタの一方のドレイン端子と他方のソース端子を接続した直列回路を有し、前記直列回路の両端が、夫々異なる電位に接続している場合において、前記直列回路の前記２種類のＬＤＭＯＳトランジスタの内、低電位側に配置されるＬＤＭＯＳトランジスタとして、前記第１のＬＤＭＯＳトランジスタを使用することが好ましい。
【００４２】
更に、上記第４の特徴の半導体装置は、２種類のＬＤＭＯＳトランジスタの一方のドレイン端子と他方のソース端子を接続した直列回路を有し、前記直列回路の両端が、夫々異なる電位に接続している場合において、前記直列回路の前記２種類のＬＤＭＯＳトランジスタの内、低電位側に配置されるＬＤＭＯＳトランジスタとして、前記第１のＬＤＭＯＳトランジスタを使用し、高電位側に配置されるＬＤＭＯＳトランジスタとして、前記第２のＬＤＭＯＳトランジスタを使用することが好ましい。
【００４３】
更に、上記第１乃至第３の何れかの特徴の半導体装置の製造方法は、前記半導体基板内に第２のＬＤＭＯＳトランジスタを形成する工程を有し、
前記第２のＬＤＭＯＳトランジスタを形成する工程が、前記半導体基板内に、前記第２導電型のウェルを基板表面から下方に向けて形成する工程と、前記ウェル内に、前記第１導電型の第２ボディ領域を、基板表面から下方に向けて形成する工程と、前記ウェル内に、前記第１導電型の第２埋め込み拡散領域を、前記第２ボディ領域の底面と接触するように前記第２ボディ領域よりも深い位置に、前記第２ボディ領域形成時のエネルギ注入より高エネルギ注入で形成する工程と、前記第２ボディ領域内に、前記ウェルより高濃度の前記第２導電型の第２ソースコンタクト領域を、基板表面から下方に向けて形成する工程と、前記第２ボディ領域内に、前記第２ボディ領域より高濃度の前記第１導電型の第２ボディコンタクト領域を、基板表面から下方に向けて形成する工程と、前記ウェル内に、前記第２導電型の第２ドリフト領域を、前記半導体基板の基板面に平行な方向に前記第２ボディ領域と離間した位置に基板表面から下方に向けて形成する工程と、前記第２ドリフト領域内に、当該第２ドリフト領域より高濃度の前記第２導電型の第２ドレインコンタクト領域を、前記半導体基板の基板面に平行な方向に前記第２ボディ領域と前記第２ドリフト領域の一部を介して離間した位置に基板表面から下方に向けて形成する工程と、前記第２ソースコンタクト領域と前記第２ドリフト領域間の前記第２ボディ領域と前記ウェルの上方に第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、を有し、前記第２埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、前記第２ドリフト領域の下方に向かって延伸するように形成されることを第４の特徴とする。
【００４４】
更に、上記第４の特徴の半導体装置の製造方法は、前記第１のＬＤＭＯＳトランジスタを形成する工程と前記第２のＬＤＭＯＳトランジスタを形成する工程において、前記ボディ領域と前記第２ボディ領域を同一の工程内で、前記埋め込み拡散領域と前記第２埋め込み拡散領域を同一の工程内で、前記ソースコンタクト領域と前記第２ソースコンタクト領域を同一の工程内で、前記ボディコンタクト領域と前記第２ボディコンタクト領域を同一の工程内で、前記ドリフト領域と前記第２ドリフト領域を同一の工程内で、前記ドレインコンタクト領域と前記第２ドレインコンタクト領域を同一の工程内で、前記ゲート絶縁膜と前記第２ゲート絶縁膜を同一の工程内で、前記ゲート電極と前記第２ゲート電極を同一の工程内で、夫々形成することが好ましい。
【００４５】
上記第１のＬＤＭＯＳトランジスタを同じ半導体基板内に複数形成した場合には、各第１のＬＤＭＯＳトランジスタのソースコンタクト領域とボディコンタクト領域を電気的に接続して使用する場合に、各第１のＬＤＭＯＳトランジスタのソースコンタクト領域は、ボディ領域と半導体基板を介して相互に電気的に接続されるため、ソースコンタクト領域の電位は、半導体基板と同電位にして使用することが前提となる。しかし、上記第２のＬＤＭＯＳトランジスタを同じ半導体基板内に複数形成した場合は、各第２のＬＤＭＯＳトランジスタにおいて、ボディ領域と半導体基板が逆導電型のウェルによって電気的に分離されるため、ソースコンタクト領域は、半導体基板と同電位にして使用する必要がなく、夫々独立して電位を設定できる。但し、寄生ダイオードの逆回復特性は、第１のＬＤＭＯＳトランジスタの方が、第２のＬＤＭＯＳトランジスタより優れている。
【００４６】
上記第４の特徴の半導体装置及び半導体装置の製造方法によれば、寄生ダイオードの逆回復特性が問題となる箇所には、上記第１のＬＤＭＯＳトランジスタを使用し、ソースコンタクト領域の電位を任意に設定したい箇所には、上記第２のＬＤＭＯＳトランジスタを使用するという使い分けが可能となり、半導体装置上の回路設計の自由度が向上する。
【００４７】
また、上記第１のＬＤＭＯＳトランジスタと第２のＬＤＭＯＳトランジスタは、第１のＬＤＭＯＳトランジスタが半導体基板内に形成され、第２のＬＤＭＯＳトランジスタがウェル内に形成される点を除き、基本的なトランジスタ構造が同じで、同じ構成要素を備えて構成されているため、ウェルの形成工程を除き、両トランジスタを同一工程で形成でき、２種類のＬＤＭＯＳトランジスタを低コストで形成することができる。
【発明の効果】
【００４８】
本発明の半導体装置及びその製造方法によれば、寄生ダイオードの逆回復時間を短縮でき、スイッチング損失の低減が図れるＬＤＭＯＳトランジスタを低製造コストで提供することができる。
【図面の簡単な説明】
【００４９】
【図１】同期整流型のＤＣＤＣコンバータの一構成例を示す回路図
【図２】図１に示すＤＣＤＣコンバータのプッシュプル回路を構成するＭＯＳトランジスタの各ゲート信号の信号波形図
【図３】図１に示すプッシュプル回路のローサイド側のＭＯＳトランジスタの寄生ダイオードに順方向電流が流れている状態を模式的に示す図
【図４】図１に示すプッシュプル回路のローサイド側のＭＯＳトランジスタの寄生ダイオードに貫通電流が流れている状態を模式的に示す図
【図５】特許文献１に開示されている従来のＬＤＭＯＳトランジスタの概略の素子構造を示す断面図
【図６】特許文献２に開示されている従来のＬＤＭＯＳトランジスタの概略の素子構造を示す断面図
【図７】特許文献３に開示されている従来のＬＤＭＯＳトランジスタの概略の素子構造を示す断面図
【図８】第１実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造を示す断面図
【図９】第１実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造を示す要部平面図
【図１０】第１実施形態、比較例１及び比較例２の各ＬＤＭＯＳトランジスタの概略の素子構造と夫々の少数キャリアの蓄積領域を示す要部断面図
【図１１】第１実施形態におけるＬＤＭＯＳトランジスタの製造工程の一部を概略的に示す工程断面図
【図１２】第１実施形態におけるＬＤＭＯＳトランジスタの製造工程の他の一部を概略的に示す工程断面図
【図１３】第２実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造を示す要部断面図
【図１４】第２実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造と少数キャリアの蓄積領域を示す要部断面図
【図１５】第３実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造を示す要部断面図
【図１６】第３実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造と少数キャリアの蓄積領域を示す要部断面図
【図１７】第４実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造を示す要部断面図
【図１８】第４実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造と少数キャリアの蓄積領域を示す要部断面図
【図１９】第５実施形態における第２のＬＤＭＯＳトランジスタの概略の素子構造を示す断面図
【図２０】第５実施形態における第１及び第２のＬＤＭＯＳトランジスタの製造工程の一部を概略的に示す工程断面図
【図２１】第５実施形態における第１及び第２のＬＤＭＯＳトランジスタの製造工程の他の一部を概略的に示す工程断面図
【発明を実施するための形態】
【００５０】
以下、本発明に係る半導体装置及びその製造方法の実施形態につき、図面を参照して詳細に説明する。以下では、第１導電型がｐ型で、第２導電型がｎ型である場合、つまり、半導体装置がｎチャネル型のＬＤＭＯＳトランジスタを備える場合を想定して説明する。尚、以下で参照する図面では、図５〜図７に示す従来トランジスタ１〜３と同一の構成要素については同一の符号を付している。また、ＬＤＭＯＳトランジスタの素子構造を示す断面図及び平面図では、説明の便宜上要部を強調して模式的に図示しており、図面上の各部の寸法比は、実際の寸法比と必ずしも一致するものではない。
【００５１】
〈第１実施形態〉
図８に、第１実施形態の半導体装置が備える第１のＬＤＭＯＳトランジスタＴ１の断面構造の一例を模式的に示す。また、図９に、ＬＤＭＯＳトランジスタＴ１の要部の平面構造の一例を模式的に示す。
【００５２】
図８に示すように、ＬＤＭＯＳトランジスタＴ１は、ｐ型の半導体基板１内に、半導体基板１より高濃度のｐ型ボディ領域２と、半導体基板１より高濃度のｐ型埋め込み拡散領域３と、ｎ型ドリフト領域６を備え、ボディ領域２内に、ｎ型ソースコンタクト領域４と、ボディ領域２より高濃度のｐ型ボディコンタクト領域５を備え、ドリフト領域６内に、ドリフト領域６より高濃度のｎ型ドレインコンタクト領域７を備え、ソースコンタクト領域４とドリフト領域６間のボディ領域２の表面上にゲート絶縁膜８を備え、ゲート絶縁膜８上にゲート電極９を備えて構成される。尚、本実施形態では、半導体基板１として、シリコン基板を想定する。
【００５３】
ボディ領域２、ソースコンタクト領域４、ボディコンタクト領域５、ドリフト領域６、及び、ドレインコンタクト領域７は、夫々半導体基板１の表面から下方に向けて形成されている。埋め込み拡散領域３は、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、ボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方より遠方に延在して形成されている。本実施形態では、埋め込み拡散領域３は、ドリフト領域６のボディ領域２から最も離間した遠方端の下方より遠方に延在して形成されている。つまり、ドリフト領域６の下方領域のｐ型の半導体基板１は、高濃度のｐ型埋め込み拡散領域３によって上下に完全に分断された状態となっている。
【００５４】
ドレインコンタクト領域７は、ＬＯＣＯＳ酸化膜等の厚膜の素子分離膜１０，１１の挟まれた領域に形成されている。更に、半導体基板１の表面及び素子分離膜１０，１１の上には酸化膜１２が形成され、酸化膜１２を貫通する開口部１３を介して、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５に共通に接続するソース電極１４、及び、ｎ型ドレインコンタクト領域７と接続するドレイン電極１５が設けられている。
【００５５】
本実施形態では、ｐ型のボディ領域２とｎ型のドリフト領域６が、ｎ型ウェル内に形成されるのではなく、ｐ型の半導体基板１内に形成されているため、ドリフト領域６は、ボディ領域２側の端部がボディ領域２と接触するように形成されている。この結果、チャネルは、ゲート電極９に印加される電位に応じて、ソースコンタクト領域４とドリフト領域６間のボディ領域２内に形成される。
【００５６】
本実施形態では、図９に示すように、ドリフト領域６は、ボディ領域２の外周を取り囲むように、平面視において環状に形成されている。更に、環状のドリフト領域６内においてドレインコンタクト領域７が平面視において環状に形成され、更に、環状のドレインコンタクト領域７の内周側及び外周側に、素子分離膜１０，１１が夫々形成されている。内周側の素子分離膜１０は環状に形成され、その内周端は、環状のドリフト領域６の内周端より外側に後退しており、環状のドリフト領域６の外周端は、外周側の素子分離膜１１に覆われている。また、ゲート絶縁膜８は、内周側の素子分離膜１０の内周端よりボディ領域２側のドリフト領域６上にも形成されており、ゲート電極９は、当該ゲート絶縁膜８と内周側の素子分離膜１０の一部を覆うように環状に形成されている。ｐ型埋め込み拡散領域３は、平面視においてボディ領域２とドリフト領域６の両領域を内包し、その外周はドリフト領域６の外周の外側に位置している。尚、図９では、各領域の一部のみを図示し、素子分離膜１０，１１、酸化膜１２、ソース電極１４及びドレイン電極１５の図示は省略している。また、図９では、環状のドリフト領域６及びドレインコンタクト領域７等の内外周の形状、及び、ボディ領域２及び埋め込み拡散領域３の外周の形状として、長円状のものを想定しているが、当該形状は、長円に限定されるものではなく、矩形、矩形以外の多角形、或いは、円形、楕円形、等であっても良い。
【００５７】
本実施形態では、ドリフト領域６がボディ領域２の外周を取り囲むように環状に形成されているため、図８に示すように、ドリフト領域６、ドレインコンタクト領域７、素子分離膜１０、１１ｂ、ゲート電極９等は、ボディ領域２を中心として左右対称に形成されている。
【００５８】
本実施形態では、ｐ型のボディ領域２は、同じｐ型の半導体基板１と埋め込み拡散領域３に囲まれており、図５乃至図７に例示する従来トランジスタ１〜３とは異なり、ｎ型ウェル等のｎ型領域に包含されていない。このため、ボディ領域２と半導体基板１は電気的に分離されず、半導体基板１内に電流が流れない定常状態では、ボディ領域２と半導体基板１は同電位（例えば、接地電位）となる。従って、第１のＬＤＭＯＳトランジスタＴ１は、後述するように、寄生ダイオードＤ１の逆回復時間の短縮が図れるという特長を有することと併せて、図１に例示する２つのＭＯＳトランジスタＭ１，Ｍ２を直列に接続したプッシュプル回路では、ローサイド側のＭＯＳトランジスタＭ１に使用するのに好適である。
【００５９】
本実施形態のＬＤＭＯＳトランジスタＴ１は、第１に、ｐ型のボディ領域２とｎ型のドリフト領域６が、ｎ型のウェル内に形成されるのではなく、ｐ型の半導体基板１内に形成されている点、第２に、埋め込み拡散領域３が、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、少なくともボディ領域２からドレインコンタクト領域７（好ましくは、ドリフト領域６）のボディ領域２から最も離間した遠方端の下方まで延在して形成されている点に、大きな特徴がある。
【００６０】
次に、上記２つの大きな特徴によって、ＬＤＭＯＳトランジスタＴ１内に形成される寄生ダイオードＤ１の逆回復時間の短縮が図れる点を、図１０（ａ）〜（ｃ）を参照して説明する。
【００６１】
図１０（ａ）は、上記２つの特徴を備えた図８に示す本実施形態のＬＤＭＯＳトランジスタＴ１の要部断面構造を示し、図１０（ｂ）は、上記第１の特徴を備えず、代わりに、ｐ型のボディ領域２とｎ型のドリフト領域６が、ｎ型のウェル３３内に形成される比較例１のＬＤＭＯＳトランジスタＴｘ１の要部断面構造を示し、図１０（ｃ）は、上記第１の特徴を備えるが、上記第２の特徴を備えない比較例２のＬＤＭＯＳトランジスタＴｘ２の要部断面構造を示す。
【００６２】
図１０（ａ）〜（ｃ）の各図において、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５とｐ型の半導体基板１を接地電位とし、ｎ型ドレインコンタクト領域７に負電位を印加した場合に、順バイアス電流を流す寄生ダイオードＤ１のｐｎ接合が形成される界面に太い破線を示す。また、各図において、細い破線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである電子が蓄積される低濃度のｐ型領域を示し、細い一点鎖線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである正孔が蓄積される低濃度のｎ型領域を示す。
【００６３】
図１０（ａ）に示すように、本実施形態のＬＤＭＯＳトランジスタＴ１では、上記第１の特徴により、少数キャリアである正孔が蓄積される低濃度のｎ型領域は、ドリフト領域６に限定され、上記第２の特徴により、少数キャリアである電子が蓄積される低濃度のｐ型領域は、埋め込み拡散領域３で上下に分断された半導体基板１の上側部分に限定される。少数キャリアの電子は、ドリフト領域６から半導体基板１に拡散するが、半導体基板１の上側部分から埋め込み拡散領域３に向けて拡散する電子は、埋め込み拡散領域３内に高濃度に存在する正孔と再結合して消滅するため、半導体基板１の下側部分にまで拡散しない。仮に、半導体基板１の下側部分に及ぶ電子が存在したとしても、逆バイアス時において、埋め込み拡散領域３内に高濃度に存在する正孔と再結合して消滅するため、順バイアス状態から逆バイアス状態に変化した後の逆回復過程に寄与する程度は極めて小さい。この結果、本実施形態のＬＤＭＯＳトランジスタＴ１では、逆回復過程に寄与する少数キャリアの量が大幅に減少するため、逆回復時間が大幅に短縮される。
【００６４】
これに対して、比較例１のＬＤＭＯＳトランジスタＴｘ１では、図１０（ｂ）に示すように、ｐ型のボディ領域２とｎ型のドリフト領域６が、ｎ型のウェル３３内に形成されるため、寄生ダイオードＤ１のｐｎ接合が、ボディ領域２とウェル３３の界面及び半導体基板１とウェル３３の界面に形成され、少数キャリアである正孔が蓄積される低濃度のｎ型領域は、ドリフト領域６の他、ウェル３３にまで拡大し、少数キャリアである電子が蓄積される低濃度のｐ型領域は、ウェル３３の下方の広範な半導体基板１に拡大している。この結果、本実施形態のＬＤＭＯＳトランジスタＴ１と比較して、逆回復過程に寄与する少数キャリアの量が大幅に増加するため、逆回復時間も大幅に長くなる。
【００６５】
次に、比較例２のＬＤＭＯＳトランジスタＴｘ２では、図１０（ｃ）に示すように、本実施形態のＬＤＭＯＳトランジスタＴ１と同様に、上記第１の特徴により、少数キャリアである正孔が蓄積される低濃度のｎ型領域は、ドリフト領域６に限定されているが、上記第２の特徴を備えないため、少数キャリアである電子が蓄積される低濃度のｐ型領域は、広範な半導体基板１の全体に拡大している。この結果、本実施形態のＬＤＭＯＳトランジスタＴ１と比較して、逆回復過程に寄与する少数キャリアの量が増加するため、逆回復時間も長くなる。
【００６６】
以上より、第１及び第２の特徴を備えない比較例１及び第２の特徴を備えない比較例２の各ＬＤＭＯＳトランジスタＴｘ１，Ｔｘ２と比較して、本実施形態のＬＤＭＯＳトランジスタＴ１では、少数キャリアが蓄積されるｐ型領域及びｎ型領域の体積が夫々大幅に減少するため、逆回復過程に寄与する少数キャリアの量が大幅に減少し、逆回復時間が大幅に短縮されることが明らかである。
【００６７】
次に、本実施形態のＬＤＭＯＳトランジスタＴ１と図７に示す特許文献３に開示の従来トランジスタ３を比較した場合、従来トランジスタ３は、上記第１の特徴を備え、上記第２の特徴に代えて、高濃度のｎ型の埋め込み拡散領域３２を備えている。従来トランジスタ３では、少数キャリアである電子を蓄積可能な低濃度のｐ型領域であるｐ型エピタキシャル層３１とｐ型半導体基板３０が、ｎ型の埋め込み拡散領域３２によって上下に分断され、上側のｐ型エピタキシャル層３１に少数キャリアである電子が蓄積されることになる。しかし、ｎ型埋め込み拡散領域３２は、ｐ型ボディ領域２の底面から離間して更に下方に形成する必要から、ｎ型埋め込み拡散領域３２のｐ型エピタキシャル層３１の表面からの深さは、本実施形態のＬＤＭＯＳトランジスタＴ１のｐ型埋め込み拡散領域３の半導体基板１の表面からの深さより、更に深くなる。このため、従来トランジスタ３では、上述のように、ｎ型埋め込み拡散領域３２の形成を基板表面からイオン注入で行うのが困難なため、ｐ型エピタキシャル層３１を別途ｐ型半導体基板３０上に成長させる必要がある。これに対し、本実施形態のＬＤＭＯＳトランジスタＴ１では、ｐ型埋め込み拡散領域３を同じｐ型の半導体基板１内に、ｎ型埋め込み拡散領域３２と比較して浅い位置に形成すれば良いので、必ずしもエピタキシャル層の成長は必要ではない。
【００６８】
更に、ｎ型埋め込み拡散領域３２がｐ型ボディ領域２の底面から離間して更に下方に形成されるため、結果として、ｐ型エピタキシャル層３１の体積が、本実施形態のＬＤＭＯＳトランジスタＴ１のｐ型埋め込み拡散領域３で分断された上側のｐ型半導体基板１の体積より大きくなる。このため、従来トランジスタ３では、ｐ型エピタキシャル層３１に蓄積される少数キャリアである電子を回収するために、ｐ型エピタキシャル層３１をｎ型埋め込み拡散領域３２とｎ型シンカー領域３４で側方及び底面側から取り囲み、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４に常時高電位を印加し、ｐ型エピタキシャル層３１との間の界面に形成されるｐｎ接合を常時高電圧の逆バイアス状態に維持している。しかし、当該逆バイアス状態は、少数キャリアの回収後も常時維持されるため、不必要なリーク電流の要因となる。
【００６９】
次に、本実施形態のＬＤＭＯＳトランジスタＴ１の製造方法について、図面を参照して説明する。図１１（ａ）〜（ｃ）及び図１２（ａ）〜（ｂ）は、製造工程途中の素子断面構造の要部を模式的に示す工程断面図である。
【００７０】
先ず、図１１（ａ）に示すように、ｐ型半導体基板１の表面の一部にＬＯＣＯＳ酸化膜の素子分離膜１０，１１を形成する。
【００７１】
引き続いて、図１１（ｂ）に示すように、半導体基板１内に、半導体基板１より高濃度のｐ型ボディ領域２と、半導体基板１より高濃度のｐ型埋め込み拡散領域３と、ｎ型ドリフト領域６を夫々形成する。先ず、半導体基板１の表面をレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン）の注入により、ｐ型ボディ領域２を、半導体基板１の表面から下方に向けて形成する。
【００７２】
次に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン）を１ＭｅＶ以上の高エネルギで注入し、ｐ型埋め込み拡散領域３をｐ型ボディ領域２より深い位置に形成する。注入エネルギ量は、ｐ型埋め込み拡散領域３がｐ型ボディ領域２の底面と接触するように調整される。また、ｐ型埋め込み拡散領域３の形成範囲は上記レジストマスクで規定され、本実施形態では、ｐ型埋め込み拡散領域３は、ｐ型ボディ領域２とｎ型ドリフト領域６の両下方領域を内包する広範囲に形成されている。
【００７３】
次に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｎ型不純物（例えば、リン）を例えば３００ＫｅＶ以上の注入エネルギで注入し、ｎ型ドリフト領域６を形成する。ｎ型ドリフト領域６の形成範囲は上記レジストマスクで規定され、本実施形態では、ｎ型ドリフト領域６の内周端はｐ型ボディ領域２と接し、外周端は外側の素子分離膜１１の下方に位置する。ｎ型ドリフト領域６は、ＬＤＭＯＳトランジスタＴ１の耐圧を下げることなく、オン抵抗を低減させるために形成される。
【００７４】
例えば、当該耐圧を１５Ｖ〜６０Ｖと想定した場合、ｐ型ボディ領域２の不純物濃度は１×１０１７ｃｍ−３以上、ｐ型埋め込み拡散領域３の不純物濃度は１×１０１７ｃｍ−３以上、ｎ型ドリフト領域６の不純物濃度は１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３に、夫々設定される。例えば、ｐ型埋め込み拡散領域３が半導体基板１の表面から１μｍより深く形成される。また、ｎ型ドリフト領域６は半導体基板１の表面から０．３μｍ以上のｐ型埋め込み拡散領域３に接触しない深さまで形成される。
【００７５】
引き続いて、図１１（ｃ）に示すように、半導体基板１の表面にゲート絶縁膜８を形成し、ｐ型ボディ領域２のｎ型ドリフト領域６に近接する側の一部、ｎ型ドリフト領域６の素子分離膜１０よりｐ型ボディ領域２側の一部、及び、素子分離膜１０の一部を覆うゲート電極９を形成する。ゲート電極９は、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により全面に形成した後、その上にレジストを形成し、フォトエッチング技術によって当該レジストをパターンニングした後、ドライエッチング技術等によって当該ポリシリコン膜を加工することにより形成される。
【００７６】
引き続いて、図１２（ａ）に示すように、半導体基板１の表面をレジストマスク（不図示）で被覆し、ｎ型不純物（例えば、リンまたは砒素）を注入して、ｐ型ボディ領域２内にｎ型ソースコンタクト領域４を、ｎ型ドリフト領域６内にｎ型ドレインコンタクト領域７を夫々同時に形成し、更に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン等）を注入して、ｐ型ボディ領域２内にｐ型ボディコンタクト領域５を形成する。
【００７７】
引き続いて、図１２（ｂ）に示すように、半導体基板１の表面全面に例えば常圧ＣＶＤ法によって酸化膜１２を形成し、リフローにより表面段差を軽減した後、ゲート電極９の上、ｎ型ドレインコンタクト領域７の上、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５の上に、酸化膜１２をコンタクトエッチングして開口部１３を夫々同時に形成する。更に、開口部１３内を充填するように、酸化膜１２及び開口部１３の全面に、スパッタによってアルミニウム膜を成長させた後、当該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、ソース電極１４、ドレイン電極１５等の金属電極を形成する。
【００７８】
〈第２実施形態〉
図１３に、第２実施形態の半導体装置が備える第１のＬＤＭＯＳトランジスタＴ１の断面構造の一例を模式的に示す。第２実施形態では、第１実施形態のＬＤＭＯＳトランジスタＴ１の素子構造に加えて、ｐ型ボディ領域２を内側として、ｐ型の半導体基板１内に、ｎ型ドリフト領域６の外周端より外側に、半導体基板１より高濃度のｐ型の基板コンタクト領域１６、更にその外側に、ｎ型の第１拡散領域１７、更にその外側に、半導体基板１より高濃度のｐ型の基板コンタクト領域１８を備え、第１拡散領域１７内に、第１拡散領域１７より高濃度のｎ型の第１高濃度拡散領域１９を備える。
【００７９】
基板コンタクト領域１６，１８、第１拡散領域１７、及び、第１高濃度拡散領域１９は、夫々、平面視において環状に、且つ、半導体基板１の表面から下方に向けて形成されている。尚、ｎ型ドレインコンタクト領域７と基板コンタクト領域１６の間は、素子分離膜１１を挟んで離間し、基板コンタクト領域１６と第１高濃度拡散領域１９の間、及び、第１高濃度拡散領域１９と基板コンタクト領域１８の間は、夫々、素子分離膜２０を挟んで離間している。
【００８０】
基板コンタクト領域１６，１８と第１高濃度拡散領域１９は、第１実施形態におけるソース電極１４、ドレイン電極１５等と同様の要領で形成される金属電極を介して、相互に同電位に設定され、ｐ型の半導体基板１と同じく接地電位に固定される。
【００８１】
基板コンタクト領域１６，１８は、半導体基板１に基板電位（本実施形態では、接地電位）を供給するのに用いられる。第１実施形態では、基板電位は、ｐ型ボディコンタクト領域５からｐ型ボディ領域２またはｐ型ボディ領域２とｐ型埋め込み拡散領域３を介して、半導体基板１に供給されていたが、第２実施形態では、半導体基板１への基板電位の供給が強化されている。
【００８２】
ｎ型の第１拡散領域１７と第１高濃度拡散領域１９は、近傍のｐ型半導体基板１内に蓄積された少数キャリアである電子を回収するｎ型シンカーとして機能する。当該ｎ型シンカーは、図７に示す特許文献３に開示された従来トランジスタ３のｎ型埋め込み拡散領域３２とｎ型シンカー領域３４と同様の機能を発揮して、寄生ダイオードＤ１の逆回復時間の短縮を更に図ることができる。
【００８３】
次に、ｎ型の第１拡散領域１７と第１高濃度拡散領域１９からなるｎ型シンカーによって、寄生ダイオードＤ１の逆回復時間の短縮が更に図れることを、図１４を参照して説明する。図１４は、図１０（ａ）に上記ｎ型シンカーを追加した図で、ｎ型の第１拡散領域１７とｐ型半導体基板１の界面にダイオードＤ２が形成されている。図１４においても、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５とｐ型の半導体基板１を接地電位とし、ｎ型ドレインコンタクト領域７に負電位を印加した場合に、順バイアス電流を流す寄生ダイオードＤ１のｐｎ接合が形成される界面に太い破線を示す。また、細い破線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである電子が蓄積される低濃度のｐ型領域を示し、細い一点鎖線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである正孔が蓄積される低濃度のｎ型領域を示す。
【００８４】
一般的に、ダイオードＤ２は、無バイアス状態では、ｐ型及びｎ型夫々の多数キャリアの拡散によって形成された空乏層内に生じる内蔵電界によって、ｐ型半導体基板１内の多数キャリアである正孔は、ｎ型の第１拡散領域１７内への拡散が抑制され、多数キャリアの拡散による電流は流れない。つまり、拡散電流と内蔵電界によるドリフト電流が均衡し電流が流れない。しかし、無バイアス状態でも、ｐ型半導体基板１側の少数キャリア密度が高い場合には、つまり、電子が多い場合は、当該電子がドリフト電流として、ｎ型の第１拡散領域１７側に移動して回収される。
【００８５】
更に、逆回復特性の改善対象となる寄生ダイオードＤ１が順バイアス時においては、上記順バイアス電流が半導体基板１を介して流れるため、半導体基板１の抵抗成分による電圧降下が生じ、ｎ型ドレインコンタクト領域７に近づく程、半導体基板１の電位が低下する。つまり、ダイオードＤ２付近の半導体基板１の電位は負電位となり、ダイオードＤ２は逆バイアス状態となる。これにより、ドリフト電流が大きくなり、少数キャリアである電子の回収が促進される。つまり、寄生ダイオードＤ１が順バイアス状態から逆バイアス状態に遷移する前に、ダイオードＤ２が先行して逆バイアス状態となるため、寄生ダイオードＤ１の順バイアス時に半導体基板１内に蓄積された少数キャリアである電子が、ダイオードＤ２によってある程度先行して回収されるため、寄生ダイオードＤ１が逆バイアス状態に転じた時点での少数キャリアの量が低減され、寄生ダイオードＤ１の逆回復時間の短縮を更に図ることができる。
【００８６】
ｎ型ドレインコンタクト領域７の電位が負電位から正電位となり、寄生ダイオードＤ１が逆バイアス状態なると、上記順バイアス電流が流れないため、ダイオードＤ２の周囲の半導体基板１の電位は、基板コンタクト領域１６，１８により急速に接地電位にまで充電され、ダイオードＤ２は逆バイアス状態から無バイアス状態に遷移する。これに対して、特許文献３に開示された従来トランジスタ３のｎ型埋め込み拡散領域３２とｎ型シンカー領域３４には常時高電位が印加されているため、ｐ型エピタキシャル層３１との間に形成される寄生ダイオードは、少数キャリアの回収後も高電圧の逆バイアス状態に維持される。
【００８７】
次に、第２実施形態のＬＤＭＯＳトランジスタＴ１の製造方法について、第１実施形態のＬＤＭＯＳトランジスタＴ１の製造方法と対比して説明する。以下では、第２実施形態で追加された構成要素の製造工程についてのみ説明する。
【００８８】
素子分離膜１１は、第１実施形態で説明した要領で形成される。ｎ型の第１拡散領域１７は、ｐ型ボディ領域２、ｐ型埋め込み拡散領域３、及び、ｎ型ドリフト領域６を形成する前に形成する。具体的には、半導体基板１の表面をレジストマスク（不図示）で被覆し、ｎ型不純物（例えば、リン）を注入した後、熱拡散により第１拡散領域１７を形成する。これにより、第１拡散領域１７の深さを、後にイオン注入により形成するｎ型ドリフト領域６より深くする。また、第１拡散領域１７の不純物濃度は、ｎ型ドリフト領域６より高濃度に設定される。
【００８９】
ｎ型の第１拡散領域１７は、ｎ型ドリフト領域６とは別工程で形成されるが、同一基板上に形成されるロジック回路（例えば、図１に示すＤＣＤＣコンバータの制御回路）に使用するＰチャネルＭＯＳトランジスタで使用されるｎ型ウェル、或いは、後述する第５実施形態の第２のＬＤＭＯＳトランジスタＴ２で使用されるｎ型ウェルと同時に形成することで、追加マスクを使用しなくても済む。尚、第１拡散領域１７のｎ型シンカーとしての機能は低下するが、別実施形態として、第１拡散領域１７をｎ型ドリフト領域６と同時に形成しても構わない。
【００９０】
ｐ型の基板コンタクト領域１６，１８は、夫々、ｐ型ボディコンタクト領域５の形成と同時に、ｐ型不純物（例えば、ボロン等）を注入して形成する。ｎ型の第１高濃度拡散領域１９は、ｎ型ソースコンタクト領域４とｎ型ドレインコンタクト領域７の形成と同時に、ｎ型不純物（例えば、リンまたは砒素）を注入して第１拡散領域１７内に形成する。
【００９１】
〈第３実施形態〉
図１５に、第３実施形態の半導体装置が備える第１のＬＤＭＯＳトランジスタＴ１の断面構造の一例を模式的に示す。第３実施形態では、第１実施形態のＬＤＭＯＳトランジスタＴ１の素子構造に対して、ｎ型ドリフト領域６内に形成するｎ型ドレインコンタクト領域７の一部領域に、ｎ型ドレインコンタクト領域７に代えて、ｐ型の第２高濃度拡散領域２１が形成されている。尚、ｐ型の第２高濃度拡散領域２１は、平面視において、その周囲をｎ型ドレインコンタクト領域７で取り囲まれているのが好ましい。また、ｐ型の第２高濃度拡散領域２１は、半導体基板１の表面から下方に向けて形成されている。更に、第２高濃度拡散領域２１は、平面視において、第１実施形態におけるｎ型ドレインコンタクト領域７と同様に環状に形成されていても良く、或いは、ｎ型ドレインコンタクト領域７に取り囲まれるように島状に複数に分割されて形成されていても良い。
【００９２】
ｐ型の第２高濃度拡散領域２１は、第１実施形態のＬＤＭＯＳトランジスタＴ１の製造方法において、ｐ型ボディコンタクト領域５の形成と同時に、ｐ型不純物（例えば、ボロン等）を注入して、同一工程内で形成することができる。
【００９３】
更に、第１実施形態におけるドレイン電極１５の形成時に、ｐ型の第２高濃度拡散領域２１の表面が露出するように、ｎ型ドレインコンタクト領域７上の酸化膜１２に開口部１３を形成することによって、ｎ型ドレインコンタクト領域７とｐ型の第２高濃度拡散領域２１を、ドレイン電極１５を介して相互に同電位に設定される。
【００９４】
ｐ型の第２高濃度拡散領域２１は、ｎ型ドリフト領域６内に蓄積された少数キャリアである正孔を回収するｐ型シンカーとして機能する。次に、ｐ型の第２高濃度拡散領域２１によって、寄生ダイオードＤ１の逆回復時間の短縮が更に図れることを、図１６を参照して説明する。
【００９５】
図１６は、図１０（ａ）に上記ｐ型シンカーを追加した図で、ｐ型の第２高濃度拡散領域２１とｎ型ドリフト領域６の界面にダイオードＤ３が形成されている。図１６においても、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５とｐ型の半導体基板１を接地電位とし、ｎ型ドレインコンタクト領域７に負電位を印加した場合に、順バイアス電流を流す寄生ダイオードＤ１のｐｎ接合が形成される界面に太い破線を示す。また、細い破線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである電子が蓄積される低濃度のｐ型領域を示し、細い一点鎖線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである正孔が蓄積される低濃度のｎ型領域を示す。
【００９６】
一般的に、ダイオードＤ３は、無バイアス状態では、ｐ型及びｎ型夫々の多数キャリアの拡散によって形成された空乏層内に生じる内蔵電界によって、ｎ型ドリフト領域６の多数キャリアである電子は、ｐ型の第２高濃度拡散領域２１内への拡散が抑制され、多数キャリアの拡散による電流は流れない。つまり、拡散電流と内蔵電界によるドリフト電流が均衡し電流が流れない。しかし、無バイアス状態でも、ｎ型ドリフト領域６側の少数キャリア密度が高い場合には、つまり、正孔が多い場合は、当該正孔がドリフト電流として、ｐ型の第２高濃度拡散領域２１側に移動して回収される。
【００９７】
つまり、寄生ダイオードＤ１が順バイアス状態から逆バイアス状態に遷移する前に、ダイオードＤ３によって、寄生ダイオードＤ１の順バイアス時にｎ型ドリフト領域６内に蓄積された少数キャリアである電子が、ダイオードＤ３によってある程度先行して回収されるため、寄生ダイオードＤ１が逆バイアス状態に転じた時点での少数キャリアの量が低減され、寄生ダイオードＤ１の逆回復時間の短縮を更に図ることができる。
【００９８】
尚、ダイオードＤ３では、ｐｎ接合の位置が、ｎ型ドレインコンタクト領域７と近接しているため、寄生ダイオードＤ１が順バイアス状態において、ｎ型ドレインコンタクト領域７からｎ型ドリフト領域６にかけて流れる順バイアス電流によるｎ型ドリフト領域６内での電圧降下は余り大きくないと考えられるが、当該順バイアス電流が大きい場合には、つまり、ｎ型ドリフト領域６内での少数キャリアである電子の蓄積量が大きくなる状況では、当該電圧降下が大きくなり、ダイオードＤ３が逆バイアス状態となり、ドリフト電流がその分大きくなって少数キャリアである電子の回収が促進される。
【００９９】
尚、上記説明では、第１実施形態のＬＤＭＯＳトランジスタＴ１の素子構造に対して、ｎ型ドリフト領域６内に形成するｎ型ドレインコンタクト領域７の一部領域に、ｎ型ドレインコンタクト領域７に代えて、ｐ型の第２高濃度拡散領域２１を形成する場合を説明したが、当該第２高濃度拡散領域２１の形成は、基板コンタクト領域１６，１８、第１拡散領域１７、及び、第１高濃度拡散領域１９を備える第２実施形態のＬＤＭＯＳトランジスタＴ１に適用するのも好ましい実施の形態である。
【０１００】
〈第４実施形態〉
図１７に、第４実施形態の半導体装置が備える第１のＬＤＭＯＳトランジスタＴ１の断面構造の一例を模式的に示す。第４実施形態では、第１実施形態のＬＤＭＯＳトランジスタＴ１の素子構造に対して、ｎ型ドリフト領域６内に形成するｎ型ドレインコンタクト領域７の一部領域において、ｎ型ドリフト領域６の表面を露出させ、ｎ型ドレインコンタクト領域７とオーミック接触するドレイン電極１５との界面でショットキー接合が形成されるようにする。これにより、ドレイン電極１５をアノード、ｎ型ドリフト領域６をカソードとするショットキーダイオードＤ４が形成される。尚、ダイオードＤ４の形成領域は、平面視において、第１実施形態におけるｎ型ドレインコンタクト領域７と同様に環状に形成されていても良く、或いは、ｎ型ドレインコンタクト領域７に取り囲まれるように島状に複数に分割されて形成されていても良い。
【０１０１】
ダイオードＤ４は、第１実施形態のＬＤＭＯＳトランジスタＴ１の製造方法において、ｎ型ドレインコンタクト領域７を２重の環状パターンに形成し、その間に環状の開口を形成するか、或いは、島状の開口を有するパターンに形成し、第１実施形態におけるドレイン電極１５の形成時に、ｎ型ドレインコンタクト領域７の開口を介してｎ型ドリフト領域６の表面が露出するように、ｎ型ドレインコンタクト領域７上の酸化膜１２に開口部１３を形成し、当該開口部１３内にｎ型ドリフト領域６とショットキー接触し、ｎ型ドレインコンタクト領域７とオーミック接触する金属（例えば、アルミニウム）を充填することで形成される。尚、ｎ型ドレインコンタクト領域７とダイオードＤ４のアノード、つまり、ドレイン電極１５は、相互に同電位となる。
【０１０２】
ダイオードＤ４のドレイン電極１５とｎ型ドリフト領域６の界面に形成されるショットキー接合は、ｎ型ドリフト領域６内に蓄積された少数キャリアである正孔を回収するｐ型シンカーとして機能する。次に、ダイオードＤ４によって、寄生ダイオードＤ１の逆回復時間の短縮が更に図れることを、図１８を参照して説明する。
【０１０３】
図１８は、図１０（ａ）に上記ｐ型シンカーとなるダイオードＤ４を追加した図である。図１８においても、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５とｐ型の半導体基板１を接地電位とし、ｎ型ドレインコンタクト領域７に負電位を印加した場合に、順バイアス電流を流す寄生ダイオードＤ１のｐｎ接合が形成される界面に太い破線を示す。また、細い破線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである電子が蓄積される低濃度のｐ型領域を示し、細い一点鎖線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである正孔が蓄積される低濃度のｎ型領域を示す。
【０１０４】
一般的に、ショットキーダイオードＤ４は、第３実施形態のｐｎ接合ダイオードＤ３と同様、無バイアス状態では、ショットキー接合部に形成される空乏層内に生じる内蔵電界によって、ｎ型ドリフト領域６の多数キャリアである電子は、ドレイン電極１５内への拡散が抑制され、多数キャリアの拡散による電流は流れない。つまり、拡散電流と内蔵電界によるドリフト電流が均衡した状態となっている。しかし、無バイアス状態でも、ｎ型ドリフト領域６側の少数キャリア密度が高い場合には、つまり、正孔が多い場合は、当該正孔がドリフト電流として、ドレイン電極１５側に移動して回収される。
【０１０５】
つまり、寄生ダイオードＤ１が順バイアス状態から逆バイアス状態に遷移する前に、ダイオードＤ４によって、寄生ダイオードＤ１の順バイアス時にｎ型ドリフト領域６内に蓄積された少数キャリアである電子が、ダイオードＤ４によってある程度先行して回収されるため、寄生ダイオードＤ１が逆バイアス状態に転じた時点での少数キャリアの量が低減され、寄生ダイオードＤ１の逆回復時間の短縮を更に図ることができる。
【０１０６】
尚、ダイオードＤ４では、ショットキー接合の位置が、ｎ型ドレインコンタクト領域７と近接しているため、寄生ダイオードＤ１が順バイアス状態において、ｎ型ドレインコンタクト領域７からｎ型ドリフト領域６にかけて流れる順バイアス電流によるｎ型ドリフト領域６内での電圧降下は余り大きくないと考えられるが、当該順バイアス電流が大きい場合には、つまり、ｎ型ドリフト領域６内での少数キャリアである電子の蓄積量が大きくなる状況では、当該電圧降下が大きくなり、ダイオードＤ４が逆バイアス状態となり、ドリフト電流がその分大きくなって少数キャリアである電子の回収が促進される。
【０１０７】
尚、上記説明では、第１実施形態のＬＤＭＯＳトランジスタＴ１の素子構造に対して、ｎ型ドリフト領域６内に形成するｎ型ドレインコンタクト領域７の一部領域に、ｎ型ドレインコンタクト領域７に代えて、ショットキーダイオードＤ４を形成する場合を説明したが、当該ショットキーダイオードＤ４の形成は、基板コンタクト領域１６，１８、第１拡散領域１７、及び、第１高濃度拡散領域１９を備える第２実施形態のＬＤＭＯＳトランジスタＴ１に適用するのも好ましい実施の形態である。
【０１０８】
〈第５実施形態〉
図１９に、第５実施形態の半導体装置が備える第２のＬＤＭＯＳトランジスタＴ２の断面構造の一例を模式的に示す。第５実施形態では、同じｐ型の半導体基板１内に、第１実施形態で説明したＬＤＭＯＳトランジスタＴ１に加えて、第２のＬＤＭＯＳトランジスタＴ２を備える。
【０１０９】
先ず、第２のＬＤＭＯＳトランジスタＴ２の素子構造について説明する。図１９に示すように、第２のＬＤＭＯＳトランジスタＴ２は、ｐ型の半導体基板１内に、ｎ型ウェル３３を備え、ｎ型ウェル３３内に、ｐ型ボディ領域２（第２ボディ領域に相当）と、ｐ型埋め込み拡散領域３（第２埋め込み拡散領域に相当）と、ｎ型ウェル３３より高濃度のｎ型ドリフト領域６（第２ドリフト領域に相当）を備え、ボディ領域２内に、ｎ型ウェル３３より高濃度のｎ型ソースコンタクト領域４（第２ソースコンタクト領域に相当）と、ボディ領域２より高濃度のｐ型ボディコンタクト領域５（第２ボディコンタクト領域に相当）を備え、ドリフト領域６内に、ドリフト領域６より高濃度のｎ型ドレインコンタクト領域７（第２ドレインコンタクト領域に相当）を備え、ソースコンタクト領域４とドリフト領域６間のボディ領域２の表面上にゲート絶縁膜８（第２ゲート絶縁膜に相当）を備え、ゲート絶縁膜８上にゲート電極９（第２ゲート電極に相当）を備えて構成される。
【０１１０】
第２のＬＤＭＯＳトランジスタＴ２のウェル３３、ボディ領域２、ソースコンタクト領域４、ボディコンタクト領域５、ドリフト領域６、及び、ドレインコンタクト領域７は、夫々半導体基板１の表面から下方に向けて形成されている。埋め込み拡散領域３は、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に形成されている。第２のＬＤＭＯＳトランジスタＴ２では、ドレインコンタクト領域７側のゲート電極９の端部での電界集中を緩和して耐圧向上を図るため、埋め込み拡散領域３は、半導体基板１の表面に平行な方向に、ボディ領域２からドレインコンタクト領域７のボディ領域２に近い側の近方端の下方まで延在して形成されている。
【０１１１】
第２のＬＤＭＯＳトランジスタＴ２では、ｐ型のボディ領域２とｎ型のドリフト領域６が、ｎ型ウェル３３内に形成されているため、ドリフト領域６は、ボディ領域２側の端部がボディ領域２と離間するように形成されている。チャネルは、ゲート電極９に印加される電位に応じて、ソースコンタクト領域４とウェル３３間のボディ領域２内に形成される。
【０１１２】
第２のＬＤＭＯＳトランジスタＴ２は、ｎ型ウェル３３を備え、ｎ型ウェル３３内に、ｐ型ボディ領域２とｐ型埋め込み拡散領域３とｎ型ドリフト領域６が形成されている点、及び、ｐ型埋め込み拡散領域３とｎ型ドリフト領域６の平面視における形成位置が、第１のＬＤＭＯＳトランジスタＴ１と異なる点以外は、同じ素子構造となっている。また、ドリフト領域６、ドレインコンタクト領域７、素子分離膜１０，１１ｂ、及び、ゲート電極９は、第１のＬＤＭＯＳトランジスタＴ１と同様に平面視において環状に形成されている。尚、環状のドリフト領域６及びドレインコンタクト領域７等の内外周の形状、及び、ボディ領域２及び埋め込み拡散領域３の外周の形状として、長円状のものを想定しているが、当該形状は、長円に限定されるものではなく、矩形、矩形以外の多角形、或いは、円形、楕円形、等であっても良い。
【０１１３】
第２のＬＤＭＯＳトランジスタＴ２は、第１のＬＤＭＯＳトランジスタＴ１と同様、ドリフト領域６がボディ領域２の外周を取り囲むように環状に形成されているため、図１９に示すように、ドリフト領域６、ドレインコンタクト領域７、素子分離膜１０、１１ｂ、ゲート電極９等は、ボディ領域２を中心として左右対称に形成されている。
【０１１４】
第２のＬＤＭＯＳトランジスタＴ２では、ｐ型のボディ領域２は、ｎ型ウェル３３に囲まれており、第１のＬＤＭＯＳトランジスタＴ１とは異なり、ボディ領域２と半導体基板１は電気的に分離されているため、ソースコンタクト領域４とボディコンタクト領域５の電位は、半導体基板１から独立して任意に設定可能となる。従って、第２のＬＤＭＯＳトランジスタＴ２は、図１に例示する２つのＭＯＳトランジスタＭ１，Ｍ２を直列に接続したプッシュプル回路では、ハイサイド側のＭＯＳトランジスタＭ２に使用するのに好適である。よって、本第５実施形態では、第１のＬＤＭＯＳトランジスタＴ１をローサイド側のＭＯＳトランジスタＭ１に使用し、第２のＬＤＭＯＳトランジスタＴ２をハイサイド側のＭＯＳトランジスタＭ２に使用することで、同一半導体基板１上の２つのＬＤＭＯＳトランジスタＴ１，Ｔ２を用いて、図１に例示する同期整流型のＤＣＤＣコンバータを実現できる。
【０１１５】
次に、本第５実施形態の２つのＬＤＭＯＳトランジスタＴ１，Ｔ２の製造方法について、図面を参照して説明する。図２０（ａ）〜（ｃ）及び図２１（ａ）〜（ｂ）は、製造工程途中の素子断面構造の要部を模式的に示す工程断面図である。図２０及び図２１の各図において、左側を第１のＬＤＭＯＳトランジスタＴ１の形成領域Ｒ１とし、右側を第２のＬＤＭＯＳトランジスタＴ２の形成領域Ｒ２とする。尚、上記説明では、第２のＬＤＭＯＳトランジスタＴ２に、第１のＬＤＭＯＳトランジスタＴ１と同一の構成要素には同じ符号を付して説明したが、以下の製造方法の説明では、２つのＬＤＭＯＳトランジスタＴ１，Ｔ２の構成要素を区別するために、ｐ型半導体基板１とｎ型ウェル３３と酸化膜１２と開口部１３を除き、第１のＬＤＭＯＳトランジスタＴ１の符号に添え字ａを付し、第２のＬＤＭＯＳトランジスタＴ２の符号に添え字ｂを付して、両者を区別する。
【０１１６】
先ず、図２０（ａ）に示すように、領域Ｒ１内において、ｐ型半導体基板１の表面の一部にＬＯＣＯＳ酸化膜の素子分離膜１０ａ，１１ａを、領域Ｒ２内において、ｐ型半導体基板１の表面の一部にＬＯＣＯＳ酸化膜の素子分離膜１０ｂ，１１ｂを夫々形成し、更に、領域Ｒ２にのみ、ｎ型不純物（例えば、リン）を、例えば２ＭｅＶ以上の注入エネルギで注入し、高温ドライブインにより熱拡散させて、ｎ型ウェル３３を、半導体基板１の表面から下方に向けて所望の深さまで形成する。
【０１１７】
引き続いて、図２０（ｂ）に示すように、領域Ｒ１内において、半導体基板１内に、半導体基板１より高濃度のｐ型ボディ領域２ａと、半導体基板１より高濃度のｐ型埋め込み拡散領域３ａと、ｎ型ドリフト領域６ａを夫々形成し、領域Ｒ２内において、ｎ型ウェル３３内に、ｐ型ボディ領域２ｂと、ｐ型埋め込み拡散領域３ｂと、ｎ型ウェル３３より高濃度のｎ型ドリフト領域６ｂを夫々形成する。先ず、半導体基板１の表面をレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン）の注入により、ｐ型ボディ領域２ａ，２ｂを、半導体基板１の表面から下方に向けて夫々同時に形成する。
【０１１８】
次に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン）を１ＭｅＶ以上の高エネルギで注入し、ｐ型埋め込み拡散領域３ａ，３ｂをｐ型ボディ領域２ａ，２ｂより深い位置に夫々同時に形成する。注入エネルギ量は、ｐ型埋め込み拡散領域３ａ，３ｂがｐ型ボディ領域２ａ，２ｂの底面と夫々接触するように調整される。また、ｐ型埋め込み拡散領域３ａ，３ｂの各形成範囲は上記レジストマスクで規定され、本実施形態では、領域Ｒ１では、ｐ型埋め込み拡散領域３ａは、ｐ型ボディ領域２ａとｎ型ドリフト領域６ａの両下方領域を内包する広範囲に形成され、領域Ｒ２では、ｐ型埋め込み拡散領域３ｂは、ｐ型ボディ領域２ｂの下方領域を内包し、ｎ型ドリフト領域６ｂの下方領域の一分を内包するｐ型埋め込み拡散領域３ａより狭い範囲に形成されている。
【０１１９】
次に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｎ型不純物（例えば、リン）を例えば３００ＫｅＶ以上の注入エネルギで注入し、ｎ型ドリフト領域６ａ，６ｂを夫々同時に形成する。ｎ型ドリフト領域６ａ，６ｂの各形成範囲は上記レジストマスクで規定される。本実施形態では、領域Ｒ１では、ｎ型ドリフト領域６ａの内周端はｐ型ボディ領域２ａと接し、外周端は外側の素子分離膜１１ａの下方に位置し、領域Ｒ２では、ｎ型ドリフト領域６ｂの内周端はｐ型ボディ領域２ｂと離間して内側の素子分離膜１０ｂの下方に位置し、外周端は外側の素子分離膜１１ｂの下方に位置する。ｎ型ドリフト領域６ａ，６ｂは、ＬＤＭＯＳトランジスタＴ１，Ｔ２の耐圧を下げることなく、オン抵抗を低減させるために形成される。
【０１２０】
例えば、当該耐圧を１５Ｖ〜６０Ｖと想定した場合、各ＬＤＭＯＳトランジスタＴ１，Ｔ２において、ｐ型ボディ領域２ａ，２ｂの不純物濃度は１×１０１７ｃｍ−３以上、ｐ型埋め込み拡散領域３ａ，３ｂの不純物濃度は１×１０１７ｃｍ−３以上、ｎ型ドリフト領域６ａ，６ｂの不純物濃度は１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３に、夫々設定される。例えば、ｐ型埋め込み拡散領域３ａ，３ｂが半導体基板１の表面から１μｍより深く形成される。また、ｎ型ドリフト領域６ａ，６ｂは半導体基板１の表面から０．３μｍ以上のｐ型埋め込み拡散領域３ａ，３ｂに接触しない深さまで形成される。
【０１２１】
引き続いて、図２０（ｃ）に示すように、半導体基板１の表面にゲート絶縁膜８ａ，８ｂを夫々同時に形成し、領域Ｒ１内に、ｐ型ボディ領域２ａのｎ型ドリフト領域６ａに近接する側の一部、ｎ型ドリフト領域６ａの素子分離膜１０ａよりｐ型ボディ領域２ａ側の一部、及び、素子分離膜１０ａの一部を覆うゲート電極９ａを、領域Ｒ２内に、ｐ型ボディ領域２ｂのｎ型ドリフト領域６ｂに近接する側の一部、ｎ型ウェル３３の素子分離膜１０ｂよりｐ型ボディ領域２ｂ側の一部、及び、素子分離膜１０ｂの一部を覆うゲート電極９ｂを、夫々同時に形成する。ゲート電極９ａ，９ｂは、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により全面に形成した後、その上にレジストを形成し、フォトエッチング技術によって当該レジストをパターンニングした後、ドライエッチング技術等によって当該ポリシリコン膜を加工することにより同時に形成される。
【０１２２】
引き続いて、図２１（ａ）に示すように、半導体基板１の表面をレジストマスク（不図示）で被覆し、ｎ型不純物（例えば、リンまたは砒素）を注入して、ｐ型ボディ領域２ａ内にｎ型ソースコンタクト領域４ａを、ｐ型ボディ領域２ｂ内にｎ型ソースコンタクト領域４ｂを、ｎ型ドリフト領域６ａ内にｎ型ドレインコンタクト領域７ａを、ｎ型ドリフト領域６ｂ内にｎ型ドレインコンタクト領域７ｂを夫々同時に形成し、更に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン等）を注入して、ｐ型ボディ領域２ａ内にｐ型ボディコンタクト領域５ａを、ｐ型ボディ領域２ｂ内にｐ型ボディコンタクト領域５ｂを夫々同時に形成する。
【０１２３】
引き続いて、図２１（ｂ）に示すように、半導体基板１の表面全面に例えば常圧ＣＶＤ法によって酸化膜１２を形成し、リフローにより表面段差を軽減した後、ゲート電極９ａの上、ゲート電極９ｂの上、ｎ型ドレインコンタクト領域７ａの上、ｎ型ドレインコンタクト領域７ｂの上、ｎ型ソースコンタクト領域４ａとｐ型ボディコンタクト領域５ａの上、ｎ型ソースコンタクト領域４ｂとｐ型ボディコンタクト領域５ｂの上に、酸化膜１２をコンタクトエッチングして開口部１３を夫々同時に形成する。更に、開口部１３内を充填するように、酸化膜１２及び開口部１３の全面に、スパッタによってアルミニウム膜を成長させた後、当該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、ソース電極１４ａ，１４ｂ、ドレイン電極１５ａ，１５ｂ等の金属電極を形成する。
【０１２４】
尚、上記説明では、第１のＬＤＭＯＳトランジスタＴ１として、第１実施形態で説明したＬＤＭＯＳトランジスタＴ１を想定して説明したが、当該ＬＤＭＯＳトランジスタＴ１は、第２乃至第４実施形態で説明した第１実施形態のＬＤＭＯＳトランジスタＴ１に対して追加の構造を有するＬＤＭＯＳトランジスタＴ１を使用するようにしても良い。
【０１２５】
〈別実施形態〉
以下に別実施形態につき説明する。
【０１２６】
〈１〉 上記各実施形態では、ドリフト領域６、ドレインコンタクト領域７及びゲート電極９等が環状に形成されている場合を想定したが、ＬＤＭＯＳトランジスタＴ１，Ｔ２の平面視形状は、上記各実施形態で説明したものに限定されるものではない。例えば、ドリフト領域６、ドレインコンタクト領域７及びゲート電極９等は、環状ではなく、例えば、Ｌ字状、Ｕ字状、直線状等に形成されていても良い。
【０１２７】
〈２〉 上記第３または第４実施形態では、第１のＬＤＭＯＳトランジスタＴ１が、ｎ型ドリフト領域６内にｐ型シンカーとなるダイオードＤ３またはＤ４を設けた構成を説明したが、当該ｐ型シンカーは、それ単独でも、寄生ダイオードＤ１の逆回復時間の短縮を図る効果を有するものである。従って、第１のＬＤＭＯＳトランジスタＴ１の素子構造として、ｐ型埋め込み拡散領域３が、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に、且つ、半導体基板１の表面に平行な方向に、ボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方より遠方に延在して形成されているという特徴を備えていなくても、上記ダイオードＤ３またはＤ４を設けた構成を採用することで、当該ｐ型シンカー単独の効果によって、寄生ダイオードＤ１の逆回復時間の短縮を図ることができる。従って、上記ダイオードＤ３またはＤ４を設けた構成においては、ｐ型埋め込み拡散領域３が、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、ボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方よりボディ領域２側に延在して形成されても良く、更には、ｐ型埋め込み拡散領域３を設けない素子構造であっても良い。
【０１２８】
〈３〉 上記第５実施形態では、第２のＬＤＭＯＳトランジスタＴ１が、ｎ型ウェル３３内に、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に埋め込み拡散領域３を備える構成を説明したが、第２のＬＤＭＯＳトランジスタＴ１は、埋め込み拡散領域３を備えない素子構造であっても構わない。
【０１２９】
〈４〉 上記各実施形態において、ソース電極１４をｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５の上に設けた共通の開口部１３によって両領域４，５に共通に接触するよう形成したが、ｎ型ソースコンタクト領域４にソース電極１４を、ｐ型ボディコンタクト領域５にボディコンタクト用の電極を夫々個別に設けるように良い。
【０１３０】
〈５〉 上記各実施形態において、ＬＤＭＯＳトランジスタＴ１，Ｔ２は、ドレインコンタクト領域７のボディ領域２側に素子分離膜１０を備える場合を説明したが、例えば、特許文献３に開示の従来トランジスタ３のように、ドレインコンタクト領域７のボディ領域２側に素子分離膜１０を備えない構成であっても良い。
【０１３１】
〈６〉 上記各実施形態では、ＬＤＭＯＳトランジスタＴ１，Ｔ２は、ｐ型の半導体基板１内に形成されるｎチャネル型のＬＤＭＯＳトランジスタとして説明したが、半導体基板１及び他の領域の導電型を反転させることで、上記各実施形態と同様の効果を示すｐチャネル型のＬＤＭＯＳトランジスタＴ１，Ｔ２を実現することができる。
【符号の説明】
【０１３２】
１： ｐ型半導体基板
２，２ａ，２ｂ： ｐ型ボディ領域
３，３ａ，３ｂ： ｐ型埋め込み拡散領域
４，４ａ，４ｂ： ｎ型ソースコンタクト領域
５，５ａ，５ｂ： ｐ型ボディコンタクト領域
６，６ａ，６ｂ： ｎ型ドリフト領域
７，７ａ，７ｂ： ｎ型ドレインコンタクト領域
８，８ａ，８ｂ： ゲート絶縁膜
９，９ａ，９ｂ： ゲート電極
１０，１０ａ，１０ｂ： 素子分離膜（素子分離領域）
１１，１１ａ，１１ｂ： 素子分離膜（素子分離領域）
１２： 酸化膜
１３： 開口部
１４，１４ａ，１４ｂ： ソース電極
１５，１５ａ，１５ｂ： ドレイン電極
１６，１８： ｐ型の基板コンタクト領域
１７： ｎ型の第１拡散領域
１９： ｎ型の第１高濃度拡散領域
２０： 素子分離膜
２１： ｐ型の第２高濃度拡散領域
３０： ｐ型半導体基板
３１： ｐ型エピタキシャル層
３２： ｎ型埋め込み拡散領域
３３： ｎ型ウェル
３４： ｎ型シンカー領域
３５： 高濃度のｎ型拡散領域
Ｃ１： キャパシタ（容量成分）
Ｄ１： 寄生ダイオード
Ｄ２： ダイオード
Ｄ３： ダイオード
Ｄ４： ショットキーダイオード
Ｇｍ１，Ｇｍ２： ゲート信号
Ｉ１： 順方向電流
Ｉ２： 貫通電流
Ｌ１： コイル（誘導成分）
Ｍ１： ローサイド側のＭＯＳトランジスタ
Ｍ２： ハイサイド側のＭＯＳトランジスタ
Ｒ１： 第１のＬＤＭＯＳトランジスタの形成領域
Ｒ２： 第２のＬＤＭＯＳトランジスタの形成領域
Ｔ１： 第１のＬＤＭＯＳトランジスタ
Ｔ２： 第２のＬＤＭＯＳトランジスタ
Ｔｘ１： 比較例１のＬＤＭＯＳトランジスタ
Ｔｘ２： 比較例２のＬＤＭＯＳトランジスタ
Ｖｏｕｔ： 出力端
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＬＤＭＯＳトランジスタ（ラテラル二重拡散ＭＯＳトランジスタ）及びその製造方法に関する。
【背景技術】
【０００２】
ＬＤＭＯＳトランジスタは、スイッチング速度が速く、電圧駆動系のため使いやすいといった特徴を有しており、スイッチングレギュレータや各種ドライバ、ＤＣＤＣコンバータ等に用いられ、パワー・高耐圧分野のキーデバイスとなっている。
【０００３】
例えば、直流電源を降圧する同期整流型のＤＣＤＣコンバータでは、図１に示すように、スイッチング素子として、２つのＭＯＳトランジスタＭ１，Ｍ２を直列に接続し、一方を低電位側の直流電源と接続するローサイド側のＭＯＳトランジスタＭ１とし、他方を高電位側の直流電源と接続するハイサイド側のＭＯＳトランジスタＭ２として、プッシュプル回路を構成している。特に、ローサイド側のＭＯＳトランジスタＭ１には、その高耐圧、低抵抗、高スイッチング速度の特徴から、ｎチャネル型のＬＤＭＯＳトランジスタが使用される場合が多い。尚、図１中に示すダイオードＤ１は、後述するＭＯＳトランジスタＭ１内に寄生するダイオードを示している。また、図１中に示すコイルＬ１とキャパシタＣ１は、出力端Ｖｏｕｔに寄生する誘導成分と容量成分を示している。
【０００４】
図２に、ローサイド側のＭＯＳトランジスタＭ１とハイサイド側のＭＯＳトランジスタＭ２の各ゲート信号Ｇｍ１，Ｇｍ２の概略の電圧波形を示す。一般的に、図１に示すような同期整流型のＤＣＤＣコンバータでは、図２に示すように、ハイサイド側とローサイド側の両方のＭＯＳトランジスタＭ１，Ｍ２が同時にオンして過大な貫通電流が流れることを防止するために、両者が同時にオフする期間であるデッドタイムＴｄを設けた上で、ハイサイド側とローサイド側の各ＭＯＳトランジスタＭ１，Ｍ２を交互にオンオフさせている。尚、各ＭＯＳトランジスタＭ１，Ｍ２のゲート信号Ｇｍ１，Ｇｍ２の生成及びタイミング制御は、図１に示す制御回路内で行われている。
【０００５】
図３と図４に、同期整流型のＤＣＤＣコンバータにおいて、或るデッドタイムＴｄの開始直後及び終了直後の電流の流れを示す。
【０００６】
ハイサイド側のＭＯＳトランジスタＭ２がオフで、ローサイド側のＭＯＳトランジスタＭ１がオンからオフに遷移すると、出力端ＶｏｕｔからＭＯＳトランジスタＭ１を介して接地電位に流れる引き込み電流は遮断されるが、寄生ＬＣ成分等によってＭＯＳトランジスタＭ１のドレイン端子の電位が接地電位より低下して負電位になると、デッドタイムＴｄの間、寄生ダイオードＤ１に、図３に示すような順方向電流Ｉ１が流れる。順方向電流Ｉ１が流れている状態で、ハイサイド側のＭＯＳトランジスタＭ２がオフからオンに遷移し、デッドタイムＴｄが終了すると、ＭＯＳトランジスタＭ１のドレイン端子の電位が上昇し、当該寄生ダイオードＤ１が順バイアス状態から逆バイアス状態に変化するが、図４に示すように、寄生ダイオードＤ１の逆回復特性により、逆回復時間の間、貫通電流Ｉ２が流れる。
【０００７】
当該貫通電流Ｉ２は、スパイク電流となってスイッチング損失を悪化させ、ＤＣＤＣコンバータの効率を低下させるだけではなく、高速化の妨げともなるため、寄生ダイオードＤ１の逆回復特性の改善は非常に重要である。
【０００８】
寄生ダイオードＤ１の逆回復特性について説明する前に、図１に示すスイッチング素子に使用されるｎチャネル型のＬＤＭＯＳトランジスタの素子構造について簡単に説明する。ｎチャネル型のＬＤＭＯＳトランジスタとしては、種々の構造のものが開発されており、例えば、下記の特許文献１〜３に開示されているものが存在する。図５に特許文献１に開示のＬＤＭＯＳトランジスタ（便宜的に、「従来トランジスタ１」と称す）、図６に特許文献２に開示のＬＤＭＯＳトランジスタ（便宜的に、「従来トランジスタ２」と称す）、図７に特許文献３に開示のＬＤＭＯＳトランジスタ（便宜的に、「従来トランジスタ３」と称す）の夫々の概略の断面構造を示す。尚、各図の断面構造において、共通する部位には共通の符号を付している。以下、図５〜図７を参照しながら、下記特許文献１〜３に記載の従来のｎチャネル型のＬＤＭＯＳトランジスタの構造につき説明する。尚、図５〜図７において、上記寄生ダイオードＤ１を形成するｐｎ接合の一部に対して、ダイオード記号を付している。
【０００９】
図５に示すように、従来トランジスタ１は、ｐ型半導体基板３０上にｐ型エピタキシャル層３１が形成され、当該エピタキシャル層３１内にｎ型埋め込み拡散領域３２とｎ型ウェル３３が、ｎ型埋め込み拡散領域３２がｎ型ウェル３３の底面に接するように形成されている。
【００１０】
ｎ型ウェル３３内にはｐ型ボディ領域２と高濃度のｎ型ドレインコンタクト領域７が素子分離領域１０を介して離間して形成されている。当該離間方向が電流の流れる方向である。
【００１１】
ｐ型ボディ領域２内には高濃度のｎ型ソースコンタクト領域４が形成されており、更にそのｎ型ソースコンタクト領域４の内側に、高濃度のｐ型ボディコンタクト領域５が形成されている。ｎ型ソースコンタクト領域４とｎ型ソースコンタクト領域４からｎ型ドレインコンタクト領域７に向かう方向に位置する素子分離領域１０との間のｐ型ボディ領域２とｎ型ウェル３３の上方に、ゲート絶縁膜８を介してゲート電極９が形成されている。
【００１２】
尚、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５はコンタクト電極を介して相互に電気的に接続しソース電極１４が形成され、当該ソース電極１４によってｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５が同電位に設定される。また、ｎ型ドレインコンタクト領域７はコンタクト電極と接続しドレイン電極１５が形成されている。
【００１３】
図６に示すように、従来トランジスタ２では、ｐ型半導体基板３０上にｐ型エピタキシャル層３１が形成されず、ｎ型ウェル３３がｐ型半導体基板１内に形成されている。また、従来トランジスタ２では、ｎ型ウェル３３内にｎ型ドリフト領域６がｐ型ボディ領域２と素子分離領域１０を介して離間して形成され、ｎ型ドレインコンタクト領域７が当該ｎ型ドリフト領域６内に形成されている。更に、従来トランジスタ２では、ｎ型埋め込み拡散領域３２が形成されず、代わりに、ｐ型埋め込み拡散領域３が、ｎ型ウェル３３内にｐ型ボディ領域２の底面に接し、ｎ型ドリフト領域６の下方に向かって延伸して形成されている。従来トランジスタ２は、図５に示す従来トランジスタ１と同様に、ｎ型ソースコンタクト領域４、ｐ型ボディコンタクト領域５、ゲート絶縁膜８、ゲート電極９、ソース電極１４、ドレイン電極１５を備える。
【００１４】
従来トランジスタ２では、ｐ型埋め込み拡散領域３を設けることで、ｐ型ボディ領域２とｎ型ウェル３３間に逆バイアスが印加されている場合に、ｐ型埋め込み拡散領域３とｎ型ウェル３３の界面に沿って空乏層が、ｎ型ドリフト領域６とｐ型ボディ領域２が離間する方向に延在するため、ｎ型ドリフト領域６のｐ型ボディ領域２寄りの端部に電界が集中するのが緩和され、当該離間方向に対する耐圧が向上する。
【００１５】
図７に示すように、従来トランジスタ３では、ｐ型半導体基板３０上にｐ型エピタキシャル層３１が形成され、その界面にｎ型埋め込み拡散領域３２が形成されている。ｐ型エピタキシャル層３１内には、ｐ型ボディ領域２とｎ型ドレインコンタクト領域７が相互に離間して形成され、その間隙部にｐ型ボディ領域２とｎ型ドレインコンタクト領域７の夫々と接触してｎ型ドリフト領域６が形成されている。ｎ型ドレインコンタクト領域７の外側に、高濃度のｎ型シンカー領域３４が、ｎ型ドレインコンタクト領域７と離間し、下端がｎ型埋め込み拡散領域３２と接触するように形成され、当該ｎ型シンカー領域３４内に更に高濃度のｎ型拡散領域３５が形成されている。ｐ型エピタキシャル層３１は、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４によってその周囲と底面が覆われている。従来トランジスタ３は、図５に示す従来トランジスタ１及び図６に示す従来トランジスタ２と同様に、ｎ型ソースコンタクト領域４、ｐ型ボディコンタクト領域５、ゲート絶縁膜８、ゲート電極９、ソース電極１４、ドレイン電極１５を備える。
【００１６】
従来トランジスタ１〜３は、何れも、ｐ型ボディコンタクト領域５は、同じ導電型のｐ型半導体基板１，２０との間が、逆導電型のｎ型ウェル３３またはｎ型埋め込み拡散領域３２とｎ型シンカー領域３４によって電気的に分離されているため、同じｐ型半導体基板１，２０上に複数のＬＤＭＯＳトランジスタを形成した場合に、個々のＬＤＭＯＳトランジスタのソース電極Ｓに独立して個別のソース電位を印加することができる。
【００１７】
次に、図５〜図７に示す従来トランジスタ１〜３の断面構造を参照しながら、寄生ダイオードＤ１の逆回復特性について説明する。
【００１８】
一般的に、ダイオードの逆回復特性とは、印加電圧の極性が順バイアスから逆バイアスに切り替わるとき、過渡的に大きな電流が流れる現象であり、順バイアス時にダイオード内部に蓄積された少数キャリアが、そのキャリアライフタイムの間残存し、逆バイアス時に転流することに起因する。従って、逆回復特性を改善するには、順バイアス時における少数キャリアの蓄積量を小さくすること、或いは、蓄積された少数キャリアを素早く回収することが重要となる。
【００１９】
従来トランジスタ１は、ｐ型ボディ領域２をアノード領域、ｎ型ウェル３３をカソード領域とする寄生ダイオードＤ１を有し、従来トランジスタ２は、ｐ型ボディ領域２とｐ型埋め込み拡散領域３をアノード領域、ｎ型ウェル３３とｎ型ドリフト領域６をカソード領域とする寄生ダイオードＤ１を有し、従来トランジスタ３は、ｐ型ボディ領域２とｐ型エピタキシャル層３１をアノード領域、ｎ型ドリフト領域６とｎ型ドレインコンタクト領域７をカソード領域とする寄生ダイオードＤ１を有する。
【００２０】
従来トランジスタ１，２と従来トランジスタ３を比較すると、従来トランジスタ１，２では、カソード領域となる低濃度ｎ型領域に体積の大きなｎ型ウェル３３が含まれるのに対し、従来トランジスタ３では、カソード領域となる低濃度ｎ型領域がｎ型ドリフト領域６に限定されているため、従来トランジスタ３の方が低濃度のカソード領域の体積が小さい。つまり、従来トランジスタ３では、順バイアス印加時にカソード領域に蓄積される少数キャリア（正孔）の量が大幅に減少する。一方、従来トランジスタ３では、低濃度のアノード領域となる部分が、ｐ型ボディ領域２とｐ型エピタキシャル層３１と拡大するため、アノード領域に蓄積される少数キャリア（電子）の量は、従来トランジスタ１，２より従来トランジスタ３の方が大きくなる。しかし、従来トランジスタ３では、ｐ型エピタキシャル層３１がｎ型埋め込み拡散領域３２とｎ型シンカー領域３４によってその周囲と底面が覆われているため、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４の電位を高電位に設定すると、ｐ型エピタキシャル層３１内に蓄積された少数キャリア（電子）は、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４側に回収される。従来トランジスタ３では、カソード領域の体積を小さくして少数キャリア（正孔）の蓄積量を制限し、更に、拡大したアノード領域に対してその周囲に逆バイアス状態のｐｎ接合を形成することで、アノード領域に蓄積される過剰な少数キャリア（電子）を回収することで、全体として寄生ダイオードＤ１の逆回復特性の改善が期待される。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】米国特許第５７１９４２１号明細書
【特許文献２】特開２０１０−２５８３５５号公報
【特許文献３】米国特許第６７１０４２７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、特許文献３に開示の従来トランジスタ３では、逆回復特性を改善するために、ｐ型エピタキシャル層３１内に蓄積された少数キャリア（電子）を回収するためのｎ型埋め込み拡散領域３２とｎ型シンカー領域３４が必要となる。また、ｎ型埋め込み拡散領域３２を設けない場合は、ｐ型エピタキシャル層３１と連続するｐ型半導体基板３０にも少数キャリア（電子）が蓄積され逆回復特性が大幅に悪化するため、従来トランジスタ３では、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４が必要となる。ｎ型シンカー領域３４は、ｐ型エピタキシャル層３１とｎ型埋め込み拡散領域３２の間のｐｎ接合が順バイアス状態とならないように、ｎ型埋め込み拡散領域３２の電位をｐ型ボディ領域２が取り得る最大電位以上に固定するために必要である。更に、ｎ型埋め込み拡散領域３２は、耐圧を確保するため等の理由から、ｐ型ボディ領域２の底面から離間して更に下方に形成されるため、つまり、ｐ型ボディ領域２の表面から相当深い位置に形成されるため、イオン注入によって逆導電型の半導体基板内に形成するのが困難である。このため、ｐ型半導体基板３０上にｐ型ボディ領域２の表面に至るまでの領域に別途ｐ型エピタキシャル層３１を成長させ、予め注入していたｎ型不純物を当該エピタキシャル成長途中の熱処理により拡散させて形成する必要がある。更に、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４を形成するためのフォトリソグラフィーに追加マスクが必要となる。従って、従来トランジスタ３では、逆回復特性を改善するために製造コストが高くなるというデメリットがある。
【００２３】
本発明は、上記の問題点に鑑み、製造コストの高いエピタキシャル層を使用せず、寄生ダイオードの逆回復時間を短縮でき、ひいてはスイッチング損失の低減が図れるＬＤＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するため、本発明は、
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備え、
前記第１のＬＤＭＯＳトランジスタが、前記半導体基板内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型のボディ領域と、前記半導体基板内に、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に形成された前記半導体基板より高濃度の前記第１導電型の埋め込み拡散領域と、前記ボディ領域内に、基板表面から下方に向けて形成された前記第１導電型とは異なる第２導電型のソースコンタクト領域と、前記ボディ領域内に、基板表面から下方に向けて形成された前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域と、前記半導体基板内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に形成された前記第２導電型のドリフト領域と、前記ドリフト領域内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に形成された当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域と、前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えて構成され、
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドレインコンタクト領域の前記ボディ領域から最も離間した遠方端の下方まで延在していることを第１の特徴とする半導体装置を提供する。
【００２５】
更に、上記第１の特徴の半導体装置は、前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドリフト領域の前記ボディ領域から最も離間した遠方端の下方まで延在していることが好ましい。
【００２６】
更に、上記目的を達成するため、本発明は、
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備える半導体装置の製造方法であって、
前記第１のＬＤＭＯＳトランジスタを形成する工程が、前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型のボディ領域を、基板表面から下方に向けて形成する工程と、前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型の埋め込み拡散領域を、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に、前記ボディ領域形成時のエネルギ注入より高エネルギ注入で形成する工程と、前記ボディ領域内に、前記第１導電型とは異なる第２導電型のソースコンタクト領域を、基板表面から下方に向けて形成する工程と、前記ボディ領域内に、前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記半導体基板内に、前記第２導電型のドリフト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に基板表面から下方に向けて形成する工程と、前記ドリフト領域内に、当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に基板表面から下方に向けて形成する工程と、前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を有し、
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドレインコンタクト領域の前記ボディ領域から最も離間した遠方端の下方まで延在するように形成されることを第１の特徴とする半導体装置の製造方法を提供する。
【００２７】
更に、上記第１の特徴の半導体装置の製造方法において、前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドリフト領域の前記ボディ領域から最も離間した遠方端の下方まで延在するように形成されることが好ましい。
【００２８】
上記第１の特徴の半導体装置の第１のＬＤＭＯＳトランジスタ、或いは、上記第１の特徴の半導体装置の製造方法で形成される第１のＬＤＭＯＳトランジスタでは、第１導電型と第２導電型の一方がｐ型で他方がｎ型であり、寄生ダイオードのｐｎ接合は、第１導電型の半導体基板と第２導電型のドリフト領域の界面に主として形成される。当該寄生ダイオードが順バイアス時に生成される少数キャリアは、専ら低濃度の半導体基板とドリフト領域に蓄積されることになるが、当該第１のＬＤＭＯＳトランジスタでは、ドリフト領域が逆導電型の半導体基板内に形成されているため、その体積を小さく制限できるため、ドリフト領域内に蓄積される少数キャリアの量を大幅に減少させることができる。一方、低濃度の半導体基板の体積はドリフト領域と比較して相当大きいが、第１導電型のボディ領域の底面と接触する第１導電型の埋め込み拡散領域が、半導体基板の基板面に平行な方向に、少なくともボディ領域からドレインコンタクト領域のボディ領域から最も離間した遠方端の下方まで延在するため、ドリフト領域下方に存在する半導体基板は、同じ導電型の高濃度の埋め込み拡散領域によって上下に分断される。当該寄生ダイオードが順バイアス時に生成される少数キャリアは、高濃度の埋め込み拡散領域では多数キャリアとの再結合によりキャリアライフタイムが短いため、埋め込み拡散領域によって分断された下側の半導体基板は、当該寄生ダイオードが順バイアス時に生成される少数キャリアの蓄積には寄与しない。よって、当該少数キャリアは、埋め込み拡散領域によって分断された上側、つまり、ドリフト領域に近接する側の体積が大幅に減少した半導体基板に蓄積されるので、その量を大幅に減少させることができる。以上より、上記第１のＬＤＭＯＳトランジスタによって、第１の当該寄生ダイオードが順バイアス時に生成される少数キャリアの量を、半導体基板とドリフト領域の両側において大幅に減少できるため、寄生ダイオードの逆回復時間を短縮でき、スイッチング損失の低減が図れる。
【００２９】
尚、埋め込み拡散領域は、ドリフト領域のボディ領域から最も離間した遠方端の下方まで延在するのが更に好ましいが、当該寄生ダイオードが順バイアス時に生成される少数キャリアは、ドレインコンタクト領域からドリフト領域を経由して、ボディ領域の方向に供給されるため、必ずしもドリフト領域のボディ領域から最も離間した遠方端付近の下方領域にまで延在しなくても良い。
【００３０】
上記第１のＬＤＭＯＳトランジスタを、寄生ダイオードの逆回復時間が短縮できると期待される特許文献３に開示の従来トランジスタ３と比較すると、何れも、ドリフト領域の体積は小さく制限されているが、上記第１のＬＤＭＯＳトランジスタの埋め込み拡散領域によって分断された上側の半導体基板の体積の方が、従来トランジスタ３のｐ型エピタキシャル層の体積より小さくできる。この結果、上記第１のＬＤＭＯＳトランジスタでは、従来トランジスタ３に設けられているｐ型エピタキシャル層内に蓄積された少数キャリアを回収するための構造を必ずしも必要としないため、半導体基板に代えてエピタキシャル層を形成する必要がなく、低製造コストで逆回復特性の改善が図れる。
【００３１】
更に、上記第１の特徴の半導体装置は、前記ドリフト領域の前記ボディ領域から最も離間した遠方端より遠方側の前記半導体基板内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型の基板コンタクト領域と、基板表面から下方に向けて形成された前記第２導電型の第１拡散領域を夫々備え、前記第１拡散領域内に、基板表面から下方に向けて形成された前記第１拡散領域より高濃度の前記第２導電型の第１高濃度拡散領域を備え、前記ボディコンタクト領域と前記基板コンタクト領域と前記第１高濃度拡散領域が相互に同電位となるように電気的に接続されていることを第２の特徴とする。
【００３２】
更に、上記第１の特徴の半導体装置の製造方法は、前記ドリフト領域の前記ボディ領域から最も離間した遠方端より遠方側の前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型の基板コンタクト領域と、前記第２導電型の第１拡散領域を、基板表面から下方に向けて各別に形成する工程と、前記第１拡散領域内に、前記第１拡散領域より高濃度の前記第２導電型の第１高濃度拡散領域を、基板表面から下方に向けて形成する工程と、前記ボディコンタクト領域と前記基板コンタクト領域と前記第１高濃度拡散領域を、相互に同電位となるように電気的に接続する工程と、を有することを第２の特徴とする。
【００３３】
更に、上記第２の特徴の半導体装置及び半導体装置の製造方法において、前記ドリフト領域が、前記ボディ領域の外周を取り囲むように環状に形成され、前記基板コンタクト領域が、前記ドリフト領域の外周を取り囲むように２重の環状に形成され、前記第１拡散領域が、内側の環状の前記基板コンタクト領域と外側の環状の前記基板コンタクト領域の間の環状領域に、環状に形成されることが好ましい。
【００３４】
上記第２の特徴の半導体装置及び半導体装置の製造方法によれば、第１拡散領域と半導体基板の界面にダイオード（以下、便宜的に第１ダイオードと称する。）が形成される。半導体基板とドリフト領域の界面に形成される逆回復特性改善の対象となる寄生ダイオードが順バイアス時には、ボディコンタクト領域とドレインコンタクト領域の間において寄生ダイオードを経由する順バイアス電流が流れるため、低濃度の半導体基板の抵抗による電圧降下により、半導体基板の電位は、同じ導電型のボディコンタクト領域の電位より順バイアス時のドレインコンタクト領域の電位に向けて変位する。この結果、寄生ダイオードが順バイアス時において、第１ダイオードでは、寄生ダイオードが順バイアス状態から逆バイアス状態に遷移する前に、いち早く逆バイアス状態となっているため、寄生ダイオードが順バイアス時に半導体基板内に蓄積される少数キャリアを、逆バイアス状態の第１ダイオードで回収できるため、寄生ダイオードが逆バイアス状態に遷移した後に転流する半導体基板内の少数キャリアの量を低減でき、当該少数キャリアのキャリアライフタイムを更に短縮し、逆回復特性を更に改善することができる。
【００３５】
上記第２の特徴の半導体装置及び半導体装置の製造方法における上記第１のＬＤＭＯＳトランジスタを、特許文献３に開示の従来トランジスタ３と比較すると、従来トランジスタ３では、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４には常時一定の高電位が印加され、ｐ型エピタキシャル層との間に形成されるダイオードは、常時高電圧の逆バイアス状態となり、ｐ型エピタキシャル層内の少数キャリアが回収された後も一定の逆バイアスリーク電流が常時流れるのに対して、上記第１のＬＤＭＯＳトランジスタでは、第１ダイオードが逆バイアス状態となるのは、寄生ダイオードが順バイアス状態となって順バイアス電流が流れている期間に限定され、第１ダイオードに流れる逆バイアス電流は、専ら半導体基板内に蓄積された少数キャリアの回収にのみ利用される。
【００３６】
更に、上記第１または第２の特徴の半導体装置は、前記ドリフト領域内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を備え、
前記第２高濃度拡散領域を備える場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域が相互に同電位となるように電気的に接続され、前記ショットキー接合部を備える場合、前記ドレインコンタクト領域と前記ショットキー接合部が相互に同電位となるように電気的に接続されていることを第３の特徴とする。
【００３７】
更に、上記第１または第２の特徴の半導体装置の製造方法は、前記ドリフト領域内に、前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域を基板表面から下方に向けて形成するか、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を形成する工程と、
前記第２高濃度拡散領域を形成する場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域を相互に同電位となるように電気的に接続し、前記ショットキー接合部を形成する場合、前記ドレインコンタクト領域と前記ショットキー接合部を相互に同電位となるように電気的に接続する工程と、を有することを第３の特徴とする。
【００３８】
上記第３の特徴の半導体装置及び半導体装置の製造方法によれば、第２高濃度拡散領域を備える場合は第２高濃度拡散領域とドリフト領域の界面に、ショットキー接合部を備える場合は当該ショットキー接合部にダイオード（以下、便宜的に第２ダイオードと称する。）が形成される。無バイアス状態の第２ダイオードでは、接合の両側からの多数キャリアの拡散によって形成された空乏層内に生じる内蔵電界によって、ドリフト領域内の多数キャリアが第２高濃度拡散領域側或いはショットキー接合部の反対側への拡散が抑制され、多数キャリアの拡散による電流は流れない。しかし、半導体基板とドリフト領域の界面に形成される逆回復特性改善の対象となる寄生ダイオードが順バイアス時には、ボディコンタクト領域とドレインコンタクト領域の間において寄生ダイオードを経由する順バイアス電流が流れるため、低濃度のドリフト領域内に少数キャリアが蓄積され、少数キャリア濃度の高い状態となっているため、第２ダイオードが無バイアス状態でも、ドリフト領域側の高濃度の少数キャリアはドリフト電流として第２高濃度拡散領域側或いはショットキー接合部の反対側へ移動し回収される。更に、当該順バイアス電流によるドリフト領域とドレインコンタクト領域間の電圧降下により、ドリフト領域の電位は、同じ導電型のドレインコンタクト領域の電位より順バイアス時のボディコンタクト領域の電位に向けて変位する。この結果、寄生ダイオードが順バイアス時において、第２ダイオードでは、寄生ダイオードが順バイアス状態から逆バイアス状態に遷移する前に、いち早く逆バイアス状態となっているため、ドリフト領域側の高濃度の少数キャリアの回収が促進される。寄生ダイオードが順バイアス時にドリフト領域内に蓄積される少数キャリアを、逆バイアス状態の第２ダイオードで回収できるため、寄生ダイオードが逆バイアス状態に遷移した後に転流するドリフト領域内の少数キャリアの量を低減でき、当該少数キャリアのキャリアライフタイムを更に短縮し、逆回復特性を更に改善することができる。
【００３９】
尚、上記第１の特徴の半導体装置または半導体装置の製造方法において、前記第１導電型の埋め込み拡散領域を形成しない場合に対して、上記第３の特徴の構成を単独で適用した場合でも、ドリフト領域内の少数キャリアの量を低減する効果を発揮するため、逆回復特性の改善効果が期待できる。
【００４０】
更に、上記第１乃至第３の何れかの特徴の半導体装置は、前記半導体基板内に形成された第２のＬＤＭＯＳトランジスタを備え、
前記第２のＬＤＭＯＳトランジスタが、前記半導体基板内に、基板表面から下方に向けて形成された前記第２導電型のウェルと、前記ウェル内に、基板表面から下方に向けて形成された前記第１導電型の第２ボディ領域と、前記ウェル内に、前記第２ボディ領域の底面と接触するように前記第２ボディ領域よりも深い位置に形成された前記第１導電型の第２埋め込み拡散領域と、前記第２ボディ領域内に、基板表面から下方に向けて形成された前記ウェルより高濃度の前記第２導電型の第２ソースコンタクト領域と、前記第２ボディ領域内に、基板表面から下方に向けて形成された前記第２ボディ領域より高濃度の前記第１導電型の第２ボディコンタクト領域と、前記ウェル内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記第２ボディ領域と離間した位置に形成された前記第２導電型の第２ドリフト領域と、前記第２ドリフト領域内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記第２ボディ領域と前記第２ドリフト領域の一部を介して離間した位置に形成された当該第２ドリフト領域より高濃度の前記第２導電型の第２ドレインコンタクト領域と、前記第２ソースコンタクト領域と前記第２ドリフト領域間の前記第２ボディ領域と前記ウェルの上方に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を備えて構成され、前記第２埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、前記第２ドリフト領域の下方に向かって延伸していることを第４の特徴とする。
【００４１】
更に、上記第１乃至第４の何れかの特徴の半導体装置は、２種類のＬＤＭＯＳトランジスタの一方のドレイン端子と他方のソース端子を接続した直列回路を有し、前記直列回路の両端が、夫々異なる電位に接続している場合において、前記直列回路の前記２種類のＬＤＭＯＳトランジスタの内、低電位側に配置されるＬＤＭＯＳトランジスタとして、前記第１のＬＤＭＯＳトランジスタを使用することが好ましい。
【００４２】
更に、上記第４の特徴の半導体装置は、２種類のＬＤＭＯＳトランジスタの一方のドレイン端子と他方のソース端子を接続した直列回路を有し、前記直列回路の両端が、夫々異なる電位に接続している場合において、前記直列回路の前記２種類のＬＤＭＯＳトランジスタの内、低電位側に配置されるＬＤＭＯＳトランジスタとして、前記第１のＬＤＭＯＳトランジスタを使用し、高電位側に配置されるＬＤＭＯＳトランジスタとして、前記第２のＬＤＭＯＳトランジスタを使用することが好ましい。
【００４３】
更に、上記第１乃至第３の何れかの特徴の半導体装置の製造方法は、前記半導体基板内に第２のＬＤＭＯＳトランジスタを形成する工程を有し、
前記第２のＬＤＭＯＳトランジスタを形成する工程が、前記半導体基板内に、前記第２導電型のウェルを基板表面から下方に向けて形成する工程と、前記ウェル内に、前記第１導電型の第２ボディ領域を、基板表面から下方に向けて形成する工程と、前記ウェル内に、前記第１導電型の第２埋め込み拡散領域を、前記第２ボディ領域の底面と接触するように前記第２ボディ領域よりも深い位置に、前記第２ボディ領域形成時のエネルギ注入より高エネルギ注入で形成する工程と、前記第２ボディ領域内に、前記ウェルより高濃度の前記第２導電型の第２ソースコンタクト領域を、基板表面から下方に向けて形成する工程と、前記第２ボディ領域内に、前記第２ボディ領域より高濃度の前記第１導電型の第２ボディコンタクト領域を、基板表面から下方に向けて形成する工程と、前記ウェル内に、前記第２導電型の第２ドリフト領域を、前記半導体基板の基板面に平行な方向に前記第２ボディ領域と離間した位置に基板表面から下方に向けて形成する工程と、前記第２ドリフト領域内に、当該第２ドリフト領域より高濃度の前記第２導電型の第２ドレインコンタクト領域を、前記半導体基板の基板面に平行な方向に前記第２ボディ領域と前記第２ドリフト領域の一部を介して離間した位置に基板表面から下方に向けて形成する工程と、前記第２ソースコンタクト領域と前記第２ドリフト領域間の前記第２ボディ領域と前記ウェルの上方に第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、を有し、前記第２埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、前記第２ドリフト領域の下方に向かって延伸するように形成されることを第４の特徴とする。
【００４４】
更に、上記第４の特徴の半導体装置の製造方法は、前記第１のＬＤＭＯＳトランジスタを形成する工程と前記第２のＬＤＭＯＳトランジスタを形成する工程において、前記ボディ領域と前記第２ボディ領域を同一の工程内で、前記埋め込み拡散領域と前記第２埋め込み拡散領域を同一の工程内で、前記ソースコンタクト領域と前記第２ソースコンタクト領域を同一の工程内で、前記ボディコンタクト領域と前記第２ボディコンタクト領域を同一の工程内で、前記ドリフト領域と前記第２ドリフト領域を同一の工程内で、前記ドレインコンタクト領域と前記第２ドレインコンタクト領域を同一の工程内で、前記ゲート絶縁膜と前記第２ゲート絶縁膜を同一の工程内で、前記ゲート電極と前記第２ゲート電極を同一の工程内で、夫々形成することが好ましい。
【００４５】
上記第１のＬＤＭＯＳトランジスタを同じ半導体基板内に複数形成した場合には、各第１のＬＤＭＯＳトランジスタのソースコンタクト領域とボディコンタクト領域を電気的に接続して使用する場合に、各第１のＬＤＭＯＳトランジスタのソースコンタクト領域は、ボディ領域と半導体基板を介して相互に電気的に接続されるため、ソースコンタクト領域の電位は、半導体基板と同電位にして使用することが前提となる。しかし、上記第２のＬＤＭＯＳトランジスタを同じ半導体基板内に複数形成した場合は、各第２のＬＤＭＯＳトランジスタにおいて、ボディ領域と半導体基板が逆導電型のウェルによって電気的に分離されるため、ソースコンタクト領域は、半導体基板と同電位にして使用する必要がなく、夫々独立して電位を設定できる。但し、寄生ダイオードの逆回復特性は、第１のＬＤＭＯＳトランジスタの方が、第２のＬＤＭＯＳトランジスタより優れている。
【００４６】
上記第４の特徴の半導体装置及び半導体装置の製造方法によれば、寄生ダイオードの逆回復特性が問題となる箇所には、上記第１のＬＤＭＯＳトランジスタを使用し、ソースコンタクト領域の電位を任意に設定したい箇所には、上記第２のＬＤＭＯＳトランジスタを使用するという使い分けが可能となり、半導体装置上の回路設計の自由度が向上する。
【００４７】
また、上記第１のＬＤＭＯＳトランジスタと第２のＬＤＭＯＳトランジスタは、第１のＬＤＭＯＳトランジスタが半導体基板内に形成され、第２のＬＤＭＯＳトランジスタがウェル内に形成される点を除き、基本的なトランジスタ構造が同じで、同じ構成要素を備えて構成されているため、ウェルの形成工程を除き、両トランジスタを同一工程で形成でき、２種類のＬＤＭＯＳトランジスタを低コストで形成することができる。
【発明の効果】
【００４８】
本発明の半導体装置及びその製造方法によれば、寄生ダイオードの逆回復時間を短縮でき、スイッチング損失の低減が図れるＬＤＭＯＳトランジスタを低製造コストで提供することができる。
【図面の簡単な説明】
【００４９】
【図１】同期整流型のＤＣＤＣコンバータの一構成例を示す回路図
【図２】図１に示すＤＣＤＣコンバータのプッシュプル回路を構成するＭＯＳトランジスタの各ゲート信号の信号波形図
【図３】図１に示すプッシュプル回路のローサイド側のＭＯＳトランジスタの寄生ダイオードに順方向電流が流れている状態を模式的に示す図
【図４】図１に示すプッシュプル回路のローサイド側のＭＯＳトランジスタの寄生ダイオードに貫通電流が流れている状態を模式的に示す図
【図５】特許文献１に開示されている従来のＬＤＭＯＳトランジスタの概略の素子構造を示す断面図
【図６】特許文献２に開示されている従来のＬＤＭＯＳトランジスタの概略の素子構造を示す断面図
【図７】特許文献３に開示されている従来のＬＤＭＯＳトランジスタの概略の素子構造を示す断面図
【図８】第１実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造を示す断面図
【図９】第１実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造を示す要部平面図
【図１０】第１実施形態、比較例１及び比較例２の各ＬＤＭＯＳトランジスタの概略の素子構造と夫々の少数キャリアの蓄積領域を示す要部断面図
【図１１】第１実施形態におけるＬＤＭＯＳトランジスタの製造工程の一部を概略的に示す工程断面図
【図１２】第１実施形態におけるＬＤＭＯＳトランジスタの製造工程の他の一部を概略的に示す工程断面図
【図１３】第２実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造を示す要部断面図
【図１４】第２実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造と少数キャリアの蓄積領域を示す要部断面図
【図１５】第３実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造を示す要部断面図
【図１６】第３実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造と少数キャリアの蓄積領域を示す要部断面図
【図１７】第４実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造を示す要部断面図
【図１８】第４実施形態における第１のＬＤＭＯＳトランジスタの概略の素子構造と少数キャリアの蓄積領域を示す要部断面図
【図１９】第５実施形態における第２のＬＤＭＯＳトランジスタの概略の素子構造を示す断面図
【図２０】第５実施形態における第１及び第２のＬＤＭＯＳトランジスタの製造工程の一部を概略的に示す工程断面図
【図２１】第５実施形態における第１及び第２のＬＤＭＯＳトランジスタの製造工程の他の一部を概略的に示す工程断面図
【発明を実施するための形態】
【００５０】
以下、本発明に係る半導体装置及びその製造方法の実施形態につき、図面を参照して詳細に説明する。以下では、第１導電型がｐ型で、第２導電型がｎ型である場合、つまり、半導体装置がｎチャネル型のＬＤＭＯＳトランジスタを備える場合を想定して説明する。尚、以下で参照する図面では、図５〜図７に示す従来トランジスタ１〜３と同一の構成要素については同一の符号を付している。また、ＬＤＭＯＳトランジスタの素子構造を示す断面図及び平面図では、説明の便宜上要部を強調して模式的に図示しており、図面上の各部の寸法比は、実際の寸法比と必ずしも一致するものではない。
【００５１】
〈第１実施形態〉
図８に、第１実施形態の半導体装置が備える第１のＬＤＭＯＳトランジスタＴ１の断面構造の一例を模式的に示す。また、図９に、ＬＤＭＯＳトランジスタＴ１の要部の平面構造の一例を模式的に示す。
【００５２】
図８に示すように、ＬＤＭＯＳトランジスタＴ１は、ｐ型の半導体基板１内に、半導体基板１より高濃度のｐ型ボディ領域２と、半導体基板１より高濃度のｐ型埋め込み拡散領域３と、ｎ型ドリフト領域６を備え、ボディ領域２内に、ｎ型ソースコンタクト領域４と、ボディ領域２より高濃度のｐ型ボディコンタクト領域５を備え、ドリフト領域６内に、ドリフト領域６より高濃度のｎ型ドレインコンタクト領域７を備え、ソースコンタクト領域４とドリフト領域６間のボディ領域２の表面上にゲート絶縁膜８を備え、ゲート絶縁膜８上にゲート電極９を備えて構成される。尚、本実施形態では、半導体基板１として、シリコン基板を想定する。
【００５３】
ボディ領域２、ソースコンタクト領域４、ボディコンタクト領域５、ドリフト領域６、及び、ドレインコンタクト領域７は、夫々半導体基板１の表面から下方に向けて形成されている。埋め込み拡散領域３は、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、ボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方より遠方に延在して形成されている。本実施形態では、埋め込み拡散領域３は、ドリフト領域６のボディ領域２から最も離間した遠方端の下方より遠方に延在して形成されている。つまり、ドリフト領域６の下方領域のｐ型の半導体基板１は、高濃度のｐ型埋め込み拡散領域３によって上下に完全に分断された状態となっている。
【００５４】
ドレインコンタクト領域７は、ＬＯＣＯＳ酸化膜等の厚膜の素子分離膜１０，１１の挟まれた領域に形成されている。更に、半導体基板１の表面及び素子分離膜１０，１１の上には酸化膜１２が形成され、酸化膜１２を貫通する開口部１３を介して、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５に共通に接続するソース電極１４、及び、ｎ型ドレインコンタクト領域７と接続するドレイン電極１５が設けられている。
【００５５】
本実施形態では、ｐ型のボディ領域２とｎ型のドリフト領域６が、ｎ型ウェル内に形成されるのではなく、ｐ型の半導体基板１内に形成されているため、ドリフト領域６は、ボディ領域２側の端部がボディ領域２と接触するように形成されている。この結果、チャネルは、ゲート電極９に印加される電位に応じて、ソースコンタクト領域４とドリフト領域６間のボディ領域２内に形成される。
【００５６】
本実施形態では、図９に示すように、ドリフト領域６は、ボディ領域２の外周を取り囲むように、平面視において環状に形成されている。更に、環状のドリフト領域６内においてドレインコンタクト領域７が平面視において環状に形成され、更に、環状のドレインコンタクト領域７の内周側及び外周側に、素子分離膜１０，１１が夫々形成されている。内周側の素子分離膜１０は環状に形成され、その内周端は、環状のドリフト領域６の内周端より外側に後退しており、環状のドリフト領域６の外周端は、外周側の素子分離膜１１に覆われている。また、ゲート絶縁膜８は、内周側の素子分離膜１０の内周端よりボディ領域２側のドリフト領域６上にも形成されており、ゲート電極９は、当該ゲート絶縁膜８と内周側の素子分離膜１０の一部を覆うように環状に形成されている。ｐ型埋め込み拡散領域３は、平面視においてボディ領域２とドリフト領域６の両領域を内包し、その外周はドリフト領域６の外周の外側に位置している。尚、図９では、各領域の一部のみを図示し、素子分離膜１０，１１、酸化膜１２、ソース電極１４及びドレイン電極１５の図示は省略している。また、図９では、環状のドリフト領域６及びドレインコンタクト領域７等の内外周の形状、及び、ボディ領域２及び埋め込み拡散領域３の外周の形状として、長円状のものを想定しているが、当該形状は、長円に限定されるものではなく、矩形、矩形以外の多角形、或いは、円形、楕円形、等であっても良い。
【００５７】
本実施形態では、ドリフト領域６がボディ領域２の外周を取り囲むように環状に形成されているため、図８に示すように、ドリフト領域６、ドレインコンタクト領域７、素子分離膜１０、１１ｂ、ゲート電極９等は、ボディ領域２を中心として左右対称に形成されている。
【００５８】
本実施形態では、ｐ型のボディ領域２は、同じｐ型の半導体基板１と埋め込み拡散領域３に囲まれており、図５乃至図７に例示する従来トランジスタ１〜３とは異なり、ｎ型ウェル等のｎ型領域に包含されていない。このため、ボディ領域２と半導体基板１は電気的に分離されず、半導体基板１内に電流が流れない定常状態では、ボディ領域２と半導体基板１は同電位（例えば、接地電位）となる。従って、第１のＬＤＭＯＳトランジスタＴ１は、後述するように、寄生ダイオードＤ１の逆回復時間の短縮が図れるという特長を有することと併せて、図１に例示する２つのＭＯＳトランジスタＭ１，Ｍ２を直列に接続したプッシュプル回路では、ローサイド側のＭＯＳトランジスタＭ１に使用するのに好適である。
【００５９】
本実施形態のＬＤＭＯＳトランジスタＴ１は、第１に、ｐ型のボディ領域２とｎ型のドリフト領域６が、ｎ型のウェル内に形成されるのではなく、ｐ型の半導体基板１内に形成されている点、第２に、埋め込み拡散領域３が、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、少なくともボディ領域２からドレインコンタクト領域７（好ましくは、ドリフト領域６）のボディ領域２から最も離間した遠方端の下方まで延在して形成されている点に、大きな特徴がある。
【００６０】
次に、上記２つの大きな特徴によって、ＬＤＭＯＳトランジスタＴ１内に形成される寄生ダイオードＤ１の逆回復時間の短縮が図れる点を、図１０（ａ）〜（ｃ）を参照して説明する。
【００６１】
図１０（ａ）は、上記２つの特徴を備えた図８に示す本実施形態のＬＤＭＯＳトランジスタＴ１の要部断面構造を示し、図１０（ｂ）は、上記第１の特徴を備えず、代わりに、ｐ型のボディ領域２とｎ型のドリフト領域６が、ｎ型のウェル３３内に形成される比較例１のＬＤＭＯＳトランジスタＴｘ１の要部断面構造を示し、図１０（ｃ）は、上記第１の特徴を備えるが、上記第２の特徴を備えない比較例２のＬＤＭＯＳトランジスタＴｘ２の要部断面構造を示す。
【００６２】
図１０（ａ）〜（ｃ）の各図において、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５とｐ型の半導体基板１を接地電位とし、ｎ型ドレインコンタクト領域７に負電位を印加した場合に、順バイアス電流を流す寄生ダイオードＤ１のｐｎ接合が形成される界面に太い破線を示す。また、各図において、細い破線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである電子が蓄積される低濃度のｐ型領域を示し、細い一点鎖線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである正孔が蓄積される低濃度のｎ型領域を示す。
【００６３】
図１０（ａ）に示すように、本実施形態のＬＤＭＯＳトランジスタＴ１では、上記第１の特徴により、少数キャリアである正孔が蓄積される低濃度のｎ型領域は、ドリフト領域６に限定され、上記第２の特徴により、少数キャリアである電子が蓄積される低濃度のｐ型領域は、埋め込み拡散領域３で上下に分断された半導体基板１の上側部分に限定される。少数キャリアの電子は、ドリフト領域６から半導体基板１に拡散するが、半導体基板１の上側部分から埋め込み拡散領域３に向けて拡散する電子は、埋め込み拡散領域３内に高濃度に存在する正孔と再結合して消滅するため、半導体基板１の下側部分にまで拡散しない。仮に、半導体基板１の下側部分に及ぶ電子が存在したとしても、逆バイアス時において、埋め込み拡散領域３内に高濃度に存在する正孔と再結合して消滅するため、順バイアス状態から逆バイアス状態に変化した後の逆回復過程に寄与する程度は極めて小さい。この結果、本実施形態のＬＤＭＯＳトランジスタＴ１では、逆回復過程に寄与する少数キャリアの量が大幅に減少するため、逆回復時間が大幅に短縮される。
【００６４】
これに対して、比較例１のＬＤＭＯＳトランジスタＴｘ１では、図１０（ｂ）に示すように、ｐ型のボディ領域２とｎ型のドリフト領域６が、ｎ型のウェル３３内に形成されるため、寄生ダイオードＤ１のｐｎ接合が、ボディ領域２とウェル３３の界面及び半導体基板１とウェル３３の界面に形成され、少数キャリアである正孔が蓄積される低濃度のｎ型領域は、ドリフト領域６の他、ウェル３３にまで拡大し、少数キャリアである電子が蓄積される低濃度のｐ型領域は、ウェル３３の下方の広範な半導体基板１に拡大している。この結果、本実施形態のＬＤＭＯＳトランジスタＴ１と比較して、逆回復過程に寄与する少数キャリアの量が大幅に増加するため、逆回復時間も大幅に長くなる。
【００６５】
次に、比較例２のＬＤＭＯＳトランジスタＴｘ２では、図１０（ｃ）に示すように、本実施形態のＬＤＭＯＳトランジスタＴ１と同様に、上記第１の特徴により、少数キャリアである正孔が蓄積される低濃度のｎ型領域は、ドリフト領域６に限定されているが、上記第２の特徴を備えないため、少数キャリアである電子が蓄積される低濃度のｐ型領域は、広範な半導体基板１の全体に拡大している。この結果、本実施形態のＬＤＭＯＳトランジスタＴ１と比較して、逆回復過程に寄与する少数キャリアの量が増加するため、逆回復時間も長くなる。
【００６６】
以上より、第１及び第２の特徴を備えない比較例１及び第２の特徴を備えない比較例２の各ＬＤＭＯＳトランジスタＴｘ１，Ｔｘ２と比較して、本実施形態のＬＤＭＯＳトランジスタＴ１では、少数キャリアが蓄積されるｐ型領域及びｎ型領域の体積が夫々大幅に減少するため、逆回復過程に寄与する少数キャリアの量が大幅に減少し、逆回復時間が大幅に短縮されることが明らかである。
【００６７】
次に、本実施形態のＬＤＭＯＳトランジスタＴ１と図７に示す特許文献３に開示の従来トランジスタ３を比較した場合、従来トランジスタ３は、上記第１の特徴を備え、上記第２の特徴に代えて、高濃度のｎ型の埋め込み拡散領域３２を備えている。従来トランジスタ３では、少数キャリアである電子を蓄積可能な低濃度のｐ型領域であるｐ型エピタキシャル層３１とｐ型半導体基板３０が、ｎ型の埋め込み拡散領域３２によって上下に分断され、上側のｐ型エピタキシャル層３１に少数キャリアである電子が蓄積されることになる。しかし、ｎ型埋め込み拡散領域３２は、ｐ型ボディ領域２の底面から離間して更に下方に形成する必要から、ｎ型埋め込み拡散領域３２のｐ型エピタキシャル層３１の表面からの深さは、本実施形態のＬＤＭＯＳトランジスタＴ１のｐ型埋め込み拡散領域３の半導体基板１の表面からの深さより、更に深くなる。このため、従来トランジスタ３では、上述のように、ｎ型埋め込み拡散領域３２の形成を基板表面からイオン注入で行うのが困難なため、ｐ型エピタキシャル層３１を別途ｐ型半導体基板３０上に成長させる必要がある。これに対し、本実施形態のＬＤＭＯＳトランジスタＴ１では、ｐ型埋め込み拡散領域３を同じｐ型の半導体基板１内に、ｎ型埋め込み拡散領域３２と比較して浅い位置に形成すれば良いので、必ずしもエピタキシャル層の成長は必要ではない。
【００６８】
更に、ｎ型埋め込み拡散領域３２がｐ型ボディ領域２の底面から離間して更に下方に形成されるため、結果として、ｐ型エピタキシャル層３１の体積が、本実施形態のＬＤＭＯＳトランジスタＴ１のｐ型埋め込み拡散領域３で分断された上側のｐ型半導体基板１の体積より大きくなる。このため、従来トランジスタ３では、ｐ型エピタキシャル層３１に蓄積される少数キャリアである電子を回収するために、ｐ型エピタキシャル層３１をｎ型埋め込み拡散領域３２とｎ型シンカー領域３４で側方及び底面側から取り囲み、ｎ型埋め込み拡散領域３２とｎ型シンカー領域３４に常時高電位を印加し、ｐ型エピタキシャル層３１との間の界面に形成されるｐｎ接合を常時高電圧の逆バイアス状態に維持している。しかし、当該逆バイアス状態は、少数キャリアの回収後も常時維持されるため、不必要なリーク電流の要因となる。
【００６９】
次に、本実施形態のＬＤＭＯＳトランジスタＴ１の製造方法について、図面を参照して説明する。図１１（ａ）〜（ｃ）及び図１２（ａ）〜（ｂ）は、製造工程途中の素子断面構造の要部を模式的に示す工程断面図である。
【００７０】
先ず、図１１（ａ）に示すように、ｐ型半導体基板１の表面の一部にＬＯＣＯＳ酸化膜の素子分離膜１０，１１を形成する。
【００７１】
引き続いて、図１１（ｂ）に示すように、半導体基板１内に、半導体基板１より高濃度のｐ型ボディ領域２と、半導体基板１より高濃度のｐ型埋め込み拡散領域３と、ｎ型ドリフト領域６を夫々形成する。先ず、半導体基板１の表面をレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン）の注入により、ｐ型ボディ領域２を、半導体基板１の表面から下方に向けて形成する。
【００７２】
次に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン）を１ＭｅＶ以上の高エネルギで注入し、ｐ型埋め込み拡散領域３をｐ型ボディ領域２より深い位置に形成する。注入エネルギ量は、ｐ型埋め込み拡散領域３がｐ型ボディ領域２の底面と接触するように調整される。また、ｐ型埋め込み拡散領域３の形成範囲は上記レジストマスクで規定され、本実施形態では、ｐ型埋め込み拡散領域３は、ｐ型ボディ領域２とｎ型ドリフト領域６の両下方領域を内包する広範囲に形成されている。
【００７３】
次に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｎ型不純物（例えば、リン）を例えば３００ＫｅＶ以上の注入エネルギで注入し、ｎ型ドリフト領域６を形成する。ｎ型ドリフト領域６の形成範囲は上記レジストマスクで規定され、本実施形態では、ｎ型ドリフト領域６の内周端はｐ型ボディ領域２と接し、外周端は外側の素子分離膜１１の下方に位置する。ｎ型ドリフト領域６は、ＬＤＭＯＳトランジスタＴ１の耐圧を下げることなく、オン抵抗を低減させるために形成される。
【００７４】
例えば、当該耐圧を１５Ｖ〜６０Ｖと想定した場合、ｐ型ボディ領域２の不純物濃度は１×１０１７ｃｍ−３以上、ｐ型埋め込み拡散領域３の不純物濃度は１×１０１７ｃｍ−３以上、ｎ型ドリフト領域６の不純物濃度は１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３に、夫々設定される。例えば、ｐ型埋め込み拡散領域３が半導体基板１の表面から１μｍより深く形成される。また、ｎ型ドリフト領域６は半導体基板１の表面から０．３μｍ以上のｐ型埋め込み拡散領域３に接触しない深さまで形成される。
【００７５】
引き続いて、図１１（ｃ）に示すように、半導体基板１の表面にゲート絶縁膜８を形成し、ｐ型ボディ領域２のｎ型ドリフト領域６に近接する側の一部、ｎ型ドリフト領域６の素子分離膜１０よりｐ型ボディ領域２側の一部、及び、素子分離膜１０の一部を覆うゲート電極９を形成する。ゲート電極９は、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により全面に形成した後、その上にレジストを形成し、フォトエッチング技術によって当該レジストをパターンニングした後、ドライエッチング技術等によって当該ポリシリコン膜を加工することにより形成される。
【００７６】
引き続いて、図１２（ａ）に示すように、半導体基板１の表面をレジストマスク（不図示）で被覆し、ｎ型不純物（例えば、リンまたは砒素）を注入して、ｐ型ボディ領域２内にｎ型ソースコンタクト領域４を、ｎ型ドリフト領域６内にｎ型ドレインコンタクト領域７を夫々同時に形成し、更に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン等）を注入して、ｐ型ボディ領域２内にｐ型ボディコンタクト領域５を形成する。
【００７７】
引き続いて、図１２（ｂ）に示すように、半導体基板１の表面全面に例えば常圧ＣＶＤ法によって酸化膜１２を形成し、リフローにより表面段差を軽減した後、ゲート電極９の上、ｎ型ドレインコンタクト領域７の上、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５の上に、酸化膜１２をコンタクトエッチングして開口部１３を夫々同時に形成する。更に、開口部１３内を充填するように、酸化膜１２及び開口部１３の全面に、スパッタによってアルミニウム膜を成長させた後、当該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、ソース電極１４、ドレイン電極１５等の金属電極を形成する。
【００７８】
〈第２実施形態〉
図１３に、第２実施形態の半導体装置が備える第１のＬＤＭＯＳトランジスタＴ１の断面構造の一例を模式的に示す。第２実施形態では、第１実施形態のＬＤＭＯＳトランジスタＴ１の素子構造に加えて、ｐ型ボディ領域２を内側として、ｐ型の半導体基板１内に、ｎ型ドリフト領域６の外周端より外側に、半導体基板１より高濃度のｐ型の基板コンタクト領域１６、更にその外側に、ｎ型の第１拡散領域１７、更にその外側に、半導体基板１より高濃度のｐ型の基板コンタクト領域１８を備え、第１拡散領域１７内に、第１拡散領域１７より高濃度のｎ型の第１高濃度拡散領域１９を備える。
【００７９】
基板コンタクト領域１６，１８、第１拡散領域１７、及び、第１高濃度拡散領域１９は、夫々、平面視において環状に、且つ、半導体基板１の表面から下方に向けて形成されている。尚、ｎ型ドレインコンタクト領域７と基板コンタクト領域１６の間は、素子分離膜１１を挟んで離間し、基板コンタクト領域１６と第１高濃度拡散領域１９の間、及び、第１高濃度拡散領域１９と基板コンタクト領域１８の間は、夫々、素子分離膜２０を挟んで離間している。
【００８０】
基板コンタクト領域１６，１８と第１高濃度拡散領域１９は、第１実施形態におけるソース電極１４、ドレイン電極１５等と同様の要領で形成される金属電極を介して、相互に同電位に設定され、ｐ型の半導体基板１と同じく接地電位に固定される。
【００８１】
基板コンタクト領域１６，１８は、半導体基板１に基板電位（本実施形態では、接地電位）を供給するのに用いられる。第１実施形態では、基板電位は、ｐ型ボディコンタクト領域５からｐ型ボディ領域２またはｐ型ボディ領域２とｐ型埋め込み拡散領域３を介して、半導体基板１に供給されていたが、第２実施形態では、半導体基板１への基板電位の供給が強化されている。
【００８２】
ｎ型の第１拡散領域１７と第１高濃度拡散領域１９は、近傍のｐ型半導体基板１内に蓄積された少数キャリアである電子を回収するｎ型シンカーとして機能する。当該ｎ型シンカーは、図７に示す特許文献３に開示された従来トランジスタ３のｎ型埋め込み拡散領域３２とｎ型シンカー領域３４と同様の機能を発揮して、寄生ダイオードＤ１の逆回復時間の短縮を更に図ることができる。
【００８３】
次に、ｎ型の第１拡散領域１７と第１高濃度拡散領域１９からなるｎ型シンカーによって、寄生ダイオードＤ１の逆回復時間の短縮が更に図れることを、図１４を参照して説明する。図１４は、図１０（ａ）に上記ｎ型シンカーを追加した図で、ｎ型の第１拡散領域１７とｐ型半導体基板１の界面にダイオードＤ２が形成されている。図１４においても、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５とｐ型の半導体基板１を接地電位とし、ｎ型ドレインコンタクト領域７に負電位を印加した場合に、順バイアス電流を流す寄生ダイオードＤ１のｐｎ接合が形成される界面に太い破線を示す。また、細い破線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである電子が蓄積される低濃度のｐ型領域を示し、細い一点鎖線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである正孔が蓄積される低濃度のｎ型領域を示す。
【００８４】
一般的に、ダイオードＤ２は、無バイアス状態では、ｐ型及びｎ型夫々の多数キャリアの拡散によって形成された空乏層内に生じる内蔵電界によって、ｐ型半導体基板１内の多数キャリアである正孔は、ｎ型の第１拡散領域１７内への拡散が抑制され、多数キャリアの拡散による電流は流れない。つまり、拡散電流と内蔵電界によるドリフト電流が均衡し電流が流れない。しかし、無バイアス状態でも、ｐ型半導体基板１側の少数キャリア密度が高い場合には、つまり、電子が多い場合は、当該電子がドリフト電流として、ｎ型の第１拡散領域１７側に移動して回収される。
【００８５】
更に、逆回復特性の改善対象となる寄生ダイオードＤ１が順バイアス時においては、上記順バイアス電流が半導体基板１を介して流れるため、半導体基板１の抵抗成分による電圧降下が生じ、ｎ型ドレインコンタクト領域７に近づく程、半導体基板１の電位が低下する。つまり、ダイオードＤ２付近の半導体基板１の電位は負電位となり、ダイオードＤ２は逆バイアス状態となる。これにより、ドリフト電流が大きくなり、少数キャリアである電子の回収が促進される。つまり、寄生ダイオードＤ１が順バイアス状態から逆バイアス状態に遷移する前に、ダイオードＤ２が先行して逆バイアス状態となるため、寄生ダイオードＤ１の順バイアス時に半導体基板１内に蓄積された少数キャリアである電子が、ダイオードＤ２によってある程度先行して回収されるため、寄生ダイオードＤ１が逆バイアス状態に転じた時点での少数キャリアの量が低減され、寄生ダイオードＤ１の逆回復時間の短縮を更に図ることができる。
【００８６】
ｎ型ドレインコンタクト領域７の電位が負電位から正電位となり、寄生ダイオードＤ１が逆バイアス状態なると、上記順バイアス電流が流れないため、ダイオードＤ２の周囲の半導体基板１の電位は、基板コンタクト領域１６，１８により急速に接地電位にまで充電され、ダイオードＤ２は逆バイアス状態から無バイアス状態に遷移する。これに対して、特許文献３に開示された従来トランジスタ３のｎ型埋め込み拡散領域３２とｎ型シンカー領域３４には常時高電位が印加されているため、ｐ型エピタキシャル層３１との間に形成される寄生ダイオードは、少数キャリアの回収後も高電圧の逆バイアス状態に維持される。
【００８７】
次に、第２実施形態のＬＤＭＯＳトランジスタＴ１の製造方法について、第１実施形態のＬＤＭＯＳトランジスタＴ１の製造方法と対比して説明する。以下では、第２実施形態で追加された構成要素の製造工程についてのみ説明する。
【００８８】
素子分離膜１１は、第１実施形態で説明した要領で形成される。ｎ型の第１拡散領域１７は、ｐ型ボディ領域２、ｐ型埋め込み拡散領域３、及び、ｎ型ドリフト領域６を形成する前に形成する。具体的には、半導体基板１の表面をレジストマスク（不図示）で被覆し、ｎ型不純物（例えば、リン）を注入した後、熱拡散により第１拡散領域１７を形成する。これにより、第１拡散領域１７の深さを、後にイオン注入により形成するｎ型ドリフト領域６より深くする。また、第１拡散領域１７の不純物濃度は、ｎ型ドリフト領域６より高濃度に設定される。
【００８９】
ｎ型の第１拡散領域１７は、ｎ型ドリフト領域６とは別工程で形成されるが、同一基板上に形成されるロジック回路（例えば、図１に示すＤＣＤＣコンバータの制御回路）に使用するＰチャネルＭＯＳトランジスタで使用されるｎ型ウェル、或いは、後述する第５実施形態の第２のＬＤＭＯＳトランジスタＴ２で使用されるｎ型ウェルと同時に形成することで、追加マスクを使用しなくても済む。尚、第１拡散領域１７のｎ型シンカーとしての機能は低下するが、別実施形態として、第１拡散領域１７をｎ型ドリフト領域６と同時に形成しても構わない。
【００９０】
ｐ型の基板コンタクト領域１６，１８は、夫々、ｐ型ボディコンタクト領域５の形成と同時に、ｐ型不純物（例えば、ボロン等）を注入して形成する。ｎ型の第１高濃度拡散領域１９は、ｎ型ソースコンタクト領域４とｎ型ドレインコンタクト領域７の形成と同時に、ｎ型不純物（例えば、リンまたは砒素）を注入して第１拡散領域１７内に形成する。
【００９１】
〈第３実施形態〉
図１５に、第３実施形態の半導体装置が備える第１のＬＤＭＯＳトランジスタＴ１の断面構造の一例を模式的に示す。第３実施形態では、第１実施形態のＬＤＭＯＳトランジスタＴ１の素子構造に対して、ｎ型ドリフト領域６内に形成するｎ型ドレインコンタクト領域７の一部領域に、ｎ型ドレインコンタクト領域７に代えて、ｐ型の第２高濃度拡散領域２１が形成されている。尚、ｐ型の第２高濃度拡散領域２１は、平面視において、その周囲をｎ型ドレインコンタクト領域７で取り囲まれているのが好ましい。また、ｐ型の第２高濃度拡散領域２１は、半導体基板１の表面から下方に向けて形成されている。更に、第２高濃度拡散領域２１は、平面視において、第１実施形態におけるｎ型ドレインコンタクト領域７と同様に環状に形成されていても良く、或いは、ｎ型ドレインコンタクト領域７に取り囲まれるように島状に複数に分割されて形成されていても良い。
【００９２】
ｐ型の第２高濃度拡散領域２１は、第１実施形態のＬＤＭＯＳトランジスタＴ１の製造方法において、ｐ型ボディコンタクト領域５の形成と同時に、ｐ型不純物（例えば、ボロン等）を注入して、同一工程内で形成することができる。
【００９３】
更に、第１実施形態におけるドレイン電極１５の形成時に、ｐ型の第２高濃度拡散領域２１の表面が露出するように、ｎ型ドレインコンタクト領域７上の酸化膜１２に開口部１３を形成することによって、ｎ型ドレインコンタクト領域７とｐ型の第２高濃度拡散領域２１を、ドレイン電極１５を介して相互に同電位に設定される。
【００９４】
ｐ型の第２高濃度拡散領域２１は、ｎ型ドリフト領域６内に蓄積された少数キャリアである正孔を回収するｐ型シンカーとして機能する。次に、ｐ型の第２高濃度拡散領域２１によって、寄生ダイオードＤ１の逆回復時間の短縮が更に図れることを、図１６を参照して説明する。
【００９５】
図１６は、図１０（ａ）に上記ｐ型シンカーを追加した図で、ｐ型の第２高濃度拡散領域２１とｎ型ドリフト領域６の界面にダイオードＤ３が形成されている。図１６においても、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５とｐ型の半導体基板１を接地電位とし、ｎ型ドレインコンタクト領域７に負電位を印加した場合に、順バイアス電流を流す寄生ダイオードＤ１のｐｎ接合が形成される界面に太い破線を示す。また、細い破線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである電子が蓄積される低濃度のｐ型領域を示し、細い一点鎖線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである正孔が蓄積される低濃度のｎ型領域を示す。
【００９６】
一般的に、ダイオードＤ３は、無バイアス状態では、ｐ型及びｎ型夫々の多数キャリアの拡散によって形成された空乏層内に生じる内蔵電界によって、ｎ型ドリフト領域６の多数キャリアである電子は、ｐ型の第２高濃度拡散領域２１内への拡散が抑制され、多数キャリアの拡散による電流は流れない。つまり、拡散電流と内蔵電界によるドリフト電流が均衡し電流が流れない。しかし、無バイアス状態でも、ｎ型ドリフト領域６側の少数キャリア密度が高い場合には、つまり、正孔が多い場合は、当該正孔がドリフト電流として、ｐ型の第２高濃度拡散領域２１側に移動して回収される。
【００９７】
つまり、寄生ダイオードＤ１が順バイアス状態から逆バイアス状態に遷移する前に、ダイオードＤ３によって、寄生ダイオードＤ１の順バイアス時にｎ型ドリフト領域６内に蓄積された少数キャリアである電子が、ダイオードＤ３によってある程度先行して回収されるため、寄生ダイオードＤ１が逆バイアス状態に転じた時点での少数キャリアの量が低減され、寄生ダイオードＤ１の逆回復時間の短縮を更に図ることができる。
【００９８】
尚、ダイオードＤ３では、ｐｎ接合の位置が、ｎ型ドレインコンタクト領域７と近接しているため、寄生ダイオードＤ１が順バイアス状態において、ｎ型ドレインコンタクト領域７からｎ型ドリフト領域６にかけて流れる順バイアス電流によるｎ型ドリフト領域６内での電圧降下は余り大きくないと考えられるが、当該順バイアス電流が大きい場合には、つまり、ｎ型ドリフト領域６内での少数キャリアである電子の蓄積量が大きくなる状況では、当該電圧降下が大きくなり、ダイオードＤ３が逆バイアス状態となり、ドリフト電流がその分大きくなって少数キャリアである電子の回収が促進される。
【００９９】
尚、上記説明では、第１実施形態のＬＤＭＯＳトランジスタＴ１の素子構造に対して、ｎ型ドリフト領域６内に形成するｎ型ドレインコンタクト領域７の一部領域に、ｎ型ドレインコンタクト領域７に代えて、ｐ型の第２高濃度拡散領域２１を形成する場合を説明したが、当該第２高濃度拡散領域２１の形成は、基板コンタクト領域１６，１８、第１拡散領域１７、及び、第１高濃度拡散領域１９を備える第２実施形態のＬＤＭＯＳトランジスタＴ１に適用するのも好ましい実施の形態である。
【０１００】
〈第４実施形態〉
図１７に、第４実施形態の半導体装置が備える第１のＬＤＭＯＳトランジスタＴ１の断面構造の一例を模式的に示す。第４実施形態では、第１実施形態のＬＤＭＯＳトランジスタＴ１の素子構造に対して、ｎ型ドリフト領域６内に形成するｎ型ドレインコンタクト領域７の一部領域において、ｎ型ドリフト領域６の表面を露出させ、ｎ型ドレインコンタクト領域７とオーミック接触するドレイン電極１５との界面でショットキー接合が形成されるようにする。これにより、ドレイン電極１５をアノード、ｎ型ドリフト領域６をカソードとするショットキーダイオードＤ４が形成される。尚、ダイオードＤ４の形成領域は、平面視において、第１実施形態におけるｎ型ドレインコンタクト領域７と同様に環状に形成されていても良く、或いは、ｎ型ドレインコンタクト領域７に取り囲まれるように島状に複数に分割されて形成されていても良い。
【０１０１】
ダイオードＤ４は、第１実施形態のＬＤＭＯＳトランジスタＴ１の製造方法において、ｎ型ドレインコンタクト領域７を２重の環状パターンに形成し、その間に環状の開口を形成するか、或いは、島状の開口を有するパターンに形成し、第１実施形態におけるドレイン電極１５の形成時に、ｎ型ドレインコンタクト領域７の開口を介してｎ型ドリフト領域６の表面が露出するように、ｎ型ドレインコンタクト領域７上の酸化膜１２に開口部１３を形成し、当該開口部１３内にｎ型ドリフト領域６とショットキー接触し、ｎ型ドレインコンタクト領域７とオーミック接触する金属（例えば、アルミニウム）を充填することで形成される。尚、ｎ型ドレインコンタクト領域７とダイオードＤ４のアノード、つまり、ドレイン電極１５は、相互に同電位となる。
【０１０２】
ダイオードＤ４のドレイン電極１５とｎ型ドリフト領域６の界面に形成されるショットキー接合は、ｎ型ドリフト領域６内に蓄積された少数キャリアである正孔を回収するｐ型シンカーとして機能する。次に、ダイオードＤ４によって、寄生ダイオードＤ１の逆回復時間の短縮が更に図れることを、図１８を参照して説明する。
【０１０３】
図１８は、図１０（ａ）に上記ｐ型シンカーとなるダイオードＤ４を追加した図である。図１８においても、ｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５とｐ型の半導体基板１を接地電位とし、ｎ型ドレインコンタクト領域７に負電位を印加した場合に、順バイアス電流を流す寄生ダイオードＤ１のｐｎ接合が形成される界面に太い破線を示す。また、細い破線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである電子が蓄積される低濃度のｐ型領域を示し、細い一点鎖線で囲んだ領域は、当該順バイアス電流が流れている際に、少数キャリアである正孔が蓄積される低濃度のｎ型領域を示す。
【０１０４】
一般的に、ショットキーダイオードＤ４は、第３実施形態のｐｎ接合ダイオードＤ３と同様、無バイアス状態では、ショットキー接合部に形成される空乏層内に生じる内蔵電界によって、ｎ型ドリフト領域６の多数キャリアである電子は、ドレイン電極１５内への拡散が抑制され、多数キャリアの拡散による電流は流れない。つまり、拡散電流と内蔵電界によるドリフト電流が均衡した状態となっている。しかし、無バイアス状態でも、ｎ型ドリフト領域６側の少数キャリア密度が高い場合には、つまり、正孔が多い場合は、当該正孔がドリフト電流として、ドレイン電極１５側に移動して回収される。
【０１０５】
つまり、寄生ダイオードＤ１が順バイアス状態から逆バイアス状態に遷移する前に、ダイオードＤ４によって、寄生ダイオードＤ１の順バイアス時にｎ型ドリフト領域６内に蓄積された少数キャリアである電子が、ダイオードＤ４によってある程度先行して回収されるため、寄生ダイオードＤ１が逆バイアス状態に転じた時点での少数キャリアの量が低減され、寄生ダイオードＤ１の逆回復時間の短縮を更に図ることができる。
【０１０６】
尚、ダイオードＤ４では、ショットキー接合の位置が、ｎ型ドレインコンタクト領域７と近接しているため、寄生ダイオードＤ１が順バイアス状態において、ｎ型ドレインコンタクト領域７からｎ型ドリフト領域６にかけて流れる順バイアス電流によるｎ型ドリフト領域６内での電圧降下は余り大きくないと考えられるが、当該順バイアス電流が大きい場合には、つまり、ｎ型ドリフト領域６内での少数キャリアである電子の蓄積量が大きくなる状況では、当該電圧降下が大きくなり、ダイオードＤ４が逆バイアス状態となり、ドリフト電流がその分大きくなって少数キャリアである電子の回収が促進される。
【０１０７】
尚、上記説明では、第１実施形態のＬＤＭＯＳトランジスタＴ１の素子構造に対して、ｎ型ドリフト領域６内に形成するｎ型ドレインコンタクト領域７の一部領域に、ｎ型ドレインコンタクト領域７に代えて、ショットキーダイオードＤ４を形成する場合を説明したが、当該ショットキーダイオードＤ４の形成は、基板コンタクト領域１６，１８、第１拡散領域１７、及び、第１高濃度拡散領域１９を備える第２実施形態のＬＤＭＯＳトランジスタＴ１に適用するのも好ましい実施の形態である。
【０１０８】
〈第５実施形態〉
図１９に、第５実施形態の半導体装置が備える第２のＬＤＭＯＳトランジスタＴ２の断面構造の一例を模式的に示す。第５実施形態では、同じｐ型の半導体基板１内に、第１実施形態で説明したＬＤＭＯＳトランジスタＴ１に加えて、第２のＬＤＭＯＳトランジスタＴ２を備える。
【０１０９】
先ず、第２のＬＤＭＯＳトランジスタＴ２の素子構造について説明する。図１９に示すように、第２のＬＤＭＯＳトランジスタＴ２は、ｐ型の半導体基板１内に、ｎ型ウェル３３を備え、ｎ型ウェル３３内に、ｐ型ボディ領域２（第２ボディ領域に相当）と、ｐ型埋め込み拡散領域３（第２埋め込み拡散領域に相当）と、ｎ型ウェル３３より高濃度のｎ型ドリフト領域６（第２ドリフト領域に相当）を備え、ボディ領域２内に、ｎ型ウェル３３より高濃度のｎ型ソースコンタクト領域４（第２ソースコンタクト領域に相当）と、ボディ領域２より高濃度のｐ型ボディコンタクト領域５（第２ボディコンタクト領域に相当）を備え、ドリフト領域６内に、ドリフト領域６より高濃度のｎ型ドレインコンタクト領域７（第２ドレインコンタクト領域に相当）を備え、ソースコンタクト領域４とドリフト領域６間のボディ領域２の表面上にゲート絶縁膜８（第２ゲート絶縁膜に相当）を備え、ゲート絶縁膜８上にゲート電極９（第２ゲート電極に相当）を備えて構成される。
【０１１０】
第２のＬＤＭＯＳトランジスタＴ２のウェル３３、ボディ領域２、ソースコンタクト領域４、ボディコンタクト領域５、ドリフト領域６、及び、ドレインコンタクト領域７は、夫々半導体基板１の表面から下方に向けて形成されている。埋め込み拡散領域３は、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に形成されている。第２のＬＤＭＯＳトランジスタＴ２では、ドレインコンタクト領域７側のゲート電極９の端部での電界集中を緩和して耐圧向上を図るため、埋め込み拡散領域３は、半導体基板１の表面に平行な方向に、ボディ領域２からドレインコンタクト領域７のボディ領域２に近い側の近方端の下方まで延在して形成されている。
【０１１１】
第２のＬＤＭＯＳトランジスタＴ２では、ｐ型のボディ領域２とｎ型のドリフト領域６が、ｎ型ウェル３３内に形成されているため、ドリフト領域６は、ボディ領域２側の端部がボディ領域２と離間するように形成されている。チャネルは、ゲート電極９に印加される電位に応じて、ソースコンタクト領域４とウェル３３間のボディ領域２内に形成される。
【０１１２】
第２のＬＤＭＯＳトランジスタＴ２は、ｎ型ウェル３３を備え、ｎ型ウェル３３内に、ｐ型ボディ領域２とｐ型埋め込み拡散領域３とｎ型ドリフト領域６が形成されている点、及び、ｐ型埋め込み拡散領域３とｎ型ドリフト領域６の平面視における形成位置が、第１のＬＤＭＯＳトランジスタＴ１と異なる点以外は、同じ素子構造となっている。また、ドリフト領域６、ドレインコンタクト領域７、素子分離膜１０，１１ｂ、及び、ゲート電極９は、第１のＬＤＭＯＳトランジスタＴ１と同様に平面視において環状に形成されている。尚、環状のドリフト領域６及びドレインコンタクト領域７等の内外周の形状、及び、ボディ領域２及び埋め込み拡散領域３の外周の形状として、長円状のものを想定しているが、当該形状は、長円に限定されるものではなく、矩形、矩形以外の多角形、或いは、円形、楕円形、等であっても良い。
【０１１３】
第２のＬＤＭＯＳトランジスタＴ２は、第１のＬＤＭＯＳトランジスタＴ１と同様、ドリフト領域６がボディ領域２の外周を取り囲むように環状に形成されているため、図１９に示すように、ドリフト領域６、ドレインコンタクト領域７、素子分離膜１０、１１ｂ、ゲート電極９等は、ボディ領域２を中心として左右対称に形成されている。
【０１１４】
第２のＬＤＭＯＳトランジスタＴ２では、ｐ型のボディ領域２は、ｎ型ウェル３３に囲まれており、第１のＬＤＭＯＳトランジスタＴ１とは異なり、ボディ領域２と半導体基板１は電気的に分離されているため、ソースコンタクト領域４とボディコンタクト領域５の電位は、半導体基板１から独立して任意に設定可能となる。従って、第２のＬＤＭＯＳトランジスタＴ２は、図１に例示する２つのＭＯＳトランジスタＭ１，Ｍ２を直列に接続したプッシュプル回路では、ハイサイド側のＭＯＳトランジスタＭ２に使用するのに好適である。よって、本第５実施形態では、第１のＬＤＭＯＳトランジスタＴ１をローサイド側のＭＯＳトランジスタＭ１に使用し、第２のＬＤＭＯＳトランジスタＴ２をハイサイド側のＭＯＳトランジスタＭ２に使用することで、同一半導体基板１上の２つのＬＤＭＯＳトランジスタＴ１，Ｔ２を用いて、図１に例示する同期整流型のＤＣＤＣコンバータを実現できる。
【０１１５】
次に、本第５実施形態の２つのＬＤＭＯＳトランジスタＴ１，Ｔ２の製造方法について、図面を参照して説明する。図２０（ａ）〜（ｃ）及び図２１（ａ）〜（ｂ）は、製造工程途中の素子断面構造の要部を模式的に示す工程断面図である。図２０及び図２１の各図において、左側を第１のＬＤＭＯＳトランジスタＴ１の形成領域Ｒ１とし、右側を第２のＬＤＭＯＳトランジスタＴ２の形成領域Ｒ２とする。尚、上記説明では、第２のＬＤＭＯＳトランジスタＴ２に、第１のＬＤＭＯＳトランジスタＴ１と同一の構成要素には同じ符号を付して説明したが、以下の製造方法の説明では、２つのＬＤＭＯＳトランジスタＴ１，Ｔ２の構成要素を区別するために、ｐ型半導体基板１とｎ型ウェル３３と酸化膜１２と開口部１３を除き、第１のＬＤＭＯＳトランジスタＴ１の符号に添え字ａを付し、第２のＬＤＭＯＳトランジスタＴ２の符号に添え字ｂを付して、両者を区別する。
【０１１６】
先ず、図２０（ａ）に示すように、領域Ｒ１内において、ｐ型半導体基板１の表面の一部にＬＯＣＯＳ酸化膜の素子分離膜１０ａ，１１ａを、領域Ｒ２内において、ｐ型半導体基板１の表面の一部にＬＯＣＯＳ酸化膜の素子分離膜１０ｂ，１１ｂを夫々形成し、更に、領域Ｒ２にのみ、ｎ型不純物（例えば、リン）を、例えば２ＭｅＶ以上の注入エネルギで注入し、高温ドライブインにより熱拡散させて、ｎ型ウェル３３を、半導体基板１の表面から下方に向けて所望の深さまで形成する。
【０１１７】
引き続いて、図２０（ｂ）に示すように、領域Ｒ１内において、半導体基板１内に、半導体基板１より高濃度のｐ型ボディ領域２ａと、半導体基板１より高濃度のｐ型埋め込み拡散領域３ａと、ｎ型ドリフト領域６ａを夫々形成し、領域Ｒ２内において、ｎ型ウェル３３内に、ｐ型ボディ領域２ｂと、ｐ型埋め込み拡散領域３ｂと、ｎ型ウェル３３より高濃度のｎ型ドリフト領域６ｂを夫々形成する。先ず、半導体基板１の表面をレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン）の注入により、ｐ型ボディ領域２ａ，２ｂを、半導体基板１の表面から下方に向けて夫々同時に形成する。
【０１１８】
次に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン）を１ＭｅＶ以上の高エネルギで注入し、ｐ型埋め込み拡散領域３ａ，３ｂをｐ型ボディ領域２ａ，２ｂより深い位置に夫々同時に形成する。注入エネルギ量は、ｐ型埋め込み拡散領域３ａ，３ｂがｐ型ボディ領域２ａ，２ｂの底面と夫々接触するように調整される。また、ｐ型埋め込み拡散領域３ａ，３ｂの各形成範囲は上記レジストマスクで規定され、本実施形態では、領域Ｒ１では、ｐ型埋め込み拡散領域３ａは、ｐ型ボディ領域２ａとｎ型ドリフト領域６ａの両下方領域を内包する広範囲に形成され、領域Ｒ２では、ｐ型埋め込み拡散領域３ｂは、ｐ型ボディ領域２ｂの下方領域を内包し、ｎ型ドリフト領域６ｂの下方領域の一分を内包するｐ型埋め込み拡散領域３ａより狭い範囲に形成されている。
【０１１９】
次に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｎ型不純物（例えば、リン）を例えば３００ＫｅＶ以上の注入エネルギで注入し、ｎ型ドリフト領域６ａ，６ｂを夫々同時に形成する。ｎ型ドリフト領域６ａ，６ｂの各形成範囲は上記レジストマスクで規定される。本実施形態では、領域Ｒ１では、ｎ型ドリフト領域６ａの内周端はｐ型ボディ領域２ａと接し、外周端は外側の素子分離膜１１ａの下方に位置し、領域Ｒ２では、ｎ型ドリフト領域６ｂの内周端はｐ型ボディ領域２ｂと離間して内側の素子分離膜１０ｂの下方に位置し、外周端は外側の素子分離膜１１ｂの下方に位置する。ｎ型ドリフト領域６ａ，６ｂは、ＬＤＭＯＳトランジスタＴ１，Ｔ２の耐圧を下げることなく、オン抵抗を低減させるために形成される。
【０１２０】
例えば、当該耐圧を１５Ｖ〜６０Ｖと想定した場合、各ＬＤＭＯＳトランジスタＴ１，Ｔ２において、ｐ型ボディ領域２ａ，２ｂの不純物濃度は１×１０１７ｃｍ−３以上、ｐ型埋め込み拡散領域３ａ，３ｂの不純物濃度は１×１０１７ｃｍ−３以上、ｎ型ドリフト領域６ａ，６ｂの不純物濃度は１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３に、夫々設定される。例えば、ｐ型埋め込み拡散領域３ａ，３ｂが半導体基板１の表面から１μｍより深く形成される。また、ｎ型ドリフト領域６ａ，６ｂは半導体基板１の表面から０．３μｍ以上のｐ型埋め込み拡散領域３ａ，３ｂに接触しない深さまで形成される。
【０１２１】
引き続いて、図２０（ｃ）に示すように、半導体基板１の表面にゲート絶縁膜８ａ，８ｂを夫々同時に形成し、領域Ｒ１内に、ｐ型ボディ領域２ａのｎ型ドリフト領域６ａに近接する側の一部、ｎ型ドリフト領域６ａの素子分離膜１０ａよりｐ型ボディ領域２ａ側の一部、及び、素子分離膜１０ａの一部を覆うゲート電極９ａを、領域Ｒ２内に、ｐ型ボディ領域２ｂのｎ型ドリフト領域６ｂに近接する側の一部、ｎ型ウェル３３の素子分離膜１０ｂよりｐ型ボディ領域２ｂ側の一部、及び、素子分離膜１０ｂの一部を覆うゲート電極９ｂを、夫々同時に形成する。ゲート電極９ａ，９ｂは、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により全面に形成した後、その上にレジストを形成し、フォトエッチング技術によって当該レジストをパターンニングした後、ドライエッチング技術等によって当該ポリシリコン膜を加工することにより同時に形成される。
【０１２２】
引き続いて、図２１（ａ）に示すように、半導体基板１の表面をレジストマスク（不図示）で被覆し、ｎ型不純物（例えば、リンまたは砒素）を注入して、ｐ型ボディ領域２ａ内にｎ型ソースコンタクト領域４ａを、ｐ型ボディ領域２ｂ内にｎ型ソースコンタクト領域４ｂを、ｎ型ドリフト領域６ａ内にｎ型ドレインコンタクト領域７ａを、ｎ型ドリフト領域６ｂ内にｎ型ドレインコンタクト領域７ｂを夫々同時に形成し、更に、使用済みのレジストマスクを除去し、半導体基板１の表面を別のレジストマスク（不図示）で被覆し、ｐ型不純物（例えば、ボロン等）を注入して、ｐ型ボディ領域２ａ内にｐ型ボディコンタクト領域５ａを、ｐ型ボディ領域２ｂ内にｐ型ボディコンタクト領域５ｂを夫々同時に形成する。
【０１２３】
引き続いて、図２１（ｂ）に示すように、半導体基板１の表面全面に例えば常圧ＣＶＤ法によって酸化膜１２を形成し、リフローにより表面段差を軽減した後、ゲート電極９ａの上、ゲート電極９ｂの上、ｎ型ドレインコンタクト領域７ａの上、ｎ型ドレインコンタクト領域７ｂの上、ｎ型ソースコンタクト領域４ａとｐ型ボディコンタクト領域５ａの上、ｎ型ソースコンタクト領域４ｂとｐ型ボディコンタクト領域５ｂの上に、酸化膜１２をコンタクトエッチングして開口部１３を夫々同時に形成する。更に、開口部１３内を充填するように、酸化膜１２及び開口部１３の全面に、スパッタによってアルミニウム膜を成長させた後、当該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、ソース電極１４ａ，１４ｂ、ドレイン電極１５ａ，１５ｂ等の金属電極を形成する。
【０１２４】
尚、上記説明では、第１のＬＤＭＯＳトランジスタＴ１として、第１実施形態で説明したＬＤＭＯＳトランジスタＴ１を想定して説明したが、当該ＬＤＭＯＳトランジスタＴ１は、第２乃至第４実施形態で説明した第１実施形態のＬＤＭＯＳトランジスタＴ１に対して追加の構造を有するＬＤＭＯＳトランジスタＴ１を使用するようにしても良い。
【０１２５】
〈別実施形態〉
以下に別実施形態につき説明する。
【０１２６】
〈１〉 上記各実施形態では、ドリフト領域６、ドレインコンタクト領域７及びゲート電極９等が環状に形成されている場合を想定したが、ＬＤＭＯＳトランジスタＴ１，Ｔ２の平面視形状は、上記各実施形態で説明したものに限定されるものではない。例えば、ドリフト領域６、ドレインコンタクト領域７及びゲート電極９等は、環状ではなく、例えば、Ｌ字状、Ｕ字状、直線状等に形成されていても良い。
【０１２７】
〈２〉 上記第３または第４実施形態では、第１のＬＤＭＯＳトランジスタＴ１が、ｎ型ドリフト領域６内にｐ型シンカーとなるダイオードＤ３またはＤ４を設けた構成を説明したが、当該ｐ型シンカーは、それ単独でも、寄生ダイオードＤ１の逆回復時間の短縮を図る効果を有するものである。従って、第１のＬＤＭＯＳトランジスタＴ１の素子構造として、ｐ型埋め込み拡散領域３が、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に、且つ、半導体基板１の表面に平行な方向に、ボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方より遠方に延在して形成されているという特徴を備えていなくても、上記ダイオードＤ３またはＤ４を設けた構成を採用することで、当該ｐ型シンカー単独の効果によって、寄生ダイオードＤ１の逆回復時間の短縮を図ることができる。従って、上記ダイオードＤ３またはＤ４を設けた構成においては、ｐ型埋め込み拡散領域３が、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、ボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方よりボディ領域２側に延在して形成されても良く、更には、ｐ型埋め込み拡散領域３を設けない素子構造であっても良い。
【０１２８】
〈３〉 上記第５実施形態では、第２のＬＤＭＯＳトランジスタＴ１が、ｎ型ウェル３３内に、ボディ領域２の底面と接触するようにボディ領域２よりも深い位置に埋め込み拡散領域３を備える構成を説明したが、第２のＬＤＭＯＳトランジスタＴ１は、埋め込み拡散領域３を備えない素子構造であっても構わない。
【０１２９】
〈４〉 上記各実施形態において、ソース電極１４をｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５の上に設けた共通の開口部１３によって両領域４，５に共通に接触するよう形成したが、ｎ型ソースコンタクト領域４にソース電極１４を、ｐ型ボディコンタクト領域５にボディコンタクト用の電極を夫々個別に設けるように良い。
【０１３０】
〈５〉 上記各実施形態において、ＬＤＭＯＳトランジスタＴ１，Ｔ２は、ドレインコンタクト領域７のボディ領域２側に素子分離膜１０を備える場合を説明したが、例えば、特許文献３に開示の従来トランジスタ３のように、ドレインコンタクト領域７のボディ領域２側に素子分離膜１０を備えない構成であっても良い。
【０１３１】
〈６〉 上記各実施形態では、ＬＤＭＯＳトランジスタＴ１，Ｔ２は、ｐ型の半導体基板１内に形成されるｎチャネル型のＬＤＭＯＳトランジスタとして説明したが、半導体基板１及び他の領域の導電型を反転させることで、上記各実施形態と同様の効果を示すｐチャネル型のＬＤＭＯＳトランジスタＴ１，Ｔ２を実現することができる。
【符号の説明】
【０１３２】
１： ｐ型半導体基板
２，２ａ，２ｂ： ｐ型ボディ領域
３，３ａ，３ｂ： ｐ型埋め込み拡散領域
４，４ａ，４ｂ： ｎ型ソースコンタクト領域
５，５ａ，５ｂ： ｐ型ボディコンタクト領域
６，６ａ，６ｂ： ｎ型ドリフト領域
７，７ａ，７ｂ： ｎ型ドレインコンタクト領域
８，８ａ，８ｂ： ゲート絶縁膜
９，９ａ，９ｂ： ゲート電極
１０，１０ａ，１０ｂ： 素子分離膜（素子分離領域）
１１，１１ａ，１１ｂ： 素子分離膜（素子分離領域）
１２： 酸化膜
１３： 開口部
１４，１４ａ，１４ｂ： ソース電極
１５，１５ａ，１５ｂ： ドレイン電極
１６，１８： ｐ型の基板コンタクト領域
１７： ｎ型の第１拡散領域
１９： ｎ型の第１高濃度拡散領域
２０： 素子分離膜
２１： ｐ型の第２高濃度拡散領域
３０： ｐ型半導体基板
３１： ｐ型エピタキシャル層
３２： ｎ型埋め込み拡散領域
３３： ｎ型ウェル
３４： ｎ型シンカー領域
３５： 高濃度のｎ型拡散領域
Ｃ１： キャパシタ（容量成分）
Ｄ１： 寄生ダイオード
Ｄ２： ダイオード
Ｄ３： ダイオード
Ｄ４： ショットキーダイオード
Ｇｍ１，Ｇｍ２： ゲート信号
Ｉ１： 順方向電流
Ｉ２： 貫通電流
Ｌ１： コイル（誘導成分）
Ｍ１： ローサイド側のＭＯＳトランジスタ
Ｍ２： ハイサイド側のＭＯＳトランジスタ
Ｒ１： 第１のＬＤＭＯＳトランジスタの形成領域
Ｒ２： 第２のＬＤＭＯＳトランジスタの形成領域
Ｔ１： 第１のＬＤＭＯＳトランジスタ
Ｔ２： 第２のＬＤＭＯＳトランジスタ
Ｔｘ１： 比較例１のＬＤＭＯＳトランジスタ
Ｔｘ２： 比較例２のＬＤＭＯＳトランジスタ
Ｖｏｕｔ： 出力端
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備え、
前記第１のＬＤＭＯＳトランジスタが、
前記半導体基板内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型のボディ領域と、
前記半導体基板内に、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に形成された前記半導体基板より高濃度の前記第１導電型の埋め込み拡散領域と、
前記ボディ領域内に、基板表面から下方に向けて形成された前記第１導電型とは異なる第２導電型のソースコンタクト領域と、
前記ボディ領域内に、基板表面から下方に向けて形成された前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域と、
前記半導体基板内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に形成された前記第２導電型のドリフト領域と、
前記ドリフト領域内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に形成された当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域と、
前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を備えて構成され、
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドレインコンタクト領域の前記ボディ領域から最も離間した遠方端の下方まで延在していることを特徴とする半導体装置。
【請求項２】
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドリフト領域の前記ボディ領域から最も離間した遠方端の下方まで延在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドリフト領域の前記ボディ領域から最も離間した遠方端より遠方側の前記半導体基板内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型の基板コンタクト領域と、基板表面から下方に向けて形成された前記第２導電型の第１拡散領域を夫々備え、
前記第１拡散領域内に、基板表面から下方に向けて形成された前記第１拡散領域より高濃度の前記第２導電型の第１高濃度拡散領域を備え、
前記ボディコンタクト領域と前記基板コンタクト領域と前記第１高濃度拡散領域が相互に同電位となるように電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ドリフト領域が、前記ボディ領域の外周を取り囲むように環状に形成され、
前記基板コンタクト領域が、前記ドリフト領域の外周を取り囲むように２重の環状に形成され、
前記第１拡散領域が、内側の環状の前記基板コンタクト領域と外側の環状の前記基板コンタクト領域の間の環状領域に、環状に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ドリフト領域内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を備え、
前記第２高濃度拡散領域を備える場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域が相互に同電位となるように電気的に接続され、
前記ショットキー接合部を備える場合、前記ドレインコンタクト領域と前記ショットキー接合部が相互に同電位となるように電気的に接続されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備え、
前記第１のＬＤＭＯＳトランジスタが、
前記半導体基板内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型のボディ領域と、
前記ボディ領域内に、基板表面から下方に向けて形成された前記第１導電型とは異なる第２導電型のソースコンタクト領域と、
前記ボディ領域内に、基板表面から下方に向けて形成された前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域と、
前記半導体基板内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に形成された前記第２導電型のドリフト領域と、
前記ドリフト領域内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に形成された当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域と、
前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を備えて構成され、
前記ドリフト領域内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を備え、
前記第２高濃度拡散領域を備える場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域が相互に同電位となるように電気的に接続され、
前記ショットキー接合部を備える場合、前記ドレインコンタクト領域と前記ショットキー接合部が相互に同電位となるように電気的に接続されていることを特徴とする半導体装置。
【請求項７】
前記半導体基板内に形成された第２のＬＤＭＯＳトランジスタを備え、
前記第２のＬＤＭＯＳトランジスタが、
前記半導体基板内に、基板表面から下方に向けて形成された前記第２導電型のウェルと、
前記ウェル内に、基板表面から下方に向けて形成された前記第１導電型の第２ボディ領域と、
前記ウェル内に、前記第２ボディ領域の底面と接触するように前記第２ボディ領域よりも深い位置に形成された前記第１導電型の第２埋め込み拡散領域と、
前記第２ボディ領域内に、基板表面から下方に向けて形成された前記ウェルより高濃度の前記第２導電型の第２ソースコンタクト領域と、
前記第２ボディ領域内に、基板表面から下方に向けて形成された前記第２ボディ領域より高濃度の前記第１導電型の第２ボディコンタクト領域と、
前記ウェル内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記第２ボディ領域と離間した位置に形成された前記第２導電型の第２ドリフト領域と、
前記第２ドリフト領域内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記第２ボディ領域と前記第２ドリフト領域の一部を介して離間した位置に形成された当該第２ドリフト領域より高濃度の前記第２導電型の第２ドレインコンタクト領域と、
前記第２ソースコンタクト領域と前記第２ドリフト領域間の前記第２ボディ領域と前記ウェルの上方に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を備えて構成され、
前記第２埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、前記第２ドリフト領域の下方に向かって延伸していることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
２種類のＬＤＭＯＳトランジスタの一方のドレイン端子と他方のソース端子を接続した直列回路を有し、
前記直列回路の両端が、夫々異なる電位に接続している場合において、
前記直列回路の前記２種類のＬＤＭＯＳトランジスタの内、低電位側に配置されるＬＤＭＯＳトランジスタとして、前記第１のＬＤＭＯＳトランジスタを使用することを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
２種類のＬＤＭＯＳトランジスタの一方のドレイン端子と他方のソース端子を接続した直列回路を有し、
前記直列回路の両端が、夫々異なる電位に接続している場合において、
前記直列回路の前記２種類のＬＤＭＯＳトランジスタの内、低電位側に配置されるＬＤＭＯＳトランジスタとして、前記第１のＬＤＭＯＳトランジスタを使用し、高電位側に配置されるＬＤＭＯＳトランジスタとして、前記第２のＬＤＭＯＳトランジスタを使用することを特徴とする請求項７に記載の半導体装置。
【請求項１０】
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備える半導体装置の製造方法であって、
前記第１のＬＤＭＯＳトランジスタを形成する工程が、
前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型のボディ領域を、基板表面から下方に向けて形成する工程と、
前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型の埋め込み拡散領域を、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に、前記ボディ領域形成時のエネルギ注入より高エネルギ注入で形成する工程と、
前記ボディ領域内に、前記第１導電型とは異なる第２導電型のソースコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記ボディ領域内に、前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記半導体基板内に、前記第２導電型のドリフト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に基板表面から下方に向けて形成する工程と、
前記ドリフト領域内に、当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に基板表面から下方に向けて形成する工程と、
前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を有し、
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドレインコンタクト領域の前記ボディ領域から最も離間した遠方端の下方まで延在するように形成されることを特徴とする半導体装置の製造方法。
【請求項１１】
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドリフト領域の前記ボディ領域から最も離間した遠方端の下方まで延在するように形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ドリフト領域の前記ボディ領域から最も離間した遠方端より遠方側の前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型の基板コンタクト領域と、前記第２導電型の第１拡散領域を、基板表面から下方に向けて各別に形成する工程と、
前記第１拡散領域内に、前記第１拡散領域より高濃度の前記第２導電型の第１高濃度拡散領域を、基板表面から下方に向けて形成する工程と、
前記ボディコンタクト領域と前記基板コンタクト領域と前記第１高濃度拡散領域を、相互に同電位となるように電気的に接続する工程と、を有することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記ドリフト領域を、前記ボディ領域の外周を取り囲むように環状に形成し、
前記基板コンタクト領域を、前記ドリフト領域の外周を取り囲むように２重の環状に形成し、
前記第１拡散領域を、内側の環状の前記基板コンタクト領域と外側の環状の前記基板コンタクト領域の間の環状領域に、環状に形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記ドリフト領域内に、前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域を基板表面から下方に向けて形成するか、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を形成する工程と、
前記第２高濃度拡散領域を形成する場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域を相互に同電位となるように電気的に接続し、前記ショットキー接合部を形成する場合、前記ドレインコンタクト領域と前記ショットキー接合部を相互に同電位となるように電気的に接続する工程と、を有することを特徴とする請求項１０〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備える半導体装置の製造方法であって、
前記第１のＬＤＭＯＳトランジスタを形成する工程が、
前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型のボディ領域を、基板表面から下方に向けて形成する工程と、
前記ボディ領域内に、前記第１導電型とは異なる第２導電型のソースコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記ボディ領域内に、前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記半導体基板内に、前記第２導電型のドリフト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に基板表面から下方に向けて形成する工程と、
前記ドリフト領域内に、当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に基板表面から下方に向けて形成する工程と、
前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ドリフト領域内に、前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域を基板表面から下方に向けて形成するか、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を形成する工程と、
前記第２高濃度拡散領域を形成する場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域を相互に同電位となるように電気的に接続し、前記ショットキー接合部を形成する場合、前記ドレインコンタクト領域と前記ショットキー接合部を相互に同電位となるように電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１６】
前記半導体基板内に第２のＬＤＭＯＳトランジスタを形成する工程を有し、
前記第２のＬＤＭＯＳトランジスタを形成する工程が、
前記半導体基板内に、前記第２導電型のウェルを基板表面から下方に向けて形成する工程と、
前記ウェル内に、前記第１導電型の第２ボディ領域を、基板表面から下方に向けて形成する工程と、
前記ウェル内に、前記第１導電型の第２埋め込み拡散領域を、前記第２ボディ領域の底面と接触するように前記第２ボディ領域よりも深い位置に、前記第２ボディ領域形成時のエネルギ注入より高エネルギ注入で形成する工程と、
前記第２ボディ領域内に、前記ウェルより高濃度の前記第２導電型の第２ソースコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記第２ボディ領域内に、前記第２ボディ領域より高濃度の前記第１導電型の第２ボディコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記ウェル内に、前記第２導電型の第２ドリフト領域を、前記半導体基板の基板面に平行な方向に前記第２ボディ領域と離間した位置に基板表面から下方に向けて形成する工程と、
前記第２ドリフト領域内に、当該第２ドリフト領域より高濃度の前記第２導電型の第２ドレインコンタクト領域を、前記半導体基板の基板面に平行な方向に前記第２ボディ領域と前記第２ドリフト領域の一部を介して離間した位置に基板表面から下方に向けて形成する工程と、
前記第２ソースコンタクト領域と前記第２ドリフト領域間の前記第２ボディ領域と前記ウェルの上方に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、を有し、
前記第２埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、前記第２ドリフト領域の下方に向かって延伸するように形成されることを特徴とする請求項１０〜１４の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第１のＬＤＭＯＳトランジスタを形成する工程と前記第２のＬＤＭＯＳトランジスタを形成する工程において、
前記ボディ領域と前記第２ボディ領域を同一の工程内で、
前記埋め込み拡散領域と前記第２埋め込み拡散領域を同一の工程内で、
前記ソースコンタクト領域と前記第２ソースコンタクト領域を同一の工程内で、
前記ボディコンタクト領域と前記第２ボディコンタクト領域を同一の工程内で、
前記ドリフト領域と前記第２ドリフト領域を同一の工程内で、
前記ドレインコンタクト領域と前記第２ドレインコンタクト領域を同一の工程内で、
前記ゲート絶縁膜と前記第２ゲート絶縁膜を同一の工程内で、
前記ゲート電極と前記第２ゲート電極を同一の工程内で、夫々形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１】
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備え、
前記第１のＬＤＭＯＳトランジスタが、
前記半導体基板内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型のボディ領域と、
前記半導体基板内に、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に形成された前記半導体基板より高濃度の前記第１導電型の埋め込み拡散領域と、
前記ボディ領域内に、基板表面から下方に向けて形成された前記第１導電型とは異なる第２導電型のソースコンタクト領域と、
前記ボディ領域内に、基板表面から下方に向けて形成された前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域と、
前記半導体基板内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に形成された前記第２導電型のドリフト領域と、
前記ドリフト領域内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に形成された当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域と、
前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を備えて構成され、
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドレインコンタクト領域の前記ボディ領域から最も離間した遠方端の下方まで延在していることを特徴とする半導体装置。
【請求項２】
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドリフト領域の前記ボディ領域から最も離間した遠方端の下方まで延在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドリフト領域の前記ボディ領域から最も離間した遠方端より遠方側の前記半導体基板内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型の基板コンタクト領域と、基板表面から下方に向けて形成された前記第２導電型の第１拡散領域を夫々備え、
前記第１拡散領域内に、基板表面から下方に向けて形成された前記第１拡散領域より高濃度の前記第２導電型の第１高濃度拡散領域を備え、
前記ボディコンタクト領域と前記基板コンタクト領域と前記第１高濃度拡散領域が相互に同電位となるように電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ドリフト領域が、前記ボディ領域の外周を取り囲むように環状に形成され、
前記基板コンタクト領域が、前記ドリフト領域の外周を取り囲むように２重の環状に形成され、
前記第１拡散領域が、内側の環状の前記基板コンタクト領域と外側の環状の前記基板コンタクト領域の間の環状領域に、環状に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ドリフト領域内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を備え、
前記第２高濃度拡散領域を備える場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域が相互に同電位となるように電気的に接続され、
前記ショットキー接合部を備える場合、前記ドレインコンタクト領域と前記ショットキー接合部が相互に同電位となるように電気的に接続されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備え、
前記第１のＬＤＭＯＳトランジスタが、
前記半導体基板内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型のボディ領域と、
前記ボディ領域内に、基板表面から下方に向けて形成された前記第１導電型とは異なる第２導電型のソースコンタクト領域と、
前記ボディ領域内に、基板表面から下方に向けて形成された前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域と、
前記半導体基板内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に形成された前記第２導電型のドリフト領域と、
前記ドリフト領域内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に形成された当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域と、
前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を備えて構成され、
前記ドリフト領域内に、基板表面から下方に向けて形成された前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を備え、
前記第２高濃度拡散領域を備える場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域が相互に同電位となるように電気的に接続され、
前記ショットキー接合部を備える場合、前記ドレインコンタクト領域と前記ショットキー接合部が相互に同電位となるように電気的に接続されていることを特徴とする半導体装置。
【請求項７】
前記半導体基板内に形成された第２のＬＤＭＯＳトランジスタを備え、
前記第２のＬＤＭＯＳトランジスタが、
前記半導体基板内に、基板表面から下方に向けて形成された前記第２導電型のウェルと、
前記ウェル内に、基板表面から下方に向けて形成された前記第１導電型の第２ボディ領域と、
前記ウェル内に、前記第２ボディ領域の底面と接触するように前記第２ボディ領域よりも深い位置に形成された前記第１導電型の第２埋め込み拡散領域と、
前記第２ボディ領域内に、基板表面から下方に向けて形成された前記ウェルより高濃度の前記第２導電型の第２ソースコンタクト領域と、
前記第２ボディ領域内に、基板表面から下方に向けて形成された前記第２ボディ領域より高濃度の前記第１導電型の第２ボディコンタクト領域と、
前記ウェル内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記第２ボディ領域と離間した位置に形成された前記第２導電型の第２ドリフト領域と、
前記第２ドリフト領域内に、基板表面から下方に向けて前記半導体基板の基板面に平行な方向に前記第２ボディ領域と前記第２ドリフト領域の一部を介して離間した位置に形成された当該第２ドリフト領域より高濃度の前記第２導電型の第２ドレインコンタクト領域と、
前記第２ソースコンタクト領域と前記第２ドリフト領域間の前記第２ボディ領域と前記ウェルの上方に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を備えて構成され、
前記第２埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、前記第２ドリフト領域の下方に向かって延伸していることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
２種類のＬＤＭＯＳトランジスタの一方のドレイン端子と他方のソース端子を接続した直列回路を有し、
前記直列回路の両端が、夫々異なる電位に接続している場合において、
前記直列回路の前記２種類のＬＤＭＯＳトランジスタの内、低電位側に配置されるＬＤＭＯＳトランジスタとして、前記第１のＬＤＭＯＳトランジスタを使用することを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
２種類のＬＤＭＯＳトランジスタの一方のドレイン端子と他方のソース端子を接続した直列回路を有し、
前記直列回路の両端が、夫々異なる電位に接続している場合において、
前記直列回路の前記２種類のＬＤＭＯＳトランジスタの内、低電位側に配置されるＬＤＭＯＳトランジスタとして、前記第１のＬＤＭＯＳトランジスタを使用し、高電位側に配置されるＬＤＭＯＳトランジスタとして、前記第２のＬＤＭＯＳトランジスタを使用することを特徴とする請求項７に記載の半導体装置。
【請求項１０】
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備える半導体装置の製造方法であって、
前記第１のＬＤＭＯＳトランジスタを形成する工程が、
前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型のボディ領域を、基板表面から下方に向けて形成する工程と、
前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型の埋め込み拡散領域を、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に、前記ボディ領域形成時のエネルギ注入より高エネルギ注入で形成する工程と、
前記ボディ領域内に、前記第１導電型とは異なる第２導電型のソースコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記ボディ領域内に、前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記半導体基板内に、前記第２導電型のドリフト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に基板表面から下方に向けて形成する工程と、
前記ドリフト領域内に、当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に基板表面から下方に向けて形成する工程と、
前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を有し、
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドレインコンタクト領域の前記ボディ領域から最も離間した遠方端の下方まで延在するように形成されることを特徴とする半導体装置の製造方法。
【請求項１１】
前記埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、少なくとも前記ボディ領域から前記ドリフト領域の前記ボディ領域から最も離間した遠方端の下方まで延在するように形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ドリフト領域の前記ボディ領域から最も離間した遠方端より遠方側の前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型の基板コンタクト領域と、前記第２導電型の第１拡散領域を、基板表面から下方に向けて各別に形成する工程と、
前記第１拡散領域内に、前記第１拡散領域より高濃度の前記第２導電型の第１高濃度拡散領域を、基板表面から下方に向けて形成する工程と、
前記ボディコンタクト領域と前記基板コンタクト領域と前記第１高濃度拡散領域を、相互に同電位となるように電気的に接続する工程と、を有することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記ドリフト領域を、前記ボディ領域の外周を取り囲むように環状に形成し、
前記基板コンタクト領域を、前記ドリフト領域の外周を取り囲むように２重の環状に形成し、
前記第１拡散領域を、内側の環状の前記基板コンタクト領域と外側の環状の前記基板コンタクト領域の間の環状領域に、環状に形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記ドリフト領域内に、前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域を基板表面から下方に向けて形成するか、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を形成する工程と、
前記第２高濃度拡散領域を形成する場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域を相互に同電位となるように電気的に接続し、前記ショットキー接合部を形成する場合、前記ドレインコンタクト領域と前記ショットキー接合部を相互に同電位となるように電気的に接続する工程と、を有することを特徴とする請求項１０〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
第１導電型の半導体基板内に形成された第１のＬＤＭＯＳトランジスタを備える半導体装置の製造方法であって、
前記第１のＬＤＭＯＳトランジスタを形成する工程が、
前記半導体基板内に、前記半導体基板より高濃度の前記第１導電型のボディ領域を、基板表面から下方に向けて形成する工程と、
前記ボディ領域内に、前記第１導電型とは異なる第２導電型のソースコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記ボディ領域内に、前記ボディ領域より高濃度の前記第１導電型のボディコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記半導体基板内に、前記第２導電型のドリフト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と端部が接触する位置に基板表面から下方に向けて形成する工程と、
前記ドリフト領域内に、当該ドリフト領域より高濃度の前記第２導電型のドレインコンタクト領域を、前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に基板表面から下方に向けて形成する工程と、
前記ソースコンタクト領域と前記ドリフト領域間の前記ボディ領域の上方にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ドリフト領域内に、前記半導体基板より高濃度の前記第１導電型の第２高濃度拡散領域を基板表面から下方に向けて形成するか、または、前記ドレインコンタクト領域以外の基板表面において前記ドリフト領域とショットキー接合するショットキー接合部を形成する工程と、
前記第２高濃度拡散領域を形成する場合、前記ドレインコンタクト領域と前記第２高濃度拡散領域を相互に同電位となるように電気的に接続し、前記ショットキー接合部を形成する場合、前記ドレインコンタクト領域と前記ショットキー接合部を相互に同電位となるように電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１６】
前記半導体基板内に第２のＬＤＭＯＳトランジスタを形成する工程を有し、
前記第２のＬＤＭＯＳトランジスタを形成する工程が、
前記半導体基板内に、前記第２導電型のウェルを基板表面から下方に向けて形成する工程と、
前記ウェル内に、前記第１導電型の第２ボディ領域を、基板表面から下方に向けて形成する工程と、
前記ウェル内に、前記第１導電型の第２埋め込み拡散領域を、前記第２ボディ領域の底面と接触するように前記第２ボディ領域よりも深い位置に、前記第２ボディ領域形成時のエネルギ注入より高エネルギ注入で形成する工程と、
前記第２ボディ領域内に、前記ウェルより高濃度の前記第２導電型の第２ソースコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記第２ボディ領域内に、前記第２ボディ領域より高濃度の前記第１導電型の第２ボディコンタクト領域を、基板表面から下方に向けて形成する工程と、
前記ウェル内に、前記第２導電型の第２ドリフト領域を、前記半導体基板の基板面に平行な方向に前記第２ボディ領域と離間した位置に基板表面から下方に向けて形成する工程と、
前記第２ドリフト領域内に、当該第２ドリフト領域より高濃度の前記第２導電型の第２ドレインコンタクト領域を、前記半導体基板の基板面に平行な方向に前記第２ボディ領域と前記第２ドリフト領域の一部を介して離間した位置に基板表面から下方に向けて形成する工程と、
前記第２ソースコンタクト領域と前記第２ドリフト領域間の前記第２ボディ領域と前記ウェルの上方に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、を有し、
前記第２埋め込み拡散領域が、前記半導体基板の基板面に平行な方向に、前記第２ドリフト領域の下方に向かって延伸するように形成されることを特徴とする請求項１０〜１４の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第１のＬＤＭＯＳトランジスタを形成する工程と前記第２のＬＤＭＯＳトランジスタを形成する工程において、
前記ボディ領域と前記第２ボディ領域を同一の工程内で、
前記埋め込み拡散領域と前記第２埋め込み拡散領域を同一の工程内で、
前記ソースコンタクト領域と前記第２ソースコンタクト領域を同一の工程内で、
前記ボディコンタクト領域と前記第２ボディコンタクト領域を同一の工程内で、
前記ドリフト領域と前記第２ドリフト領域を同一の工程内で、
前記ドレインコンタクト領域と前記第２ドレインコンタクト領域を同一の工程内で、
前記ゲート絶縁膜と前記第２ゲート絶縁膜を同一の工程内で、
前記ゲート電極と前記第２ゲート電極を同一の工程内で、夫々形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
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【図９】
【図１０】
【図１１】
【図１２】
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【図１４】
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【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−６９７５０（Ｐ２０１３−６９７５０Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０５７５０（Ｐ２０１１−２０５７５０）
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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