【課題】ＬＯＣＯＳ酸化膜端部の直下の電界集中が容易に緩和され、ＬＯＣＯＳ酸化膜直下の半導体導電層の良好な耐圧および抵抗を実現することのできる半導体装置を提供する。
【解決手段】半導体装置（１）は、ＬＯＣＯＳ酸化膜（２２）の半導体基板の表面に対してラテラル方向に終端しているエッジ（２２ａ、２２ｂ）の少なくとも一部（２２ａ、２２ｂ）が、上面と下面とに１５度以上３０度以下の角度（θ）で挟まれて終端するプロファイルを有している。 （もっと読む）

【課題】高電圧駆動素子の為にＳｉＣやＧａＮの基板の簡素化が重要な課題となっている。Ｓｉ基板上のシリコン酸化膜の上に単結晶のＳｉＣ膜を形成し、トレンチによる絶縁物分離構造とし、その中に結晶欠陥が多くてもその影響を避ける新構造の素子の発明である。
【解決手段】ＳｉＣ膜に形成したＭＯＳＦＥＴなどの半導体素子を構成しているＰＮ接合面において基板面と並行となる面にあるＰＮ接合に印加される電界が、ＳｉＣ膜が形成されているシリコン酸化膜や基板となるＳｉ層により緩和されて、さらには基板電位をドレイン電圧とは逆方向の電位とすることにより大きく電界緩和されて、ＳｉＣ膜に発生している基板と垂直方向の結晶欠陥の結晶欠陥降伏電圧以下とすることを特徴とする素子構造を持った半導体装置。 （もっと読む）

【課題】インバータ回路を構成する直列接続された素子を備えた半導体装置において、その直列接続の高電位配線の影響による耐圧低下が生じるのを防止する半導体装置の提供。
【解決手段】第１および第２の素子は、各々、電流のスイッチングを行うトランジスタと、還流を行うダイオードとを含み、かつ、トランジスタの第１主電極とダイオードの第１主電極が電気的に接続され、トランジスタの第２主電極とダイオードの第２主電極が電気的に接続され、第１の素子および第２の素子は、第１の素子におけるトランジスタの第１主電極と、第２の素子におけるトランジスタの第２主電極が電気的に接続され、かつ、半導体基板を平面視したときに、第１の素子におけるトランジスタの第１主電極とドリフト領域の間の導電性半導体領域と、第２の素子におけるトランジスタの第２主電極とドリフト領域の間の導電性半導体領域とが対向するように、配置されていることを特徴とする。 （もっと読む）

【課題】チップ面積を増大させずにスナップバック現象を抑制することのできる、ＩＧＢＴと他の半導体素子とが一体化して配置された半導体装置を提供する。
【解決手段】ＩＧＢＴとドリフト層を有する他の半導体素子とを備えた半導体装置であって、ＩＧＢＴのドリフト層と他の半導体素子のドリフト層とが互いに接しており、ＩＧＢＴのエミッタ層と他の半導体素子のドリフト電界を発生させる電圧が印加される一方の極性層とが互いに導電的に接続されており、ＩＧＢＴのコレクタ層と他の半導体素子の他方の極性層とが互いに導電的に接続されており、ＩＧＢＴのドリフト層の他の半導体素子のドリフト層との境界から離れた領域に絶縁層を介して対向する領域をドリフト方向に沿って延伸し、Ｎチャネル型ＩＧＢＴではコレクタ側からエミッタ側に向けて電流が流され、Ｐチャネル型ＩＧＢＴではエミッタ側からコレクタ側に向けて電流が流される配線部が設けられている。 （もっと読む）

【課題】既存のＣＭＯＳ製造工程に対して工程の追加や変更を行うことなく、素子に要求される耐圧に応じて横型半導体装置が有するＬｏｃｏｓ酸化膜を最適に制御することができる、横型半導体装置の製造方法を提供する。
【解決手段】半導体基板（１００、１０１）上のＬｏｃｏｓ形成領域に、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターン（１１３ａ、１１３ｂ）を有するマスク（１１３）を形成する（工程３ａ、３ｂ）。マスク（１１３）を用いた熱酸化処理を施してＬｏｃｏｓ形成領域を酸化させ、半導体基板（１００、１０１）のドリフト領域上に厚さが異なる（１１５ａ、１５５ｂ）Ｌｏｃｏｓ酸化膜（１０５ａ、１０５ｂ）を同時に形成する（工程４ａ、４ｂ）。 （もっと読む）

【課題】横型ＤＭＯＳの素子面積の増大を抑制し高耐圧化をはかる。
【解決手段】第１の半導体素子100Ａは、第１半導体層１２Ａと、第２半導体層１４Ａと、第２半導体層に隣接する第３半導体層１６Ａと、第１絶縁層２０Ａと、第２半導体層の表面に選択的に設けられた第１ベース領域３０Ａと、第１ベース領域の表面に選択的に設けられた第１ソース領域３２Ａと、第１絶縁層の内部に設けられた第１ゲート電極４０Ａと、第１ベース領域の下に設けられ、第１半導体層の表面から第１ベース領域の側に延在する第１ドリフト層１８Ａと、第１ソース領域３２Ａに対向し、第１絶縁層２０Ａを挟んで第３半導体層１６Ａの表面に設けられた第１ドレイン領域３４Ａを有す。第１ドリフト層１８Ａの不純物元素の濃度は、第１半導体層１２Ａの不純物元素の濃度よりも低い。第１ドリフト層の不純物元素の濃度は、第２半導体層１４Ａの不純物元素の濃度よりも高い。 （もっと読む）

【課題】 寄生ダイオードの逆回復時間を短縮でき、スイッチング損失の低減が図れるＬＤＭＯＳトランジスタを低コストで提供する。
【解決手段】 ＬＤＭＯＳトランジスタＴ１が、ｐ型半導体基板１内にｐ型ボディ領域２とｐ型埋め込み拡散領域３とｎ型ドリフト領域６を、ボディ領域２内にｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５を、ドリフト領域６内にｎ型ドレインコンタクト領域７を、ソースコンタクト領域７とドリフト領域６間のボディ領域２の上方にゲート絶縁膜８を、ゲート絶縁膜８上にゲート電極９を夫々備えて形成され、ドリフト領域６とボディ領域２は相互に接触し、埋め込み拡散領域３が、ボディ領域２の底面と接触するボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、少なくともボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方まで延在している。 （もっと読む）

【課題】大規模な変更を必要とせず開発上の負荷が小さい半導体装置を提供する。
【解決手段】Ｈｉｇｈ ＳｉｄｅのＩＧＢＴにおける比（コレクタコンタクト面積／コレクタ活性面積）および比（ｐ⁺領域上コンタクト面積／ｐ⁺領域面積）の少なくともいずれかが、Ｌｏｗ ＳｉｄｅのＩＧＢＴにおける上記比よりも高い。 （もっと読む）

【課題】不純物イオンの注入による悪影響を防止しつつ水平方向の耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、素子を構成し、電流が流れる一対の不純物領域が、半導体基板の第１主面の表層に形成されたものであり、水平方向の耐圧を確保するため、フィールドプレート３３を有している。これに加えて、この半導体装置は、半導体基板の表面から、素子の電流経路となる第１不純物領域３７および第２不純物領域３８よりも深い所定の深さおいて、少なくとも第１不純物領域および第２不純物領域の間の領域に半導体基板と同一成分の非晶質層２４を有する。この非晶質層は、単結晶および多結晶よりも高抵抗の層であり、擬似的なフィールドプレートとして機能する。そして、この非晶質層は、不活性元素のイオン注入により形成される。 （もっと読む）

【課題】小型でコストが低い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、導電形がｐ形のソース領域と、導電形がｐ形のドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、導電形がｎ形のチャネル領域と、前記チャネル領域上に設けられた下側ゲート絶縁膜と、前記下側ゲート絶縁膜上に設けられた下側ゲート電極と、前記下側ゲート電極上に設けられた上側ゲート絶縁膜と、前記上側ゲート絶縁膜上に設けられた上側ゲート電極と、前記下側ゲート電極と前記ソース領域との間に接続されたスイッチング素子と、を備える。 （もっと読む）

【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。また、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えることで、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とする。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタの導通時および還流ダイオードの導通時のいずれにおいても良好なオン電圧を得ることのできる半導体装置およびその製造方法を提供する。
【解決手段】ＩＧＢＴのｐ型コレクタ領域９と還流ダイオードのｎ型カソード領域１０は、半導体基板２０の第２主面２０ｂに交互に形成されている。裏面電極１４は、ｐ型コレクタ領域９およびｎ型カソード領域１０との双方に接するように第２主面２０ｂ上に形成され、かつ第２主面２０ｂ側から順に積層されたチタン層１１、ニッケル層１２および金層１３を有している。チタン層１１はｐ型コレクタ領域９およびｎ型カソード領域１０の双方にオーミック接触している。 （もっと読む）

【課題】同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、信頼性を向上させる。
【解決手段】ｐ型の半導体基板１の主面Ｓ１上に形成された、ｎ型のｎウェル領域ｗ１ｎと、その中の一部に形成された、ｎウェル領域ｗ１ｎよりも不純物濃度の高いｎ型カソード領域ｎＣａ１と、それを環状に囲むようにして形成されたｐ型ガードリング領域ｐｇと、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成されたアノード導体膜ＥＡと、ｐ型ガードリング領域ｐｇの外側に分離部２を隔てて形成されたｎ型カソード導通領域ｎＣｂと、これを覆い、かつ、電気的に接続するようにして形成されたカソード導体膜ＥＣとを有し、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１とはショットキー接続されていることを特徴とする。 （もっと読む）

【課題】 出力回路用、或いは、アナログ回路用の２種類の特性に夫々特性が最適化されてなるトランジスタを備えた半導体装置を低コストで提供する。
【解決手段】
同一基板１０１上に、出力回路用の第１のトランジスタ１ａと、アナログ回路用の第２のトランジスタ１ｂが搭載された半導体装置であって、各トランジスタのゲート絶縁膜が、ドリフト領域１０７上面の一部の領域において、膜厚の厚い厚膜絶縁膜１０８ｂとなっており、ボディ領域１０３に向かって延伸するドリフト領域１０７を、第１のトランジスタ１ａでは当該厚膜絶縁膜１０８ｂのボディ領域１０３側境界Ａを超えて延伸させ、第２のトランジスタ１ｂでは当該厚膜絶縁膜１０８ｂのボディ領域側境界Ａよりも内側にとどまるように延伸させる。 （もっと読む）

【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。 （もっと読む）

【課題】順方向電圧降下の平均値を低減し、整流素子の低損失化を実現する半導体装置とその駆動方法を提供する。
【解決手段】アノード電極９とカソード電極３との間に、ｐ型層７と、ｉ層１と、ｎ型層２とを順に形成したダイオード構造の半導体装置において、アノード電極９側に、ｐ型層７と並列に第２ｎ型層８を形成し、順方向バイアス中に、アノード電極９側をｐ型層７と第２ｎ型層８のいずれかに切り替えるゲート駆動回路１０を備えた半導体装置。ゲート電極５は、ｐ型層７と第２ｐ型層６と第２ｎ型層８に接するトレンチ構造４とし、トレンチ内部に絶縁膜４ａと電極とを備えたものとすることができる。このゲート電極５は、ゲート駆動回路１０から印加するゲート電圧に応じてｐ型及びｎ型のチャネルをトレンチ表面に形成する。 （もっと読む）

【課題】高集積化を図ることができる半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程とを備える。 （もっと読む）

【課題】半導体素子が短絡破壊したとき、ヒューズを設けることなく、主電流を遮断できる半導体装置を提供すること。
【解決手段】半導体装置１００を構成するパワー半導体素子を小さな半導体素子１に分割し、この小さな半導体素子１にそれぞれ1本のボンディングワイヤ１７を接続する。小さな半導体素子１が短絡破壊したとき、破壊した小さな半導体素子１に接続するワイヤ１７（ヒューズの役割をさせる）を溶断し、且つ、制御回路３０からオフ信号を健全な半導体素子１に与える。このようにして、半導体装置１００が短絡破壊したとき、ヒューズを設けることなく、主電流を遮断することができる。 （もっと読む）

【課題】ＳＪ−ＭＯＳＦＥＴと、このＳＪ−ＭＯＳＦＥＴの内蔵ボディダイオードと並列接続するショットキーバリアダイオードとを備える構成を、安価に、低導通損失と低リカバリー損失特性を有しソフトスイッチング方式の回路技術に適する複合半導体装置にすること。
【解決手段】超接合構造を有するＭＯＳ型半導体装置３１と、該ＭＯＳ型半導体装置３１とは逆並列に接続されるワイドバンドギャップダイオード３２とを有する複合半導体装置において、前記ＭＯＳ型半導体装置３１の定格電流における前記ワイドバンドギャップショットキーバリアダイオード３２の順方向電圧降下より前記ＭＯＳ型半導体装置３１の内蔵ボディダイオードの順方向電圧降下を高くする抵抗値を有する抵抗部１０が前記ＭＯＳ型半導体装置３１に直列接続されている複合半導体装置とする。 （もっと読む）