半導体装置
【課題】 出力回路用、或いは、アナログ回路用の２種類の特性に夫々特性が最適化されてなるトランジスタを備えた半導体装置を低コストで提供する。
【解決手段】
同一基板１０１上に、出力回路用の第１のトランジスタ１ａと、アナログ回路用の第２のトランジスタ１ｂが搭載された半導体装置であって、各トランジスタのゲート絶縁膜が、ドリフト領域１０７上面の一部の領域において、膜厚の厚い厚膜絶縁膜１０８ｂとなっており、ボディ領域１０３に向かって延伸するドリフト領域１０７を、第１のトランジスタ１ａでは当該厚膜絶縁膜１０８ｂのボディ領域１０３側境界Ａを超えて延伸させ、第２のトランジスタ１ｂでは当該厚膜絶縁膜１０８ｂのボディ領域側境界Ａよりも内側にとどまるように延伸させる。
【解決手段】
同一基板１０１上に、出力回路用の第１のトランジスタ１ａと、アナログ回路用の第２のトランジスタ１ｂが搭載された半導体装置であって、各トランジスタのゲート絶縁膜が、ドリフト領域１０７上面の一部の領域において、膜厚の厚い厚膜絶縁膜１０８ｂとなっており、ボディ領域１０３に向かって延伸するドリフト領域１０７を、第１のトランジスタ１ａでは当該厚膜絶縁膜１０８ｂのボディ領域１０３側境界Ａを超えて延伸させ、第２のトランジスタ１ｂでは当該厚膜絶縁膜１０８ｂのボディ領域側境界Ａよりも内側にとどまるように延伸させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧ＬＤＭＯＳ(Laterally Diffused Metal Oxide Semiconductor)トランジスタの構造に関する。
【背景技術】
【０００２】
スイッチングレギュレータやＤＣ／ＤＣコンバータ等の電源回路を備えた半導体装置では、その用途が多様化していることから、高出力電流が要求されるようになってきている。かかる出力電流の能力向上を行うために、低オン抵抗のＬＤＭＯＳトランジスタが注目されている。
【０００３】
ここで、スイッチングレギュレータやＤＣ／ＤＣコンバータ等の電源回路に使用されるＬＤＭＯＳトランジスタは、以下に示す特性が要求される。
【０００４】
一つは、出力回路用のトランジスタとして動作させるための低オン抵抗であり、これは高い出力電流を得るために必要である。
【０００５】
一般に、ＬＤＭＯＳトランジスタの性能は、オフ時の耐圧（降伏耐圧）とオン抵抗により表されるが、これらは通常トレードオフの関係にある。これらを両立させることが必要である。
【０００６】
次に要求される特性は、アナログ回路の制御を行うための、電圧に対してフラットな電流特性であり、これは高精度な回路制御を行うために必要である。
【０００７】
また、ブートストラップ回路用のトランジスタには、上述の出力回路用のトランジスタよりもゲート駆動電圧分だけ高い耐圧が要求される。
【０００８】
特許文献１に記載のＬＤＭＯＳトランジスタの構造を図１９に示す。図１９に示すＬＤＭＯＳトランジスタは、Ｐ型の基板２０１内に形成されたＮ型エピタキシャル層２０２内に、Ｐ型のウェル（ボディ拡散層）２０３とＮ型のウェル（ドリフト層）２０４が分離形成されている。当該Ｐ型のウェル２０３内には、ソースとなる高濃度Ｎ型拡散層（ソース領域）２０５、および、ボディの電位を取るための高濃度Ｐ型拡散層２０６が形成されている。一方、Ｎ型のウェル２０４内には、ドレインの電位を取り出すための高濃度Ｎ型拡散層（ドレイン領域）２０７が形成されている。そして、当該ソース領域２０５と当該ドレイン領域２０７との間に挟まれたＰ型のウェル２０３とＮ型のウェル２０４上に形成され、ゲート電極２１０と接触するゲート酸化膜２０８の一部が、素子分離領域に形成される酸化膜２１３と同様、厚膜のロコス（ＬＯＣＯＳ）酸化膜２０８ｂで形成されている。
【０００９】
特許文献１では、ゲート電極２１０を、当該ロコス酸化膜２０８ｂ上に、ドリフト層２０４側に向かって２μｍ以上突出させることにより、オン状態において、ゲート電位によりドリフト層２０４表面にキャリア蓄積層が形成され、低オン抵抗、及び、ドレイン電圧の上昇に伴うドレイン電流の漸増が抑制された静特性を得ることができるとしている。即ち、図１９において、ＸとＹの間の間隔ａを２μｍ以上に設定することで、低オン抵抗、及び、ドレイン電流の漸増が抑制された静特性を得ることができるとしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−６８５００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来の半導体装置では、出力回路用のトランジスタとアナログ回路用のトランジスタは、共に同一構成のトランジスタで実現していたため、必ずしも夫々に要求される特性に最適化されているわけではなかった。即ち、耐圧の高いアナログ回路用に適したトランジスタの構成を、低オン抵抗が要求される出力回路用トランジスタにも採用していた。この場合、低オン抵抗化が困難なため、出力回路用トランジスタについて所望のオン抵抗を得るためには大きなトランジスタアレイを構成する必要が生じる。この結果、チップサイズが増大し、コストの押し上げ要因となっていた。
【００１２】
特許文献１に記載のＬＤＭＯＳトランジスタでは、ドリフト層２０４側に向かって２μｍ以上、ロコス酸化膜２０８ｂ上にゲート電極を突出させることで、低オン抵抗で、且つ、ドレイン電圧に対してフラットな電圧電流特性が得られるとしているが、その構成上、ロコス幅が２μｍ以下の微細なデバイスには適用できない。
【００１３】
上述の状況を鑑み、本発明は、出力回路用、或いは、アナログ回路用の２種類の特性に夫々特性が最適化されてなるトランジスタを備えた半導体装置を、低コストで実現することをその目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る半導体装置は、基板上のウェル上に、第１のトランジスタと第２のトランジスタが形成されてなる半導体装置であって、
前記第１および第２のトランジスタは、夫々、
前記ウェル上の所定の領域にゲート絶縁膜を介して形成されたゲート電極、
前記ウェル内の表層に、前記ゲート電極を挟んで互いに対向する位置に形成される前記ウェルと同導電型の第１半導体層および第２半導体層、
前記ウェル内の表層に、前記ゲート電極を挟んで前記第１半導体層と対向する位置であって前記第２半導体層より外側に形成される、前記ウェルと逆導電型の第３半導体層、
前記ウェル内に形成され、前記第１半導体層を覆い、且つ、前記第２半導体層に向かって延伸する前記ウェルと同導電型であって前記第１半導体層より低濃度の第４半導体層、及び、
前記ウェル内に形成され、前記第２半導体層および第３半導体層を覆い、且つ、前記第１半導体層に向かって延伸する前記ウェルと逆導電型であって前記第３半導体層より低濃度の第５半導体層を有し、
前記第４半導体層と前記第５半導体層が、前記ゲート絶縁膜下方の前記ウェルを介して分離形成され、
前記ゲート絶縁膜が、前記第４半導体層上面の一部の領域において、膜厚の厚い厚膜絶縁膜となっており、
前記ゲート電極が、前記ゲート絶縁膜上に、前記厚膜絶縁膜と、厚膜化されていない前記ゲート絶縁膜との前記第５半導体層側の境界を跨いで形成され、
前記第１のトランジスタにおいて、前記第４半導体層が、前記境界を超えて、前記第５半導体層に向って延伸し、
前記第２のトランジスタにおいて、前記第４半導体層が、前記第５半導体層に向って延伸しているが、前記境界を超えてまで延伸していないことを第１の特徴とする。
【００１５】
上記第１の特徴の本発明に係る半導体装置に依れば、第２半導体層（ソース領域）に向かって延伸する第４半導体層（ドリフト領域）の延伸範囲を調整することで、異なった特性を満足するＬＤＭＯＳトランジスタを、同一基板上に形成できる。
【００１６】
即ち、上記第４半導体層の延伸範囲を、厚膜ゲート絶縁膜の第５半導体層（ボディ領域）側の境界を超えて延伸させることで、低オン抵抗を実現できる。一方、上記第４半導体層の延伸範囲を、厚膜ゲート絶縁膜の第５半導体層側の境界より内側にとどめることで、ドレイン電圧に対してフラットな電流特性を実現できる。本発明では、前者の構成を出力回路用トランジスタ（第１のトランジスタ）として、後者の構成をアナログ回路用トランジスタ（第２のトランジスタ）として、同一基板上に形成する。
【００１７】
尚、上記第１トランジスタ及び第２トランジスタにおける第４半導体層の形成は、ともに同一のフォト工程、同一のイオン注入工程で形成できるため、製造コストの増加はない。
【００１８】
上記第１の特徴の本発明に係る半導体装置は、更に、
前記第１のトランジスタにおいて、前記第４半導体層の前記第５半導体層側の端部の位置が、前記境界から前記第５半導体層側に０．３μｍ以上離れ、
前記第２のトランジスタにおいて、前記第４半導体層の前記第５半導体層側の端部の位置が、前記境界から前記第１半導体層側に０．３μｍ以上離れていることが好ましい。
【００１９】
このような構成とすることで、第１のトランジスタのオン抵抗として第２のトランジスタの３／４以下を確保でき、第２のトランジスタの耐圧として第１のトランジスタの１．２倍以上を確保できる。
【００２０】
上記第１の特徴の本発明に係る半導体装置は、更に、前記厚膜絶縁膜が、素子分離領域に形成される酸化膜と同一の材料、同一の膜厚を有し、輪郭部において同一の深さ方向の断面形状を有してなることを第２の特徴とする。
【００２１】
上記第２の特徴の本発明に係る半導体装置に依れば、厚膜絶縁膜が、素子分離領域に形成される酸化膜と、その基板面上のレイアウト配置を除いて同一の構造とすることで、厚膜のゲート絶縁膜を製造工程を増加させることなく形成可能となり、且つ、高耐圧のトランジスタを実現できる。
【００２２】
この場合、当該厚膜絶縁膜は、素子分離膜の形成工程において、素子分離膜と同時に厚膜絶縁膜を形成することができるため、製造コストの増加はない。
【００２３】
上記第１の特徴の本発明に係る半導体装置は、更に、前記第４半導体層、前記ウェル、及び、前記第５半導体層の夫々が、その上面において前記ゲート絶縁膜と接触し、
前記ゲート絶縁膜との当該接触面の夫々が、一の平坦な平面上にあることを第３の特徴とする。
【００２４】
上記第３の特徴の本発明に係る半導体装置に依れば、第２半導体層（ソース領域）から第１半導体層（ドレイン領域）に至る電流経路が一直線状となるため電子または正孔の走行経路が短くなり、より低オン抵抗のトランジスタを実現できる。
【発明の効果】
【００２５】
以上、本発明に依れば、出力回路用の第１のトランジスタ、及び、アナログ回路用の第２のトランジスタを備え、夫々のトランジスタが出力回路用、アナログ回路用の何れかに特性が最適化されている半導体装置を、低コストで実現することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施形態に係る半導体装置のデバイス構造を模式的に示す断面図
【図２】出力回路用トランジスタの電圧電流特性を示すグラフ
【図３】アナログ回路用トランジスタの電圧電流特性を示すグラフ
【図４】ドリフト領域の延伸範囲と耐圧との関係を示すグラフ
【図５】ドリフト領域の延伸範囲とオン抵抗との関係を示すグラフ
【図６】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図７】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図８】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図９】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１０】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１１】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１２】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１３】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１４】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１５】本発明の第２実施形態に係る半導体装置のデバイス構造を模式的に示す断面図
【図１６】本発明の第２実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１７】本発明の第２実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１８】本発明の第２実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１９】従来技術に係る半導体装置のデバイス構造を模式的に示す断面図
【発明を実施するための形態】
【００２７】
〈第１実施形態〉
本発明の一実施形態に係る半導体装置（以下、適宜「本発明装置１」と称す）について、以下に、詳細に説明する。図１は本発明装置１のデバイス構造を模式的に示す断面図である。尚、図１に示す断面構造図では、適宜、要部を強調して示すこととし、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降の断面構造図についても同様とする。
【００２８】
本発明装置１は、同一の基板１０１上に、出力回路用の第１のトランジスタ１ａと、アナログ回路用の第２のトランジスタ２ａが、Ｐ型の当該基板１０１上に形成されたＮ型のウェル１０２上に夫々形成されてなる。うち出力回路用の第１のトランジスタ１ａの断面構造図を図１（ａ）に、アナログ回路用の第２のトランジスタ２ａの断面構造図を図１（ｂ）に、夫々示す。
【００２９】
図１（ａ）において、第１のトランジスタ１ａは、Ｎ型のウェル１０２上の所定の領域にゲート絶縁膜１０８ａ、１０８ｂを介して形成されたゲート電極１１０、ドレイン電極１１１、及び、ソース電極１１２を備え、ドレイン電極１１１は、層間絶縁膜１１５を貫通するコンタクトプラグ１１４ａを介してＮ型のドレイン領域（第１半導体層）１０４と接続し、ソース電極１１２は、層間絶縁膜１１５を貫通する別のコンタクトプラグ１１４ｂを介してＮ型のソース領域（第２半導体層）１０５およびＰ型のボディコンタクト領域（第３半導体層）１０６と接続している。トランジスタ１ａは、Ｎ型のウェル１０２、及び、素子分離膜１１３によって素子分離がされている。
【００３０】
当該Ｎ型のドレイン領域１０４およびソース領域１０５は、ゲート電極１１０を挟んで互いに対向するように、ウェル１０２の表層に配置され、更に、Ｐ型のボディコンタクト領域１０６が、ソース領域１０５よりも外側で、ゲート電極１１０を挟んでドレイン領域１０４と対向する位置に、ウェル１０２の表層に配置されている。
【００３１】
Ｎ型のドレイン領域１０４の下方には、当該ドレイン領域１０４を覆うように、ドレイン領域１０４より低濃度のＮ型のドリフト領域（第４半導体層）１０７が、ウェル１０２内に形成され、且つ、ソース領域１０５の方向に延伸している。
【００３２】
一方、Ｎ型のソース領域１０５の下方には、当該ソース領域１０５、および、ボディコンタクト領域１０６を覆うように、当該ボディコンタクト領域１０６より低濃度のＰ型のボディ領域（第５半導体層）１０３が、ウェル１０２内に形成され、且つ、ドレイン領域１０４の方向に延伸している。
【００３３】
即ち、ドリフト領域１０７とボディ領域１０３は、互いに近接するように、一方が他方の方向に向かって相互に延伸しているが、両領域が重なり合うことはなく、ゲート電極１０８の下方のウェル１０２を介して分離形成されている。
【００３４】
尚、ボディコンタクト領域１０６は、ソース電極に印加される電圧をボディ領域１０３に供給する役割を有している。
【００３５】
ここで、ゲート絶縁膜１０８は、絶縁膜１０８ａと厚膜絶縁膜１０８ｂからなり、ドリフト領域１０７の上面において、一部が膜厚の厚い厚膜絶縁膜１０８ｂとなっている。尚、当該厚膜絶縁膜１０８ｂの膜厚は、絶縁膜１０８ａが１３〜１７ｎｍ程度であるのに対し、８０ｎｍ〜２００ｎｍ程度である。ゲート電極１１０が、厚膜絶縁膜１０８ｂのボディ領域１０３側の境界（図中の破線Ａ）を跨ぐように、絶縁膜１０８ａ上および厚膜絶縁膜１０８ｂ上に形成されている。
【００３６】
更に、ドリフト領域１０７が、厚膜絶縁膜１０８ｂのボディ領域１０３側の境界（図中の点線Ａ）を超えて、ボディ領域１０３に向って延伸している。言い換えると、ドリフト領域１０７のボディ領域１０３側の端部の位置（図中の破線Ｂの位置）が、厚膜絶縁膜１０８ｂのボディ領域１０３側の境界（図中の破線Ａ）を基準として、ボディ領域１０３側にある。
【００３７】
このような構造の場合、第１のトランジスタ１ａは、ドリフト領域１０７がボディ領域１０３に近接して形成されるため、ドレイン電圧の増加とともに空乏層がボディ領域１０３側に広がる。このため、チャネル領域が狭くなり、ドレイン電圧の増加とともにドレイン電流が増加する電流電圧特性を示す。また、ゲート下での電界強度が高くなるため、低いオン抵抗が得られる代わりに、耐圧は低くなる。したがって、第１のトランジスタ１ａは、出力回路用に好適な構造である。
【００３８】
図２に、トランジスタ１ａのドレイン電圧Ｖｄ（ソース電極１１２を基準としてドレイン電極１１１に印加する電圧）に対して流れるドレイン電流Ｉｄとの関係を、ゲート電圧Ｖｇが１Ｖ〜５Ｖの場合に、夫々示す。
【００３９】
一方、図１（ｂ）において、第２のトランジスタ１ｂは、ゲート電極１１０、ドレイン電極１１１、及び、ソース電極１１２を備え、Ｎ型のウェル１０２内に、Ｎ型のドレイン領域（第１半導体層）１０４、Ｎ型のソース領域（第２半導体層）１０５、Ｐ型のボディコンタクト領域（第３半導体層）１０６、Ｎ型のドリフト領域（第４半導体層）１０７、及び、Ｐ型のボディ領域（第５半導体層）１０３が形成され、第１のトランジスタ１ａと同様の構造をしている。しかしながら、ドリフト領域１０７が、厚膜絶縁膜１０８ｂの下方を超えてまで、ボディ領域１０３に向って延伸してはいない点において、図１（ａ）に示す第１のトランジスタ１ａと相違する。言い換えると、第２のトランジスタ１ｂにおいて、ドリフト領域１０７のボディ領域１０３側の端部の位置（図中の破線Ｂの位置）が、厚膜絶縁膜１０８ｂのボディ領域１０３側の境界（図中の破線Ａ）を基準として、ドレイン領域１０４側にある。
【００４０】
このような構造の場合、第２のトランジスタ１ｂは、ドリフト領域１０７がボディ領域１０３と十分に離間して形成されているため、ボディ領域１０３内に空乏層が形成されることはなく、ドレイン電圧の変化に対して平坦なドレイン電流の特性を示す。したがって、第２のトランジスタ１ｂは、アナログ回路用に好適な構造である。
【００４１】
図３に、トランジスタ１ｂのドレイン電圧Ｖｄ（ソース電極１１２を基準としてドレイン電極１１１に印加する電圧）に対して流れるドレイン電流Ｉｄとの関係を、ゲート電圧Ｖｇが１Ｖ〜５Ｖの場合に、夫々示す。
【００４２】
図４に、上記トランジスタ１ａ及び１ｂにおける、ドリフト領域１０７の延伸範囲（図１中の破線Ａの位置を基準とした破線Ｂの相対位置ｘ）とオフ耐圧との関係を、図５にオン抵抗との関係を、夫々、ｘ＝０の値に対する比として示す。尚、図４及び図５において、ｘ＜０の領域が、ドリフト領域１０７が厚膜絶縁膜１０８ｂの下方を超えてボディ領域１０３に向って延伸している場合であり、図１（ａ）に示す第１トランジスタの構成に相当する。一方、ｘ＞０の領域が、ドリフト領域１０７の延伸範囲が厚膜絶縁膜１０８ｂのボディ領域１０３側の境界より内側の場合であり、図１（ｂ）に示す第２トランジスタ１ｂの構成に相当する。また、図４及び図５は、ゲート幅が４０μｍのＬＤＭＯＳトランジスタにおける実験結果であり、ｘ＝０において、オフ耐圧ＢＶｄｓｓが３０Ｖで、オン抵抗Ｒｏｎが１５０Ωの場合の結果である。また、厚膜絶縁膜１０８ｂの膜厚は１２０ｎｍである。
【００４３】
図４及び図５に示すように、ドリフト領域１０７が厚膜絶縁膜１０８ｂのボディ領域１０３側の境界より内側にある場合（ｘ＞０）には、オン抵抗が高くなるが、耐圧が向上する。一方、ドリフト領域を厚膜絶縁膜１０８ｂのボディ領域１０３側の境界を超えて延伸させた場合（ｘ＜０）には、耐圧が低くなるが、低オン抵抗となる。
【００４４】
一般的なＬＤＭＯＳトランジスタのゲート駆動電圧は、１．８〜６Ｖ程度なので、出力回路用ＬＤＭＯＳトランジスタの耐圧よりも６Ｖ程度高い耐圧が、ブートストラップ回路用のＬＤＭＯＳトランジスタに要求されるが、図４及び図５に示すように、ドリフト領域１０７の延伸範囲を厚膜絶縁膜１０８ｂのボディ領域１０３側の境界より内側に設定することで、所望の耐圧を得ることができる。
【００４５】
例として、出力回路用トランジスタ（第１のトランジスタ１ａ）のｘをｘ＝−０．３［μｍ］以下に設定し、アナログ回路用トランジスタ（第２のトランジスタ１ｂ）のｘをｘ＝＋０．３［μｍ］以上に設定することで、出力回路用トランジスタよりも１．２倍以上高い耐圧を、アナログ回路用トランジスタに対して確保でき、アナログ回路用トランジスタの３／４以下のオン抵抗を、出力回路用トランジスタに対して確保できる。
【００４６】
以下に、本発明装置１の製造方法につき、図面を参照して詳細に説明する。図６〜図１４は本発明の半導体装置の製造方法を模式的に示す工程断面図である。
【００４７】
先ず、図６（ａ、ｂ）に示すように、公知のフォトリソグラフィー技術により、基板１０１上の所定の領域に開口部を有するレジストパターン１２１を形成後、公知のイオン注入技術により、Ｎ型不純物のイオン注入を行い、Ｎ型のウェル１０２を、第１のトランジスタ１ａの形成領域（図６（ａ））、第２のトランジスタ１ｂの形成領域（図６（ｂ））に夫々形成する。このとき、基板表面には犠牲酸化膜１２０が形成されている。
【００４８】
次に、図７（ａ、ｂ）に示すように、公知のフォトリソグラフィー技術により、基板１０１上の所定の領域に開口部を有するレジストパターン１２２を形成後、公知のイオン注入技術により、Ｐ型不純物のイオン注入を行い、Ｐ型のボディ領域１０３を、第１のトランジスタ１ａの形成領域（図７（ａ））、第２のトランジスタ１ｂの形成領域（図７（ｂ））に夫々形成する。
【００４９】
次に、図８（ａ、ｂ）に示すように、公知のフォトリソグラフィー技術により、基板１０１上の所定の領域に開口部を有するレジストパターン１２３を形成後、公知のイオン注入技術により、Ｎ型不純物のイオン注入を行い、Ｎ型のドリフト領域１０７を形成する。このとき、レジストパターン１２３により設定される開口部の幅を、第１のトランジスタ１ａの形成領域（図８（ａ））と第２のトランジスタ１ｂの形成領域（図８（ｂ））において異ならせ、第１のトランジスタ１ａにおいて形成されるドリフト領域１０７が、第２のトランジスタ１ａにおいて形成されるドリフト領域１０７よりも、ボディ領域１０３に向かって近接して形成されるように、開口部の大きさを設定する。
【００５０】
次に、図９（ａ、ｂ）に示すように、窒化シリコン膜１２４を全面に堆積後、公知のフォトリソグラフィー技術により、素子分離領域に開口部を有するレジストパターン１２５を形成し、公知のエッチング技術により素子分離領域に形成された窒化シリコン膜１２４を除去する。
【００５１】
その後、図１０（ａ，ｂ）に示すように、第１のトランジスタ１ａの素子分離領域（図１０（ａ））と第２のトランジスタ１ｂの素子分離領域（図１０（ｂ））に、夫々、熱酸化により素子分離膜１１３を形成する。そして、素子分離膜１１３の形成後、各トランジスタ形成領域上の窒化シリコン膜１２４、及び、犠牲酸化膜１２０を除去する。
【００５２】
次に、図１１（ａ、ｂ）に示すように、熱酸化法により、第１のトランジスタ１ａの形成領域（図１１（ａ））と第２のトランジスタ１ｂの形成領域（図１１（ｂ））に、厚膜の酸化膜を、例えば１２０ｎｍの膜厚となるように全面に形成する。その後、公知のフォトリソグラフィー技術およびエッチング技術により、各トランジスタ形成領域上の所定の領域を覆うレジストパターンを用いて酸化膜をエッチングすることで、当該所定の領域においてのみ厚膜の酸化膜を残存させる。その後、全面の熱酸化を行い例えば１５ｎｍのゲート酸化膜を成長させることにより、各トランジスタ形成領域上に形成されるゲート絶縁膜が、当該所定の領域において厚膜絶縁膜１０８ｂとなり、他の領域においては薄膜化した絶縁膜１０８ａとなる。
【００５３】
ここで、厚膜絶縁膜を残存させる所定の領域は、その少なくとも一部がドリフト領域１０７上にあるように設定されるが、第１のトランジスタ１ａの形成領域（図１１（ａ））においては、ボディ領域１０３に向かう方向において、下方に形成されるドリフト領域１０７に覆われるように、一方、第２のトランジスタ１ｂの形成領域（図１１（ｂ））においては、ボディ領域１０３に向かう方向において、下方に形成されるドリフト領域１０７を跨ぐように、夫々、設定される。
【００５４】
次に、図１２（ａ、ｂ）に示すように、ゲート電極材料（例えば、ポリシリコン）を全面に堆積後、公知のフォトリソグラフィー技術およびエッチング技術により、第１のトランジスタ１ａの形成領域（図１２（ａ））と第２のトランジスタ１ｂの形成領域（図１２（ｂ））に、夫々、絶縁膜１０８ａと厚膜絶縁膜１０８ｂとのボディ領域１０３側の境界を跨ぐよう所定の領域にゲート電極１１０を形成する。
【００５５】
次に、図１３（ａ、ｂ）に示すように、公知のフォトリソグラフィー技術により、ボディ領域１０３内の所定の領域に開口部を有するレジストパターン１２６を形成後、公知のイオン注入技術により、Ｐ型不純物のイオン注入を行い、ボディ領域１０３より高濃度のＰ型のボディコンタクト領域１０６を、第１のトランジスタ１ａの形成領域（図１３（ａ））、及び、第２のトランジスタ１ｂの形成領域（図１３（ｂ））に、夫々形成する。
【００５６】
次に、図１４（ａ、ｂ）に示すように、公知のフォトリソグラフィー技術により、ボディ領域１０３内の所定の領域、及び、ドリフト領域１０７内の所定の領域に開口部を有するレジストパターン１２７を形成後、公知のイオン注入技術により、Ｎ型不純物のイオン注入を行い、ドリフト領域１０７より高濃度のＮ型のドレイン領域１０４、及び、Ｎ型のソース領域１０５を、第１のトランジスタ１ａの形成領域（図１４（ａ））、及び、第２のトランジスタ１ｂの形成領域（図１４（ｂ））に、夫々形成する。
【００５７】
レジストパターン１２７を除去後、層間絶縁膜１１５を全面に堆積し、その後、当該層間絶縁膜１１５及び絶縁膜１０８ａを貫通し、ドレイン領域１０４と接続するコンタクトプラグ１１４ａ、及び、当該層間絶縁膜１１５及び絶縁膜１０８ａを貫通し、ソース領域１０３及びボディコンタクト領域１０５と接続するコンタクトプラグ１１４ｂを、夫々、公知の半導体プロセス技術により形成する。その後、コンタクトプラグ１１４ａ上にドレイン電極１１１を、コンタクトプラグ１１４ｂ上にソース電極１１２を形成することで、図１に示す第１のトランジスタ１ａと第２のトランジスタ１ｂが形成される。
【００５８】
上記図６〜図１４に示す製造工程により形成されるトランジスタ１ａ、１ｂは、図１１に示したように、トランジスタ１ａ、１ｂの形成領域の全面を酸化することで厚膜絶縁膜１０８ｂを全面に形成し、その後、全面の熱酸化により薄膜の絶縁膜１０８ａを形成する。このため、厚膜絶縁膜１０８ｂ下に成長する酸化膜の膜厚と、シリコン露出面において成長する酸化膜の膜厚とは、厳密に言えば異なるもののその差はわずかであり、ドリフト領域１０７、ウェル１０２、ボディ領域１０３の夫々とゲート絶縁膜１０８ａ、１０８ｂとの接触面が、全て、実質的に同一の平面上にあるとみなせる。
【００５９】
この結果、ソース領域１０３からドレイン領域１０４へ至る電流経路が一直線状となり、電子（正孔）の走行経路が短くなるため、オン抵抗の低いトランジスタ１ａ、１ｂを実現できる。
【００６０】
〈第２実施形態〉
本発明の一実施形態に係る半導体装置（以下、適宜「本発明装置２」と称す）について、デバイス構造の模式図を、図１５に示す。本発明装置２は、本発明装置１と同様、同一の基板１０１上に、出力回路用の第１のトランジスタ２ａと、アナログ回路用の第２のトランジスタ２ｂが、Ｐ型の当該基板１０１上に形成されたＮ型のウェル１０２上に夫々形成されてなる。また、第１のトランジスタ２ａ、第２のトランジスタ２ｂともに、ゲート電極１１０、ドレイン電極１１１、及び、ソース電極１１２を備え、Ｎ型のウェル１０２内に、Ｎ型のドレイン領域（第１半導体層）１０４、Ｎ型のソース領域（第２半導体層）１０５、Ｐ型のボディコンタクト領域（第３半導体層）１０６、Ｎ型のドリフト領域（第４半導体層）１０７、及び、Ｐ型のボディ領域（第５半導体層）１０３が形成され、本発明装置１と同様、ドリフト領域１０７の延伸範囲が、第１のトランジスタ２ａと第２のトランジスタ２ｂとで異なっている。しかしながら、本発明装置２は、ドリフト領域１０７上に形成される厚膜絶縁膜１０８ｃが、より厚膜の絶縁膜（２５０ｎｍ以上）により構成されている点で、上述の第１実施形態に係る本発明装置１と相違する。
【００６１】
絶縁膜１０８ｃをより厚膜化することで、ドレイン領域１０４とボディ領域１０３に逆バイアス印化時の電界を大幅に緩和することができるため、更なる高耐圧化が可能となる。
【００６２】
尚、本実施形態において、厚膜絶縁膜１０８ｃは、後述するように素子分離膜（ＬＯＣＯＳ）１１３の形成と同時に、同一工程で形成される。したがって、厚膜絶縁膜１０８ｃは、素子分離膜１１３と材料、膜厚が同一であり、輪郭部において同一の深さ方向の断面形状を有している。
【００６３】
以下に、本発明装置２の製造方法について説明する。先ず、図６〜図８に示した本発明装置１の製造工程と同様、公知のフォトリソグラフィー技術およびイオン注入技術により、Ｎ型のウェル１０２、Ｐ型のボディ領域１０３、及び、Ｎ型のドリフト領域１０７を、第１のトランジスタ２ａの形成領域、第２のトランジスタ２ｂの形成領域に、夫々形成する。ここまでは第１実施形態に示す製造方法と共通であり、詳細な説明は割愛する。
【００６４】
次に、図１６（ａ、ｂ）に示すように、窒化シリコン膜１２４を全面に堆積後、公知のフォトリソグラフィー技術により、素子分離領域およびトランジスタ２ａ、２ｂの形成領域内の一部の所定の領域に開口部を有するレジストパターン１２８を形成し、公知のエッチング技術により素子分離領域および当該所定の領域に形成された窒化シリコン膜１２４を除去する。
【００６５】
このとき、第１のトランジスタ２ａの形成領域（図１６（ａ））内に形成される開口部については、ボディ領域１０３に向かう方向において、ドリフト領域１０７の上面を開口するようにレジストパターン１２８の形状を設定し、第２のトランジスタ２ｂの形成領域（図１６（ｂ））内に形成される開口部については、ボディ領域１０３に向かう方向において、ドリフト領域１０７とウェル２の双方の上面を跨いで開口するように、レジストパターン１２８の形状を設定する。
【００６６】
次に、図１７（ａ，ｂ）に示すように、公知の半導体プロセス技術により、開口部の露出面を熱酸化させ、厚膜の酸化膜を成長させる。この結果、素子分離膜１１３が形成されるとともに、第１のトランジスタ２ａの形成領域（図１７（ａ））、及び、第２のトランジスタ２ｂの形成領域（図１７（ｂ））に厚膜絶縁膜１０８ｃが形成される。そして、当該厚膜絶縁膜１０８ｃ、及び、素子分離膜１１３の形成後、各トランジスタ形成領域上に残存する窒化シリコン膜１２４、及び、犠牲酸化膜１２０を除去する。
【００６７】
その後、図１８（ａ，ｂ）に示すように、第１のトランジスタ２ａの形成領域（図１８（ａ））、及び、第２のトランジスタ２ｂの形成領域（図１８（ｂ））の全面を熱酸化し、圧膜絶縁膜１０８ｃよりも薄膜の絶縁膜１０８ａを形成する。
【００６８】
以降の製造工程については、第一実施形態の図１２〜図１４に示す工程と略同様であり、ゲート電極１１０を形成し、ボディコンタクト領域１０６、ドレイン領域１０４、ソース領域１０５を、夫々イオン注入により形成し、更に、層間絶縁膜１１５を堆積後、コンタクトプラグ１１４ａ、１１４ｂを形成し、コンタクトプラグ１１４ａ上にドレイン電極１１１を、コンタクトプラグ１１４ｂ上にソース電極１１２を形成することで、図１５に示す第１のトランジスタ２ａと第２のトランジスタ２ｂが形成される。
【００６９】
上記製造方法では、厚膜絶縁膜１０８ｃを形成するための製造工程を別途増加させることなく、耐圧に優れた第１及び第２のトランジスタを搭載することができる。
【００７０】
以上、本発明に依れば、製造工程の増加を抑制しつつ、出力回路用の第１のトランジスタ、及び、アナログ回路用の第２のトランジスタを備え、夫々のトランジスタが出力回路用、アナログ回路用の何れかに特性が最適化されている半導体装置を、低コストで実現することが可能となる。
【００７１】
以下に、別実施形態について説明する。
【００７２】
〈１〉上記実施形態では、第１のトランジスタ１ａ（２ａ）、第２のトランジスタ１ｂ（２ｂ）がともにＮチャネルＬＤＭＯＳトランジスタである場合を例として説明したが、本発明はこれに限られるものではない。ＰチャネルＬＤＭＯＳトランジスタの場合も、ウェル１０２、ボディ領域１０３、ドレイン領域１０４、ソース領域１０５、ボディコンタクト領域１０６の導電型を逆にすることで、当然に実現可能である。
【００７３】
〈２〉上記第１実施形態では、厚膜絶縁膜１０８ｂを形成するにあたって、トランジスタ形成領域の全面を熱酸化後、厚膜絶縁膜１０８ｂが形成される領域以外の酸化膜をエッチングにより除去し、その後、更に全面の熱酸化により厚膜絶縁膜１０８ｂよりも膜厚の薄い絶縁膜１０８ａを形成しているが、エッチング除去後、更に別の絶縁膜を全面に堆積させることによっても、絶縁膜１０８ａを形成することができる。
【００７４】
また、厚膜絶縁膜１０８ｂを別途堆積後、パターニングにより形成することも可能である。例えば、トランジスタ形成領域の全面に絶縁膜１０８ａを熱酸化により形成後、別の第２絶縁膜（例えば、窒化シリコン膜）を全面に堆積し、厚膜絶縁膜１０８ｂの形成領域を覆うレジストパターンで当該第２絶縁膜をエッチングにより除去することで、厚膜絶縁膜１０８ｂを形成することができる。
【００７５】
これらの方法で絶縁膜１０８ａを形成することで、トランジスタ１ａ、１ｂは、ドリフト領域１０７、ウェル１０２、及びボディ領域１０３の夫々と、ゲート絶縁膜１０８ａ又は１０８ｂとの接触面が、全て、同一の平面上にある。この結果、ソース領域１０３からドレイン領域１０４へ至る電流経路が一直線状となり、電子（正孔）の走行経路が短くなるため、オン抵抗の低いトランジスタ１ａ、１ｂを実現できる。
【産業上の利用可能性】
【００７６】
本発明は、半導体装置に利用可能であり、特に、出力制御用のトランジスタと、アナログ制御用のトランジスタが同一基板に搭載されてなるスイッチング電源装置に利用することができる。
【符号の説明】
【００７７】
１〜３： 本発明の一実施形態に係る半導体装置
１ａ、２ａ、３ａ： 第１のトランジスタ（出力回路用）
１ｂ、２ｂ、３ｂ： 第２のトランジスタ（アナログ回路用）
１０１、２０１： 基板（Ｐ型）
１０２： Ｎ型のウェル
１０３： Ｐ型のボディ領域（第５半導体層）
１０４： Ｎ型のドレイン領域（第１半導体層）
１０５： Ｎ型のソース領域（第２半導体層）
１０６： Ｐ型のボディコンタクト領域（第３半導体層）
１０７： Ｎ型のドリフト領域（第４半導体層）
１０８ａ： ゲート絶縁膜
１０８ｂ、１０８ｃ： 厚膜絶縁膜
１１０、２１０： ゲート電極
１１１： ドレイン電極
１１２： ソース電極
１１３、２１３： 素子分離膜
１１４ａ、１１４ｂ： コンタクトプラグ
１１５： 層間絶縁膜
１２０： 犠牲酸化膜
１２４： 窒化シリコン膜
１２１〜１２３、１２５〜１２８： フォトレジスト
２０２： Ｎ型エピタキシャル層
２０３： Ｐ型のウェル
２０４： Ｎ型のウェル（ドリフト層）
２０５： Ｎ型の高濃度拡散層（ソース領域）
２０６： Ｐ型の高濃度拡散層
２０７： Ｎ型の高濃度拡散層（ドレイン領域）
２０８、２０８ｂ： ゲート酸化膜
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧ＬＤＭＯＳ(Laterally Diffused Metal Oxide Semiconductor)トランジスタの構造に関する。
【背景技術】
【０００２】
スイッチングレギュレータやＤＣ／ＤＣコンバータ等の電源回路を備えた半導体装置では、その用途が多様化していることから、高出力電流が要求されるようになってきている。かかる出力電流の能力向上を行うために、低オン抵抗のＬＤＭＯＳトランジスタが注目されている。
【０００３】
ここで、スイッチングレギュレータやＤＣ／ＤＣコンバータ等の電源回路に使用されるＬＤＭＯＳトランジスタは、以下に示す特性が要求される。
【０００４】
一つは、出力回路用のトランジスタとして動作させるための低オン抵抗であり、これは高い出力電流を得るために必要である。
【０００５】
一般に、ＬＤＭＯＳトランジスタの性能は、オフ時の耐圧（降伏耐圧）とオン抵抗により表されるが、これらは通常トレードオフの関係にある。これらを両立させることが必要である。
【０００６】
次に要求される特性は、アナログ回路の制御を行うための、電圧に対してフラットな電流特性であり、これは高精度な回路制御を行うために必要である。
【０００７】
また、ブートストラップ回路用のトランジスタには、上述の出力回路用のトランジスタよりもゲート駆動電圧分だけ高い耐圧が要求される。
【０００８】
特許文献１に記載のＬＤＭＯＳトランジスタの構造を図１９に示す。図１９に示すＬＤＭＯＳトランジスタは、Ｐ型の基板２０１内に形成されたＮ型エピタキシャル層２０２内に、Ｐ型のウェル（ボディ拡散層）２０３とＮ型のウェル（ドリフト層）２０４が分離形成されている。当該Ｐ型のウェル２０３内には、ソースとなる高濃度Ｎ型拡散層（ソース領域）２０５、および、ボディの電位を取るための高濃度Ｐ型拡散層２０６が形成されている。一方、Ｎ型のウェル２０４内には、ドレインの電位を取り出すための高濃度Ｎ型拡散層（ドレイン領域）２０７が形成されている。そして、当該ソース領域２０５と当該ドレイン領域２０７との間に挟まれたＰ型のウェル２０３とＮ型のウェル２０４上に形成され、ゲート電極２１０と接触するゲート酸化膜２０８の一部が、素子分離領域に形成される酸化膜２１３と同様、厚膜のロコス（ＬＯＣＯＳ）酸化膜２０８ｂで形成されている。
【０００９】
特許文献１では、ゲート電極２１０を、当該ロコス酸化膜２０８ｂ上に、ドリフト層２０４側に向かって２μｍ以上突出させることにより、オン状態において、ゲート電位によりドリフト層２０４表面にキャリア蓄積層が形成され、低オン抵抗、及び、ドレイン電圧の上昇に伴うドレイン電流の漸増が抑制された静特性を得ることができるとしている。即ち、図１９において、ＸとＹの間の間隔ａを２μｍ以上に設定することで、低オン抵抗、及び、ドレイン電流の漸増が抑制された静特性を得ることができるとしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−６８５００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来の半導体装置では、出力回路用のトランジスタとアナログ回路用のトランジスタは、共に同一構成のトランジスタで実現していたため、必ずしも夫々に要求される特性に最適化されているわけではなかった。即ち、耐圧の高いアナログ回路用に適したトランジスタの構成を、低オン抵抗が要求される出力回路用トランジスタにも採用していた。この場合、低オン抵抗化が困難なため、出力回路用トランジスタについて所望のオン抵抗を得るためには大きなトランジスタアレイを構成する必要が生じる。この結果、チップサイズが増大し、コストの押し上げ要因となっていた。
【００１２】
特許文献１に記載のＬＤＭＯＳトランジスタでは、ドリフト層２０４側に向かって２μｍ以上、ロコス酸化膜２０８ｂ上にゲート電極を突出させることで、低オン抵抗で、且つ、ドレイン電圧に対してフラットな電圧電流特性が得られるとしているが、その構成上、ロコス幅が２μｍ以下の微細なデバイスには適用できない。
【００１３】
上述の状況を鑑み、本発明は、出力回路用、或いは、アナログ回路用の２種類の特性に夫々特性が最適化されてなるトランジスタを備えた半導体装置を、低コストで実現することをその目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る半導体装置は、基板上のウェル上に、第１のトランジスタと第２のトランジスタが形成されてなる半導体装置であって、
前記第１および第２のトランジスタは、夫々、
前記ウェル上の所定の領域にゲート絶縁膜を介して形成されたゲート電極、
前記ウェル内の表層に、前記ゲート電極を挟んで互いに対向する位置に形成される前記ウェルと同導電型の第１半導体層および第２半導体層、
前記ウェル内の表層に、前記ゲート電極を挟んで前記第１半導体層と対向する位置であって前記第２半導体層より外側に形成される、前記ウェルと逆導電型の第３半導体層、
前記ウェル内に形成され、前記第１半導体層を覆い、且つ、前記第２半導体層に向かって延伸する前記ウェルと同導電型であって前記第１半導体層より低濃度の第４半導体層、及び、
前記ウェル内に形成され、前記第２半導体層および第３半導体層を覆い、且つ、前記第１半導体層に向かって延伸する前記ウェルと逆導電型であって前記第３半導体層より低濃度の第５半導体層を有し、
前記第４半導体層と前記第５半導体層が、前記ゲート絶縁膜下方の前記ウェルを介して分離形成され、
前記ゲート絶縁膜が、前記第４半導体層上面の一部の領域において、膜厚の厚い厚膜絶縁膜となっており、
前記ゲート電極が、前記ゲート絶縁膜上に、前記厚膜絶縁膜と、厚膜化されていない前記ゲート絶縁膜との前記第５半導体層側の境界を跨いで形成され、
前記第１のトランジスタにおいて、前記第４半導体層が、前記境界を超えて、前記第５半導体層に向って延伸し、
前記第２のトランジスタにおいて、前記第４半導体層が、前記第５半導体層に向って延伸しているが、前記境界を超えてまで延伸していないことを第１の特徴とする。
【００１５】
上記第１の特徴の本発明に係る半導体装置に依れば、第２半導体層（ソース領域）に向かって延伸する第４半導体層（ドリフト領域）の延伸範囲を調整することで、異なった特性を満足するＬＤＭＯＳトランジスタを、同一基板上に形成できる。
【００１６】
即ち、上記第４半導体層の延伸範囲を、厚膜ゲート絶縁膜の第５半導体層（ボディ領域）側の境界を超えて延伸させることで、低オン抵抗を実現できる。一方、上記第４半導体層の延伸範囲を、厚膜ゲート絶縁膜の第５半導体層側の境界より内側にとどめることで、ドレイン電圧に対してフラットな電流特性を実現できる。本発明では、前者の構成を出力回路用トランジスタ（第１のトランジスタ）として、後者の構成をアナログ回路用トランジスタ（第２のトランジスタ）として、同一基板上に形成する。
【００１７】
尚、上記第１トランジスタ及び第２トランジスタにおける第４半導体層の形成は、ともに同一のフォト工程、同一のイオン注入工程で形成できるため、製造コストの増加はない。
【００１８】
上記第１の特徴の本発明に係る半導体装置は、更に、
前記第１のトランジスタにおいて、前記第４半導体層の前記第５半導体層側の端部の位置が、前記境界から前記第５半導体層側に０．３μｍ以上離れ、
前記第２のトランジスタにおいて、前記第４半導体層の前記第５半導体層側の端部の位置が、前記境界から前記第１半導体層側に０．３μｍ以上離れていることが好ましい。
【００１９】
このような構成とすることで、第１のトランジスタのオン抵抗として第２のトランジスタの３／４以下を確保でき、第２のトランジスタの耐圧として第１のトランジスタの１．２倍以上を確保できる。
【００２０】
上記第１の特徴の本発明に係る半導体装置は、更に、前記厚膜絶縁膜が、素子分離領域に形成される酸化膜と同一の材料、同一の膜厚を有し、輪郭部において同一の深さ方向の断面形状を有してなることを第２の特徴とする。
【００２１】
上記第２の特徴の本発明に係る半導体装置に依れば、厚膜絶縁膜が、素子分離領域に形成される酸化膜と、その基板面上のレイアウト配置を除いて同一の構造とすることで、厚膜のゲート絶縁膜を製造工程を増加させることなく形成可能となり、且つ、高耐圧のトランジスタを実現できる。
【００２２】
この場合、当該厚膜絶縁膜は、素子分離膜の形成工程において、素子分離膜と同時に厚膜絶縁膜を形成することができるため、製造コストの増加はない。
【００２３】
上記第１の特徴の本発明に係る半導体装置は、更に、前記第４半導体層、前記ウェル、及び、前記第５半導体層の夫々が、その上面において前記ゲート絶縁膜と接触し、
前記ゲート絶縁膜との当該接触面の夫々が、一の平坦な平面上にあることを第３の特徴とする。
【００２４】
上記第３の特徴の本発明に係る半導体装置に依れば、第２半導体層（ソース領域）から第１半導体層（ドレイン領域）に至る電流経路が一直線状となるため電子または正孔の走行経路が短くなり、より低オン抵抗のトランジスタを実現できる。
【発明の効果】
【００２５】
以上、本発明に依れば、出力回路用の第１のトランジスタ、及び、アナログ回路用の第２のトランジスタを備え、夫々のトランジスタが出力回路用、アナログ回路用の何れかに特性が最適化されている半導体装置を、低コストで実現することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施形態に係る半導体装置のデバイス構造を模式的に示す断面図
【図２】出力回路用トランジスタの電圧電流特性を示すグラフ
【図３】アナログ回路用トランジスタの電圧電流特性を示すグラフ
【図４】ドリフト領域の延伸範囲と耐圧との関係を示すグラフ
【図５】ドリフト領域の延伸範囲とオン抵抗との関係を示すグラフ
【図６】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図７】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図８】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図９】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１０】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１１】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１２】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１３】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１４】本発明の第１実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１５】本発明の第２実施形態に係る半導体装置のデバイス構造を模式的に示す断面図
【図１６】本発明の第２実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１７】本発明の第２実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１８】本発明の第２実施形態に係る半導体装置の製造方法を模式的に示す工程断面図
【図１９】従来技術に係る半導体装置のデバイス構造を模式的に示す断面図
【発明を実施するための形態】
【００２７】
〈第１実施形態〉
本発明の一実施形態に係る半導体装置（以下、適宜「本発明装置１」と称す）について、以下に、詳細に説明する。図１は本発明装置１のデバイス構造を模式的に示す断面図である。尚、図１に示す断面構造図では、適宜、要部を強調して示すこととし、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降の断面構造図についても同様とする。
【００２８】
本発明装置１は、同一の基板１０１上に、出力回路用の第１のトランジスタ１ａと、アナログ回路用の第２のトランジスタ２ａが、Ｐ型の当該基板１０１上に形成されたＮ型のウェル１０２上に夫々形成されてなる。うち出力回路用の第１のトランジスタ１ａの断面構造図を図１（ａ）に、アナログ回路用の第２のトランジスタ２ａの断面構造図を図１（ｂ）に、夫々示す。
【００２９】
図１（ａ）において、第１のトランジスタ１ａは、Ｎ型のウェル１０２上の所定の領域にゲート絶縁膜１０８ａ、１０８ｂを介して形成されたゲート電極１１０、ドレイン電極１１１、及び、ソース電極１１２を備え、ドレイン電極１１１は、層間絶縁膜１１５を貫通するコンタクトプラグ１１４ａを介してＮ型のドレイン領域（第１半導体層）１０４と接続し、ソース電極１１２は、層間絶縁膜１１５を貫通する別のコンタクトプラグ１１４ｂを介してＮ型のソース領域（第２半導体層）１０５およびＰ型のボディコンタクト領域（第３半導体層）１０６と接続している。トランジスタ１ａは、Ｎ型のウェル１０２、及び、素子分離膜１１３によって素子分離がされている。
【００３０】
当該Ｎ型のドレイン領域１０４およびソース領域１０５は、ゲート電極１１０を挟んで互いに対向するように、ウェル１０２の表層に配置され、更に、Ｐ型のボディコンタクト領域１０６が、ソース領域１０５よりも外側で、ゲート電極１１０を挟んでドレイン領域１０４と対向する位置に、ウェル１０２の表層に配置されている。
【００３１】
Ｎ型のドレイン領域１０４の下方には、当該ドレイン領域１０４を覆うように、ドレイン領域１０４より低濃度のＮ型のドリフト領域（第４半導体層）１０７が、ウェル１０２内に形成され、且つ、ソース領域１０５の方向に延伸している。
【００３２】
一方、Ｎ型のソース領域１０５の下方には、当該ソース領域１０５、および、ボディコンタクト領域１０６を覆うように、当該ボディコンタクト領域１０６より低濃度のＰ型のボディ領域（第５半導体層）１０３が、ウェル１０２内に形成され、且つ、ドレイン領域１０４の方向に延伸している。
【００３３】
即ち、ドリフト領域１０７とボディ領域１０３は、互いに近接するように、一方が他方の方向に向かって相互に延伸しているが、両領域が重なり合うことはなく、ゲート電極１０８の下方のウェル１０２を介して分離形成されている。
【００３４】
尚、ボディコンタクト領域１０６は、ソース電極に印加される電圧をボディ領域１０３に供給する役割を有している。
【００３５】
ここで、ゲート絶縁膜１０８は、絶縁膜１０８ａと厚膜絶縁膜１０８ｂからなり、ドリフト領域１０７の上面において、一部が膜厚の厚い厚膜絶縁膜１０８ｂとなっている。尚、当該厚膜絶縁膜１０８ｂの膜厚は、絶縁膜１０８ａが１３〜１７ｎｍ程度であるのに対し、８０ｎｍ〜２００ｎｍ程度である。ゲート電極１１０が、厚膜絶縁膜１０８ｂのボディ領域１０３側の境界（図中の破線Ａ）を跨ぐように、絶縁膜１０８ａ上および厚膜絶縁膜１０８ｂ上に形成されている。
【００３６】
更に、ドリフト領域１０７が、厚膜絶縁膜１０８ｂのボディ領域１０３側の境界（図中の点線Ａ）を超えて、ボディ領域１０３に向って延伸している。言い換えると、ドリフト領域１０７のボディ領域１０３側の端部の位置（図中の破線Ｂの位置）が、厚膜絶縁膜１０８ｂのボディ領域１０３側の境界（図中の破線Ａ）を基準として、ボディ領域１０３側にある。
【００３７】
このような構造の場合、第１のトランジスタ１ａは、ドリフト領域１０７がボディ領域１０３に近接して形成されるため、ドレイン電圧の増加とともに空乏層がボディ領域１０３側に広がる。このため、チャネル領域が狭くなり、ドレイン電圧の増加とともにドレイン電流が増加する電流電圧特性を示す。また、ゲート下での電界強度が高くなるため、低いオン抵抗が得られる代わりに、耐圧は低くなる。したがって、第１のトランジスタ１ａは、出力回路用に好適な構造である。
【００３８】
図２に、トランジスタ１ａのドレイン電圧Ｖｄ（ソース電極１１２を基準としてドレイン電極１１１に印加する電圧）に対して流れるドレイン電流Ｉｄとの関係を、ゲート電圧Ｖｇが１Ｖ〜５Ｖの場合に、夫々示す。
【００３９】
一方、図１（ｂ）において、第２のトランジスタ１ｂは、ゲート電極１１０、ドレイン電極１１１、及び、ソース電極１１２を備え、Ｎ型のウェル１０２内に、Ｎ型のドレイン領域（第１半導体層）１０４、Ｎ型のソース領域（第２半導体層）１０５、Ｐ型のボディコンタクト領域（第３半導体層）１０６、Ｎ型のドリフト領域（第４半導体層）１０７、及び、Ｐ型のボディ領域（第５半導体層）１０３が形成され、第１のトランジスタ１ａと同様の構造をしている。しかしながら、ドリフト領域１０７が、厚膜絶縁膜１０８ｂの下方を超えてまで、ボディ領域１０３に向って延伸してはいない点において、図１（ａ）に示す第１のトランジスタ１ａと相違する。言い換えると、第２のトランジスタ１ｂにおいて、ドリフト領域１０７のボディ領域１０３側の端部の位置（図中の破線Ｂの位置）が、厚膜絶縁膜１０８ｂのボディ領域１０３側の境界（図中の破線Ａ）を基準として、ドレイン領域１０４側にある。
【００４０】
このような構造の場合、第２のトランジスタ１ｂは、ドリフト領域１０７がボディ領域１０３と十分に離間して形成されているため、ボディ領域１０３内に空乏層が形成されることはなく、ドレイン電圧の変化に対して平坦なドレイン電流の特性を示す。したがって、第２のトランジスタ１ｂは、アナログ回路用に好適な構造である。
【００４１】
図３に、トランジスタ１ｂのドレイン電圧Ｖｄ（ソース電極１１２を基準としてドレイン電極１１１に印加する電圧）に対して流れるドレイン電流Ｉｄとの関係を、ゲート電圧Ｖｇが１Ｖ〜５Ｖの場合に、夫々示す。
【００４２】
図４に、上記トランジスタ１ａ及び１ｂにおける、ドリフト領域１０７の延伸範囲（図１中の破線Ａの位置を基準とした破線Ｂの相対位置ｘ）とオフ耐圧との関係を、図５にオン抵抗との関係を、夫々、ｘ＝０の値に対する比として示す。尚、図４及び図５において、ｘ＜０の領域が、ドリフト領域１０７が厚膜絶縁膜１０８ｂの下方を超えてボディ領域１０３に向って延伸している場合であり、図１（ａ）に示す第１トランジスタの構成に相当する。一方、ｘ＞０の領域が、ドリフト領域１０７の延伸範囲が厚膜絶縁膜１０８ｂのボディ領域１０３側の境界より内側の場合であり、図１（ｂ）に示す第２トランジスタ１ｂの構成に相当する。また、図４及び図５は、ゲート幅が４０μｍのＬＤＭＯＳトランジスタにおける実験結果であり、ｘ＝０において、オフ耐圧ＢＶｄｓｓが３０Ｖで、オン抵抗Ｒｏｎが１５０Ωの場合の結果である。また、厚膜絶縁膜１０８ｂの膜厚は１２０ｎｍである。
【００４３】
図４及び図５に示すように、ドリフト領域１０７が厚膜絶縁膜１０８ｂのボディ領域１０３側の境界より内側にある場合（ｘ＞０）には、オン抵抗が高くなるが、耐圧が向上する。一方、ドリフト領域を厚膜絶縁膜１０８ｂのボディ領域１０３側の境界を超えて延伸させた場合（ｘ＜０）には、耐圧が低くなるが、低オン抵抗となる。
【００４４】
一般的なＬＤＭＯＳトランジスタのゲート駆動電圧は、１．８〜６Ｖ程度なので、出力回路用ＬＤＭＯＳトランジスタの耐圧よりも６Ｖ程度高い耐圧が、ブートストラップ回路用のＬＤＭＯＳトランジスタに要求されるが、図４及び図５に示すように、ドリフト領域１０７の延伸範囲を厚膜絶縁膜１０８ｂのボディ領域１０３側の境界より内側に設定することで、所望の耐圧を得ることができる。
【００４５】
例として、出力回路用トランジスタ（第１のトランジスタ１ａ）のｘをｘ＝−０．３［μｍ］以下に設定し、アナログ回路用トランジスタ（第２のトランジスタ１ｂ）のｘをｘ＝＋０．３［μｍ］以上に設定することで、出力回路用トランジスタよりも１．２倍以上高い耐圧を、アナログ回路用トランジスタに対して確保でき、アナログ回路用トランジスタの３／４以下のオン抵抗を、出力回路用トランジスタに対して確保できる。
【００４６】
以下に、本発明装置１の製造方法につき、図面を参照して詳細に説明する。図６〜図１４は本発明の半導体装置の製造方法を模式的に示す工程断面図である。
【００４７】
先ず、図６（ａ、ｂ）に示すように、公知のフォトリソグラフィー技術により、基板１０１上の所定の領域に開口部を有するレジストパターン１２１を形成後、公知のイオン注入技術により、Ｎ型不純物のイオン注入を行い、Ｎ型のウェル１０２を、第１のトランジスタ１ａの形成領域（図６（ａ））、第２のトランジスタ１ｂの形成領域（図６（ｂ））に夫々形成する。このとき、基板表面には犠牲酸化膜１２０が形成されている。
【００４８】
次に、図７（ａ、ｂ）に示すように、公知のフォトリソグラフィー技術により、基板１０１上の所定の領域に開口部を有するレジストパターン１２２を形成後、公知のイオン注入技術により、Ｐ型不純物のイオン注入を行い、Ｐ型のボディ領域１０３を、第１のトランジスタ１ａの形成領域（図７（ａ））、第２のトランジスタ１ｂの形成領域（図７（ｂ））に夫々形成する。
【００４９】
次に、図８（ａ、ｂ）に示すように、公知のフォトリソグラフィー技術により、基板１０１上の所定の領域に開口部を有するレジストパターン１２３を形成後、公知のイオン注入技術により、Ｎ型不純物のイオン注入を行い、Ｎ型のドリフト領域１０７を形成する。このとき、レジストパターン１２３により設定される開口部の幅を、第１のトランジスタ１ａの形成領域（図８（ａ））と第２のトランジスタ１ｂの形成領域（図８（ｂ））において異ならせ、第１のトランジスタ１ａにおいて形成されるドリフト領域１０７が、第２のトランジスタ１ａにおいて形成されるドリフト領域１０７よりも、ボディ領域１０３に向かって近接して形成されるように、開口部の大きさを設定する。
【００５０】
次に、図９（ａ、ｂ）に示すように、窒化シリコン膜１２４を全面に堆積後、公知のフォトリソグラフィー技術により、素子分離領域に開口部を有するレジストパターン１２５を形成し、公知のエッチング技術により素子分離領域に形成された窒化シリコン膜１２４を除去する。
【００５１】
その後、図１０（ａ，ｂ）に示すように、第１のトランジスタ１ａの素子分離領域（図１０（ａ））と第２のトランジスタ１ｂの素子分離領域（図１０（ｂ））に、夫々、熱酸化により素子分離膜１１３を形成する。そして、素子分離膜１１３の形成後、各トランジスタ形成領域上の窒化シリコン膜１２４、及び、犠牲酸化膜１２０を除去する。
【００５２】
次に、図１１（ａ、ｂ）に示すように、熱酸化法により、第１のトランジスタ１ａの形成領域（図１１（ａ））と第２のトランジスタ１ｂの形成領域（図１１（ｂ））に、厚膜の酸化膜を、例えば１２０ｎｍの膜厚となるように全面に形成する。その後、公知のフォトリソグラフィー技術およびエッチング技術により、各トランジスタ形成領域上の所定の領域を覆うレジストパターンを用いて酸化膜をエッチングすることで、当該所定の領域においてのみ厚膜の酸化膜を残存させる。その後、全面の熱酸化を行い例えば１５ｎｍのゲート酸化膜を成長させることにより、各トランジスタ形成領域上に形成されるゲート絶縁膜が、当該所定の領域において厚膜絶縁膜１０８ｂとなり、他の領域においては薄膜化した絶縁膜１０８ａとなる。
【００５３】
ここで、厚膜絶縁膜を残存させる所定の領域は、その少なくとも一部がドリフト領域１０７上にあるように設定されるが、第１のトランジスタ１ａの形成領域（図１１（ａ））においては、ボディ領域１０３に向かう方向において、下方に形成されるドリフト領域１０７に覆われるように、一方、第２のトランジスタ１ｂの形成領域（図１１（ｂ））においては、ボディ領域１０３に向かう方向において、下方に形成されるドリフト領域１０７を跨ぐように、夫々、設定される。
【００５４】
次に、図１２（ａ、ｂ）に示すように、ゲート電極材料（例えば、ポリシリコン）を全面に堆積後、公知のフォトリソグラフィー技術およびエッチング技術により、第１のトランジスタ１ａの形成領域（図１２（ａ））と第２のトランジスタ１ｂの形成領域（図１２（ｂ））に、夫々、絶縁膜１０８ａと厚膜絶縁膜１０８ｂとのボディ領域１０３側の境界を跨ぐよう所定の領域にゲート電極１１０を形成する。
【００５５】
次に、図１３（ａ、ｂ）に示すように、公知のフォトリソグラフィー技術により、ボディ領域１０３内の所定の領域に開口部を有するレジストパターン１２６を形成後、公知のイオン注入技術により、Ｐ型不純物のイオン注入を行い、ボディ領域１０３より高濃度のＰ型のボディコンタクト領域１０６を、第１のトランジスタ１ａの形成領域（図１３（ａ））、及び、第２のトランジスタ１ｂの形成領域（図１３（ｂ））に、夫々形成する。
【００５６】
次に、図１４（ａ、ｂ）に示すように、公知のフォトリソグラフィー技術により、ボディ領域１０３内の所定の領域、及び、ドリフト領域１０７内の所定の領域に開口部を有するレジストパターン１２７を形成後、公知のイオン注入技術により、Ｎ型不純物のイオン注入を行い、ドリフト領域１０７より高濃度のＮ型のドレイン領域１０４、及び、Ｎ型のソース領域１０５を、第１のトランジスタ１ａの形成領域（図１４（ａ））、及び、第２のトランジスタ１ｂの形成領域（図１４（ｂ））に、夫々形成する。
【００５７】
レジストパターン１２７を除去後、層間絶縁膜１１５を全面に堆積し、その後、当該層間絶縁膜１１５及び絶縁膜１０８ａを貫通し、ドレイン領域１０４と接続するコンタクトプラグ１１４ａ、及び、当該層間絶縁膜１１５及び絶縁膜１０８ａを貫通し、ソース領域１０３及びボディコンタクト領域１０５と接続するコンタクトプラグ１１４ｂを、夫々、公知の半導体プロセス技術により形成する。その後、コンタクトプラグ１１４ａ上にドレイン電極１１１を、コンタクトプラグ１１４ｂ上にソース電極１１２を形成することで、図１に示す第１のトランジスタ１ａと第２のトランジスタ１ｂが形成される。
【００５８】
上記図６〜図１４に示す製造工程により形成されるトランジスタ１ａ、１ｂは、図１１に示したように、トランジスタ１ａ、１ｂの形成領域の全面を酸化することで厚膜絶縁膜１０８ｂを全面に形成し、その後、全面の熱酸化により薄膜の絶縁膜１０８ａを形成する。このため、厚膜絶縁膜１０８ｂ下に成長する酸化膜の膜厚と、シリコン露出面において成長する酸化膜の膜厚とは、厳密に言えば異なるもののその差はわずかであり、ドリフト領域１０７、ウェル１０２、ボディ領域１０３の夫々とゲート絶縁膜１０８ａ、１０８ｂとの接触面が、全て、実質的に同一の平面上にあるとみなせる。
【００５９】
この結果、ソース領域１０３からドレイン領域１０４へ至る電流経路が一直線状となり、電子（正孔）の走行経路が短くなるため、オン抵抗の低いトランジスタ１ａ、１ｂを実現できる。
【００６０】
〈第２実施形態〉
本発明の一実施形態に係る半導体装置（以下、適宜「本発明装置２」と称す）について、デバイス構造の模式図を、図１５に示す。本発明装置２は、本発明装置１と同様、同一の基板１０１上に、出力回路用の第１のトランジスタ２ａと、アナログ回路用の第２のトランジスタ２ｂが、Ｐ型の当該基板１０１上に形成されたＮ型のウェル１０２上に夫々形成されてなる。また、第１のトランジスタ２ａ、第２のトランジスタ２ｂともに、ゲート電極１１０、ドレイン電極１１１、及び、ソース電極１１２を備え、Ｎ型のウェル１０２内に、Ｎ型のドレイン領域（第１半導体層）１０４、Ｎ型のソース領域（第２半導体層）１０５、Ｐ型のボディコンタクト領域（第３半導体層）１０６、Ｎ型のドリフト領域（第４半導体層）１０７、及び、Ｐ型のボディ領域（第５半導体層）１０３が形成され、本発明装置１と同様、ドリフト領域１０７の延伸範囲が、第１のトランジスタ２ａと第２のトランジスタ２ｂとで異なっている。しかしながら、本発明装置２は、ドリフト領域１０７上に形成される厚膜絶縁膜１０８ｃが、より厚膜の絶縁膜（２５０ｎｍ以上）により構成されている点で、上述の第１実施形態に係る本発明装置１と相違する。
【００６１】
絶縁膜１０８ｃをより厚膜化することで、ドレイン領域１０４とボディ領域１０３に逆バイアス印化時の電界を大幅に緩和することができるため、更なる高耐圧化が可能となる。
【００６２】
尚、本実施形態において、厚膜絶縁膜１０８ｃは、後述するように素子分離膜（ＬＯＣＯＳ）１１３の形成と同時に、同一工程で形成される。したがって、厚膜絶縁膜１０８ｃは、素子分離膜１１３と材料、膜厚が同一であり、輪郭部において同一の深さ方向の断面形状を有している。
【００６３】
以下に、本発明装置２の製造方法について説明する。先ず、図６〜図８に示した本発明装置１の製造工程と同様、公知のフォトリソグラフィー技術およびイオン注入技術により、Ｎ型のウェル１０２、Ｐ型のボディ領域１０３、及び、Ｎ型のドリフト領域１０７を、第１のトランジスタ２ａの形成領域、第２のトランジスタ２ｂの形成領域に、夫々形成する。ここまでは第１実施形態に示す製造方法と共通であり、詳細な説明は割愛する。
【００６４】
次に、図１６（ａ、ｂ）に示すように、窒化シリコン膜１２４を全面に堆積後、公知のフォトリソグラフィー技術により、素子分離領域およびトランジスタ２ａ、２ｂの形成領域内の一部の所定の領域に開口部を有するレジストパターン１２８を形成し、公知のエッチング技術により素子分離領域および当該所定の領域に形成された窒化シリコン膜１２４を除去する。
【００６５】
このとき、第１のトランジスタ２ａの形成領域（図１６（ａ））内に形成される開口部については、ボディ領域１０３に向かう方向において、ドリフト領域１０７の上面を開口するようにレジストパターン１２８の形状を設定し、第２のトランジスタ２ｂの形成領域（図１６（ｂ））内に形成される開口部については、ボディ領域１０３に向かう方向において、ドリフト領域１０７とウェル２の双方の上面を跨いで開口するように、レジストパターン１２８の形状を設定する。
【００６６】
次に、図１７（ａ，ｂ）に示すように、公知の半導体プロセス技術により、開口部の露出面を熱酸化させ、厚膜の酸化膜を成長させる。この結果、素子分離膜１１３が形成されるとともに、第１のトランジスタ２ａの形成領域（図１７（ａ））、及び、第２のトランジスタ２ｂの形成領域（図１７（ｂ））に厚膜絶縁膜１０８ｃが形成される。そして、当該厚膜絶縁膜１０８ｃ、及び、素子分離膜１１３の形成後、各トランジスタ形成領域上に残存する窒化シリコン膜１２４、及び、犠牲酸化膜１２０を除去する。
【００６７】
その後、図１８（ａ，ｂ）に示すように、第１のトランジスタ２ａの形成領域（図１８（ａ））、及び、第２のトランジスタ２ｂの形成領域（図１８（ｂ））の全面を熱酸化し、圧膜絶縁膜１０８ｃよりも薄膜の絶縁膜１０８ａを形成する。
【００６８】
以降の製造工程については、第一実施形態の図１２〜図１４に示す工程と略同様であり、ゲート電極１１０を形成し、ボディコンタクト領域１０６、ドレイン領域１０４、ソース領域１０５を、夫々イオン注入により形成し、更に、層間絶縁膜１１５を堆積後、コンタクトプラグ１１４ａ、１１４ｂを形成し、コンタクトプラグ１１４ａ上にドレイン電極１１１を、コンタクトプラグ１１４ｂ上にソース電極１１２を形成することで、図１５に示す第１のトランジスタ２ａと第２のトランジスタ２ｂが形成される。
【００６９】
上記製造方法では、厚膜絶縁膜１０８ｃを形成するための製造工程を別途増加させることなく、耐圧に優れた第１及び第２のトランジスタを搭載することができる。
【００７０】
以上、本発明に依れば、製造工程の増加を抑制しつつ、出力回路用の第１のトランジスタ、及び、アナログ回路用の第２のトランジスタを備え、夫々のトランジスタが出力回路用、アナログ回路用の何れかに特性が最適化されている半導体装置を、低コストで実現することが可能となる。
【００７１】
以下に、別実施形態について説明する。
【００７２】
〈１〉上記実施形態では、第１のトランジスタ１ａ（２ａ）、第２のトランジスタ１ｂ（２ｂ）がともにＮチャネルＬＤＭＯＳトランジスタである場合を例として説明したが、本発明はこれに限られるものではない。ＰチャネルＬＤＭＯＳトランジスタの場合も、ウェル１０２、ボディ領域１０３、ドレイン領域１０４、ソース領域１０５、ボディコンタクト領域１０６の導電型を逆にすることで、当然に実現可能である。
【００７３】
〈２〉上記第１実施形態では、厚膜絶縁膜１０８ｂを形成するにあたって、トランジスタ形成領域の全面を熱酸化後、厚膜絶縁膜１０８ｂが形成される領域以外の酸化膜をエッチングにより除去し、その後、更に全面の熱酸化により厚膜絶縁膜１０８ｂよりも膜厚の薄い絶縁膜１０８ａを形成しているが、エッチング除去後、更に別の絶縁膜を全面に堆積させることによっても、絶縁膜１０８ａを形成することができる。
【００７４】
また、厚膜絶縁膜１０８ｂを別途堆積後、パターニングにより形成することも可能である。例えば、トランジスタ形成領域の全面に絶縁膜１０８ａを熱酸化により形成後、別の第２絶縁膜（例えば、窒化シリコン膜）を全面に堆積し、厚膜絶縁膜１０８ｂの形成領域を覆うレジストパターンで当該第２絶縁膜をエッチングにより除去することで、厚膜絶縁膜１０８ｂを形成することができる。
【００７５】
これらの方法で絶縁膜１０８ａを形成することで、トランジスタ１ａ、１ｂは、ドリフト領域１０７、ウェル１０２、及びボディ領域１０３の夫々と、ゲート絶縁膜１０８ａ又は１０８ｂとの接触面が、全て、同一の平面上にある。この結果、ソース領域１０３からドレイン領域１０４へ至る電流経路が一直線状となり、電子（正孔）の走行経路が短くなるため、オン抵抗の低いトランジスタ１ａ、１ｂを実現できる。
【産業上の利用可能性】
【００７６】
本発明は、半導体装置に利用可能であり、特に、出力制御用のトランジスタと、アナログ制御用のトランジスタが同一基板に搭載されてなるスイッチング電源装置に利用することができる。
【符号の説明】
【００７７】
１〜３： 本発明の一実施形態に係る半導体装置
１ａ、２ａ、３ａ： 第１のトランジスタ（出力回路用）
１ｂ、２ｂ、３ｂ： 第２のトランジスタ（アナログ回路用）
１０１、２０１： 基板（Ｐ型）
１０２： Ｎ型のウェル
１０３： Ｐ型のボディ領域（第５半導体層）
１０４： Ｎ型のドレイン領域（第１半導体層）
１０５： Ｎ型のソース領域（第２半導体層）
１０６： Ｐ型のボディコンタクト領域（第３半導体層）
１０７： Ｎ型のドリフト領域（第４半導体層）
１０８ａ： ゲート絶縁膜
１０８ｂ、１０８ｃ： 厚膜絶縁膜
１１０、２１０： ゲート電極
１１１： ドレイン電極
１１２： ソース電極
１１３、２１３： 素子分離膜
１１４ａ、１１４ｂ： コンタクトプラグ
１１５： 層間絶縁膜
１２０： 犠牲酸化膜
１２４： 窒化シリコン膜
１２１〜１２３、１２５〜１２８： フォトレジスト
２０２： Ｎ型エピタキシャル層
２０３： Ｐ型のウェル
２０４： Ｎ型のウェル（ドリフト層）
２０５： Ｎ型の高濃度拡散層（ソース領域）
２０６： Ｐ型の高濃度拡散層
２０７： Ｎ型の高濃度拡散層（ドレイン領域）
２０８、２０８ｂ： ゲート酸化膜
【特許請求の範囲】
【請求項１】
基板上のウェル上に、第１のトランジスタと第２のトランジスタが形成されてなる半導体装置であって、
前記第１および第２のトランジスタは、夫々、
前記ウェル上の所定の領域にゲート絶縁膜を介して形成されたゲート電極、
前記ウェル内の表層に、前記ゲート電極を挟んで互いに対向する位置に形成される前記ウェルと同導電型の第１半導体層および第２半導体層、
前記ウェル内の表層に、前記ゲート電極を挟んで前記第１半導体層と対向する位置であって前記第２半導体層より外側に形成される、前記ウェルと逆導電型の第３半導体層、
前記ウェル内に形成され、前記第１半導体層を覆い、且つ、前記第２半導体層に向かって延伸する前記ウェルと同導電型であって前記第１半導体層より低濃度の第４半導体層、及び、
前記ウェル内に形成され、前記第２半導体層および第３半導体層を覆い、且つ、前記第１半導体層に向かって延伸する前記ウェルと逆導電型であって前記第３半導体層より低濃度の第５半導体層を有し、
前記第４半導体層と前記第５半導体層が、前記ゲート絶縁膜下方の前記ウェルを介して分離形成され、
前記ゲート絶縁膜が、前記第４半導体層上面の一部の領域において、膜厚の厚い厚膜絶縁膜となっており、
前記ゲート電極が、前記ゲート絶縁膜上に、前記厚膜絶縁膜と、厚膜化されていない前記ゲート絶縁膜との前記第５半導体層側の境界を跨いで形成され、
前記第１のトランジスタにおいて、前記第４半導体層が、前記境界を超えて、前記第５半導体層に向って延伸し、
前記第２のトランジスタにおいて、前記第４半導体層が、前記第５半導体層に向って延伸しているが、前記境界を超えてまで延伸していないことを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタにおいて、前記第４半導体層の前記第５半導体層側の端部の位置が、前記境界から前記第５半導体層側に０．３μｍ以上離れ、
前記第２のトランジスタにおいて、前記第４半導体層の前記第５半導体層側の端部の位置が、前記境界から前記第１半導体層側に０．３μｍ以上離れていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記厚膜絶縁膜が、素子分離領域に形成される酸化膜と同一の材料、同一の膜厚を有し、輪郭部において同一の深さ方向の断面形状を有してなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第４半導体層、前記ウェル、及び、前記第５半導体層の夫々が、その上面において前記ゲート絶縁膜と接触し、
前記ゲート絶縁膜との当該接触面の夫々が、一の平坦な平面上にあることを特徴とする請求項１または２に記載の半導体装置。
【請求項１】
基板上のウェル上に、第１のトランジスタと第２のトランジスタが形成されてなる半導体装置であって、
前記第１および第２のトランジスタは、夫々、
前記ウェル上の所定の領域にゲート絶縁膜を介して形成されたゲート電極、
前記ウェル内の表層に、前記ゲート電極を挟んで互いに対向する位置に形成される前記ウェルと同導電型の第１半導体層および第２半導体層、
前記ウェル内の表層に、前記ゲート電極を挟んで前記第１半導体層と対向する位置であって前記第２半導体層より外側に形成される、前記ウェルと逆導電型の第３半導体層、
前記ウェル内に形成され、前記第１半導体層を覆い、且つ、前記第２半導体層に向かって延伸する前記ウェルと同導電型であって前記第１半導体層より低濃度の第４半導体層、及び、
前記ウェル内に形成され、前記第２半導体層および第３半導体層を覆い、且つ、前記第１半導体層に向かって延伸する前記ウェルと逆導電型であって前記第３半導体層より低濃度の第５半導体層を有し、
前記第４半導体層と前記第５半導体層が、前記ゲート絶縁膜下方の前記ウェルを介して分離形成され、
前記ゲート絶縁膜が、前記第４半導体層上面の一部の領域において、膜厚の厚い厚膜絶縁膜となっており、
前記ゲート電極が、前記ゲート絶縁膜上に、前記厚膜絶縁膜と、厚膜化されていない前記ゲート絶縁膜との前記第５半導体層側の境界を跨いで形成され、
前記第１のトランジスタにおいて、前記第４半導体層が、前記境界を超えて、前記第５半導体層に向って延伸し、
前記第２のトランジスタにおいて、前記第４半導体層が、前記第５半導体層に向って延伸しているが、前記境界を超えてまで延伸していないことを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタにおいて、前記第４半導体層の前記第５半導体層側の端部の位置が、前記境界から前記第５半導体層側に０．３μｍ以上離れ、
前記第２のトランジスタにおいて、前記第４半導体層の前記第５半導体層側の端部の位置が、前記境界から前記第１半導体層側に０．３μｍ以上離れていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記厚膜絶縁膜が、素子分離領域に形成される酸化膜と同一の材料、同一の膜厚を有し、輪郭部において同一の深さ方向の断面形状を有してなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第４半導体層、前記ウェル、及び、前記第５半導体層の夫々が、その上面において前記ゲート絶縁膜と接触し、
前記ゲート絶縁膜との当該接触面の夫々が、一の平坦な平面上にあることを特徴とする請求項１または２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２５６６３３（Ｐ２０１２−２５６６３３Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２７３７７（Ｐ２０１１−１２７３７７）
【出願日】平成２３年６月７日（２０１１．６．７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月７日（２０１１．６．７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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