【課題】 高密度で、構造部寸法がより小さく、より正確な形状の半導体構造体及び電子デバイスを提供する。
【解決手段】 炭素ベース材料の上面上に配置された少なくとも一層の界面誘電体材料を含む、半導体構造体及び電子デバイスが提供される。少なくとも一層の界面誘電体材料は、炭素ベース材料のものと同じである、典型的には六方晶短距離結晶結合構造を有し、従って、少なくとも一層の界面誘電体材料が、炭素ベース材料の電子構造を変えることはない。炭素ベース材料のものと同じ短距離結晶結合構造を有する少なくとも一層の界面誘電体材料の存在により、炭素ベース材料と、誘電体材料、導電性材料、又は誘電体材料及び導電性材料の組み合わせを含む、上にある任意の材料層との間の界面結合が改善される。その結果、改善された界面結合が、炭素ベース材料を含むデバイスの形成を容易にする。 （もっと読む）

量子井戸トランジスタは、ゲルマニウムの量子井戸チャネル領域を有する。シリコンを含有したエッチング停止領域が、チャネル近くへのゲート誘電体の配置を容易にする。ＩＩＩ−Ｖ族材料のバリア層がチャネルに歪みを付与する。チャネル領域の上及び下の傾斜シリコンゲルマニウム層によって性能が向上される。複数のゲート誘電体材料によって、ｈｉｇｈ−ｋ値のゲート誘電体の使用が可能になる。
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【課題】ｎ型ＭＯＳデバイス（ＮＭＯＳ）の電子の移動度の向上、およびｐ型ＭＯＳデバイス（ＰＭＯＳ）のホールの移動度の向上した半導体装置および製造方法の提供。
【解決手段】（１）選択的に蒸着されたシリコン材料が、第１の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第１の領域上に選択的に蒸着されたシリコン材料のＮＭＯＳチャンネル、および（２）選択的に蒸着されたシリコンゲルマニウム材料が、第２の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第２の領域上に選択的に蒸着されたシリコンゲルマニウム材料のＰＭＯＳチャンネルを有する。 （もっと読む）

サブストレートとサブストレートの上に形成された半導体ボディを有する半導体デバイスである。半導体ボディはソース領域とドレイン領域を有している。ソース領域、ドレイン領域、またはその組み合わせは、第一の側面、第二の側面、及び上面を有している。第一の側面は第二の側面と向かい合っており、上面は底面と向かい合っている。ソース領域、ドレイン領域、またはその組み合わせは、実質的に全ての第一の側面の上に、実質的に全ての第二の側面の上に、そして上面の上に、形成されたメタル層を有している。
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【課題】Ｇｅを含む半導体で構成されるチャネル領域を有するＰ型ＦＥＴにおいて、逆短チャネル特性の発生を抑制しつつ、短チャネル特性を改善する。
【解決手段】半導体装置は、半導体基板１００上に形成されたＰ型ＦＥＴを備えている。Ｐ型ＦＥＴは、半導体基板１００上に形成され、Ｇｅを含有する第１の半導体層１０３と、第１の半導体層１０３上に形成され、第１の半導体層１０３よりも低濃度のＧｅを含有する第２の半導体層１０４と、第２の半導体層１０４上にゲート絶縁膜１０７ａを間に挟んで形成されたゲート電極１１０ａと、第２の半導体層１０４のうちゲート電極１１０ａの両側方に位置する部分に形成されたｐ型エクステンション領域１１１ａと、第１の半導体層１０３内に設けられ、且つｐ型エクステンション領域１１１ａの下に形成されたｎ型不純物領域１５２とを有している。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】半導体集積回路のトランジスタのゲート絶縁膜を、安定な高誘電率絶縁膜で構成した、リーク電流が小さくしかも駆動力の大きい、ＭＩＳ型半導体装置を提供する。また、閾値電圧のバラツキの小さい、量産可能で安価な高誘電率ゲート絶縁膜の製造方法を提供する。
【解決手段】アルミニウム酸化物層と、ジルコニウムまたはハフニウムのシリコン酸化物層とを積層した積層ゲート絶縁膜を用いたＭＩＳ型半導体装置。ジルコニウムまたはハフニウムのシリコン酸化物層を、導電チャネル側に設置する。 （もっと読む）

【課題】製造が容易で、短チャネル効果を抑制したままで、オフ電流を増加することなく、オン電流を増大させることが可能な半導体装置（縦型ＳＧＴ）を提供する。
【解決手段】中空筒状に形成された半導体のボディ部４と、ボディ部４の下部に形成され、ソースおよびドレイン領域の一方となる第１の領域３と、ボディ部４の上部に形成され、ソースおよびドレイン領域の他方となる第２の領域５と、ボディ部４の前記ソース領域と前記ドレイン領域に挟まれた領域に形成されたチャネル領域４ａと、チャネル領域４ａの内周面および外周面をゲート絶縁膜を介して覆うように形成されたゲート電極７と、第１の領域に接するようにボディ部４の下方に形成され、第１の領域と同じ導電型の半導体層からなる第３の領域３ａとを、備えたことを特徴とする半導体装置を採用する。 （もっと読む）

【課題】浅い不純物領域を有する半導体装置を提供する。
【解決手段】チャネル形成領域を含む半導体ならびにチャネル形成領域の上のフローティングゲート７６２およびコントロールゲート７６３によるゲート電極部７５２，７５３を含む半導体装置であって、ゲート電極部７５２，７５３の一方の側の半導体には、フローティングゲート７６２とオーバーラップする第１の不純物領域７５５が形成されており、フローティングゲート７６２の他方の側の半導体には、レーザドーピング処理により、深さが０．１μｍ以下で、且つフローティングゲート７６２とオーバーラップが無い第２の不純物領域７５７、７５８が形成されており、チャネル形成領域の長さは０．３μｍ以下である。 （もっと読む）

【課題】高い動作性能と高い信頼性とを同時に実現しうる新しい構造の半導体装置を提供する。
【解決手段】結晶性半導体で構成されるソース領域１０１、ドレイン領域１０３に挟まれた活性領域１０２において、局所的にゲルマニウムを添加することでＳｉ_ｘＧｅ_１−ｘ領域１０５を形成する。このＳｉ_ｘＧｅ_１−ｘ領域１０５とゲルマニウムが添加されなかったＳｉ領域１０６とのバンド構造の差を利用して、ドレイン側からソース側に向かって広がる空乏層を効果的に抑止する。 （もっと読む）

【課題】不純物の無い区域を有するひずみ材料層を含む半導体構造とデバイス、及びそれを製作するための方法を提供する。
【解決手段】ひずみ材料層１０４の特定の領域１０８は、半導体の隣接する部分から相互拡散することができる不純物を無い状態にしておく。不純物がひずみ材料層１０４の特定の領域１０８に存在する場合、デバイス性能の低下となる。説明された特徴を有する、又は説明されたステップに従って製作される半導体構造１００とデバイス（例えば、電界効果トランジスタ、即ち「FET」）を使用することにより、デバイスの動作が向上する。 （もっと読む）

【課題】チャネル移動度のような電気的特性の優れた炭化ケイ素半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、面方位｛０００１｝に対しオフ角が５０°以上６５°以下である、炭化ケイ素からなる基板２と、半導体層（図１のｐ型層４）と絶縁膜（図１の酸化膜８）とを備える。半導体層（ｐ型層４）は基板２上に形成され、炭化ケイ素からなる。絶縁膜（酸化膜８）は、半導体層（ｐ型層４）の表面に接触するように形成されている。半導体層と絶縁膜との界面（チャネル領域と酸化膜８との界面）から１０ｎｍ以内の領域における窒素原子濃度の最大値が１×１０²¹ｃｍ^-3以上である。 （もっと読む）

【課題】 不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供する。
【解決手段】 半導体基板１と、前記半導体基板上に形成された第一の不純物拡散抑制層３と、前記第一の不純物拡散抑制層３上に形成された不純物チャネル層５と、前記不純物チャネル層５上に形成された第二の不純物拡散抑制層４とを備えることにより不純物チャネル層５から下方向への不純物拡散を防止した急峻な不純物濃度勾配を有するチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０^１７ｃｍ^−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。 （もっと読む）

【課題】インバータ回路など、電気接続された２つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる構造の半導体素子を提供すること。
【解決手段】この半導体素子は、基板１と、基板１の一方側に形成される半導体積層構造部２とを備える。半導体積層構造部２は、ｎ型層５、このｎ型層５の一方側（下面側）に積層されたｐ型層４、およびこのｐ型層４に積層されたｎ型層３からなる縦型ｎｐｎ構造の第１半導体積層構造８と、ｎ型層５をこの第１半導体積層構造８と共有し、ｎ型層５、このｎ型層５の他方側（上面側）に積層されたｐ型層６、およびこのｐ型層６に積層されたｎ型層７からなる縦型ｎｐｎ構造の第２半導体積層構造９とを備える。 （もっと読む）

【課題】チャネル領域における高いキャリア移動度を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、内部におけるキャリアの移動度がＳｉ結晶よりも大きい第１の結晶からなる半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層を挟んで形成され、前記半導体層に前記半導体層内のキャリアの移動度が上昇する方向に歪みを与える第２の結晶を含み、前記半導体層に接する深さの浅い領域であるソース・ドレインエクステンション領域を有するソース・ドレイン領域と、を有する。 （もっと読む）

【課題】トレンチゲート型トランジスタにおいて、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減する。
【解決手段】Ｎ−型半導体層１２にトレンチ１４を形成する。トレンチ１４において、Ｎ−型半導体層１２のうちトランジスタの活性化領域となる領域には薄いシリコン酸化膜１５Ｂが形成される。一方、活性化領域とならない領域にはシリコン酸化膜１５Ｂよりも厚いシリコン酸化膜１５Ａが形成される。さらに、トレンチ１４内から外に延びる引き出し部１６Ｓがシリコン酸化膜１５Ａと接するゲート電極１６を形成する。これにより、ゲート電極１６の引き出し部１６Ｓにおいてゲート電極１６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量を低減することができる。 （もっと読む）

【課題】超短チャネル長化でき、Ｓｉ層厚一定によって閾値を変化させずにＯＮ電流を増加でき、さらにバックゲートにより閾値も動的に変更できる縦型トランジスタ構造を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。
【解決手段】基板２上に、中心軸Ｍが基板２面と垂直方向に形成されてなる筒型の基柱３と、基柱３の上部と下部に、中心軸Ｍを中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層４ａ，４ｂと、ソース・ドレイン拡散層４ａ，４ｂに挟まれた基柱３の中間部に形成された第１導電型からなるボディ層と、基柱３の側面にゲート絶縁膜６を介して形成されたフロントゲート電極７とを備えたことを特徴とする。また、第２導電型からなるバックゲート電極８が、基柱３の内側に上部から下部まで貫通する柱状に形成されてなることとする。 （もっと読む）

【課題】チャネルが形成される部分における分極電荷の発生を抑えると共に、ブレークダウンの発生を抑制できる、窒化物半導体素子およびその製造方法を提供すること。
【解決手段】電界効果トランジスタは、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が積層された窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２には、ドレイントレンチ６が形成されることにより、メサ積層部８が形成されている。メサ積層部８の壁面９は、ｎ型ＧａＮ層５の頂面５ａとの境界付近に位置する上側端部１１と、ｎ型ＧａＮ層３の上面３ａとの境界付近に位置する下側端部１２と、上側端部１１と下側端部１２との間に位置する中央部１０とを有している。より具体的には、壁面９は、全体として傾斜角度の異なる複数の平面形状の傾斜部分１７〜２７を有している。そして、この壁面９には、ゲート絶縁膜１５を挟んで、ゲート電極１６が対向配置されている。 （もっと読む）

【課題】 チャネルドープを行うことなく閾値電圧を調整可能なＭＯＳＦＥＴの製造方法を提供する。
【解決手段】 本発明はＭＯＳＦＥＴの製造方法として具現化される。その製造方法は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域を結ぶチャネル領域を有する半導体基板を用意する工程と、チャネル領域の表面にゲート絶縁膜を形成する工程と、反応性スパッタリング法によってゲート絶縁膜上に金属化合物材料からなるゲート電極を形成する工程を備えている。本発明の製造方法では、反応性スパッタリング法で用いる希ガスと反応性ガスの流量比率を、目標とするＭＯＳＦＥＴの閾値電圧に応じて調整する。 （もっと読む）

【課題】スイッチングノイズとスイッチング損失を抑制した、小型で安価なＭＯＳ型トランジスタを提供する。
【解決手段】ストライプ状のソース領域Ｓ１、チャネル形成領域Ｃ２およびゲート電極Ｇ１が、半導体基板の一方の面側に、互いに略並行に配置されてなる平面ゲート構造のＭＯＳ型トランジスタ１０１であって、複数個のソースコンタクトＳｃが、ソース領域Ｓ１のストライプに沿って、等間隔に並んで配置され、並んで配置された所定数個の連続するソースコンタクトＳｃで、単位セルＵ１が構成され、ＭＯＳ型トランジスタ１０１が、単位セルＵ１の集合体で構成されてなり、単位セルＵ１において、ＭＯＳ型トランジスタ１０１の閾値電圧が、ストライプに沿って連続的に変化するように設定されてなるＭＯＳ型トランジスタ１０１とする。 （もっと読む）