FinFETとトライゲートデバイス用のラップアラウンド型コンタクト
サブストレートとサブストレートの上に形成された半導体ボディを有する半導体デバイスである。半導体ボディはソース領域とドレイン領域を有している。ソース領域、ドレイン領域、またはその組み合わせは、第一の側面、第二の側面、及び上面を有している。第一の側面は第二の側面と向かい合っており、上面は底面と向かい合っている。ソース領域、ドレイン領域、またはその組み合わせは、実質的に全ての第一の側面の上に、実質的に全ての第二の側面の上に、そして上面の上に、形成されたメタル層を有している。
【発明の詳細な説明】
【背景技術】
【0001】
従来のfinFETとトライゲートトランジスター(Tri−gate transistor)デバイスにおいては、ソース領域(source region)とドレイン領域(drain region)のためのコンタクト領域(contact area)は、ソース領域とドレイン領域の上部にあるが、フィンの高さが増加するにつれても一定である。それにより、コンタクトインターフェイス領域(contact interface area)が狭いがためにフィンの高さが増加するにつれて、ドライブカレントの増加(scaling)が最適でなくなっている。結果として、従来のfinFETとトライゲートトランジスターデバイスのソース領域とドレイン領域の上面のエリアは、フィンの高さが増加するにつれても実質的に一定であるに留まっている。
【発明の概要】
【発明が解決しようとする課題】
【0002】
従来のfinFETとトライゲートトランジスターデバイスにおいては、ソース領域とドレイン領域のためのコンタクト領域は、ソース領域とドレイン領域の上部にあるが、フィンの高さが増加するにつれても一定である。それにより、コンタクトインターフェイス領域が狭いがためにフィンの高さが増加するにつれて、ドライブカレントの増加が最適でなくなっている。
【課題を解決するための手段】
【0003】
ここで開示される本発明は、フィンの高さが増加するにつれてコンタクト領域も有利に増加する(scale)ように、包み込み(wrap−around:ラップアラウンド)構造を利用しているfinFET、または、トライゲート、トランジスターデバイスのためのコンタクト構造に関する。つまり、ここで開示される本発明に従って、フィンの高さが増加するにつれてコンタクト領域も比例して増加していく。
【図面の簡単な説明】
【0004】
ここに開示される実施例は、添付の図面の図中に例として示されたものであり、発明を限定するものではない。図面において、参照番号が、類似したエレメントを参照しているようにである。
【図1】ここに開示される本発明に従った典型的なfinFET、またはトライゲートトランジスター100を示している。
【図2】図2Aから図2Iは、ここに開示される本発明に従ったコンタクト構造を形成するためのプロセスステップのシーケンスを示している。
【図3】図2Aから図2Iに示されたプロセスステップのシーケンスに対応するプロセスフローを示している。
【0005】
図の簡素化、そして/または、明確化のために、図中に示されたエレメントは、必ずしも縮尺にあわせて描く必要はないものであることが正しく理解されよう。例えば、いくつかのエレメントの寸法は、明確化のために、その他のエレメントと比較して誇張され得る。さらに、もし適切であると考えられるときは、参照番号は複数の図において繰り返し使用され、対応する、そして/または、類似するエレメントを指し示す。
【発明を実施するための形態】
【0006】
ここでは、finFETとトライゲートデバイスのためのコンタクト構造の実施例について記述される。以降の記載においては、ここで開示される実施例について完全に理解できるように、多くの特定の詳細部分について述べられる。しかしながら、当業者であれば、ここで開示された実施例は、一つまたはそれ以上の特定の詳細部分が無くても、または、他の方法や、コンポーネントや、材料などといったものによっても、実行され得ることが理解されるであろう。その他の例として、よく知られた構造、材料、または、操作は、本明細書に記載の発明の特徴を不明瞭にするのを避けるために、詳細に示さないか、または、記述しない。
【0007】
本明細書の全体における「一つの(one)実施例」または「一(an)実施例」への言及は、その実施例に関連して記載された特定の特徴、構成、または、特性が、少なくとも一つの実施例に含まれていることを意味している。このように、本明細書の全体の種々な場所で登場する「一つの実施例」または「一実施例」というフレーズは、必ずしも、すべてが同一の実施例を参照しているものではない。さらには、特定の特徴、構成、または、特性は、一つまたはそれ以上の実施例において、あらゆる好適な方法で結合され得る。ここでは「典型的な(exemplary)」という言葉は、「例示(example、instance、or illustration)として提供する」という意味である。「典型的な」ものとして、ここで記述されたいかなる実施例も、必然的に他の実施例よりも優先する、もしくは、有利であるものと解釈されるべきではない。
【0008】
ここで開示される本発明は、フィンの高さが増加するにつれてコンタクト領域も有利に増加するように、包み込み(wrap−around:ラップアラウンド)構造を利用しているfinFET、または、トライゲート、トランジスターデバイスのためのコンタクト構造に関する。つまり、ここで開示される本発明に従って、フィンの高さが増加するにつれてコンタクト領域も比例して増加していく。
【0009】
図1は、ここで開示される本発明に従って、典型的なfinFET、または、トライゲート、トランジスター100を示している。トライゲートトランジスター100は、サブストレート101の上に形成されている。典型的な一実施例においては、サブストレート101は、低単結晶シリコンのサブストレート102を含んでおり、その上に、二酸化シリコン膜(silicon−dioxide film)といった、絶縁層103が形成されている。しかしながら、トライゲートトランジスター100は、二酸化シリコン、窒化シリコン、酸化シリコン、または、サファイアから形成されたサブストレートといった、いかなる絶縁サブストレートの上にも形成することができる。典型的な一実施例においては、サブストレート101は、これに限定されないが、単結晶シリコンサブストレートまたはヒ化ガリウム(gallium−arsenide)といった、半導体サブストレートであり得る。他の典型的な実施例においては、サブストレート101は、例えば、全てシリコンからできたバルク構造体であり得る。
【0010】
トライゲートトランジスター100は、絶縁サブストレート101の絶縁層103の上に形成された半導体ボディ104を有している。半導体ボディ104は、これに限定されないが、シリコン、ゲルマニュウム、シリコン−ゲルマニュウム合金、窒化ガリウム、アンチモン化インジウム、リン化ガリウム、アンチモン化ガリウム、または、カーボンナノチューブといった、いかなる半導体材料からも形成され得る。半導体ボディ104は、外部から電気的な制御をすることにより、絶縁状態から伝導状態に可逆的に変化することのできる、いかなる材料からも形成され得る。典型的な一実施例においては、トランジスター100の最高のパフォーマンスが必要とされる際に、半導体ボディ104は、理想的には、単一結晶構造の膜である。例えば、トランジスター100が、マイクロプロセッサといった、高集積回路のように、高パフォーマンスのアプリケーションで使用される際には、半導体ボディ104は、単一結晶構造の膜である。しかしながら、液晶ディスプレイといった、より低いパフォーマンスしか要求しないアプリケーションで使用される際には、半導体ボディ104は、多結晶性の膜であり得る。絶縁層103は、半導体ボディ104を単結晶シリコンサブストレート101から絶縁する。典型的な一実施例においては、半導体ボディ104は、単一結晶構造のシリコン膜を有している。半導体ボディ104は、半導体ボディ104の幅を定める距離で隔てられた、左右に向かい合った側壁105および106を有している。加えて、半導体ボディ104は、サブストレート101の上に形成された底面(図示なし)の反対側にある上面107を有している。典型的な一実施例においては、ボディの高さは、実質的にボディの幅に等しい。別の典型的な実施例においては、半導体ボディ104は、およそ30ナノメートル(nanometers)より小さく、そして、理想的にはおよそ20ナノメートルより小さい、幅と高さを有している。さらに、別の実施例においては、ボディの高さは、ボディの幅のおよそ半分からボディの幅のおよそ2倍までの間にある。
【0011】
トライゲートトランジスター100は、さらに、半導体ボディ104の上で、かつ、3つの側面を囲んで、ゲート誘電体層(図示なし)を有している。ゲート誘電体層は、側壁105の上に又は隣接して、上面107の上に、そして、ボディ104の側壁106の上に又は隣接して、形成されている。典型的な一実施例においては、ゲート誘電体層は、二酸化シリコン、酸化シリコン、または、窒化シリコン誘電層を有している。別の実施例においては、ゲート誘電体層は、およそ5オングストロームと20オングストロ−ムの間の厚さに形成されたシリコン酸窒化膜(sillicon oxynitride film)を有している。さらに別の実施例においては、ゲート誘電体層は、これに限定されないが、タンタル五酸化物、チタン酸化物、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、亜鉛ニオブ酸鉛とジルコン酸チタン酸鉛(PZT)といった、金属酸化物誘電体というような、Hi−K(高誘電率)ゲート誘電体層である。
【0012】
トライゲートトランジスター100は、さらに、ゲート電極109を有している。ゲート電極109は、ゲート誘電体層の上と周りに形成されている。つまり、ゲート電極109は、その上にゲート誘電体層が形成されている半導体ボディ104の、3つの側面上のゲート誘電体層の上に又は隣接して、形成されている。ゲート電極109は、トランジスター100のゲート長さLgを定める距離により、隔てられた一対の左右に向かい合う側壁110および111を有している。典型的な一実施例においては、ゲート電極109の左右に向かい合う側壁110および111は、半導体ボディ104の左右に向かい合う側壁105および106と実質的に垂直な方向である。
【0013】
ゲート電極109は、いかなる好適なゲート電極材料によっても成され得る。典型的な一実施例においては、ゲート電極109は、およそ1x1019atoms/cm3とおよそ1x1020atoms/cm3の間の濃度にドーピングされた(doped)多結晶性シリコンを含んでいる。別の実施例においては、ゲート電極109は、これらに限定されるわけではないが、タングステン、タンタル、チタン、ハフニウム、ジルコニウム、アルミニウム、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、そして、それらの炭化物や窒化物といった、メタルゲート電極であり得る。典型的な一実施例においては、ゲート電極109は、およそ4.6eVとおよそ4.8eVの間のミッドギャップ仕事関数(mid−gap work function)を有する材料から形成される。ゲート電極109は、必ずしも単一材料である必要は無く、これらに限定されるわけではないが、多結晶性シリコン/メタル電極、または、メタル/結晶性シリコン電極、といった、薄膜の積層複合材を構成し得る。
【0014】
トライゲートトランジスター100は、また、ソース領域(source region)112とドレイン領域(drain region)113を有する。ソース領域112とドレイン領域113は、図1に示すように、半導体ボディ104において、ゲート電極109の向き合った側面上に形成されている。ソース領域112とドレイン領域113は、N型またはP型伝導性といった、同じ伝導性のタイプで構成されている。典型的な一実施例においては、ソース領域112とドレイン領域113は、およそ1x1019atoms/cm3とおよそ1x1021atoms/cm3の間のドーピング濃度を有する。ソース領域112とドレイン領域113は、均一の濃度で形成され得るし、または、チップ領域(tip region)といった、(例えば、ソース/ドレイン延長部)異なった濃度またはドーピングプロフィールのサブ領域を有することもできる。典型的な一実施例においては、トランジスター100が対称なトランジスターであるときに、ソース領域112とドレイン領域113は、同じドーピング濃度とプロフィールを有することになる。別の実施例においては、トライゲートトランジスター100が非対称のトランジスターとして形成されるときは、ある特定の電気的特性を得るために、ソース領域112とドレイン領域113の添加濃度とプロフィールは、変化し得る。別の実施例においては、ソース領域とドレイン領域 112と113は、ソース領域とドレイン領域を形成するために、半導体ボディ104のむき出しの表面に形成された半導体膜115を含む。別の実施例においては、膜115は、ソース−ドレインエリアにおいてフィンのリセスエッチングをした後で成長し得る、そして、膜115は、チャンネルを歪ませる(strain)のに使われ得る。一つの例は、歪みシリコンゲルマニュウム SiGeである。別の例は、歪み炭化シリコン SiCである。
【0015】
ソース領域112とドレイン領域113の間にある半導体ボディ104の部分は、トランジスター100のチャンネル領域(図示なし)を定める。チャンネル領域は、また、ゲート電極109に囲まれた半導体ボディ104のエリアとしても定められる。しかしながら、時々ソース/ドレイン領域は、ゲート電極の下で、例えば、ディフュージョン(diffusion)を介して、ゲート電極の長さ Lgよりもわずかに小さいチャンネル領域を定めるように、わずかに延長することができる。典型的な一実施例においては、チャンネル領域は、真性の又はドーピングされていない単結晶シリコンを有している。典型的な一つの実施例においては、チャンネル領域は、ドーピングされた単結晶シリコンを有している。チャンネル領域がドーピングされるとき、典型的には、濃度レベルが、およそ1x1016atoms/cm3とおよそ1x1019atoms/cm3の間にドーピングされる。典型的な一実施例においては、チャンネル領域がドーピングされるとき、チャンネル領域は、典型的には、ソース領域112とドレイン領域113とは反対の伝導性のタイプにドーピングされる。例えば、ソース領域とドレイン領域がN型伝導性であるときは、チャンネル領域はP型伝導性となるようにドーピングされる。同様に、ソース領域とドレイン領域がP型伝導性であるときは、チャンネル領域はN型伝導性となるようにドーピングされる。このようにして、トライゲートトランジスター100は、NMOSトランジスターか、または、PMOSトランジスターへと、それぞれ形成され得る。チャンネル領域は、均一にドーピングされ得るし、もしくは、特定の電気的なパフォーマンス特性を備えるために、均一でないように、または、異なった濃度で、ドーピングされ得る。例えば、チャンネル領域は、望むのであれば、「ハロー(halo)」領域を含むことができる。
【0016】
典型的な一つの実施例においては、トランジスター100は、ゲート電極109の側壁上に形成された側壁スペーサー114を有する。別の実施例においては、ソース領域とドレイン領域 112と113は、半導体膜115を含む。半導体膜は、ソースとドレインのコンタクト領域を形成するために半導体ボディ104のむき出しの表面上に形成されている。別の実施例においては、膜115は、ソース−ドレインエリアにおいてフィンのリセスエッチングをした後で成長し得るし、膜115は、チャンネルを歪ませるのに使われ得る。一つの例は、歪みシリコンゲルマニュウム SiGeである。加えて、望むのであれば、半導体膜116が、ゲート電極109の上面に形成され得る。半導体膜116は、単一結晶構造の膜、または、多結晶性の膜、であり得る。典型的な一つの実施例においては、半導体膜116は、エピタキシャル(単一結晶)シリコン膜であり得る。別の実施例においては、半導体膜115は、半導体ボディ104のむき出しの上面や側壁といった、シリコンを含んだむき出しの領域の上にだけシリコンが形成されるという選択的なデポジション(deposition)プロセスにより形成される。メタル117は、ゲート電極109の上面と同様に、ソース領域とドレイン領域の上にも形成される。メタル117は、例えば、チタン、タングステン、ニッケル、銅、またはコバルト、または、接触抵抗がNiSiと同等かそれ以上である他のいかなるメタルまたはケイ化物(silicide)のコンタクト、から形成され得る。メタル117は、フィンの高さが増加するに伴って、コンタクト領域も有利に増加するように、ソースとドレインのコンタクト領域を形成するために、ソース領域とドレイン領域の上に形成される。別の実施例においては、メタル117がシリコンまたはシリコンゲルマニュウムに到達することにより、ケイ化物が形成され得る。
【0017】
ここに開示される本発明の実施例に従ったトライゲートトランジスターの加工方法について、図2Aから図2Iに示す。図3は、図2Aから図2Iに示されたトライゲートトランジスターの加工プロセスをまとめたフローチャートである。トライゲートトランジスターの加工は、サブストレート201から始まる。典型的な一つの実施例においては、図2Aに示すように、シリコンまたは半導体膜202が、サブストレート201の上に形成される。別の実施例においては、サブストレート201は、酸化ベースのサブストレートといった、絶縁サブストレートを有している。さらに別の実施例においては、絶縁サブストレート201は、底部の単結晶シリコンサブストレート203と、二酸化シリコン膜または窒化シリコン膜といった、上部の絶縁層204を有している。絶縁層204は、半導体膜202をサブストレート203から絶縁している。典型的な一実施例においては、絶縁層204は、およそ200Åとおよそ2000Åの間の厚みとなるように形成されている。絶縁層204は、時々「埋め込み酸化物(buried oxide)」層として言及される。シリコンまたは半導体膜202が、絶縁サブストレート201の上に形成されるときに、絶縁体上シリコンまたは半導体(silicon or semiconductor−on−insulating、 SOI)サブストレート200が生成される。他の典型的な実施例においては、サブストレート201は、これらに限定されるわけではないが、シリコン単結晶サブストレートまたはヒ化ガリウム(gallium−arsenide)サブストレートといった、半導体サブストレートであり得る。
【0018】
半導体膜202が、典型的な一つの実施例においては、シリコン膜であるとしても、他の実施例においては、半導体膜202は、他のタイプの半導体膜であり得る。これらに限定されるわけではないが、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、アンチモン化インジウム、リン化ガリウム、アンチモン化ガリウム、またはカーボンナノチューブ、といったものである。典型的な一つの実施例においては、半導体膜202は、本質的な(例えば、ドーピングされていない)シリコン膜である。別の実施例においては、半導体膜202は、濃度レベルが、およそ1x1016atoms/cm3とおよそ1x1019atoms/cm3の間であり、P型またはN型の伝導性を持つようにドーピングされている。半導体膜202は、(例えば、半導体膜202がデポジットされている間に)ドーピングされ得るか、または、半導体膜202が、例えば、イオン注入(ion−implantation)によって、サブストレート201の上に形成された後でドーピングされ得る。形成の後でドーピングすることで、PMOSおよびNMOS両方のトライゲートデバイスを同一の絶縁サブストレート上に簡単に製作できるようになる。加工プロセスのこの時点における半導体ボディのドーピングレベルは、デバイスのチャンネル領域のドーピングレベルを決定する。
【0019】
半導体膜202は、製作されたトライゲートトランジスターの、後に生成される半導体ボディにとって望ましい高さと、ほぼ等しい厚みに形成されている。典型的な一実施例においては、半導体膜202は、およそ30ナノメートルより小さい、そして、理想的には、およそ20ナノメートルより小さい、厚み又は高さ205を有する。別の実施例においては、半導体膜202は、生成されるライゲートトランジスターにとって望ましいゲート「長さ」と、ほぼ等しい厚みに形成されている。さらに、別の実施例においては、半導体膜202は、デバイスの望ましいゲート長さよりも厚く形成されている。さらに、また別の実施例においては、半導体膜202は、生成されたトライゲートトランジスターが、設計されたゲート長さ(Lg)で、完全に使い果たされた手法においても操作可能とする厚みに形成される。
【0020】
半導体膜202は、サブストレート201の上に形成され得る。図3のステップ301は、ここに開示される本発明の実施例に従って、トライゲートトランジスター製作のこの部分に対応している。絶縁体上シリコン(SOI)を形成する典型的な一つの技術においては、一般的にSIMOX技術として知られており、単結晶性シリコンサブストレートの中に、高用量の酸素原子が埋め込まれ、次に、サブストレートの中に埋め込み酸化物204を生成するようにアニールされる。上記埋め込み酸化物204の単結晶性シリコンサブストレート部分は、半導体膜202となる。SOIサブストレートを形成するために使用される別の典型的な技術は、一般的にはボンデッド(bonded)SOIとして言及されているエピタキシャルシリコン膜転送技術である。ボンデッドSOI技術においては、第一のシリコンウェハーは、その表面上で成長する薄い酸化物を有しており、後にSOI構造において埋め込み酸化物204として働く。次に、第一のウェハーのシリコン表面の下に高ストレス領域を形成するために、大用量の水素インプランテーション(hydrogen implantation)が第一のシリコンウェハーの中に行われる。第一のウェハーは、次に、ひっくり返され、第二のシリコンウェハーの表面に結合される。第一のウェハーは、次に、水素インプランテーションにより生成された高ストレス面に沿って割られ、上面の薄いシリコン層とその下の埋め込み酸化物とを、単結晶シリコンサブストレートの上面に有する、SOI構造を生じる。HCスムージングまたはケミカルメカニカルポリッシュ(CMP)といった、平滑化技術は、望ましい厚みになるまで、半導体膜202の上面を滑らかにするように使用される。別の代替的な実施例においては、サブストレート201は、シリコンといった、バルク材料から形成し得る。
【0021】
加工プロセスのこのポイントにおいて、望むのであれば、そこに形成される種々のトランジスターをお互いに絶縁するために、絶縁領域(図示なし)を、SOIサブストレート200内に形成することができる。絶縁領域は、トライゲートトランジスターを取り囲んでいるサブストレート膜202の部分を、例えば、フォトリソグラフィとエッチィング技術により、エッチング除去し(ething away)、次に、エッチングされた領域を、SiO2といった、絶縁膜で埋め合わせることにより形成され得る。
【0022】
図2Bに示すように、サブストレート200の上にトライゲートトランジスターを形成するために、半導体膜202の上にフォトレジストマスク(photoresisit mask)206が形成される。フォトレジストマスク206は、一つまたはそれ以上の半導体ボディまたはフィンが、後に半導体膜202において形成される場所を定める一つのパターンまたは複数のパターンを含んでいる。フォトレジストマスク206は、マスク(masking)、露光(exposing)、および、ブランケットデポジットフォトレジストフィルム(blanket−deposited photoresist film)の現像、を含むフォトリソグラフィ技術により形成され得る。フォトレジストパターンは、後に形成されるトライゲートトランジスターの半導体ボディまたはフィンの望ましい幅を決定する。典型的な一実施例において、パターンは、加工されたトランジスターの望ましいゲート長さLgの幅と同等または大きい幅を持ったフィン、または、ボディを定めている。従って、トランジスターの加工に使用される、最も厳しいフォトリソグラフィの制約は、ゲート電極のパターニング(patterning)に関するものであり、半導体ボディまたはフィンを定めることではない。典型的な一実施例においては、半導体ボディまたはフィンは、およそ30ナノメートルより小さいか等しく、そして、理想的にはおよそ20ナノメートルより小さいか等しい、幅を有している。典型的な一実施例においては、半導体ボディまたはフィンのためのパターンは、シリコンボディ高さ205にほぼ等しい幅を有する。
【0023】
加えて、フォトレジストマスク206は、また、ソースランディングパッド(図示なし)とドレインランディングパッド(図示なし)が形成されるべき場所を定めるためのパターンを含み得る。ランディングパッド(図示なし)は、加工されたトランジスターの、種々のソース領域を共に接続し、そして、種々のドレイン領域を共に接続するために使用され得る。
【0024】
フォトレジストマスク206を形成した後、一つまたはそれ以上のシリコンボディ207、またはフィン207(図2C)を形成するために、そして、望むのであれば、ソースとドレインのランディングパッドを形成するために、半導体膜202は、フォトレジストマスク206に合わせてエッチングされる。図3のステップ302は、ここに開示された本発明の実施例に従って、トライゲートトランジスター加工のこの部分に対応している。半導体膜202は、下にある埋め込み酸化物層204がむき出しになるまでエッチングされる。非等方プラズマ(anisotropic plasma)エッチングまたはリアクティブイオン(reactive ion)エッチングといった、半導体エッチング技術が、マスク206に合わせて半導体膜202をエッチするために使用され得る。半導体膜202がエッチングされた後で、一つまたはそれ以上の半導体ボディまたはフィン 207(そして、望むのであれば、ソース/ドレイン ランディングパッド)を形成するためにフォトレジストマスクは除去される。図2Cに示すように、例えば、ケミカルストリップ(chemical stripping)と酸素アッシング(O2 ashing)を使用して、サブストレートと半導体ボディを生成する。別の代替的な実施例においては、ウェル(wells)とVtインプラントが形成され得る。
【0025】
次に、図2Dに示すように、ゲート誘電体層208が、各半導体ボディ207の上に、そして周りに形成される。つまり、ゲート誘電体層208は、各半導体ボディ207の上面209に形成され、各半導体ボディ207の左右に向かい合った側壁210と211の上にも同様に形成される。ゲート誘電体は、デポジットされた誘電体(deposited dielectric)または成長した誘電体(grown dielectric)であり得る。典型的な一つの実施例においては、ゲート誘電体層208は、ドライ/ウェット酸化プロセスを用いて成長した二酸化シリコンの誘電体膜である。典型的な一実施例においては、二酸化シリコンの誘電体膜は、およそ5Åとおよそ15Åの間の厚みとなるまで成長させられる。別の実施例においては、ゲート誘電体膜207は、これらに限定されるわけではないが、チタン酸ジルコン酸(PZT)またはバリウムストロンチウム(BST)といった、タンタル五酸化物とチタン酸化物またはHi−K誘電体といった、金属酸化誘電体といった、高誘電率膜といった、デポジットされた誘電体である。高誘電率膜は、例えば、化学蒸着(CVD)によって形成され得る。典型的な一つの代替的な実施例においては、Hi−K/メタル ゲート加工プロセスのために、ダミーゲートが形成され得る。
【0026】
ゲート誘電体層208が形成された後で、ゲート電極212が形成される。図3のステップ303は、ここに開示される本発明の実施例に従ったトライゲートトランジスター加工のこの部分に対応している。図2Dおよび図2Eに示すように、ゲート電極212は、ゲート誘電体層208の全ての側面上に形成される。図2Eは、一つのゲート電極212を介して、共に結合された二つのトランジスターを示している。一方、図2Dは、一つだけのトランジスターを示している。ゲート電極212は、底面(図示なし、絶縁層204の上に形成されている)と反対側に、上面213(図2D)を有しており、一対の左右に向かい合った側壁214と215を有している。左右に向かい合った側壁214と215の間の距離は、トライゲートトランジスターのゲート長さLgを定める。典型的な一つの実施例においては、ゲート長さLgは、およそ30ナノメートルより小さいか、または等しい、そして、理想的には、およそ20ナノメートルより小さいか、または等しい。
【0027】
図2Dに示すように、ゲート電極212は、例えば、サブストレートの上に好適なゲート電極材料をブランケットデポジット(blanket depositioning)することで形成され得る。典型的な一つの実施例においては、ゲート電極212は、およそ200Åとおよそ3000Åの間の厚みとなるように形成されている。別の実施例においては、ゲート電極は、半導体ボディ208の高さの少なくとも3倍の厚み、または高さを有している。ゲート電極材料からゲート電極212を形成するために、ゲート電極材料は、次にフォトリソグラフィとエッチングの技術を使用してパターン化される。典型的な一つの実施例においては、ゲート電極材料は多結晶性シリコン−ゲルマニュウム合金を含む。さらに別の実施例においては、ゲート電極材料は、タングステン、タンタル、そしてそれらの窒化物といった、金属膜を含み得る。
【0028】
次に、トランジスターのソース領域216とドレイン領域217が、半導体ボディ208において、ゲート電極212の向き合った側面上に形成される。典型的な一つの代替的な実施例においては、チップ(tips)とスペーサー(spacer)が形成され得る。図3のステップ304は、ここに開示される本発明の実施例に従ったトライゲートトランジスター加工のこの部分に対応している。典型的な一つの実施例においては、ソース領域216とドレイン領域217は、チップまたはソース/ドレイン延長領域(図示なし)を含む。そのようなソースとドレインの延長領域は、チップ領域を形成するために、半導体ボディ207のゲート電極212の両方の側面上で、半導体ボディ207の中にドーパント(dopants)を配置することにより形成され得る。もし、ソースとドレインのランディングパッド(図示なし)が使用されるのなら、ソースとドレインのランディングパッドもまた、同時にドーピングされ得る。PMOSトライゲートトランジスターのためには、半導体フィンまたはボディ208は、P型伝導性を有し、濃度が、およそ1x1020atoms/cm3とおよそ1x1021atoms/cm3の間にあるように、ドーピングされる。NMOSトライゲートトランジスターのためには、半導体フィンまたはボディ208は、濃度が、およそ1x1020atoms/cm3とおよそ1x1021atoms/cm3の間にあるように、N型伝導性のイオンによりドーピングされる。典型的な一つの実施例においては、シリコン膜は、イオン注入(ion−implantation)によりドーピングされる。別の実施例においては、イオン注入は垂直方向(例えば、サブストレート200に垂直な方向)に生じている。ゲート電極212が、多結晶性シリコンのゲート電極であるときは、ゲート電極212は、イオン注入の際にドーピングされ得る。ゲート電極212は、イオン注入のステップが、トライゲートトランジスターのチャンネル領域(図示なし)をドーピングするのを防ぐマスクのように働く。チャンネル領域は、ゲート電極212の下に位置する、またはゲート電極により囲まれた、半導体ボディ208の部分である。もしゲート電極212が金属電極であるときは、イオン注入工程の際にドーピングを防ぐために、誘電体のハードマスクが使用され得る。別の実施例においては、ソリッドソースディフュージョン(solid−source diffusion)といった、他の典型的な方法が、ソースとドレインの延長を形成するように半導体ボディをドーピングするために使用され得る。別の実施例においては、ソースとドレイン領域 216と217は、ソースとドレインコンタクト領域を形成するために半導体ボディのむき出しの表面上に形成された半導体膜(図示なし)を含む。別の実施例においては、半導体膜(図示なし)は、ソース−ドレインエリアにおいてフィンをリセスエッチングした後で成長させられるだろうし、半導体膜は、チャンネルを歪ませるために使用されるだろう。一つの例は、歪みシリコンゲルマニュウム SiGeである。別の例は、歪みシリコンカーバイド SiCである。
【0029】
典型的な実施例においては、半導体ボディ207において「ハロー(halo)」領域(図示なし)が、ソース/ドレイン領域、またはソース/ドレイン延長領域の形成の前に形成され得る。ハロー領域は、デバイスのチャンネル領域において形成されたドーピングされた領域であり、デバイスのチャンネル領域と同じ伝導性であり、デバイスのチャンネル領域のドーピングより、わずかに高い濃度である。ハロー領域は、大きく角度付けされた(large angled)イオン注入技術を使用して、ドーパントをゲート電極の下にイオン−インプラントすることにより形成され得る。
【0030】
次に、望むのであれば、重々に(heavily)ドーピングされたソース/ドレイン コンタクト領域や、ゲート電極と同様にソース領域とドレイン領域の上にデポジットされたシリコン、といったような、付加的な機能を形成するために、サブストレートには、さらなる加工処理がされ得る。そして、ゲート電極と同様に、ソース/ドレイン コンタクトが形成され得る。ソース/ドレイン コンタクトは、フィンの周りにメタルをデポジットして、反応させるか、または反応させずにおくか、することにより、形成され得る。もし、デポジットされたメタルを反応させずにおくなら、望まない領域におけてメタルが取り除かれてしまうだろう。
【0031】
典型的な一つの実施例においては、誘電体の側壁スペーサー218(図2F)は、ゲート電極212の側壁の上に形成され得る。側壁スペーサー218は、重い(heavy)ソース/ドレイン コンタクト インプラントをオフセットするのに使用し得るし、選択的なシリコン デポジションの際に、ソース/ドレイン領域をゲート電極から隔離するために使用され得る。スペーサー218は、サブストレート200の上に、同一平面上の(conformal)誘電体膜を、ブランケットデポジットすることで形成され得る。誘電体膜は、これらに限定されるわけではないが、窒化シリコン、酸化シリコン、酸窒化シリコン(silicon oxynitride)、またはこれらの組み合わせ、といったものである。
誘電体膜形成スペーサー218は、誘電体膜が、実質的に一様な高さで形成するように、ゲート電極212の側壁といった、垂直な表面の上に同一平面的に(conformal)デポジットされる。半導体ボディ207の上部といった、水平な表面の上や、ゲート電極212の上部、についても同様である。典型的な一つの実施例においては、誘電体膜は、ホット−ウォール ロー−プレッシャー ケミカル ベイパー デポジション(low−pressure chemical vapor deposition、 LPCVD)プロセスにより形成される窒化シリコン膜である。デポジットされた誘電体膜の厚みは、形成されたスペーサーの幅または厚さを決定する。典型的な一実施例においては、誘電体膜は、およそ20Åとおよそ200Åの間の厚みとなるように形成されている。
【0032】
次に、図2Fに示すように、誘電体膜には、側壁スペーサー218を形成するために、例えば、プラズマ エッチングまたはリアクティブ(reactive)イオン エッチング、といった異方性エッチングがされる。誘電体膜の異方性エッチングは、ゲート電極212(もし使用されていれば、ランディングパッド(図示なし)の上面も同様に)といった、水平な表面から誘電体膜を取り除き、ゲート電極212の側壁といった、垂直な表面に隣接した誘電体側壁を残す。エッチングは、全ての水平な表面から誘電体膜を取り除くのに充分な時間だけ継続される。典型的な一実施例においては、図2Fに示すように、半導体ボディ207の側壁の上のスペーサー材料を取り除くために、オーバーエッチングが利用される。結果として、図2Fに示すように、ゲート電極212の側壁に沿って、かつ隣接して延びる、側壁スペーサー218が形成される。側壁スペーサー218の高さは、ゲート電極212の高さより小さく描かれている。
【0033】
次に、図2Gに示すように、望むのであれば、半導体膜219が、半導体ボディ207(ランディングパッド(図示なし)と同様に)のむき出しの表面上に形成され得る。加えて、望むのであれば、半導体膜220が、ゲート電極212の上面に形成され得る。半導体膜220は、単結晶の膜または多結晶の膜であり得る。典型的な一実施例においては、半導体膜219は、エピタキシャル(単結晶の)シリコン膜である。典型的な一つの実施例においては、シリコン膜219は、半導体ボディ207のむき出しの上面と側面といった、シリコンを含んだむき出しの領域の上にのみシリコンが形成される、選択的なデポジションプロセスによって形成される。選択的なデポジションプロセスにおいては、シリコン膜は、側壁スペーサー218といった、誘電体エリアの上には形成されない。ゲート電極212が多結晶シリコン膜を有するときは、シリコン膜220を形成するためにゲート電極212の上面の上に、半導体膜が、また選択的に形成される。典型的な一つの実施例においては、シリコン膜220は、およそ50Åとおよそ500Åの間の厚みとなるように形成されている。シリコン膜は、その場でドーピングされ得る(例えば、デポジットの際にドーピングされる)、もしくは、例えば、イオンプランテーションまたはソリッド−ソースディフュージョン(solid−source diffusion)により、後でドーピンされ得る。シリコン膜は、デバイスのソース領域とドレイン領域にとって望ましい伝導性のタイプにドーピングされる。典型的な一実施例においては、デポジットされたシリコン膜219と220は、本質的なシリコン膜(例えば、ドーピングされていないシリコン膜)である。半導体膜219のデポジションは、レイズド ソース/ドレイン領域(raised source and dorain regions)を形成し、デバイスの寄生性(parastics)を改善している。
【0034】
図2Hに示すように、典型的な一つの実施例においては、デポジットされたシリコン膜219と220は、垂直イオン注入角度を用いたイオン注入によりドーピングされる。イオン注入は、デポジットされたシリコン膜219とその下にある半導体ボディ207を、ソース コンタクト領域216とドレイン コタクト領域(図2Hにおいて図示なし)を形成するために、濃度、およそ1x1020atoms/cm3とおよそ1x1021atoms/cm3の間になるまでドーピングされる。側壁スペーサー218は、ソース/ドレイン コンタクト インプランテーション ステップをオフセットし、側壁スペーサー218の下のドーピングされたシリコンボディの領域として、チップ領域(図示なし)を定める。このように、加工は、ソース領域216とドレイン領域217(図2Hにおいて図示なし)のそれぞれがチップ領域とコンタクト領域を有するように処理をする。チップ領域(図示なし)は、側壁スペーサー218の下にある半導体ボディ207の領域である。コンタクト領域は、半導体ボディ207の領域であり、側壁スペーサー218の外側端に隣接している、デポジットされたシリコン膜219である。加えて、ソース/ドレイン コンタクト領域は、使用される際には、ソースとドレイン ランディング パッド(図示なし)を含む。
【0035】
次に、メタル221が、ソース領域とドレイン領域の上に、包み込む形態(ラップアラウンド)で形成される。ゲート電極212の上部も同様である。典型的な一つの実施例においては、ソース領域とドレイン領域の上部及び側壁がむき出しとなるように、デポジットされたSiO2(図示なし)といった、ILD層の中にコンタクト ビア(via)を形成するためのトレンチが形成される。メタル221が、次に、むき出しにされたソース領域とドレイン領域の上に、CDV技術を使用してデポジットされる。別の典型的な実施例においては、メタル221は、むき出しにされたソース領域とドレイン領域の上に、ALD技術を使用してデポジットされる。残りのビアは、メタル的タングステン(metal like tungsten)により埋められる。タングステンとコンタクト メタルは、化学的機械的研磨により、ビアの外側の領域から取り除かれる。別の典型的な実施例においては、メタルは、ビアの穴の内側にデポジットされ、フィン全体を消費しないケイ化メタルを形成するように反応される。別の典型的な実施例においては、メタルは、デバイスを熱処理することにより、メタル221とセッしているソース領域とドレイン領域の表面に、ケイ化物を形成することができる。典型的な一つの実施例においては、メタル221とソース領域・ドレイン領域の間のインターフェイス領域がフフィン高さと比例関係を保つために、ソース領域の全体またはドレイン領域の全体を消費することのないようにケイ化物が形成される。そして、ケミカルエッチングなどによって、余ったメタル221が取り除かれる。Hi−Kメタル ゲートが使用される典型的な一つの実施例においては、ゲート上にはケイ化物は形成されない。図3のステップ305は、ここに開示される本発明の実施例に従って、トライゲートトランジスター製作のこの部分に対応している。メタル221は、これらに限定されるわけではないが、チタン、タングステン、ニッケル、銅、またはコバルト、またはNiSiの接触抵抗と同等か、それ以下の接触抵抗を有する他のいかなる金属、といった、ソース領域とドレイン領域に対して良いコンタクトを提供する材料から形成され得る。メタル221は、ソースとドレイン コンタクト領域を形成するように、ソース領域とドレイン領域の上に形成され、コンタクト領域は、有利なように、フィン高さの増加に応じて増加する。
【0036】
図示された実施例の上記の記載は、要約(Abstract)における記載も含めて、完全で余すところがなく、または、開示されたまさにその形態に限定するように、意図されたものではない。ここでは、特定の実施形態や実施例が説明目的のために記載されている一方、当業者にとって理解されるように、本発明の範囲内において種々の同等な変更が可能である。
【0037】
これらの変更は、上記の詳細な記載に照らして成すことができる。添付の特許請求の範囲で使用される文言は、本発明の範囲を、本明細書と特許請求の範囲において開示される特定の実施例に限定するように解釈されるべきではない。むしろ、ここに開示された実施例に係る本発明の範囲は、添付の特許請求の範囲により決定されるべきであり、クレーム解釈の確立された方策に従って解釈されるべきものである。
【背景技術】
【0001】
従来のfinFETとトライゲートトランジスター(Tri−gate transistor)デバイスにおいては、ソース領域(source region)とドレイン領域(drain region)のためのコンタクト領域(contact area)は、ソース領域とドレイン領域の上部にあるが、フィンの高さが増加するにつれても一定である。それにより、コンタクトインターフェイス領域(contact interface area)が狭いがためにフィンの高さが増加するにつれて、ドライブカレントの増加(scaling)が最適でなくなっている。結果として、従来のfinFETとトライゲートトランジスターデバイスのソース領域とドレイン領域の上面のエリアは、フィンの高さが増加するにつれても実質的に一定であるに留まっている。
【発明の概要】
【発明が解決しようとする課題】
【0002】
従来のfinFETとトライゲートトランジスターデバイスにおいては、ソース領域とドレイン領域のためのコンタクト領域は、ソース領域とドレイン領域の上部にあるが、フィンの高さが増加するにつれても一定である。それにより、コンタクトインターフェイス領域が狭いがためにフィンの高さが増加するにつれて、ドライブカレントの増加が最適でなくなっている。
【課題を解決するための手段】
【0003】
ここで開示される本発明は、フィンの高さが増加するにつれてコンタクト領域も有利に増加する(scale)ように、包み込み(wrap−around:ラップアラウンド)構造を利用しているfinFET、または、トライゲート、トランジスターデバイスのためのコンタクト構造に関する。つまり、ここで開示される本発明に従って、フィンの高さが増加するにつれてコンタクト領域も比例して増加していく。
【図面の簡単な説明】
【0004】
ここに開示される実施例は、添付の図面の図中に例として示されたものであり、発明を限定するものではない。図面において、参照番号が、類似したエレメントを参照しているようにである。
【図1】ここに開示される本発明に従った典型的なfinFET、またはトライゲートトランジスター100を示している。
【図2】図2Aから図2Iは、ここに開示される本発明に従ったコンタクト構造を形成するためのプロセスステップのシーケンスを示している。
【図3】図2Aから図2Iに示されたプロセスステップのシーケンスに対応するプロセスフローを示している。
【0005】
図の簡素化、そして/または、明確化のために、図中に示されたエレメントは、必ずしも縮尺にあわせて描く必要はないものであることが正しく理解されよう。例えば、いくつかのエレメントの寸法は、明確化のために、その他のエレメントと比較して誇張され得る。さらに、もし適切であると考えられるときは、参照番号は複数の図において繰り返し使用され、対応する、そして/または、類似するエレメントを指し示す。
【発明を実施するための形態】
【0006】
ここでは、finFETとトライゲートデバイスのためのコンタクト構造の実施例について記述される。以降の記載においては、ここで開示される実施例について完全に理解できるように、多くの特定の詳細部分について述べられる。しかしながら、当業者であれば、ここで開示された実施例は、一つまたはそれ以上の特定の詳細部分が無くても、または、他の方法や、コンポーネントや、材料などといったものによっても、実行され得ることが理解されるであろう。その他の例として、よく知られた構造、材料、または、操作は、本明細書に記載の発明の特徴を不明瞭にするのを避けるために、詳細に示さないか、または、記述しない。
【0007】
本明細書の全体における「一つの(one)実施例」または「一(an)実施例」への言及は、その実施例に関連して記載された特定の特徴、構成、または、特性が、少なくとも一つの実施例に含まれていることを意味している。このように、本明細書の全体の種々な場所で登場する「一つの実施例」または「一実施例」というフレーズは、必ずしも、すべてが同一の実施例を参照しているものではない。さらには、特定の特徴、構成、または、特性は、一つまたはそれ以上の実施例において、あらゆる好適な方法で結合され得る。ここでは「典型的な(exemplary)」という言葉は、「例示(example、instance、or illustration)として提供する」という意味である。「典型的な」ものとして、ここで記述されたいかなる実施例も、必然的に他の実施例よりも優先する、もしくは、有利であるものと解釈されるべきではない。
【0008】
ここで開示される本発明は、フィンの高さが増加するにつれてコンタクト領域も有利に増加するように、包み込み(wrap−around:ラップアラウンド)構造を利用しているfinFET、または、トライゲート、トランジスターデバイスのためのコンタクト構造に関する。つまり、ここで開示される本発明に従って、フィンの高さが増加するにつれてコンタクト領域も比例して増加していく。
【0009】
図1は、ここで開示される本発明に従って、典型的なfinFET、または、トライゲート、トランジスター100を示している。トライゲートトランジスター100は、サブストレート101の上に形成されている。典型的な一実施例においては、サブストレート101は、低単結晶シリコンのサブストレート102を含んでおり、その上に、二酸化シリコン膜(silicon−dioxide film)といった、絶縁層103が形成されている。しかしながら、トライゲートトランジスター100は、二酸化シリコン、窒化シリコン、酸化シリコン、または、サファイアから形成されたサブストレートといった、いかなる絶縁サブストレートの上にも形成することができる。典型的な一実施例においては、サブストレート101は、これに限定されないが、単結晶シリコンサブストレートまたはヒ化ガリウム(gallium−arsenide)といった、半導体サブストレートであり得る。他の典型的な実施例においては、サブストレート101は、例えば、全てシリコンからできたバルク構造体であり得る。
【0010】
トライゲートトランジスター100は、絶縁サブストレート101の絶縁層103の上に形成された半導体ボディ104を有している。半導体ボディ104は、これに限定されないが、シリコン、ゲルマニュウム、シリコン−ゲルマニュウム合金、窒化ガリウム、アンチモン化インジウム、リン化ガリウム、アンチモン化ガリウム、または、カーボンナノチューブといった、いかなる半導体材料からも形成され得る。半導体ボディ104は、外部から電気的な制御をすることにより、絶縁状態から伝導状態に可逆的に変化することのできる、いかなる材料からも形成され得る。典型的な一実施例においては、トランジスター100の最高のパフォーマンスが必要とされる際に、半導体ボディ104は、理想的には、単一結晶構造の膜である。例えば、トランジスター100が、マイクロプロセッサといった、高集積回路のように、高パフォーマンスのアプリケーションで使用される際には、半導体ボディ104は、単一結晶構造の膜である。しかしながら、液晶ディスプレイといった、より低いパフォーマンスしか要求しないアプリケーションで使用される際には、半導体ボディ104は、多結晶性の膜であり得る。絶縁層103は、半導体ボディ104を単結晶シリコンサブストレート101から絶縁する。典型的な一実施例においては、半導体ボディ104は、単一結晶構造のシリコン膜を有している。半導体ボディ104は、半導体ボディ104の幅を定める距離で隔てられた、左右に向かい合った側壁105および106を有している。加えて、半導体ボディ104は、サブストレート101の上に形成された底面(図示なし)の反対側にある上面107を有している。典型的な一実施例においては、ボディの高さは、実質的にボディの幅に等しい。別の典型的な実施例においては、半導体ボディ104は、およそ30ナノメートル(nanometers)より小さく、そして、理想的にはおよそ20ナノメートルより小さい、幅と高さを有している。さらに、別の実施例においては、ボディの高さは、ボディの幅のおよそ半分からボディの幅のおよそ2倍までの間にある。
【0011】
トライゲートトランジスター100は、さらに、半導体ボディ104の上で、かつ、3つの側面を囲んで、ゲート誘電体層(図示なし)を有している。ゲート誘電体層は、側壁105の上に又は隣接して、上面107の上に、そして、ボディ104の側壁106の上に又は隣接して、形成されている。典型的な一実施例においては、ゲート誘電体層は、二酸化シリコン、酸化シリコン、または、窒化シリコン誘電層を有している。別の実施例においては、ゲート誘電体層は、およそ5オングストロームと20オングストロ−ムの間の厚さに形成されたシリコン酸窒化膜(sillicon oxynitride film)を有している。さらに別の実施例においては、ゲート誘電体層は、これに限定されないが、タンタル五酸化物、チタン酸化物、ハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、亜鉛ニオブ酸鉛とジルコン酸チタン酸鉛(PZT)といった、金属酸化物誘電体というような、Hi−K(高誘電率)ゲート誘電体層である。
【0012】
トライゲートトランジスター100は、さらに、ゲート電極109を有している。ゲート電極109は、ゲート誘電体層の上と周りに形成されている。つまり、ゲート電極109は、その上にゲート誘電体層が形成されている半導体ボディ104の、3つの側面上のゲート誘電体層の上に又は隣接して、形成されている。ゲート電極109は、トランジスター100のゲート長さLgを定める距離により、隔てられた一対の左右に向かい合う側壁110および111を有している。典型的な一実施例においては、ゲート電極109の左右に向かい合う側壁110および111は、半導体ボディ104の左右に向かい合う側壁105および106と実質的に垂直な方向である。
【0013】
ゲート電極109は、いかなる好適なゲート電極材料によっても成され得る。典型的な一実施例においては、ゲート電極109は、およそ1x1019atoms/cm3とおよそ1x1020atoms/cm3の間の濃度にドーピングされた(doped)多結晶性シリコンを含んでいる。別の実施例においては、ゲート電極109は、これらに限定されるわけではないが、タングステン、タンタル、チタン、ハフニウム、ジルコニウム、アルミニウム、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、そして、それらの炭化物や窒化物といった、メタルゲート電極であり得る。典型的な一実施例においては、ゲート電極109は、およそ4.6eVとおよそ4.8eVの間のミッドギャップ仕事関数(mid−gap work function)を有する材料から形成される。ゲート電極109は、必ずしも単一材料である必要は無く、これらに限定されるわけではないが、多結晶性シリコン/メタル電極、または、メタル/結晶性シリコン電極、といった、薄膜の積層複合材を構成し得る。
【0014】
トライゲートトランジスター100は、また、ソース領域(source region)112とドレイン領域(drain region)113を有する。ソース領域112とドレイン領域113は、図1に示すように、半導体ボディ104において、ゲート電極109の向き合った側面上に形成されている。ソース領域112とドレイン領域113は、N型またはP型伝導性といった、同じ伝導性のタイプで構成されている。典型的な一実施例においては、ソース領域112とドレイン領域113は、およそ1x1019atoms/cm3とおよそ1x1021atoms/cm3の間のドーピング濃度を有する。ソース領域112とドレイン領域113は、均一の濃度で形成され得るし、または、チップ領域(tip region)といった、(例えば、ソース/ドレイン延長部)異なった濃度またはドーピングプロフィールのサブ領域を有することもできる。典型的な一実施例においては、トランジスター100が対称なトランジスターであるときに、ソース領域112とドレイン領域113は、同じドーピング濃度とプロフィールを有することになる。別の実施例においては、トライゲートトランジスター100が非対称のトランジスターとして形成されるときは、ある特定の電気的特性を得るために、ソース領域112とドレイン領域113の添加濃度とプロフィールは、変化し得る。別の実施例においては、ソース領域とドレイン領域 112と113は、ソース領域とドレイン領域を形成するために、半導体ボディ104のむき出しの表面に形成された半導体膜115を含む。別の実施例においては、膜115は、ソース−ドレインエリアにおいてフィンのリセスエッチングをした後で成長し得る、そして、膜115は、チャンネルを歪ませる(strain)のに使われ得る。一つの例は、歪みシリコンゲルマニュウム SiGeである。別の例は、歪み炭化シリコン SiCである。
【0015】
ソース領域112とドレイン領域113の間にある半導体ボディ104の部分は、トランジスター100のチャンネル領域(図示なし)を定める。チャンネル領域は、また、ゲート電極109に囲まれた半導体ボディ104のエリアとしても定められる。しかしながら、時々ソース/ドレイン領域は、ゲート電極の下で、例えば、ディフュージョン(diffusion)を介して、ゲート電極の長さ Lgよりもわずかに小さいチャンネル領域を定めるように、わずかに延長することができる。典型的な一実施例においては、チャンネル領域は、真性の又はドーピングされていない単結晶シリコンを有している。典型的な一つの実施例においては、チャンネル領域は、ドーピングされた単結晶シリコンを有している。チャンネル領域がドーピングされるとき、典型的には、濃度レベルが、およそ1x1016atoms/cm3とおよそ1x1019atoms/cm3の間にドーピングされる。典型的な一実施例においては、チャンネル領域がドーピングされるとき、チャンネル領域は、典型的には、ソース領域112とドレイン領域113とは反対の伝導性のタイプにドーピングされる。例えば、ソース領域とドレイン領域がN型伝導性であるときは、チャンネル領域はP型伝導性となるようにドーピングされる。同様に、ソース領域とドレイン領域がP型伝導性であるときは、チャンネル領域はN型伝導性となるようにドーピングされる。このようにして、トライゲートトランジスター100は、NMOSトランジスターか、または、PMOSトランジスターへと、それぞれ形成され得る。チャンネル領域は、均一にドーピングされ得るし、もしくは、特定の電気的なパフォーマンス特性を備えるために、均一でないように、または、異なった濃度で、ドーピングされ得る。例えば、チャンネル領域は、望むのであれば、「ハロー(halo)」領域を含むことができる。
【0016】
典型的な一つの実施例においては、トランジスター100は、ゲート電極109の側壁上に形成された側壁スペーサー114を有する。別の実施例においては、ソース領域とドレイン領域 112と113は、半導体膜115を含む。半導体膜は、ソースとドレインのコンタクト領域を形成するために半導体ボディ104のむき出しの表面上に形成されている。別の実施例においては、膜115は、ソース−ドレインエリアにおいてフィンのリセスエッチングをした後で成長し得るし、膜115は、チャンネルを歪ませるのに使われ得る。一つの例は、歪みシリコンゲルマニュウム SiGeである。加えて、望むのであれば、半導体膜116が、ゲート電極109の上面に形成され得る。半導体膜116は、単一結晶構造の膜、または、多結晶性の膜、であり得る。典型的な一つの実施例においては、半導体膜116は、エピタキシャル(単一結晶)シリコン膜であり得る。別の実施例においては、半導体膜115は、半導体ボディ104のむき出しの上面や側壁といった、シリコンを含んだむき出しの領域の上にだけシリコンが形成されるという選択的なデポジション(deposition)プロセスにより形成される。メタル117は、ゲート電極109の上面と同様に、ソース領域とドレイン領域の上にも形成される。メタル117は、例えば、チタン、タングステン、ニッケル、銅、またはコバルト、または、接触抵抗がNiSiと同等かそれ以上である他のいかなるメタルまたはケイ化物(silicide)のコンタクト、から形成され得る。メタル117は、フィンの高さが増加するに伴って、コンタクト領域も有利に増加するように、ソースとドレインのコンタクト領域を形成するために、ソース領域とドレイン領域の上に形成される。別の実施例においては、メタル117がシリコンまたはシリコンゲルマニュウムに到達することにより、ケイ化物が形成され得る。
【0017】
ここに開示される本発明の実施例に従ったトライゲートトランジスターの加工方法について、図2Aから図2Iに示す。図3は、図2Aから図2Iに示されたトライゲートトランジスターの加工プロセスをまとめたフローチャートである。トライゲートトランジスターの加工は、サブストレート201から始まる。典型的な一つの実施例においては、図2Aに示すように、シリコンまたは半導体膜202が、サブストレート201の上に形成される。別の実施例においては、サブストレート201は、酸化ベースのサブストレートといった、絶縁サブストレートを有している。さらに別の実施例においては、絶縁サブストレート201は、底部の単結晶シリコンサブストレート203と、二酸化シリコン膜または窒化シリコン膜といった、上部の絶縁層204を有している。絶縁層204は、半導体膜202をサブストレート203から絶縁している。典型的な一実施例においては、絶縁層204は、およそ200Åとおよそ2000Åの間の厚みとなるように形成されている。絶縁層204は、時々「埋め込み酸化物(buried oxide)」層として言及される。シリコンまたは半導体膜202が、絶縁サブストレート201の上に形成されるときに、絶縁体上シリコンまたは半導体(silicon or semiconductor−on−insulating、 SOI)サブストレート200が生成される。他の典型的な実施例においては、サブストレート201は、これらに限定されるわけではないが、シリコン単結晶サブストレートまたはヒ化ガリウム(gallium−arsenide)サブストレートといった、半導体サブストレートであり得る。
【0018】
半導体膜202が、典型的な一つの実施例においては、シリコン膜であるとしても、他の実施例においては、半導体膜202は、他のタイプの半導体膜であり得る。これらに限定されるわけではないが、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、アンチモン化インジウム、リン化ガリウム、アンチモン化ガリウム、またはカーボンナノチューブ、といったものである。典型的な一つの実施例においては、半導体膜202は、本質的な(例えば、ドーピングされていない)シリコン膜である。別の実施例においては、半導体膜202は、濃度レベルが、およそ1x1016atoms/cm3とおよそ1x1019atoms/cm3の間であり、P型またはN型の伝導性を持つようにドーピングされている。半導体膜202は、(例えば、半導体膜202がデポジットされている間に)ドーピングされ得るか、または、半導体膜202が、例えば、イオン注入(ion−implantation)によって、サブストレート201の上に形成された後でドーピングされ得る。形成の後でドーピングすることで、PMOSおよびNMOS両方のトライゲートデバイスを同一の絶縁サブストレート上に簡単に製作できるようになる。加工プロセスのこの時点における半導体ボディのドーピングレベルは、デバイスのチャンネル領域のドーピングレベルを決定する。
【0019】
半導体膜202は、製作されたトライゲートトランジスターの、後に生成される半導体ボディにとって望ましい高さと、ほぼ等しい厚みに形成されている。典型的な一実施例においては、半導体膜202は、およそ30ナノメートルより小さい、そして、理想的には、およそ20ナノメートルより小さい、厚み又は高さ205を有する。別の実施例においては、半導体膜202は、生成されるライゲートトランジスターにとって望ましいゲート「長さ」と、ほぼ等しい厚みに形成されている。さらに、別の実施例においては、半導体膜202は、デバイスの望ましいゲート長さよりも厚く形成されている。さらに、また別の実施例においては、半導体膜202は、生成されたトライゲートトランジスターが、設計されたゲート長さ(Lg)で、完全に使い果たされた手法においても操作可能とする厚みに形成される。
【0020】
半導体膜202は、サブストレート201の上に形成され得る。図3のステップ301は、ここに開示される本発明の実施例に従って、トライゲートトランジスター製作のこの部分に対応している。絶縁体上シリコン(SOI)を形成する典型的な一つの技術においては、一般的にSIMOX技術として知られており、単結晶性シリコンサブストレートの中に、高用量の酸素原子が埋め込まれ、次に、サブストレートの中に埋め込み酸化物204を生成するようにアニールされる。上記埋め込み酸化物204の単結晶性シリコンサブストレート部分は、半導体膜202となる。SOIサブストレートを形成するために使用される別の典型的な技術は、一般的にはボンデッド(bonded)SOIとして言及されているエピタキシャルシリコン膜転送技術である。ボンデッドSOI技術においては、第一のシリコンウェハーは、その表面上で成長する薄い酸化物を有しており、後にSOI構造において埋め込み酸化物204として働く。次に、第一のウェハーのシリコン表面の下に高ストレス領域を形成するために、大用量の水素インプランテーション(hydrogen implantation)が第一のシリコンウェハーの中に行われる。第一のウェハーは、次に、ひっくり返され、第二のシリコンウェハーの表面に結合される。第一のウェハーは、次に、水素インプランテーションにより生成された高ストレス面に沿って割られ、上面の薄いシリコン層とその下の埋め込み酸化物とを、単結晶シリコンサブストレートの上面に有する、SOI構造を生じる。HCスムージングまたはケミカルメカニカルポリッシュ(CMP)といった、平滑化技術は、望ましい厚みになるまで、半導体膜202の上面を滑らかにするように使用される。別の代替的な実施例においては、サブストレート201は、シリコンといった、バルク材料から形成し得る。
【0021】
加工プロセスのこのポイントにおいて、望むのであれば、そこに形成される種々のトランジスターをお互いに絶縁するために、絶縁領域(図示なし)を、SOIサブストレート200内に形成することができる。絶縁領域は、トライゲートトランジスターを取り囲んでいるサブストレート膜202の部分を、例えば、フォトリソグラフィとエッチィング技術により、エッチング除去し(ething away)、次に、エッチングされた領域を、SiO2といった、絶縁膜で埋め合わせることにより形成され得る。
【0022】
図2Bに示すように、サブストレート200の上にトライゲートトランジスターを形成するために、半導体膜202の上にフォトレジストマスク(photoresisit mask)206が形成される。フォトレジストマスク206は、一つまたはそれ以上の半導体ボディまたはフィンが、後に半導体膜202において形成される場所を定める一つのパターンまたは複数のパターンを含んでいる。フォトレジストマスク206は、マスク(masking)、露光(exposing)、および、ブランケットデポジットフォトレジストフィルム(blanket−deposited photoresist film)の現像、を含むフォトリソグラフィ技術により形成され得る。フォトレジストパターンは、後に形成されるトライゲートトランジスターの半導体ボディまたはフィンの望ましい幅を決定する。典型的な一実施例において、パターンは、加工されたトランジスターの望ましいゲート長さLgの幅と同等または大きい幅を持ったフィン、または、ボディを定めている。従って、トランジスターの加工に使用される、最も厳しいフォトリソグラフィの制約は、ゲート電極のパターニング(patterning)に関するものであり、半導体ボディまたはフィンを定めることではない。典型的な一実施例においては、半導体ボディまたはフィンは、およそ30ナノメートルより小さいか等しく、そして、理想的にはおよそ20ナノメートルより小さいか等しい、幅を有している。典型的な一実施例においては、半導体ボディまたはフィンのためのパターンは、シリコンボディ高さ205にほぼ等しい幅を有する。
【0023】
加えて、フォトレジストマスク206は、また、ソースランディングパッド(図示なし)とドレインランディングパッド(図示なし)が形成されるべき場所を定めるためのパターンを含み得る。ランディングパッド(図示なし)は、加工されたトランジスターの、種々のソース領域を共に接続し、そして、種々のドレイン領域を共に接続するために使用され得る。
【0024】
フォトレジストマスク206を形成した後、一つまたはそれ以上のシリコンボディ207、またはフィン207(図2C)を形成するために、そして、望むのであれば、ソースとドレインのランディングパッドを形成するために、半導体膜202は、フォトレジストマスク206に合わせてエッチングされる。図3のステップ302は、ここに開示された本発明の実施例に従って、トライゲートトランジスター加工のこの部分に対応している。半導体膜202は、下にある埋め込み酸化物層204がむき出しになるまでエッチングされる。非等方プラズマ(anisotropic plasma)エッチングまたはリアクティブイオン(reactive ion)エッチングといった、半導体エッチング技術が、マスク206に合わせて半導体膜202をエッチするために使用され得る。半導体膜202がエッチングされた後で、一つまたはそれ以上の半導体ボディまたはフィン 207(そして、望むのであれば、ソース/ドレイン ランディングパッド)を形成するためにフォトレジストマスクは除去される。図2Cに示すように、例えば、ケミカルストリップ(chemical stripping)と酸素アッシング(O2 ashing)を使用して、サブストレートと半導体ボディを生成する。別の代替的な実施例においては、ウェル(wells)とVtインプラントが形成され得る。
【0025】
次に、図2Dに示すように、ゲート誘電体層208が、各半導体ボディ207の上に、そして周りに形成される。つまり、ゲート誘電体層208は、各半導体ボディ207の上面209に形成され、各半導体ボディ207の左右に向かい合った側壁210と211の上にも同様に形成される。ゲート誘電体は、デポジットされた誘電体(deposited dielectric)または成長した誘電体(grown dielectric)であり得る。典型的な一つの実施例においては、ゲート誘電体層208は、ドライ/ウェット酸化プロセスを用いて成長した二酸化シリコンの誘電体膜である。典型的な一実施例においては、二酸化シリコンの誘電体膜は、およそ5Åとおよそ15Åの間の厚みとなるまで成長させられる。別の実施例においては、ゲート誘電体膜207は、これらに限定されるわけではないが、チタン酸ジルコン酸(PZT)またはバリウムストロンチウム(BST)といった、タンタル五酸化物とチタン酸化物またはHi−K誘電体といった、金属酸化誘電体といった、高誘電率膜といった、デポジットされた誘電体である。高誘電率膜は、例えば、化学蒸着(CVD)によって形成され得る。典型的な一つの代替的な実施例においては、Hi−K/メタル ゲート加工プロセスのために、ダミーゲートが形成され得る。
【0026】
ゲート誘電体層208が形成された後で、ゲート電極212が形成される。図3のステップ303は、ここに開示される本発明の実施例に従ったトライゲートトランジスター加工のこの部分に対応している。図2Dおよび図2Eに示すように、ゲート電極212は、ゲート誘電体層208の全ての側面上に形成される。図2Eは、一つのゲート電極212を介して、共に結合された二つのトランジスターを示している。一方、図2Dは、一つだけのトランジスターを示している。ゲート電極212は、底面(図示なし、絶縁層204の上に形成されている)と反対側に、上面213(図2D)を有しており、一対の左右に向かい合った側壁214と215を有している。左右に向かい合った側壁214と215の間の距離は、トライゲートトランジスターのゲート長さLgを定める。典型的な一つの実施例においては、ゲート長さLgは、およそ30ナノメートルより小さいか、または等しい、そして、理想的には、およそ20ナノメートルより小さいか、または等しい。
【0027】
図2Dに示すように、ゲート電極212は、例えば、サブストレートの上に好適なゲート電極材料をブランケットデポジット(blanket depositioning)することで形成され得る。典型的な一つの実施例においては、ゲート電極212は、およそ200Åとおよそ3000Åの間の厚みとなるように形成されている。別の実施例においては、ゲート電極は、半導体ボディ208の高さの少なくとも3倍の厚み、または高さを有している。ゲート電極材料からゲート電極212を形成するために、ゲート電極材料は、次にフォトリソグラフィとエッチングの技術を使用してパターン化される。典型的な一つの実施例においては、ゲート電極材料は多結晶性シリコン−ゲルマニュウム合金を含む。さらに別の実施例においては、ゲート電極材料は、タングステン、タンタル、そしてそれらの窒化物といった、金属膜を含み得る。
【0028】
次に、トランジスターのソース領域216とドレイン領域217が、半導体ボディ208において、ゲート電極212の向き合った側面上に形成される。典型的な一つの代替的な実施例においては、チップ(tips)とスペーサー(spacer)が形成され得る。図3のステップ304は、ここに開示される本発明の実施例に従ったトライゲートトランジスター加工のこの部分に対応している。典型的な一つの実施例においては、ソース領域216とドレイン領域217は、チップまたはソース/ドレイン延長領域(図示なし)を含む。そのようなソースとドレインの延長領域は、チップ領域を形成するために、半導体ボディ207のゲート電極212の両方の側面上で、半導体ボディ207の中にドーパント(dopants)を配置することにより形成され得る。もし、ソースとドレインのランディングパッド(図示なし)が使用されるのなら、ソースとドレインのランディングパッドもまた、同時にドーピングされ得る。PMOSトライゲートトランジスターのためには、半導体フィンまたはボディ208は、P型伝導性を有し、濃度が、およそ1x1020atoms/cm3とおよそ1x1021atoms/cm3の間にあるように、ドーピングされる。NMOSトライゲートトランジスターのためには、半導体フィンまたはボディ208は、濃度が、およそ1x1020atoms/cm3とおよそ1x1021atoms/cm3の間にあるように、N型伝導性のイオンによりドーピングされる。典型的な一つの実施例においては、シリコン膜は、イオン注入(ion−implantation)によりドーピングされる。別の実施例においては、イオン注入は垂直方向(例えば、サブストレート200に垂直な方向)に生じている。ゲート電極212が、多結晶性シリコンのゲート電極であるときは、ゲート電極212は、イオン注入の際にドーピングされ得る。ゲート電極212は、イオン注入のステップが、トライゲートトランジスターのチャンネル領域(図示なし)をドーピングするのを防ぐマスクのように働く。チャンネル領域は、ゲート電極212の下に位置する、またはゲート電極により囲まれた、半導体ボディ208の部分である。もしゲート電極212が金属電極であるときは、イオン注入工程の際にドーピングを防ぐために、誘電体のハードマスクが使用され得る。別の実施例においては、ソリッドソースディフュージョン(solid−source diffusion)といった、他の典型的な方法が、ソースとドレインの延長を形成するように半導体ボディをドーピングするために使用され得る。別の実施例においては、ソースとドレイン領域 216と217は、ソースとドレインコンタクト領域を形成するために半導体ボディのむき出しの表面上に形成された半導体膜(図示なし)を含む。別の実施例においては、半導体膜(図示なし)は、ソース−ドレインエリアにおいてフィンをリセスエッチングした後で成長させられるだろうし、半導体膜は、チャンネルを歪ませるために使用されるだろう。一つの例は、歪みシリコンゲルマニュウム SiGeである。別の例は、歪みシリコンカーバイド SiCである。
【0029】
典型的な実施例においては、半導体ボディ207において「ハロー(halo)」領域(図示なし)が、ソース/ドレイン領域、またはソース/ドレイン延長領域の形成の前に形成され得る。ハロー領域は、デバイスのチャンネル領域において形成されたドーピングされた領域であり、デバイスのチャンネル領域と同じ伝導性であり、デバイスのチャンネル領域のドーピングより、わずかに高い濃度である。ハロー領域は、大きく角度付けされた(large angled)イオン注入技術を使用して、ドーパントをゲート電極の下にイオン−インプラントすることにより形成され得る。
【0030】
次に、望むのであれば、重々に(heavily)ドーピングされたソース/ドレイン コンタクト領域や、ゲート電極と同様にソース領域とドレイン領域の上にデポジットされたシリコン、といったような、付加的な機能を形成するために、サブストレートには、さらなる加工処理がされ得る。そして、ゲート電極と同様に、ソース/ドレイン コンタクトが形成され得る。ソース/ドレイン コンタクトは、フィンの周りにメタルをデポジットして、反応させるか、または反応させずにおくか、することにより、形成され得る。もし、デポジットされたメタルを反応させずにおくなら、望まない領域におけてメタルが取り除かれてしまうだろう。
【0031】
典型的な一つの実施例においては、誘電体の側壁スペーサー218(図2F)は、ゲート電極212の側壁の上に形成され得る。側壁スペーサー218は、重い(heavy)ソース/ドレイン コンタクト インプラントをオフセットするのに使用し得るし、選択的なシリコン デポジションの際に、ソース/ドレイン領域をゲート電極から隔離するために使用され得る。スペーサー218は、サブストレート200の上に、同一平面上の(conformal)誘電体膜を、ブランケットデポジットすることで形成され得る。誘電体膜は、これらに限定されるわけではないが、窒化シリコン、酸化シリコン、酸窒化シリコン(silicon oxynitride)、またはこれらの組み合わせ、といったものである。
誘電体膜形成スペーサー218は、誘電体膜が、実質的に一様な高さで形成するように、ゲート電極212の側壁といった、垂直な表面の上に同一平面的に(conformal)デポジットされる。半導体ボディ207の上部といった、水平な表面の上や、ゲート電極212の上部、についても同様である。典型的な一つの実施例においては、誘電体膜は、ホット−ウォール ロー−プレッシャー ケミカル ベイパー デポジション(low−pressure chemical vapor deposition、 LPCVD)プロセスにより形成される窒化シリコン膜である。デポジットされた誘電体膜の厚みは、形成されたスペーサーの幅または厚さを決定する。典型的な一実施例においては、誘電体膜は、およそ20Åとおよそ200Åの間の厚みとなるように形成されている。
【0032】
次に、図2Fに示すように、誘電体膜には、側壁スペーサー218を形成するために、例えば、プラズマ エッチングまたはリアクティブ(reactive)イオン エッチング、といった異方性エッチングがされる。誘電体膜の異方性エッチングは、ゲート電極212(もし使用されていれば、ランディングパッド(図示なし)の上面も同様に)といった、水平な表面から誘電体膜を取り除き、ゲート電極212の側壁といった、垂直な表面に隣接した誘電体側壁を残す。エッチングは、全ての水平な表面から誘電体膜を取り除くのに充分な時間だけ継続される。典型的な一実施例においては、図2Fに示すように、半導体ボディ207の側壁の上のスペーサー材料を取り除くために、オーバーエッチングが利用される。結果として、図2Fに示すように、ゲート電極212の側壁に沿って、かつ隣接して延びる、側壁スペーサー218が形成される。側壁スペーサー218の高さは、ゲート電極212の高さより小さく描かれている。
【0033】
次に、図2Gに示すように、望むのであれば、半導体膜219が、半導体ボディ207(ランディングパッド(図示なし)と同様に)のむき出しの表面上に形成され得る。加えて、望むのであれば、半導体膜220が、ゲート電極212の上面に形成され得る。半導体膜220は、単結晶の膜または多結晶の膜であり得る。典型的な一実施例においては、半導体膜219は、エピタキシャル(単結晶の)シリコン膜である。典型的な一つの実施例においては、シリコン膜219は、半導体ボディ207のむき出しの上面と側面といった、シリコンを含んだむき出しの領域の上にのみシリコンが形成される、選択的なデポジションプロセスによって形成される。選択的なデポジションプロセスにおいては、シリコン膜は、側壁スペーサー218といった、誘電体エリアの上には形成されない。ゲート電極212が多結晶シリコン膜を有するときは、シリコン膜220を形成するためにゲート電極212の上面の上に、半導体膜が、また選択的に形成される。典型的な一つの実施例においては、シリコン膜220は、およそ50Åとおよそ500Åの間の厚みとなるように形成されている。シリコン膜は、その場でドーピングされ得る(例えば、デポジットの際にドーピングされる)、もしくは、例えば、イオンプランテーションまたはソリッド−ソースディフュージョン(solid−source diffusion)により、後でドーピンされ得る。シリコン膜は、デバイスのソース領域とドレイン領域にとって望ましい伝導性のタイプにドーピングされる。典型的な一実施例においては、デポジットされたシリコン膜219と220は、本質的なシリコン膜(例えば、ドーピングされていないシリコン膜)である。半導体膜219のデポジションは、レイズド ソース/ドレイン領域(raised source and dorain regions)を形成し、デバイスの寄生性(parastics)を改善している。
【0034】
図2Hに示すように、典型的な一つの実施例においては、デポジットされたシリコン膜219と220は、垂直イオン注入角度を用いたイオン注入によりドーピングされる。イオン注入は、デポジットされたシリコン膜219とその下にある半導体ボディ207を、ソース コンタクト領域216とドレイン コタクト領域(図2Hにおいて図示なし)を形成するために、濃度、およそ1x1020atoms/cm3とおよそ1x1021atoms/cm3の間になるまでドーピングされる。側壁スペーサー218は、ソース/ドレイン コンタクト インプランテーション ステップをオフセットし、側壁スペーサー218の下のドーピングされたシリコンボディの領域として、チップ領域(図示なし)を定める。このように、加工は、ソース領域216とドレイン領域217(図2Hにおいて図示なし)のそれぞれがチップ領域とコンタクト領域を有するように処理をする。チップ領域(図示なし)は、側壁スペーサー218の下にある半導体ボディ207の領域である。コンタクト領域は、半導体ボディ207の領域であり、側壁スペーサー218の外側端に隣接している、デポジットされたシリコン膜219である。加えて、ソース/ドレイン コンタクト領域は、使用される際には、ソースとドレイン ランディング パッド(図示なし)を含む。
【0035】
次に、メタル221が、ソース領域とドレイン領域の上に、包み込む形態(ラップアラウンド)で形成される。ゲート電極212の上部も同様である。典型的な一つの実施例においては、ソース領域とドレイン領域の上部及び側壁がむき出しとなるように、デポジットされたSiO2(図示なし)といった、ILD層の中にコンタクト ビア(via)を形成するためのトレンチが形成される。メタル221が、次に、むき出しにされたソース領域とドレイン領域の上に、CDV技術を使用してデポジットされる。別の典型的な実施例においては、メタル221は、むき出しにされたソース領域とドレイン領域の上に、ALD技術を使用してデポジットされる。残りのビアは、メタル的タングステン(metal like tungsten)により埋められる。タングステンとコンタクト メタルは、化学的機械的研磨により、ビアの外側の領域から取り除かれる。別の典型的な実施例においては、メタルは、ビアの穴の内側にデポジットされ、フィン全体を消費しないケイ化メタルを形成するように反応される。別の典型的な実施例においては、メタルは、デバイスを熱処理することにより、メタル221とセッしているソース領域とドレイン領域の表面に、ケイ化物を形成することができる。典型的な一つの実施例においては、メタル221とソース領域・ドレイン領域の間のインターフェイス領域がフフィン高さと比例関係を保つために、ソース領域の全体またはドレイン領域の全体を消費することのないようにケイ化物が形成される。そして、ケミカルエッチングなどによって、余ったメタル221が取り除かれる。Hi−Kメタル ゲートが使用される典型的な一つの実施例においては、ゲート上にはケイ化物は形成されない。図3のステップ305は、ここに開示される本発明の実施例に従って、トライゲートトランジスター製作のこの部分に対応している。メタル221は、これらに限定されるわけではないが、チタン、タングステン、ニッケル、銅、またはコバルト、またはNiSiの接触抵抗と同等か、それ以下の接触抵抗を有する他のいかなる金属、といった、ソース領域とドレイン領域に対して良いコンタクトを提供する材料から形成され得る。メタル221は、ソースとドレイン コンタクト領域を形成するように、ソース領域とドレイン領域の上に形成され、コンタクト領域は、有利なように、フィン高さの増加に応じて増加する。
【0036】
図示された実施例の上記の記載は、要約(Abstract)における記載も含めて、完全で余すところがなく、または、開示されたまさにその形態に限定するように、意図されたものではない。ここでは、特定の実施形態や実施例が説明目的のために記載されている一方、当業者にとって理解されるように、本発明の範囲内において種々の同等な変更が可能である。
【0037】
これらの変更は、上記の詳細な記載に照らして成すことができる。添付の特許請求の範囲で使用される文言は、本発明の範囲を、本明細書と特許請求の範囲において開示される特定の実施例に限定するように解釈されるべきではない。むしろ、ここに開示された実施例に係る本発明の範囲は、添付の特許請求の範囲により決定されるべきであり、クレーム解釈の確立された方策に従って解釈されるべきものである。
【特許請求の範囲】
【請求項1】
半導体デバイスであって:
サブストレートと;かつ
該サブストレートの上に形成された半導体ボディであり、該半導体ボディは、ソース領域とドレイン領域とを有しており、該ソース領域と該ドレイン領域の少なくとも一つは、第一の側面と、第二の側面と、そして上面とを有しており、該第一の側面は、該第二の側面と向かい合っている、半導体ボディと、
メタル層であり、実質的に全ての第一の側面の上と、実質的に全ての第二の側面の上と、そして前記ソース領域と前記ドレイン領域の少なくとも一つの上面の上に、形成された、メタル層と、
を有することを特徴とする半導体デバイス。
【請求項2】
前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
請求項1に記載の半導体デバイス。
【請求項3】
前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
請求項2に記載の半導体デバイス。
【請求項4】
前記メタル層は、チタン、タングステン、ニッケル、銅、もしくはコバルト、もしくは接触抵抗がNiSiと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を含んでいる、
請求項3に記載の半導体デバイス。
【請求項5】
前記半導体デバイスは、さらに:
前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、形成されたゲート誘電体層と、かつ
前記ゲート誘電体層の上に形成されたゲート電極と、
を有することを特徴とする、
請求項4に記載の半導体デバイス。
【請求項6】
前記半導体デバイスは、さらに:
前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、形成されたゲート誘電体層と、かつ
前記ゲート誘電体層の上に形成されたゲート電極と、
を有することを特徴とする、
請求項1に記載の半導体デバイス。
【請求項7】
前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
請求項6に記載の半導体デバイス。
【請求項8】
前記メタル層は、チタン、タングステン、ニッケル、銅、またはコバルト、または接触抵抗がNiSiと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を有している、
請求項7に記載の半導体デバイス。
【請求項9】
前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
請求項8に記載の半導体デバイス。
【請求項10】
半導体デバイスの製造方法であって、該方法は:
サブストレートを提供する工程と;および
該サブストレートの上に形成された半導体ボディであり、該半導体ボディは、ソース領域とドレイン領域とを有しており、該ソース領域と該ドレイン領域の少なくとも一つは、第一の側面と、第二の側面と、そして上面とを有しており、該第一の側面は、該第二の側面と向かい合っている、半導体ボディを形成する工程と、および
メタル層であり、実質的に全ての第一の側面の上と、実質的に全ての第二の側面の上と、そして前記ソース領域と前記ドレイン領域の少なくとも一つの上面の上に、形成された、メタル層を形成する工程と、
を有することを特徴とする半導体デバイスの製造方法。
【請求項11】
前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
請求項10に記載の半導体デバイスの製造方法。
【請求項12】
前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
請求項11に記載の半導体デバイスの製造方法。
【請求項13】
前記メタル層は、チタン、タングステン、ニッケル、銅、またはコバルト、または接触抵抗がNiSiと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を有している、
請求項12に記載の半導体デバイスの製造方法。
【請求項14】
前記半導体デバイスの製造方法は、さらに:
前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、ゲート誘電体層を形成する工程と、かつ
前記ゲート誘電体層の上にゲート電極を形成する工程と、
を有することを特徴とする、
請求項13に記載の半導体デバイスの製造方法。
【請求項15】
前記半導体デバイスの製造方法は、さらに:
前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、ゲート誘電体層を形成する工程と、かつ
前記ゲート誘電体層の上に形成されたゲート電極と、
を有することを特徴とする、
請求項10に記載の半導体デバイスの製造方法。
【請求項16】
前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
請求項15に記載の半導体デバイスの製造方法。
【請求項17】
前記メタル層は、チタン、タングステン、ニッケル、銅、またはコバルト、または接触抵抗がNiSiと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を有している、
請求項16に記載の半導体デバイスの製造方法。
【請求項18】
前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
請求項17に記載の半導体デバイスの製造方法。
【請求項1】
半導体デバイスであって:
サブストレートと;かつ
該サブストレートの上に形成された半導体ボディであり、該半導体ボディは、ソース領域とドレイン領域とを有しており、該ソース領域と該ドレイン領域の少なくとも一つは、第一の側面と、第二の側面と、そして上面とを有しており、該第一の側面は、該第二の側面と向かい合っている、半導体ボディと、
メタル層であり、実質的に全ての第一の側面の上と、実質的に全ての第二の側面の上と、そして前記ソース領域と前記ドレイン領域の少なくとも一つの上面の上に、形成された、メタル層と、
を有することを特徴とする半導体デバイス。
【請求項2】
前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
請求項1に記載の半導体デバイス。
【請求項3】
前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
請求項2に記載の半導体デバイス。
【請求項4】
前記メタル層は、チタン、タングステン、ニッケル、銅、もしくはコバルト、もしくは接触抵抗がNiSiと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を含んでいる、
請求項3に記載の半導体デバイス。
【請求項5】
前記半導体デバイスは、さらに:
前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、形成されたゲート誘電体層と、かつ
前記ゲート誘電体層の上に形成されたゲート電極と、
を有することを特徴とする、
請求項4に記載の半導体デバイス。
【請求項6】
前記半導体デバイスは、さらに:
前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、形成されたゲート誘電体層と、かつ
前記ゲート誘電体層の上に形成されたゲート電極と、
を有することを特徴とする、
請求項1に記載の半導体デバイス。
【請求項7】
前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
請求項6に記載の半導体デバイス。
【請求項8】
前記メタル層は、チタン、タングステン、ニッケル、銅、またはコバルト、または接触抵抗がNiSiと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を有している、
請求項7に記載の半導体デバイス。
【請求項9】
前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
請求項8に記載の半導体デバイス。
【請求項10】
半導体デバイスの製造方法であって、該方法は:
サブストレートを提供する工程と;および
該サブストレートの上に形成された半導体ボディであり、該半導体ボディは、ソース領域とドレイン領域とを有しており、該ソース領域と該ドレイン領域の少なくとも一つは、第一の側面と、第二の側面と、そして上面とを有しており、該第一の側面は、該第二の側面と向かい合っている、半導体ボディを形成する工程と、および
メタル層であり、実質的に全ての第一の側面の上と、実質的に全ての第二の側面の上と、そして前記ソース領域と前記ドレイン領域の少なくとも一つの上面の上に、形成された、メタル層を形成する工程と、
を有することを特徴とする半導体デバイスの製造方法。
【請求項11】
前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
請求項10に記載の半導体デバイスの製造方法。
【請求項12】
前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
請求項11に記載の半導体デバイスの製造方法。
【請求項13】
前記メタル層は、チタン、タングステン、ニッケル、銅、またはコバルト、または接触抵抗がNiSiと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を有している、
請求項12に記載の半導体デバイスの製造方法。
【請求項14】
前記半導体デバイスの製造方法は、さらに:
前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、ゲート誘電体層を形成する工程と、かつ
前記ゲート誘電体層の上にゲート電極を形成する工程と、
を有することを特徴とする、
請求項13に記載の半導体デバイスの製造方法。
【請求項15】
前記半導体デバイスの製造方法は、さらに:
前記ソース領域と前記ドレイン領域の間の半導体ボディの、前記第一の側面の上と、前記第二の側面の上と、そして、前記上面の上とに、ゲート誘電体層を形成する工程と、かつ
前記ゲート誘電体層の上に形成されたゲート電極と、
を有することを特徴とする、
請求項10に記載の半導体デバイスの製造方法。
【請求項16】
前記メタル層は、実質的に全ての前記第一の側面と前記第二の側面に、前記半導体ボディの高さに比例して増減するコンタクト面を提供する、
請求項15に記載の半導体デバイスの製造方法。
【請求項17】
前記メタル層は、チタン、タングステン、ニッケル、銅、またはコバルト、または接触抵抗がNiSiと同等かそれ以上である他のいかなるメタル、またはこれらの組み合わせ、を有している、
請求項16に記載の半導体デバイスの製造方法。
【請求項18】
前記サブストレートは、絶縁サブストレート、またはバルクサブストレートを含む、
請求項17に記載の半導体デバイスの製造方法。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図3】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図3】
【公表番号】特表2013−511852(P2013−511852A)
【公表日】平成25年4月4日(2013.4.4)
【国際特許分類】
【出願番号】特願2012−540177(P2012−540177)
【出願日】平成22年12月2日(2010.12.2)
【国際出願番号】PCT/US2010/058670
【国際公開番号】WO2011/087605
【国際公開日】平成23年7月21日(2011.7.21)
【出願人】(593096712)インテル コーポレイション (931)
【Fターム(参考)】
【公表日】平成25年4月4日(2013.4.4)
【国際特許分類】
【出願日】平成22年12月2日(2010.12.2)
【国際出願番号】PCT/US2010/058670
【国際公開番号】WO2011/087605
【国際公開日】平成23年7月21日(2011.7.21)
【出願人】(593096712)インテル コーポレイション (931)
【Fターム(参考)】
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