【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 ＣＭＯＳ構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 （もっと読む）

【課題】本発明は、シリコン層上に、抵抗値が低く、かつ平坦性の良好なニッケルモノシリサイド層を形成可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】基板に形成されたシリコン層を覆ように白金を含むニッケル層を堆積する工程であって、シリコン層に近い部分では遠い部分と比較して結晶性が低くなるように、白金を含むニッケル層を堆積する工程Ｓ０５と、基板を加熱することで、シリコン層と白金を含むニッケル層との界面にニッケルモノシリサイド層を形成する工程Ｓ０７と、を有する。 （もっと読む）

【課題】マイクロクリスタルシリコン薄膜と金属薄膜との過剰なシリサイド化反応を抑制して、マイクロクリスタルシリコン薄膜の膜剥れを防止する。
【解決手段】半導体装置２０の配線として備えられ、マイクロクリスタルシリコン薄膜８と該薄膜上に形成された金属薄膜９とから成る積層配線であって、マイクロクリスタルシリコン薄膜８の結晶組織を構成している結晶粒には、半導体装置の製造時の熱処理で生じた金属薄膜９とのシリサイド化反応に起因して膜厚方向に成長した柱状の結晶粒が含まれ、マイクロクリスタルシリコン薄膜８の膜厚方向の長さがマイクロクリスタルシリコン薄膜８の膜厚の６０％以上である柱状の結晶粒が、マイクロクリスタルシリコン薄膜８の結晶粒の全数の６％以上１５％以下となるように形成されている。 （もっと読む）

【課題】一定のドレイン電圧及びゲート電圧に対して得られるドレイン電流を増大することの出来る半導体装置の製造方法を提供する。
【解決手段】チャンネル領域と、ソース領域及びドレイン領域と、前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第１の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第２の電極とを備えた半導体装置の製造に際し、前記ゲート絶縁膜を、酸素の含有量を１ｐｐｂ以下にした水素添加超純水にＩＰＡを添加した洗浄液を用いて、酸素含有量１ｐｐｂ以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で形成することにより、前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイ値が０．３ｎｍ以下となるようにするとともに、前記第１の電極から前記チャンネル領域までの抵抗率を４Ω・μｍ以下とした。 （もっと読む）

【課題】ショットキー障壁の高さおよび幅を容易に制御すると共に寄生抵抗が低く、且つ短チャネル効果を効果的に抑制する。
【解決手段】金属ソース・ドレイン電極(ニッケルシリサイド)６とＰ型シリコン基板１との間に、セシウム含有領域５を形成している。こうして、金属ソース・ドレイン電極６近傍のセシウムをイオン化して正孔に対するエネルギー障壁高さを大きくし、金属ソース・ドレイン電極６とＰ型シリコン基板１との間のリーク電流を著しく低減する。また、チャネルと金属ソース・ドレイン電極６との間のショットキー障壁の高さおよび幅を実効的に小さくして寄生抵抗を著しく低減する。したがって、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定でき、極めて浅いソース・ドレインを形成して良好な短チャネル効果特性を得ることができる。 （もっと読む）

【課題】電極抵抗および界面抵抗の低下を実現する熱安定性の高いバリアメタル構造を備えた半導体装置を提供すること。
【解決手段】実施形態の半導体装置は、半導体基板１の上に形成されたポリシリコン膜２と、前記ポリシリコン膜上に形成された金属のシリサイド膜１０と、を備える。実施形態の半導体装置は、前記シリサイド膜の上に形成された前記金属の酸化膜４と、前記酸化膜の上に形成されたタングステン或いはモリブデンを含む膜５と、を備える。 （もっと読む）

【課題】高性能な不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１の方向に積み重ねられる第１及び第２のメモリセルＭＣを有し、第２の方向に延びるフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３と、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の第２の方向の一端に接続され、第３の方向に延びる梁５とを備える。フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３及び梁５は、それぞれ、第１の方向に積み重ねられる第１及び第２の半導体層２ａ，２ｂを備え、梁５は、第３の方向の一端に第１及び第２の半導体層２ａ，２ｂに対するコンタクト部を有し、かつ、梁５とフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の接続部からコンタクト部まで延びる低抵抗領域８を有する。 （もっと読む）

【課題】ゲートラストプロセスの工程数を削減しつつ、所望の信頼性及び特性が得られるメタルゲート電極を備えたＭＩＳＦＥＴを実現できるようにする。
【解決手段】各ゲート溝の少なくとも底面上にゲート絶縁膜１１２及び保護膜１１３が順次形成されている。一方のゲート溝内の保護膜１１３の上には第１の金属含有膜１１４ａ及び第２の金属含有膜１１４ｂが順次形成されており、他方のゲート溝内の保護膜１１３の上には第２の金属含有膜１１４ｂが形成されている。一方のゲート溝内の保護膜１１３の厚さと比べて、他方のゲート溝内の保護膜１１３の厚さは薄い。 （もっと読む）

【課題】白金（Ｐｔ）化合物の薄膜を、他の部材を過度に酸化・腐食することなしに除去する半導体基板製品の製造方法、これに用いられる薄膜除去液を提供する。
【解決手段】白金化合物の薄膜を有する半導体基板を準備する工程と、薄膜除去液を準備する工程と、前記半導体基板に前記薄膜除去液を適用して前記白金化合物の薄膜を除去する工程とを含む半導体基板製品の製造方法であって、前記薄膜除去液が、ハロゲン分子、ハロゲンイオン、及び水を組み合わせて含む半導体基板製品の製造方法。 （もっと読む）

【課題】グラフェンの特性を生かしつつ、高耐圧デバイスや紫外発光・受光デバイスを実現する。
【解決手段】半導体デバイスを、２次元構造のグラフェン電極２、３と、グラフェン電極のグラフェン端に結合した２次元構造のボロンナイトライド半導体層５とを備えるものとする。 （もっと読む）

【課題】高温化下でも安定な高信頼性を有する配線を容易に精度良く形成する方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置の製造方法は、半導体基板上方に窒化チタンからなる第１の絶縁層を形成し、第１の絶縁層に複数の溝を形成し、溝の底面及び側壁下部を覆う部分が溝の側壁上部を覆う部分よりも厚くなるように、溝の底面及び側壁を覆うバリアメタルを形成し、溝のバリアメタル上に金属膜を埋め込み、複数の配線を形成し、第１の絶縁層を除去して、隣り合う複数の配線の間に配線に接するような空隙を形成し、複数の配線の上面に、金属又は酸化物からなるキャップ膜を形成し、複数の配線の上面及び側壁を覆うようにシリコンナイトライドカーバイド膜又は窒化ボロン膜からなる拡散防止膜を形成し、複数の配線の上面を覆い、且つ、複数の配線間に空隙が形成されるように、第２の絶縁層を形成する。 （もっと読む）

【課題】高集積化することができる半導体装置、金属膜の製造方法及び半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板に形成され、ヒ素を含むヒ素拡散層と、前記ヒ素拡散層上に形成された金属膜と、を備える。前記金属膜は、タングステン、チタン、ルテニウム、ハフニウム及びタンタルからなる群より選択された少なくとも１種の金属、並びにヒ素を含む。 （もっと読む）

【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ動作すると共に高耐圧及び高電流で動作可能な、半導体素子及び製造方法を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間され、窒化物半導体層３０にショットキー接合されるソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、ドレイン電極５０と離間されるように誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上部に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】オン抵抗を低め、高電流で動作する半導体素子及び製造方法を提供する。
【解決手段】基板１０上部に配設され、内部に２次元電子ガスチャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間して配設され、窒化物半導体層３０にショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成され、ドレイン電極５０とソース電極６０との間にリセスを形成する誘電層４０と、ドレイン電極５０と離間して誘電層４０上及びリセスに配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向へのエッジ部分上部に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】半導体素子、例えばＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフまたはエンハンスメントモード動作する半導体素子及び製造方法を提供する。
【解決手段】基板１０上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、該窒化物半導体層３０にオミック接合されたドレイン電極５０と、該ドレイン電極５０と離間して配設され、該窒化物半導体層３０にショットキー接合されたソース電極６０と、該ドレイン電極５０と該ソース電極６０との間の窒化物半導体層３０上及び該ソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、該ドレイン電極５０と離間して誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】Ｃｕ合金層と半導体層との間に通常設けられるバリアメタル層を省略しても優れた低接触抵抗を発揮し得、さらに半導体層との密着性に優れており、且つ電気抵抗率が低減された配線構造を提供すること。
【解決手段】本発明の配線構造は、基板の上に、基板側から順に、半導体層と、Ｃｕ合金層とを備えた配線構造であって、前記Ｃｕ合金層は、基板側から順に、合金成分としてＭｎと、Ｘ（Ｘは、Ａｇ、Ａｕ、Ｃ、Ｗ、Ｃａ、Ｍｇ、Ａｌ、ＳｎおよびＮｉよりなる群から選択される少なくとも一種）を含有する第一層と、純Ｃｕ、またはＣｕを主成分とするＣｕ合金であって前記第一層よりも電気抵抗率の低いＣｕ合金からなる第二層、とを含む積層構造である。 （もっと読む）

【課題】十分なキャパシタ容量が得られ、リーク電流や寄生容量を抑制した薄膜トランジスタ装置およびその製造方法を提供する。
【解決手段】薄膜トランジスタを備え、そのゲート電極１１１、ソース電極１３１、ドレイン電極１３２、バス配線、画素電極１３３、ゲート絶縁膜１２１、層間絶縁膜１２２、半導体層１４１の全部もしくは一部が塗布法もしくは印刷法で形成されてなり、ゲート絶縁膜１２１および／もしくは層間絶縁膜１２２が連続膜から構成され、連続膜が薄膜部と厚膜部から構成されてなる。 （もっと読む）

【課題】集積回路の動作速度の向上に有利な技術を提供する。
【解決手段】ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された半導体装置において、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが前記ｐ型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄い。 （もっと読む）