半導体装置
【課題】集積回路の動作速度の向上に有利な技術を提供する。
【解決手段】ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された半導体装置において、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが前記ｐ型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄い。
【解決手段】ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された半導体装置において、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが前記ｐ型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンの（５５１）面にトランジスタが形成された半導体装置に関する。
【背景技術】
【０００２】
現状のＣＭＯＳトランジスタにより構成される集積回路において、トランジスタのソース・ドレインのコンタクト部の抵抗成分は、集積回路の特性向上を阻害する原因となっている。抵抗成分が無いときのトランジスタの電流駆動能力である真性相互コンダクタンスｇｍｉに対して、ソース電極およびドレイン電極に直列抵抗Ｒｓが存在する場合の実効的な相互コンダクタンスｇｍｅｆｆは、（１）式で与えられる。
【０００３】
【数１】
・・・（１）
【０００４】
Ｒｓが大きくなると、ｇｍｉを大きくしてもｇｍｅｆｆの増加は僅かであり、集積回路の動作速度は向上しない。ｇｍｉが大きくなる超微細のトランジスタでは、直列抵抗Ｒｓを徹底的に小さくすることが、極めて重要である。トランジスタのソース電極、ドレイン電極の直列抵抗ＲＳは、ソース・ドレイン領域での金属電極とｎ＋領域、ｐ＋領域とのコンタクト抵抗Ｒｃを含む。ソース、ドレイン領域の不純物濃度が高濃度の時、コンタクト抵抗Ｒｃは、（２）で与えられる。
【０００５】
【数２】
・・・（２）
【０００６】
ここで、ｈはプランク定数、ｍは電子またはホールの有効質量、εｓはシリコンの誘電率、ＮＡはｎ＋領域、ｐ＋領域における電子密度またはホール密度、φｂは金属電極（シリサイド）とｎ＋領域またはｐ＋領域の間のバリアハイトである。コンタクト抵抗を低減するためには、コンタクト界面でのキャリア密度ＮＡを大きくし、さらに金属電極（シリサイド）とシリコンとのバリアハイトφｂを小さくしなくてはならない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００８／００７７４８号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
シリコンの（５５１）面上に形成されるトランジスタは、ｇｍｉの増大に有利である。しかし、ｐ型領域の（５５１）面およびｎ型領域の（５５１）面の双方の上に良好な特性を有するシリサイド層を形成することは困難であった。ｐ型領域の（５５１）面の上に形成されるシリサイド層は、ある程度の膜厚を有しないと均一な膜にならずに凝集してしまう。一方、ｎ型領域の（５５１）面の上に形成されるシリサイド層は、ｐ型領域の（５５１）面の上に形成されるシリサイド層と同じ膜厚では、バリアハイトが大きく、コンタクト抵抗Ｒｃあるいは直列抵抗Ｒｓを増大させてしまい、集積回路の動作速度の向上を妨げうる。
【０００９】
本発明は、上記の課題認識を契機としてなされたものであり、集積回路の動作速度の向上に有利な技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の側面は、ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された半導体装置に係り、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが前記ｐ型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄いことを特徴とする。
【００１１】
本発明の第２の側面は、ｎ型トランジスタがシリコンの（５５１）面に形成された半導体装置に係り、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが２ｎｍ以上かつ８．５ｎｍ以下であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、集積回路の動作速度の向上に有利な技術が提供される。
【図面の簡単な説明】
【００１３】
【図１】チャネル長４５ｎｍのトランジスタの１μｍチャネル幅当たりの電流駆動能力（飽和ドレイン電流）のコンタクト抵抗率依存性を示す図。
【図２】コンタクト抵抗率とバリアハイトとの関係を示す図。
【図３】ｎ型のシリコンの（５５１）面の上に形成されたエルビウムシリサイドのバリアハイトの膜厚依存性を示す図。
【図４】ｐ型領域のシリコンの（５５１）面の上に形成したパラジウムシリサイドの電子顕微鏡（ＳＥＭ）像を示す図。
【図５】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図６】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図７】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図８】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図９】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１０】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１１】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１２】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１３】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１４】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１５】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１６】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１７】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１８】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【発明を実施するための形態】
【００１４】
ｎ型領域のシリコンの（１００）面の上に形成されるシリサイド層の材料としては、エルビウム（Ｅｒ）シリサイド、ホルミウム（Ｈｏ）シリサイドが好適である。ｐ型領域のシリコンの（１００）面の上に形成されるシリサイド層の材料としては、パラジウム（Ｐｄ）シリサイドが好適である。エルビウムシリサイド、ホルミウムシリサイド、パラジウムシリサイドは、０．３ｅＶ程度の低いバリアハイトのコンタクトを実現しうる。
【００１５】
一方、シリコンの（５５１）面の上に形成されるコンタクト用のシリサイド層に対しては、特別な考慮が求められる。ｎ型領域のシリコンの（５５１）面の上に形成されるシリサイド層、例えば、エルビウムシリサイド層およびホルミウムシリサイド層では、ｐ型領域のシリコンの（５５１）面の上に形成されるパラジウムシリサイド層に比べてバリアハイトが高くなってしまう傾向にあることが確認された。また、ｐ型領域の（５５１）面の上に形成されるシリサイド層、例えば、パラジウムシリサイド層は、ある程度の膜厚を有しないと均一な膜にならずに凝集してしまう。
【００１６】
（１００）面と（５５１）面とにおける上記のようなバリアハイトの相違は、シリコンの（１００）面はシリコン原子の面密度が６．８×１０１４ｃｍ−２というように最も低い表面であるのに対して、シリコンの（５５１）面はシリコン原子面密度が９．７×１０１４ｃｍ−２というように最も高い表面であることに起因すると考えられる。シリコン（Ｓｉ）、パラジウム（Ｐｄ）、エルビウム（Ｅｒ）、ホルミウム（Ｈｏ）の原子半径は、それぞれ０．１１７ｎｍ、０．１３ｎｍ、０．１７５ｎｍ、０．１７４ｎｍであり、エルビウム、ホルミウムは、原子半径がきわめて大きい原子である。エルビウム、ホルミウムが原子面密度の大きいシリコンの（５５１）面でシリサイドを形成すると非常に大きな応力を発生する。このような応力によって、（５５１）面の上に形成されるシリサイドのバリアハイトが高くなっていると考えられる。
【００１７】
図１（ａ）に、チャネル長が４５ｎｍのトランジスタの１μｍチャネル幅当たりの電流駆動能力（飽和ドレイン電流）のコンタクト抵抗率依存性を示す。図１（ｂ）は、当該トランジスタの概略構成を示す平面図である。ソース電極、ドレイン電極のシリサイド層の接触幅（チャネル長方向と同一方向における幅）は４５ｎｍ、ソース領域・ドレイン領域の電子・ホール密度は２×１０２０ｃｍ−３である。コンタクト抵抗率が１×１０−９Ωｃｍ２より大きくなると、それに従って電流駆動能力が小さくなることが分かる。そこで、コンタクト抵抗率を１×１０−９Ωｃｍ２以下にすることを目標とする。
【００１８】
図２には、１×１０−８Ωｃｍ２から１×１０−１１Ωｃｍ２のコンタクト抵抗率を実現するために必要なバリアハイトが示されている。電子・ホール密度は２×１０２０ｃｍ−３である。目標とする１×１０−９Ωｃｍ２のコンタクト抵抗率を実現するためには、バリアハイトは０．４３ｅＶ以下でなければならない。
【００１９】
図３に、ｎ型のシリコンの（５５１）面の上に形成されたエルビウムシリサイドのバリアハイト（ｎ型シリコンに対するバリアハイト）の膜厚依存性を示す。なお、エルビウムのシリサイド化のためのアニール温度は、６００℃とした。エルビウムシリサイドの膜厚を薄くすると、バリアハイトが小さくなり、エルビウムシリサイドの膜厚が２．５ｎｍのときに、バリアハイトは０．３７ｅＶとなる。目標とする１×１０−９Ωｃｍ２のコンタクト抵抗率を実現するための０．４３ｅＶ以下のバリアハイトは、エルビウムシリサイドの膜厚を８．５ｎｍ以下にすることによって達成される。一方で、２ｎｍ未満の膜厚を有するエルビウムシリサイドの形成は現実的ではないと考えられ、また、２．５ｎｍ以上の膜厚を有するエルビウムシリサイドについいては、安定的な形成が可能であることが実験によって確認された。よって、ｎ型領域のシリコンの（５５１面）に形成するエルビウムシリサイドの膜厚は、２ｎｍ以上かつ８．５ｎｍ以下であるべきであり、２．５ｎｍ以上かつ６ｎｍ以下であることが好ましく、２．５ｎｍ以上かつ４ｎｍ以下であることが更に好ましい。
【００２０】
ｎ型のシリコンの（５５１）面の上にエルビウムシリサイドの代わりにエルビウムと原子半径がほぼ等しいホルミウムのシリサイドを形成する場合においても、当該ホルミウムシリサイドの膜厚は、２ｎｍ以上かつ８．５ｎｍ以下であるべきであり、２．５ｎｍ以上かつ６ｎｍ以下であることが好ましく、２．５ｎｍ以上かつ４ｎｍ以下であることが更に好ましい。
【００２１】
図４に、ｐ型領域のシリコンの（５５１）面の上に形成したパラジウムシリサイドの電子顕微鏡（ＳＥＭ）像を示す。図４において、「５００℃アニール」は、パラジウムを５００℃でアニールすることによってシリサイド化してパラジウムシリサイドを形成したことを示す。「６００℃アニール」は、パラジウムを６００℃でアニールすることによってシリサイド化してパラジウムシリサイドを形成したことを示す。また、図４において、「５ｎｍ」、「１０ｎｍ」、「２０ｎｍ」は、シリサイド化の前におけるパラジウムの膜厚を示す。５００℃アニールでは、パラジウムの膜厚が１０ｎｍ（パラジウムシリサイド膜厚＝１４ｎｍ）以上で、６００℃アニールでは、パラジウムの膜厚が２０ｎｍ（パラジウムシリサイド膜厚＝２８ｎｍ）以上で、良好にシリサイド化されていることが分かる。パラジウムシリサイドは、ある程度の膜厚を有しないと均一な膜にならずに凝集してしまう傾向がある。ｐ型シリコンに対するバリアハイトは、５００℃アニールのときは０．３０ｅＶ、６００℃アニールのときは０．２９ｅＶであった。目安として、パラジウムシリサイドの膜厚は、エルビウムシリサイドまたはホルミウムシリサイド等で構成されうるｎ型領域のためのシリサイド層の膜厚よりも大きいことが好ましく、１０ｎｍ以上であることが更に好ましい。
【００２２】
図１８は、本発明の好適な実施形態の半導体装置ＳＤの構成を模式的に示す断面図である。半導体装置ＳＤは、ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された構成を有する。なお、トランジスタが（５５１）面に形成されるという表現は、トランジスタを構成する要素の一部（例えば、ゲート酸化膜）が（５５１）面の上に形成されていることを意味する。ｎ型トランジスタは、典型的にはＮＭＯＳトランジスタであり、ｐ型トランジスタは、典型的にはＰＭＯＳトランジスタでありうる。図１８に示す構成は、ＣＭＯＳ回路の基本構成としても理解されうる。以下では、代表的に、ｎ型トランジスタがＮＭＯＳトランジスタであり、ｐ型トランジスタがＰＭＯＳトランジスタである例を説明するが、これは、本発明が当該構成に限定されることを意図したものではない。
【００２３】
ＮＭＯＳトランジスタは、例えば、ソース領域およびドレイン領域を含む拡散領域１０３ａ’と、拡散領域１０３ａ’のソース領域、ドレイン領域に接触するシリサイド層１５０、１５０と、シリサイド層１５０、１５０の上面に接触する金属電極１４４、１４４と、ゲート絶縁膜１０４’と、ゲート電極１０５とを含む。シリサイド層１５０と金属電極１４４は、拡散領域１０３ａ’に対するコンタクト部を構成する。ＰＭＯＳトランジスタは、例えば、ソース領域およびドレイン領域を含む拡散領域１０３ｂ’と、拡散領域１０３ｂ’のソース領域、ドレイン領域に接触するシリサイド層１２０、１２０と、シリサイド層１２０、１２０の上面に接触する金属電極１３０、１３０と、ゲート絶縁膜１０４’と、ゲート電極１０５とを含む。シリサイド層１２０と金属電極１３０は、拡散領域１０３ｂ’に対するコンタクト部を構成する。拡散領域１０３ａ’および１０３ｂ’は、図１８に例示されるように絶縁体１０２の上に形成されてもよいし、半導体領域（例えば、半導体基板、エピタキシャル層またはウェルなど）内に形成されてもよい。
【００２４】
ＮＭＯＳトランジスタのシリサイド層１５０、１５０の厚さｔ１は、２ｎｍ以上かつ８．５ｎｍ以下でありうる。シリサイド層１５０、１５０の厚さｔ１は、好ましくは２．５ｎｍ以上かつ６ｎｍ以下であり、更に好ましくは２．５ｎｍ以上かつ４ｎｍ以下である。シリサイド層１５０、１５０は、例えば、エルビウムシリサイドまたはホルミウムシリサイドで構成されうる。
【００２５】
ＮＭＯＳトランジスタのシリサイド層１５０、１５０の厚さｔ１は、ＰＭＯＳトランジスタのシリサイド層１２０、１２０の厚さｔ２よりも薄いことが好ましい。ＰＭＯＳトランジスタのシリサイド層１２０、１２０の厚さｔ２は、例えば、１０ｎｍ以上でありうる。
【００２６】
以下、図５〜図１８を参照しながら本発明の好適な実施形態の半導体装置ＳＤの製造方法を例示的に説明する。図５〜図１８において、「ＮＭＯＳ」と記載された部分は、ＮＭＯＳトランジスタが形成される領域あるいはＮＭＯＳトランジスタを示し、「ＰＭＯＳ」と記載された部分は、ＰＭＯＳトランジスタが形成される領域あるいはＰＭＯＳトランジスタを示す。
【００２７】
まず、図５に示す工程において、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ ｉｎｓｕｌａｔｏｒ）基板１００を準備する。ＳＯＩ基板１００は、シリコン領域１０１の上に絶縁体１０２を有し、絶縁体１０２の上にＳＯＩ層（シリコン領域）１０３を有する。ＳＯＩ層１０３の表面は、（５５１）面である。
【００２８】
次いで、図６に示す工程において、ＳＯＩ層１０３のうちＮＭＯＳトランジスタを形成する領域にはボロンをイオン注入し、ＳＯＩ層１０３のうちＰＭＯＳトランジスタを形成する領域にはアンチモンをイオン注入し、その後、活性化アニールを実施する。これにより、ＮＭＯＳトランジスタを形成する領域にはｐウェル１０３ａが形成され、ＰＭＯＳトランジスタを形成する領域にはｎウェル１０３ｂが形成される。その後、マイクロ波プラズマドライエッチング等のドライエッチングによってＳＯＩ層１０３をパターニングする。その後、ラジカル酸化等の酸化方法によりｐウェル１０３ａおよびｎウェル１０３ｂの表面を酸化させて、ゲート絶縁膜を形成するためのシリコン酸化膜を形成する。該シリコン酸化膜は、例えば、３ｎｍの厚さを有しうる。
【００２９】
次いで、図７に示す工程において、ゲート電極を形成するためのノンドープのポリシリコン膜を低圧化学気相成長法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＬＰＣＶＤ）等の成膜方法により形成する。該ポリシリコン膜は、例えば、１５０ｎｍの厚さを有しうる。その後、酸化膜を常圧化学気相成長法（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＡＰＣＶＤ）等の成膜方法により形成しこれをパターニングしてハードマスク１０６を形成する。該酸化膜あるいはハードマスク１０６は、例えば、１００ｎｍの厚さを有しうる。その後、マイクロ波プラズマドライエッチング等のドライエッチングにより該ポリシリコン膜をエッチングしてゲート電極１０５を形成する。その後、ＮＭＯＳトランジスタを形成すべきｐウェル１０３ａにはヒ素をイオン注入し、ＰＭＯＳトランジスタを形成すべきｎウェル１０３ｂにはボロンをイオン注入し、その後、活性化アニールを実施し、ソース領域およびドレイン領域を形成する。以下では、便宜的に、ソース領域およびドレイン領域が形成されたｐウェル１０３ａを拡散領域１０３ａ’と呼び、ソース領域およびドレイン領域が形成されたｎウェル１０３ｂを拡散領域１０３ｂ’と呼ぶ。
【００３０】
次いで、図８に示す工程において、マイクロ波励起プラズマ化学気相成長（Ｍｉｃｒｏｗａｖｅ Ｅｘｉｔｅｄ Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＥ−ＰＥＣＶＤ）等の成膜方法により、シリコン窒化膜を形成する。該シリコン窒化膜は、例えば、２０ｎｍの厚さを有しうる。その後、ＰＭＯＳトランジスタを形成する領域のみ該シリコン窒化膜をマイクロ波プラズマドライエッチング等のドライエッチングにより除去し、更に、希フッ酸（ＨＦ）溶液により、ＰＭＯＳトランジスタを形成する領域におけるソース領域およびドレイン領域の上のシリコン酸化膜を除去する。
【００３１】
次いで、図９に示す工程において、スパッタリングにより、パラジウム膜１１２を形成する。パラジウム膜１１２は、例えば、７．５ｎｍの厚さを有しうる。
【００３２】
次いで、図１０に示す工程において、シリサイド化アニールを実施し、これにより、パラジウム膜１１２と拡散領域１０３ｂ’のシリコンとを反応させてパラジウムシリサイド層１２０を形成する。パラジウムシリサイド層１２０は、例えば、１１ｎｍの厚さを有しうる。このシリサイド化アニールにおいて、シリコン酸化膜やシリコン窒化膜上では反応が起こらず、ＰＭＯＳトランジスタのソース領域およびドレイン領域のみがシリサイド化される。
【００３３】
次いで、図１１に示す工程において、タングステン膜（金属膜）をスパッタリングにより例えば１００ｎｍの厚さを有するように形成し、ＰＭＯＳトランジスタのソース領域およびドレイン領域の部分を残して該タングステン膜をウエットエッチングする。その後、未反応のパラジウム膜１１２をウエットエッチングにより除去する。これにより、タングステン膜がパターニングされて、パラジウムシリサイド層１２０に接触した金属電極（タングステン電極）１３０が形成される。このとき、タングステン膜は、例えば、５０ｎｍ程度の厚さまでエッチングされうる。
【００３４】
次いで、図１２に示す工程では、マイクロ波励起プラズマ化学気相成長（Ｍｉｃｒｏｗａｖｅ Ｅｘｉｔｅｄ Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＥ−ＰＥＣＶＤ）等の成膜方法により、シリコン窒化膜１３５を形成する。該シリコン窒化膜は、例えば、２０ｎｍの厚さを有しうる。その後、ＮＭＯＳトランジスタを形成する領域のみ該シリコン窒化膜をマイクロ波プラズマドライエッチング等のドライエッチングにより除去し、更に、希フッ酸（ＨＦ）溶液により、ＮＭＯＳトランジスタを形成する領域におけるソース領域およびドレイン領域の上のシリコン酸化膜を除去する。
【００３５】
次いで、図１３に示す工程において、スパッタリングにより、エルビウム膜１４０およびタングステン膜（金属膜）１４２を順に形成する。エルビウム膜１４０は、例えば、２ｎｍの厚さを有しうる。タングステン膜１４２は、例えば、１００ｎｍの厚さを有しうる。
【００３６】
次に、図１４に示す工程において、シリサイド化アニールを実施し、これにより、エルビウム膜１４０と拡散領域１０３ａ’のシリコンとを反応させてエルビウムシリサイド層１５０を形成する。エルビウムシリサイド層１５０は、例えば、３．３ｎｍの厚さを有しうる。このシリサイド化アニールにおいて、シリコン酸化膜やシリコン窒化膜上では反応が起こらず、ＮＭＯＳトランジスタのソース領域およびドレイン領域のみがシリサイド化される。以上のように、ＰＭＯＳ、ＮＭＯＳトランジスタのソース領域およびドレイン領域に対して、それぞれ異なった材料および膜厚を持つシリサイド層が形成される。
【００３７】
次いで、図１５に示す工程において、ウエットエッチングにより、ＮＭＯＳトランジスタのソース領域およびドレイン領域の部分を残してタングステン膜１４２および未反応のエルビウム膜１４０を除去する。これにより、ＮＭＯＳトランジスタのソース領域およびドレイン領域の上には、エルビウムシリサイド層１５０に接触した金属電極（タングステン電極）１４４が形成される。
【００３８】
次いで、図１６に示す工程において、マイクロ波励起プラズマ化学気相成長（Ｍｉｃｒｏｗａｖｅ Ｅｘｉｔｅｄ Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＥ−ＰＥＣＶＤ）等の成膜方法により、シリコン窒化膜１６５を例えば２０ｎｍ成膜し、更に、平滑化のための酸化膜１７０を例えば４００ｎｍ成膜する。その後、酸化膜１７０とともにハードマスク（酸化膜）１０６をマイクロ波プラズマドライエッチング等のドライエッチングによりエッチングし、ゲート電極１０５の上面を露出させる。
【００３９】
次いで、図１７に示す工程において、スパッタリングによりパラジウム膜を例えば１０ｎｍ成膜し、シリサイド化アニールを実施することによって該パラジウム膜をシリサイドする。このとき、シリコン酸化膜、平滑化酸化膜、シリコン窒化膜上ではシリサイド化反応は起きず、ゲート電極１０５の上のパラジウム膜のみシリサイド化反応が起こり、パラジウムシリサイド層１８０が形成される。その後、ウエットエッチングにより未反応のパラジウム膜を除去する。
【００４０】
次いで、図１８に示す工程において、常圧化学気相成長法（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＡＰＣＶＤ）を用いて、層間絶縁膜として、例えば３００ｎｍの厚さのシリコン酸化膜を形成し、マイクロ波プラズマドライエッチング等のドライエッチングによりコンタクトホールを形成する。その後、蒸着あるいはスパッタリング等の成膜方法によりアルミニウムを成膜し、マイクロ波プラズマドライエッチング等のドライエッチングにより該アルミニウムをパターニングすることにより電極を形成する。以上の工程により図１８に模式的に示す構成が得られる。以後は、通常の配線プロセス等を経て半導体装置が完成する。
【００４１】
この明細書および以下の特許請求の範囲において、（５５１）面は、物理的に厳密な（５５１）面のみを意味するのではなく、物理的に厳密な（５５１）面に対して４度以下のオフ角を有する面を含むものとする。なお、出願人は、現時点では不知の先行技術との差異を明確化するために、出願の後において、（５５１）面の定義を、物理的に厳密な（５５１）面に対して３度以下、２度以下、１度以下または０．５度以下等の任意の角度以下のオフ角を有する面に限定する可能性がある。
【符号の説明】
【００４２】
１００ ＳＯＩ基板
１０１ シリコン領域
１０２ 絶縁体
１０３ ＳＯＩ層
１０３ａ ｎウェル
１０３ｂ ｐウェル
１０３ａ’、１０３ｂ’ 拡散領域
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６ ハードマスク
１１２ パラジウム膜
１２０ パラジウムシリサイド層
１３０ 金属電極
１３５ シリコン窒化膜
１４０ エルビウム膜
１４２ タングステン膜
１４４ 金属電極
１５０ エルビウムシリサイド層
１６５ シリコン窒化膜
１７０ 酸化膜
１８０ パラジウムシリサイド層
【技術分野】
【０００１】
本発明は、シリコンの（５５１）面にトランジスタが形成された半導体装置に関する。
【背景技術】
【０００２】
現状のＣＭＯＳトランジスタにより構成される集積回路において、トランジスタのソース・ドレインのコンタクト部の抵抗成分は、集積回路の特性向上を阻害する原因となっている。抵抗成分が無いときのトランジスタの電流駆動能力である真性相互コンダクタンスｇｍｉに対して、ソース電極およびドレイン電極に直列抵抗Ｒｓが存在する場合の実効的な相互コンダクタンスｇｍｅｆｆは、（１）式で与えられる。
【０００３】
【数１】
・・・（１）
【０００４】
Ｒｓが大きくなると、ｇｍｉを大きくしてもｇｍｅｆｆの増加は僅かであり、集積回路の動作速度は向上しない。ｇｍｉが大きくなる超微細のトランジスタでは、直列抵抗Ｒｓを徹底的に小さくすることが、極めて重要である。トランジスタのソース電極、ドレイン電極の直列抵抗ＲＳは、ソース・ドレイン領域での金属電極とｎ＋領域、ｐ＋領域とのコンタクト抵抗Ｒｃを含む。ソース、ドレイン領域の不純物濃度が高濃度の時、コンタクト抵抗Ｒｃは、（２）で与えられる。
【０００５】
【数２】
・・・（２）
【０００６】
ここで、ｈはプランク定数、ｍは電子またはホールの有効質量、εｓはシリコンの誘電率、ＮＡはｎ＋領域、ｐ＋領域における電子密度またはホール密度、φｂは金属電極（シリサイド）とｎ＋領域またはｐ＋領域の間のバリアハイトである。コンタクト抵抗を低減するためには、コンタクト界面でのキャリア密度ＮＡを大きくし、さらに金属電極（シリサイド）とシリコンとのバリアハイトφｂを小さくしなくてはならない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００８／００７７４８号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
シリコンの（５５１）面上に形成されるトランジスタは、ｇｍｉの増大に有利である。しかし、ｐ型領域の（５５１）面およびｎ型領域の（５５１）面の双方の上に良好な特性を有するシリサイド層を形成することは困難であった。ｐ型領域の（５５１）面の上に形成されるシリサイド層は、ある程度の膜厚を有しないと均一な膜にならずに凝集してしまう。一方、ｎ型領域の（５５１）面の上に形成されるシリサイド層は、ｐ型領域の（５５１）面の上に形成されるシリサイド層と同じ膜厚では、バリアハイトが大きく、コンタクト抵抗Ｒｃあるいは直列抵抗Ｒｓを増大させてしまい、集積回路の動作速度の向上を妨げうる。
【０００９】
本発明は、上記の課題認識を契機としてなされたものであり、集積回路の動作速度の向上に有利な技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の側面は、ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された半導体装置に係り、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが前記ｐ型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄いことを特徴とする。
【００１１】
本発明の第２の側面は、ｎ型トランジスタがシリコンの（５５１）面に形成された半導体装置に係り、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが２ｎｍ以上かつ８．５ｎｍ以下であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、集積回路の動作速度の向上に有利な技術が提供される。
【図面の簡単な説明】
【００１３】
【図１】チャネル長４５ｎｍのトランジスタの１μｍチャネル幅当たりの電流駆動能力（飽和ドレイン電流）のコンタクト抵抗率依存性を示す図。
【図２】コンタクト抵抗率とバリアハイトとの関係を示す図。
【図３】ｎ型のシリコンの（５５１）面の上に形成されたエルビウムシリサイドのバリアハイトの膜厚依存性を示す図。
【図４】ｐ型領域のシリコンの（５５１）面の上に形成したパラジウムシリサイドの電子顕微鏡（ＳＥＭ）像を示す図。
【図５】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図６】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図７】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図８】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図９】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１０】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１１】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１２】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１３】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１４】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１５】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１６】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１７】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【図１８】本発明の好適な実施形態の半導体装置の製造方法を例示的に説明するための図。
【発明を実施するための形態】
【００１４】
ｎ型領域のシリコンの（１００）面の上に形成されるシリサイド層の材料としては、エルビウム（Ｅｒ）シリサイド、ホルミウム（Ｈｏ）シリサイドが好適である。ｐ型領域のシリコンの（１００）面の上に形成されるシリサイド層の材料としては、パラジウム（Ｐｄ）シリサイドが好適である。エルビウムシリサイド、ホルミウムシリサイド、パラジウムシリサイドは、０．３ｅＶ程度の低いバリアハイトのコンタクトを実現しうる。
【００１５】
一方、シリコンの（５５１）面の上に形成されるコンタクト用のシリサイド層に対しては、特別な考慮が求められる。ｎ型領域のシリコンの（５５１）面の上に形成されるシリサイド層、例えば、エルビウムシリサイド層およびホルミウムシリサイド層では、ｐ型領域のシリコンの（５５１）面の上に形成されるパラジウムシリサイド層に比べてバリアハイトが高くなってしまう傾向にあることが確認された。また、ｐ型領域の（５５１）面の上に形成されるシリサイド層、例えば、パラジウムシリサイド層は、ある程度の膜厚を有しないと均一な膜にならずに凝集してしまう。
【００１６】
（１００）面と（５５１）面とにおける上記のようなバリアハイトの相違は、シリコンの（１００）面はシリコン原子の面密度が６．８×１０１４ｃｍ−２というように最も低い表面であるのに対して、シリコンの（５５１）面はシリコン原子面密度が９．７×１０１４ｃｍ−２というように最も高い表面であることに起因すると考えられる。シリコン（Ｓｉ）、パラジウム（Ｐｄ）、エルビウム（Ｅｒ）、ホルミウム（Ｈｏ）の原子半径は、それぞれ０．１１７ｎｍ、０．１３ｎｍ、０．１７５ｎｍ、０．１７４ｎｍであり、エルビウム、ホルミウムは、原子半径がきわめて大きい原子である。エルビウム、ホルミウムが原子面密度の大きいシリコンの（５５１）面でシリサイドを形成すると非常に大きな応力を発生する。このような応力によって、（５５１）面の上に形成されるシリサイドのバリアハイトが高くなっていると考えられる。
【００１７】
図１（ａ）に、チャネル長が４５ｎｍのトランジスタの１μｍチャネル幅当たりの電流駆動能力（飽和ドレイン電流）のコンタクト抵抗率依存性を示す。図１（ｂ）は、当該トランジスタの概略構成を示す平面図である。ソース電極、ドレイン電極のシリサイド層の接触幅（チャネル長方向と同一方向における幅）は４５ｎｍ、ソース領域・ドレイン領域の電子・ホール密度は２×１０２０ｃｍ−３である。コンタクト抵抗率が１×１０−９Ωｃｍ２より大きくなると、それに従って電流駆動能力が小さくなることが分かる。そこで、コンタクト抵抗率を１×１０−９Ωｃｍ２以下にすることを目標とする。
【００１８】
図２には、１×１０−８Ωｃｍ２から１×１０−１１Ωｃｍ２のコンタクト抵抗率を実現するために必要なバリアハイトが示されている。電子・ホール密度は２×１０２０ｃｍ−３である。目標とする１×１０−９Ωｃｍ２のコンタクト抵抗率を実現するためには、バリアハイトは０．４３ｅＶ以下でなければならない。
【００１９】
図３に、ｎ型のシリコンの（５５１）面の上に形成されたエルビウムシリサイドのバリアハイト（ｎ型シリコンに対するバリアハイト）の膜厚依存性を示す。なお、エルビウムのシリサイド化のためのアニール温度は、６００℃とした。エルビウムシリサイドの膜厚を薄くすると、バリアハイトが小さくなり、エルビウムシリサイドの膜厚が２．５ｎｍのときに、バリアハイトは０．３７ｅＶとなる。目標とする１×１０−９Ωｃｍ２のコンタクト抵抗率を実現するための０．４３ｅＶ以下のバリアハイトは、エルビウムシリサイドの膜厚を８．５ｎｍ以下にすることによって達成される。一方で、２ｎｍ未満の膜厚を有するエルビウムシリサイドの形成は現実的ではないと考えられ、また、２．５ｎｍ以上の膜厚を有するエルビウムシリサイドについいては、安定的な形成が可能であることが実験によって確認された。よって、ｎ型領域のシリコンの（５５１面）に形成するエルビウムシリサイドの膜厚は、２ｎｍ以上かつ８．５ｎｍ以下であるべきであり、２．５ｎｍ以上かつ６ｎｍ以下であることが好ましく、２．５ｎｍ以上かつ４ｎｍ以下であることが更に好ましい。
【００２０】
ｎ型のシリコンの（５５１）面の上にエルビウムシリサイドの代わりにエルビウムと原子半径がほぼ等しいホルミウムのシリサイドを形成する場合においても、当該ホルミウムシリサイドの膜厚は、２ｎｍ以上かつ８．５ｎｍ以下であるべきであり、２．５ｎｍ以上かつ６ｎｍ以下であることが好ましく、２．５ｎｍ以上かつ４ｎｍ以下であることが更に好ましい。
【００２１】
図４に、ｐ型領域のシリコンの（５５１）面の上に形成したパラジウムシリサイドの電子顕微鏡（ＳＥＭ）像を示す。図４において、「５００℃アニール」は、パラジウムを５００℃でアニールすることによってシリサイド化してパラジウムシリサイドを形成したことを示す。「６００℃アニール」は、パラジウムを６００℃でアニールすることによってシリサイド化してパラジウムシリサイドを形成したことを示す。また、図４において、「５ｎｍ」、「１０ｎｍ」、「２０ｎｍ」は、シリサイド化の前におけるパラジウムの膜厚を示す。５００℃アニールでは、パラジウムの膜厚が１０ｎｍ（パラジウムシリサイド膜厚＝１４ｎｍ）以上で、６００℃アニールでは、パラジウムの膜厚が２０ｎｍ（パラジウムシリサイド膜厚＝２８ｎｍ）以上で、良好にシリサイド化されていることが分かる。パラジウムシリサイドは、ある程度の膜厚を有しないと均一な膜にならずに凝集してしまう傾向がある。ｐ型シリコンに対するバリアハイトは、５００℃アニールのときは０．３０ｅＶ、６００℃アニールのときは０．２９ｅＶであった。目安として、パラジウムシリサイドの膜厚は、エルビウムシリサイドまたはホルミウムシリサイド等で構成されうるｎ型領域のためのシリサイド層の膜厚よりも大きいことが好ましく、１０ｎｍ以上であることが更に好ましい。
【００２２】
図１８は、本発明の好適な実施形態の半導体装置ＳＤの構成を模式的に示す断面図である。半導体装置ＳＤは、ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された構成を有する。なお、トランジスタが（５５１）面に形成されるという表現は、トランジスタを構成する要素の一部（例えば、ゲート酸化膜）が（５５１）面の上に形成されていることを意味する。ｎ型トランジスタは、典型的にはＮＭＯＳトランジスタであり、ｐ型トランジスタは、典型的にはＰＭＯＳトランジスタでありうる。図１８に示す構成は、ＣＭＯＳ回路の基本構成としても理解されうる。以下では、代表的に、ｎ型トランジスタがＮＭＯＳトランジスタであり、ｐ型トランジスタがＰＭＯＳトランジスタである例を説明するが、これは、本発明が当該構成に限定されることを意図したものではない。
【００２３】
ＮＭＯＳトランジスタは、例えば、ソース領域およびドレイン領域を含む拡散領域１０３ａ’と、拡散領域１０３ａ’のソース領域、ドレイン領域に接触するシリサイド層１５０、１５０と、シリサイド層１５０、１５０の上面に接触する金属電極１４４、１４４と、ゲート絶縁膜１０４’と、ゲート電極１０５とを含む。シリサイド層１５０と金属電極１４４は、拡散領域１０３ａ’に対するコンタクト部を構成する。ＰＭＯＳトランジスタは、例えば、ソース領域およびドレイン領域を含む拡散領域１０３ｂ’と、拡散領域１０３ｂ’のソース領域、ドレイン領域に接触するシリサイド層１２０、１２０と、シリサイド層１２０、１２０の上面に接触する金属電極１３０、１３０と、ゲート絶縁膜１０４’と、ゲート電極１０５とを含む。シリサイド層１２０と金属電極１３０は、拡散領域１０３ｂ’に対するコンタクト部を構成する。拡散領域１０３ａ’および１０３ｂ’は、図１８に例示されるように絶縁体１０２の上に形成されてもよいし、半導体領域（例えば、半導体基板、エピタキシャル層またはウェルなど）内に形成されてもよい。
【００２４】
ＮＭＯＳトランジスタのシリサイド層１５０、１５０の厚さｔ１は、２ｎｍ以上かつ８．５ｎｍ以下でありうる。シリサイド層１５０、１５０の厚さｔ１は、好ましくは２．５ｎｍ以上かつ６ｎｍ以下であり、更に好ましくは２．５ｎｍ以上かつ４ｎｍ以下である。シリサイド層１５０、１５０は、例えば、エルビウムシリサイドまたはホルミウムシリサイドで構成されうる。
【００２５】
ＮＭＯＳトランジスタのシリサイド層１５０、１５０の厚さｔ１は、ＰＭＯＳトランジスタのシリサイド層１２０、１２０の厚さｔ２よりも薄いことが好ましい。ＰＭＯＳトランジスタのシリサイド層１２０、１２０の厚さｔ２は、例えば、１０ｎｍ以上でありうる。
【００２６】
以下、図５〜図１８を参照しながら本発明の好適な実施形態の半導体装置ＳＤの製造方法を例示的に説明する。図５〜図１８において、「ＮＭＯＳ」と記載された部分は、ＮＭＯＳトランジスタが形成される領域あるいはＮＭＯＳトランジスタを示し、「ＰＭＯＳ」と記載された部分は、ＰＭＯＳトランジスタが形成される領域あるいはＰＭＯＳトランジスタを示す。
【００２７】
まず、図５に示す工程において、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ ｉｎｓｕｌａｔｏｒ）基板１００を準備する。ＳＯＩ基板１００は、シリコン領域１０１の上に絶縁体１０２を有し、絶縁体１０２の上にＳＯＩ層（シリコン領域）１０３を有する。ＳＯＩ層１０３の表面は、（５５１）面である。
【００２８】
次いで、図６に示す工程において、ＳＯＩ層１０３のうちＮＭＯＳトランジスタを形成する領域にはボロンをイオン注入し、ＳＯＩ層１０３のうちＰＭＯＳトランジスタを形成する領域にはアンチモンをイオン注入し、その後、活性化アニールを実施する。これにより、ＮＭＯＳトランジスタを形成する領域にはｐウェル１０３ａが形成され、ＰＭＯＳトランジスタを形成する領域にはｎウェル１０３ｂが形成される。その後、マイクロ波プラズマドライエッチング等のドライエッチングによってＳＯＩ層１０３をパターニングする。その後、ラジカル酸化等の酸化方法によりｐウェル１０３ａおよびｎウェル１０３ｂの表面を酸化させて、ゲート絶縁膜を形成するためのシリコン酸化膜を形成する。該シリコン酸化膜は、例えば、３ｎｍの厚さを有しうる。
【００２９】
次いで、図７に示す工程において、ゲート電極を形成するためのノンドープのポリシリコン膜を低圧化学気相成長法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＬＰＣＶＤ）等の成膜方法により形成する。該ポリシリコン膜は、例えば、１５０ｎｍの厚さを有しうる。その後、酸化膜を常圧化学気相成長法（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＡＰＣＶＤ）等の成膜方法により形成しこれをパターニングしてハードマスク１０６を形成する。該酸化膜あるいはハードマスク１０６は、例えば、１００ｎｍの厚さを有しうる。その後、マイクロ波プラズマドライエッチング等のドライエッチングにより該ポリシリコン膜をエッチングしてゲート電極１０５を形成する。その後、ＮＭＯＳトランジスタを形成すべきｐウェル１０３ａにはヒ素をイオン注入し、ＰＭＯＳトランジスタを形成すべきｎウェル１０３ｂにはボロンをイオン注入し、その後、活性化アニールを実施し、ソース領域およびドレイン領域を形成する。以下では、便宜的に、ソース領域およびドレイン領域が形成されたｐウェル１０３ａを拡散領域１０３ａ’と呼び、ソース領域およびドレイン領域が形成されたｎウェル１０３ｂを拡散領域１０３ｂ’と呼ぶ。
【００３０】
次いで、図８に示す工程において、マイクロ波励起プラズマ化学気相成長（Ｍｉｃｒｏｗａｖｅ Ｅｘｉｔｅｄ Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＥ−ＰＥＣＶＤ）等の成膜方法により、シリコン窒化膜を形成する。該シリコン窒化膜は、例えば、２０ｎｍの厚さを有しうる。その後、ＰＭＯＳトランジスタを形成する領域のみ該シリコン窒化膜をマイクロ波プラズマドライエッチング等のドライエッチングにより除去し、更に、希フッ酸（ＨＦ）溶液により、ＰＭＯＳトランジスタを形成する領域におけるソース領域およびドレイン領域の上のシリコン酸化膜を除去する。
【００３１】
次いで、図９に示す工程において、スパッタリングにより、パラジウム膜１１２を形成する。パラジウム膜１１２は、例えば、７．５ｎｍの厚さを有しうる。
【００３２】
次いで、図１０に示す工程において、シリサイド化アニールを実施し、これにより、パラジウム膜１１２と拡散領域１０３ｂ’のシリコンとを反応させてパラジウムシリサイド層１２０を形成する。パラジウムシリサイド層１２０は、例えば、１１ｎｍの厚さを有しうる。このシリサイド化アニールにおいて、シリコン酸化膜やシリコン窒化膜上では反応が起こらず、ＰＭＯＳトランジスタのソース領域およびドレイン領域のみがシリサイド化される。
【００３３】
次いで、図１１に示す工程において、タングステン膜（金属膜）をスパッタリングにより例えば１００ｎｍの厚さを有するように形成し、ＰＭＯＳトランジスタのソース領域およびドレイン領域の部分を残して該タングステン膜をウエットエッチングする。その後、未反応のパラジウム膜１１２をウエットエッチングにより除去する。これにより、タングステン膜がパターニングされて、パラジウムシリサイド層１２０に接触した金属電極（タングステン電極）１３０が形成される。このとき、タングステン膜は、例えば、５０ｎｍ程度の厚さまでエッチングされうる。
【００３４】
次いで、図１２に示す工程では、マイクロ波励起プラズマ化学気相成長（Ｍｉｃｒｏｗａｖｅ Ｅｘｉｔｅｄ Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＥ−ＰＥＣＶＤ）等の成膜方法により、シリコン窒化膜１３５を形成する。該シリコン窒化膜は、例えば、２０ｎｍの厚さを有しうる。その後、ＮＭＯＳトランジスタを形成する領域のみ該シリコン窒化膜をマイクロ波プラズマドライエッチング等のドライエッチングにより除去し、更に、希フッ酸（ＨＦ）溶液により、ＮＭＯＳトランジスタを形成する領域におけるソース領域およびドレイン領域の上のシリコン酸化膜を除去する。
【００３５】
次いで、図１３に示す工程において、スパッタリングにより、エルビウム膜１４０およびタングステン膜（金属膜）１４２を順に形成する。エルビウム膜１４０は、例えば、２ｎｍの厚さを有しうる。タングステン膜１４２は、例えば、１００ｎｍの厚さを有しうる。
【００３６】
次に、図１４に示す工程において、シリサイド化アニールを実施し、これにより、エルビウム膜１４０と拡散領域１０３ａ’のシリコンとを反応させてエルビウムシリサイド層１５０を形成する。エルビウムシリサイド層１５０は、例えば、３．３ｎｍの厚さを有しうる。このシリサイド化アニールにおいて、シリコン酸化膜やシリコン窒化膜上では反応が起こらず、ＮＭＯＳトランジスタのソース領域およびドレイン領域のみがシリサイド化される。以上のように、ＰＭＯＳ、ＮＭＯＳトランジスタのソース領域およびドレイン領域に対して、それぞれ異なった材料および膜厚を持つシリサイド層が形成される。
【００３７】
次いで、図１５に示す工程において、ウエットエッチングにより、ＮＭＯＳトランジスタのソース領域およびドレイン領域の部分を残してタングステン膜１４２および未反応のエルビウム膜１４０を除去する。これにより、ＮＭＯＳトランジスタのソース領域およびドレイン領域の上には、エルビウムシリサイド層１５０に接触した金属電極（タングステン電極）１４４が形成される。
【００３８】
次いで、図１６に示す工程において、マイクロ波励起プラズマ化学気相成長（Ｍｉｃｒｏｗａｖｅ Ｅｘｉｔｅｄ Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＥ−ＰＥＣＶＤ）等の成膜方法により、シリコン窒化膜１６５を例えば２０ｎｍ成膜し、更に、平滑化のための酸化膜１７０を例えば４００ｎｍ成膜する。その後、酸化膜１７０とともにハードマスク（酸化膜）１０６をマイクロ波プラズマドライエッチング等のドライエッチングによりエッチングし、ゲート電極１０５の上面を露出させる。
【００３９】
次いで、図１７に示す工程において、スパッタリングによりパラジウム膜を例えば１０ｎｍ成膜し、シリサイド化アニールを実施することによって該パラジウム膜をシリサイドする。このとき、シリコン酸化膜、平滑化酸化膜、シリコン窒化膜上ではシリサイド化反応は起きず、ゲート電極１０５の上のパラジウム膜のみシリサイド化反応が起こり、パラジウムシリサイド層１８０が形成される。その後、ウエットエッチングにより未反応のパラジウム膜を除去する。
【００４０】
次いで、図１８に示す工程において、常圧化学気相成長法（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＡＰＣＶＤ）を用いて、層間絶縁膜として、例えば３００ｎｍの厚さのシリコン酸化膜を形成し、マイクロ波プラズマドライエッチング等のドライエッチングによりコンタクトホールを形成する。その後、蒸着あるいはスパッタリング等の成膜方法によりアルミニウムを成膜し、マイクロ波プラズマドライエッチング等のドライエッチングにより該アルミニウムをパターニングすることにより電極を形成する。以上の工程により図１８に模式的に示す構成が得られる。以後は、通常の配線プロセス等を経て半導体装置が完成する。
【００４１】
この明細書および以下の特許請求の範囲において、（５５１）面は、物理的に厳密な（５５１）面のみを意味するのではなく、物理的に厳密な（５５１）面に対して４度以下のオフ角を有する面を含むものとする。なお、出願人は、現時点では不知の先行技術との差異を明確化するために、出願の後において、（５５１）面の定義を、物理的に厳密な（５５１）面に対して３度以下、２度以下、１度以下または０．５度以下等の任意の角度以下のオフ角を有する面に限定する可能性がある。
【符号の説明】
【００４２】
１００ ＳＯＩ基板
１０１ シリコン領域
１０２ 絶縁体
１０３ ＳＯＩ層
１０３ａ ｎウェル
１０３ｂ ｐウェル
１０３ａ’、１０３ｂ’ 拡散領域
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６ ハードマスク
１１２ パラジウム膜
１２０ パラジウムシリサイド層
１３０ 金属電極
１３５ シリコン窒化膜
１４０ エルビウム膜
１４２ タングステン膜
１４４ 金属電極
１５０ エルビウムシリサイド層
１６５ シリコン窒化膜
１７０ 酸化膜
１８０ パラジウムシリサイド層
【特許請求の範囲】
【請求項１】
ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された半導体装置であって、
前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが前記ｐ型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄い、
ことを特徴とする半導体装置。
【請求項２】
前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが２ｎｍ以上かつ８．５ｎｍ以下である、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが２．５ｎｍ以上かつ６ｎｍ以下である、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが２．５ｎｍ以上かつ４ｎｍ以下である、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ｎ型トランジスタの拡散領域に接触するシリサイド層は、エルビウムシリサイドまたはホルミウムシリサイドである、
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ｐ型トランジスタの拡散領域に接触するシリサイド層は、パラジウムシリサイドである、
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
ｎ型トランジスタがシリコンの（５５１）面に形成された半導体装置であって、
前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが２ｎｍ以上かつ８．５ｎｍ以下である、
ことを特徴とする半導体装置。
【請求項８】
前記シリサイド層の厚さが２．５ｎｍ以上かつ６ｎｍ以下である、
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記シリサイド層の厚さが２．５ｎｍ以上かつ４ｎｍ以下である、
ことを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記ｎ型トランジスタの拡散領域に接触するシリサイド層は、エルビウムシリサイドまたはホルミウムシリサイドである、
ことを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１】
ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された半導体装置であって、
前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが前記ｐ型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄い、
ことを特徴とする半導体装置。
【請求項２】
前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが２ｎｍ以上かつ８．５ｎｍ以下である、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが２．５ｎｍ以上かつ６ｎｍ以下である、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが２．５ｎｍ以上かつ４ｎｍ以下である、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ｎ型トランジスタの拡散領域に接触するシリサイド層は、エルビウムシリサイドまたはホルミウムシリサイドである、
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ｐ型トランジスタの拡散領域に接触するシリサイド層は、パラジウムシリサイドである、
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
ｎ型トランジスタがシリコンの（５５１）面に形成された半導体装置であって、
前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが２ｎｍ以上かつ８．５ｎｍ以下である、
ことを特徴とする半導体装置。
【請求項８】
前記シリサイド層の厚さが２．５ｎｍ以上かつ６ｎｍ以下である、
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記シリサイド層の厚さが２．５ｎｍ以上かつ４ｎｍ以下である、
ことを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記ｎ型トランジスタの拡散領域に接触するシリサイド層は、エルビウムシリサイドまたはホルミウムシリサイドである、
ことを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−１５６３２３（Ｐ２０１２−１５６３２３Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１４３６６（Ｐ２０１１−１４３６６）
【出願日】平成２３年１月２６日（２０１１．１．２６）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 社団法人 電子情報通信学会，電子情報通信学会技術研究報告，Ｖｏｌ．１１０ Ｎｏ．２４１，平成２２年１０月２１日
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２６日（２０１１．１．２６）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 社団法人 電子情報通信学会，電子情報通信学会技術研究報告，Ｖｏｌ．１１０ Ｎｏ．２４１，平成２２年１０月２１日
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【Ｆターム（参考）】
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