【課題】バックライトの間接光に起因するリーク電流を低減可能な薄膜トランジスタを提供する。
【解決手段】表示装置用のボトムゲート型の薄膜トランジスタであって、基板１と、ゲート電極配線２と、ゲート絶縁膜３と、チャネルとなる第１の半導体層４と、第１及び第２のコンタクト層５ａ、５ｂとなる第２の半導体層と、ソース又はドレイン電極配線７ａ、７ｂとを有し、ソース又はドレイン電極配線７ａ、７ｂに対して露出する第２の半導体層の露出部に、絶縁性半導体層６ａ、６ｂが形成されている。 （もっと読む）

【課題】基板に生じるクラックの発生を防止した薄膜形成方法を提供する。
【解決手段】薄膜形成方法は、基板を準備する基板準備工程と、基板上に第１薄膜を形成する第１薄膜形成工程と、第１薄膜に対して光線を相対走査して照射することにより、第１薄膜を結晶化する結晶化工程と、結晶化工程において第１薄膜に生じる熱の基板への伝導量を低下させる緩和層を、結晶化工程の前に、基板の端部領域及び基板を切断する際に切断線が通る領域の少なくとも一方を含む領域に形成する緩和層形成工程とを含む。 （もっと読む）

【課題】チャネル保護型の薄膜トランジスタにおいて、オフ特性及び信頼性に優れた薄膜半導体装置の製造方法を提供する。
【解決手段】基板１を準備する第１工程と、基板１上にゲート電極２を形成する第２工程と、ゲート電極２上に第１絶縁膜としてゲート絶縁膜３を形成する第３工程と、ゲート絶縁膜３上に非結晶質の半導体薄膜４ａを形成する第４工程と、非結晶質の半導体薄膜４ａ上に第２絶縁膜としてチャネル保護膜５を形成する第５工程と、チャネル保護膜５の上方からレーザー光を照射することにより、非結晶質の半導体薄膜４ａを結晶化させて結晶化領域を形成する第６工程と、結晶化領域の上方にソース電極７Ｓ及びドレイン電極７Ｄを形成する第７工程と、を含み、第５工程において、チャネル保護膜５は、前記レーザー光に対して透明となるように形成される。 （もっと読む）

【課題】オフ電流を低減した優れた特性を有する薄膜トランジスタを作製する。
【解決手段】ｐ型の逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜側から、微結晶半導体領域、非晶質半導体領域、及び不純物半導体領域が積層される半導体膜と、一対の配線とが接する領域が、ゲート絶縁膜を介してゲート電極と重畳し、一対の配線の仕事関数と、微結晶半導体領域を構成する微結晶半導体の電子親和力の差である電子のショットキーバリアφＢｎは０．６５ｅＶ以上である。 （もっと読む）

【課題】酸化亜鉛に代表される酸化物半導体膜を用いて薄膜トランジスタを形成すること
で、作製プロセスを複雑化することなく、尚かつコストを抑えることができる半導体装置
及びその作製方法を提供することを目的とする。
【解決手段】基板上にゲート電極を形成し、ゲート電極を覆ってゲート絶縁膜を形成し、
ゲート絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上に第１の導電膜及び第２の
導電膜を形成する半導体装置であって、酸化物半導体膜は、チャネル形成領域において少
なくとも結晶化した領域を有する。 （もっと読む）

【課題】酸化亜鉛に代表される酸化物半導体膜を用いて薄膜トランジスタを形成すること
で、作製プロセスを複雑化することなく、尚かつコストを抑えることができる半導体装置
及びその作製方法を提供することを目的とする。
【解決手段】基板上にゲート電極を形成し、ゲート電極を覆ってゲート絶縁膜を形成し、
ゲート絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上に第１の導電膜及び第２の
導電膜を形成する半導体装置であって、酸化物半導体膜は、チャネル形成領域において少
なくとも結晶化した領域を有する。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化する。
【解決手段】ゲート絶縁層と、ゲート絶縁層の一方の面に接する第１のゲート電極と、ゲート絶縁層の他方の面に接し、第１のゲート電極と重畳する領域に設けられた酸化物半導体層と、酸化物半導体層と接するソース電極、ドレイン電極、及び酸化物絶縁層と、の積層構造を有し、酸化物半導体層の窒素濃度は２×１０^１９ａｔｏｍｓ／ｃｍ^３以下であり、ソース電極及びドレイン電極は、タングステン、白金及びモリブデンのいずれか一又は複数を含む半導体装置を提供する。 （もっと読む）

【課題】包囲型ゲート電極及び空孔付きの歪みＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】
半導体基板１上に第１の絶縁膜２が設けられ、第１の絶縁膜２上に第２の絶縁膜３が選択的に設けられ、第２の絶縁膜３上に選択的に一対の第１の半導体層６が設けられ、第１の半導体層６にそれぞれ１側面を接し、空孔５上に一対の第２の半導体層８が設けられ、第２の半導体層８間に２側面を接し、残りの周囲にゲート絶縁膜１４を介してゲート電極１５に包囲された、歪み構造の第３の半導体層７が設けられ、第１及び第２の半導体層（６、８）には概略ソースドレイン領域（１０、１１、１２、１３）が設けられ、第３の半導体層７には概略チャネル領域が設けられ、ソースドレイン領域（１０、１３）及び包囲型ゲート電極１５には配線体（１９、２０、２２、２３）が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】デバイスの破壊電圧を大きく低下させずにＬＤＭＯＳデバイスのオン抵抗を減少可能にすること。
【解決手段】半導体デバイスが、第１導電型の基板、基板の少なくとも一部分上に形成された絶縁層、および絶縁層の少なくとも一部分上に形成された第２導電型のエピタキシャル層を備える。第１、第２導電型のソース／ドレイン領域が、エピタキシャル層内でその上面に近接して形成され、第１、第２ソース／ドレイン領域は互いに横に間隔を置いて設置される。ゲートは、エピタキシャル層の上でその上面に近接して、少なくとも部分的に第１および第２ソース／ドレイン領域の間に形成される。このデバイスはさらに、エピタキシャル層と、絶縁層を貫通して形成され、基板、第１ソース／ドレイン領域、およびエピタキシャル層と直接に電気的に接続するように構成された第１のソース／ドレイン接点と、エピタキシャル層を貫通して形成され、第２ソース／ドレイン領域に直接に電気的に接続できるように構成された第２ソース／ドレイン接点とを備える。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】集積回路の動作速度の向上に有利な技術を提供する。
【解決手段】ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された半導体装置において、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが前記ｐ型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄い。 （もっと読む）

【課題】Ｃｕ配線層に含まれるＣｕの周囲への拡散を抑制すると共に密着性および動作特性に優れた半導体装置およびその製造方法、並びに、その半導体装置の製造に用いるスパッタリングターゲットを提供する。
【解決手段】実施の形態に係るスパッタリングターゲットは、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ_２と、を含むＣｕ合金を用いて形成される。 （もっと読む）

【課題】電子及び正孔の移動度を向上させたＳＯＩ構造のＣＭＯＳの提供
【解決手段】Ｓｉ基板１上にシリコン窒化膜２及びシリコン酸化膜３を介して貼り合わせられ、島状に絶縁分離されたＧｅ層８（第２の半導体層）が設けられ、このＧｅ層８に高濃度のソースドレイン領域（１４、１５）が形成されたＰチャネルのＭＩＳＦＥＴと、Ｓｉ基板１上にシリコン窒化膜２及び一部に空孔５を有するシリコン酸化膜３を介して、空孔５直上の歪みＳｉ層７を挟み、左右にＳｉＧｅ層６を有する構造からなるエピタキシャル半導体層（第１の半導体層）が島状に絶縁分離されて設けられ、歪みＳｉ層７には概略チャネル領域が形成され、ＳｉＧｅ層６には概略高濃度及び低濃度のソースドレイン領域（１０、１１、１２，１３）が形成されたＮチャネルのＭＩＳＦＥＴとから構成したＣＭＯＳ。 （もっと読む）

【課題】電子及び正孔の移動度を向上させたＳＯＩ構造のＣＭＯＳの提供
【解決手段】Ｓｉ基板１上にシリコン窒化膜２及びシリコン酸化膜３を介して、歪みＳｉ層６を挟み、左右にＳｉＧｅ層５を有する構造からなる第１のエピタキシャル半導体層及び歪みＧｅ層８を挟み、左右にＳｉＧｅ層７を有する構造からなる第２のエピタキシャル半導体層が島状に絶縁分離されて設けられ、歪みＳｉ層６には概略チャネル領域が形成され、ＳｉＧｅ層５には概略高濃度及び低濃度のソースドレイン領域（１０、１１、１２，１３）が形成された包囲型ゲート電極構造のＮチャネルのＭＩＳＦＥＴと、歪みＧｅ層８には概略チャネル領域が形成され、ＳｉＧｅ層７には概略高濃度のソースドレイン領域（１４、１５）が形成された包囲型ゲート電極構造のＰチャネルのＭＩＳＦＥＴとから構成したＣＭＯＳ。 （もっと読む）

【課題】光電変換素子を含む表示装置において、生産性および利便性に優れた表示装置を提供する。
【解決手段】複数の画素がマトリクス状に配列された表示部と、表示部に画像情報を伝送する駆動部と表示部に設けられ、且つレーザ光を検出する受光部と、受光部で検出するレーザ光の位置を解析し、位置に基づいて画像情報を操作し、操作に基づいた画像情報とは異なる画像情報を駆動部に伝送する情報処理部を有し、表示部の複数の画素はそれぞれ薄膜トランジスタを有し、受光部は複数の光電変換素子、走査回路、リセット回路および読み出し回路を有し、薄膜トランジスタおよび複数の光電変換素子は、同一の基板に設けられている表示装置である。 （もっと読む）

【課題】高い膜密度を保ちつつ結晶性を高くした微結晶シリコン膜の作製方法を提供する。
【解決手段】本発明の微結晶シリコン膜の作製方法は、絶縁膜５５上に、第１の条件により混相粒５７ａを有する第１の微結晶シリコン膜５７をプラズマＣＶＤ法で形成し、その上に、第２の条件により第２の微結晶シリコン膜５９をプラズマＣＶＤ法で形成する。第１の条件は、処理室内に供給する原料ガスとしてシリコンを含む堆積性気体と水素が含まれたガスを用い、処理室内の圧力を６７Ｐａ以上１３３３Ｐａ以下とする条件であり、第１の条件における原料ガスの供給は、堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈したガスの供給と、当該ガスの堆積性気体の流量より低く、且つ絶縁膜上へのシリコンの堆積より絶縁膜上に堆積したシリコンのエッチングが優位となる堆積性気体の流量にしたガスの供給を交互に行うものである。 （もっと読む）

【課題】欠陥密度が低減したドリフト層を有する高出力ダイヤモンド電子素子を提供する。
【解決手段】ダイヤモンド半導体からなるドリフト層と、半絶縁性ダイヤモンド層を有する構造保持材と、ダイヤモンド半導体からなるコンタクト層とを備えるダイヤモンド電子素子であって、前記構造保持材は、開口部を有し、前記ドリフト層の一方の面に積層されており、前記コンタクト層は、前記開口部内において、前記ドリフト層に直接積層されており、また、アノード電極は、前記開口部内の前記コンタクト層に設け、カソード電極は前記ドリフト層の他方の面に設けて、例えば、ショットキーバリアダイオードを実現する。単結晶ダイヤモンド基板の一方の基板面に欠陥層を形成した後、該基板面上に前記ドリフト層を成膜し、半絶縁性ダイヤモンド層を選択的に成長させて開口部を有する構造保持材を形成した後、前記基板はスマートカット法により素子部より分離する。 （もっと読む）

【課題】欠陥密度が低減したドリフト層を有する高出力ダイヤモンド電子素子を提供する。
【解決手段】半絶縁性単結晶ダイヤモンド基板の一方の面に、ｐ⁻ダイヤモンド層からなるドリフト層を成膜し、該ドリフト層の上にｐ^＋ダイヤモンド層からなるコンタクト層を成膜する工程と、前記基板の他方の面に開口部をエッチングにより形成して、前記基板を構造保持材として前記ドリフト層の一部が露出した露出部を形成する工程と、前記露出部にカソード電極を設け、前記コンタクト層にアノード電極を設ける工程とにより、ダイヤモンド電子素子の積層構造を形成する。ドリフト層を基板上に直接成膜するので、欠陥密度の減少した素子を得ることができる。 （もっと読む）

【課題】電気特性が良好な半導体装置を、生産性高く作製する。
【解決手段】第１の条件により、高い結晶性の混相粒を低い粒密度で有する種結晶を絶縁膜上に形成した後、第２の条件により混相粒を成長させて混相粒の隙間を埋めるように、種結晶上に第１の微結晶半導体膜を形成し、第１の微結晶半導体膜上に、第１の微結晶半導体膜に含まれる混相粒の隙間を広げず、且つ結晶性の高い微結晶半導体膜を成膜する第３の条件で第２の微結晶半導体膜を積層形成する。 （もっと読む）