スパッタリングターゲット、半導体装置および半導体装置の製造方法
【課題】Ｃｕ配線層に含まれるＣｕの周囲への拡散を抑制すると共に密着性および動作特性に優れた半導体装置およびその製造方法、並びに、その半導体装置の製造に用いるスパッタリングターゲットを提供する。
【解決手段】実施の形態に係るスパッタリングターゲットは、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて形成される。
【解決手段】実施の形態に係るスパッタリングターゲットは、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スパッタリングターゲット、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の技術として、Ｍｇを０．１〜５原子％、さらにＭｎおよびＡｌのうちの１種または２種の合計０．１〜１１原子％を含有し、必要に応じてＰを０．００１〜０．１原子％含有するスパッタリングターゲット材が知られている（例えば、特許文献１参照）。
【０００３】
このスパッタリングターゲット材は、フラットパネルディスプレイのガラス基板表面に銅合金配線膜を形成するスパッタリング法に用いられ、このスパッタリング法により形成された銅合金配線膜は、ガラス基板上の位置における比抵抗のばらつきが低減される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−５３４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１のスパッタリングターゲット材は、記載された銅合金膜の評価は、ガラス基板上に銅合金が形成された試料でのみ、比抵抗分布、密着性、ヒロック発生の有無の評価がなされている。つまり、ガラス基板上にＳｉ半導体層を形成した状態での特性評価が行われておらず、ソース電極およびドレイン電極を形成した状態での使用可能性は不明である。
【０００６】
したがって、本発明の目的は、Ｃｕ配線層に含まれるＣｕの周囲への拡散を抑制すると共に密着性および動作特性に優れた半導体装置およびその製造方法、並びに、その半導体装置の製造に用いるスパッタリングターゲットを提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するため、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて形成されたスパッタリングターゲットを提供する。
【０００８】
本発明は、上記目的を達成するため、上記のスパッタリングターゲットを用いた半導体装置の製造方法を提供する。
【０００９】
本発明は、上記目的を達成するため、基板上にゲート電極膜を形成する工程と、ゲート電極膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に半導体膜を形成する工程と、上記のスパッタリングターゲットを用いたスパッタリング法により、半導体膜上にＣｕ合金膜を形成する工程と、Ｃｕ合金膜上にソース電極およびドレイン電極を形成する工程と、を含む半導体装置の製造方法を提供する。
【００１０】
上記の半導体装置の製造方法は、半導体膜が、アモルファスシリコン膜であり、半導体膜を形成する工程が、アモルファスシリコン膜の表面にシリコン酸化膜を形成する工程を含むことが好ましい。
【００１１】
上記の半導体装置の製造方法は、シリコン酸化膜の膜厚が、１ｎｍ以上２ｎｍ以下であり、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、０．３以上０．７以下であることが好ましい。
【００１２】
上記の半導体装置の製造方法は、シリコン酸化膜の膜厚が、２ｎｍを超えて３ｎｍ以下であり、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、０．７を超えて１．５以下であることが好ましい。
【００１３】
上記の半導体装置の製造方法は、シリコン酸化膜の膜厚が、３ｎｍを超えて４ｎｍ以下であり、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、１．５を超えて２．１以下であることが好ましい。
【００１４】
上記の半導体装置の製造方法は、加熱処理を行うことにより、Ｃｕ合金膜と酸化膜との境界に拡散バリア層を形成する工程を含むことが好ましい。
【００１５】
本発明は、上記目的を達成するため、基板と、基板上に形成されたゲート電極膜と、ゲート電極膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたアモルファスシリコン膜と、アモルファスシリコン膜上に形成されたシリコン酸化膜と、シリコン酸化膜上に形成され、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、を含むＣｕ合金膜と、Ｃｕ合金膜上に形成されたソース電極およびドレイン電極と、を備えた半導体装置を提供する。
【発明の効果】
【００１６】
本発明によれば、Ｃｕ配線層に含まれるＣｕの周囲への拡散を抑制すると共に密着性および動作特性に優れた半導体装置およびその製造方法、並びに、その半導体装置の製造に用いるスパッタリングターゲットを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、密着性評価を行うために作製した試料の要部断面図である。
【図２】図２（ａ）は、動作特性評価を行うために作製したＴＦＴ素子の要部断面図であり、（ｂ）は、比較例７に係るＴＦＴ素子の要部断面図である。
【図３】図３は、ＴＦＴ素子の動作特性の測定方法を示す概略図である。
【図４】図４は、測定したＶＧ−Ｉｄを示すグラフである。
【発明を実施するための形態】
【００１８】
［実施の形態の要約］
実施の形態に係るスパッタリングターゲットは、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて形成される。
【００１９】
また、実施の形態に係る半導体装置の製造方法は、上記のスパッタリングターゲットを用いて行われる。
【００２０】
また、実施の形態に係る半導体装置は、基板と、基板上に形成されたゲート電極膜と、ゲート電極膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたアモルファスシリコン膜と、アモルファスシリコン膜上に形成されたシリコン酸化膜と、シリコン酸化膜上に形成され、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、を含むＣｕ合金膜と、Ｃｕ合金膜上に形成されたソース電極およびドレイン電極と、を備える。
【００２１】
（実施の形態の効果）
本実施の形態によれば、Ｃｕ配線層に含まれるＣｕの周囲への拡散を抑制すると共に密着性および動作特性に優れた半導体装置およびその製造方法、並びに、その半導体装置の製造に用いるスパッタリングターゲットを提供することができる。
【００２２】
以下に、本実施の形態の実施例について説明する。
【実施例１】
【００２３】
（スパッタリングターゲットの製造方法）
図１は、密着性評価を行うために作製した試料の要部断面図である。まず、組成が異なる複数のスパッタリングターゲットを作製した。作製したスパッタリングターゲットの組成は、以下の表１の通りである。
【表１】
なお、実施例１〜実施例１２は、スパッタリングターゲットが、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて作製されることを条件としている。比較例１〜比較例６は、スパッタリングターゲットが、上記の条件と異なる条件で作製されている。
【００２４】
スパッタリングターゲットの製造方法は、まず、所定の配合となるように、純度９９．９９質量％の無酸素銅（純Ｃｕ）と、ＭｎおよびＭｇと、を配合してＣｕ−Ｍｎ−Ｍｇ母合金を作製する（母合金作製工程）。次に、Ａｒガス雰囲気中において、この母合金をアルミナルツボ内で溶解して溶湯にする（溶湯作製工程）。次に、この溶湯を鋳型に流し込んでスパッタリングターゲットの母材（インゴット）を作製する（鋳造工程）。次に、この母材に、圧延ロールを用いた熱間圧延加工を施す（熱間圧延工程）。次に、熱間圧延加工が施された母材に、圧延ロールを用いた冷間圧延加工を施す（冷間圧延工程）。次に、冷間圧延加工が施された母材に、熱処理を施す（熱処理工程）。次に、熱処理が行われた母材が所望のサイズとなるように切削加工を施す（切削工程）。上記の製造工程により、φ１００ｍｍ×５ｍｍの円盤状のスパッタリングターゲットを作製した。
【００２５】
続いて、上記のスパッタリングターゲットを用いて形成されたＣｕ合金膜を有する複数の試料１を作製した。以下に、試料１の構成について説明する。
【００２６】
（試料１の構成の概要）
試料１は、図１に示すように、ガラス基板１０と、ガラス基板１０上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたアモルファスシリコン（以下ａ−Ｓｉと記載する）膜１２と、ａ−Ｓｉ膜１２上に形成されたｎ＋ａ−Ｓｉ膜１３と、ｎ＋ａ−Ｓｉ膜１３上に形成されたＳｉ酸化膜１４と、Ｓｉ酸化膜１４上に形成されたＣｕ合金膜１５と、Ｃｕ合金膜１５上に形成された純Ｃｕ膜１６と、を備えている。このＣｕ合金膜１５および純Ｃｕ膜１６は、Ｃｕ配線層を形成している。
【００２７】
ガラス基板１０は、例えば、液晶ディスプレイ、プラズマディスプレイ、有機ＥＬ（Electro-Luminescence）ディスプレイ、無機ＥＬディスプレイ等のフラットディスプレイに用いられるガラス基板である。このガラス基板１０の厚みは、７００μｍである。
【００２８】
ゲート絶縁膜１１は、ＣＶＤ（Chemical Vapor Deposition）法により形成されたＳｉＮ（窒化シリコン）膜である。このゲート絶縁膜１１の膜厚は、３５０ｎｍである。
【００２９】
ａ−Ｓｉ膜１２は、ＣＶＤ法により形成される。このａ−Ｓｉ膜１２の膜厚は、１８０ｎｍである。
【００３０】
ｎ＋ａ−Ｓｉ膜１３は、プラズマＣＶＤ法により形成される。具体的には、例えば、シランガス（ＳｉＨ４）、Ｐのドーピング元素を含むＰＨ３ガス、およびＨ２のバランスガスをチャンバー内に流し、プラズマＣＶＤ法によるプラズマを発生させてガラス基板１０上にＰドープａ−Ｓｉ：Ｈ（アモルファス水素化シリコン）を形成させることで、ｎ＋ａ−Ｓｉ膜１３が形成される。
【００３１】
Ｓｉ酸化膜１４は、酸素プラズマをｎ＋ａ−Ｓｉ膜１３に照射することにより形成される。酸素プラズマの照射時間は、６０秒である。このＳｉ酸化膜１４の膜厚は、１ｎｍである。
【００３２】
Ｃｕ合金膜１５は、表１に示したスパッタリングターゲットを用いたスパッタリング法により形成される。このＣｕ合金膜１５の膜厚は、５０ｎｍである。
【００３３】
具体的には、以下の条件によってスパッタリング法を行った。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
ガラス基板の加熱温度：室温（加熱無し）
【００３４】
純Ｃｕ膜１６は、純度が９９．９９質量％の純Ｃｕから作製されたスパッタリングターゲットを用いたスパッタリング法により形成される。この純Ｃｕ膜１６の膜厚は、３００ｎｍである。なお、スパッタリング法は、以下に示す各Ｃｕ合金膜が、スパッタリング法に用いたスパッタリングターゲットと同じ組成となるように行われるものとする。
【００３５】
具体的には、以下の条件によってスパッタリング法を行った。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
ガラス基板の加熱温度：室温（加熱無し）
【００３６】
［試料１の密着性評価］
上記のスパッタリングターゲットを用いて作製された複数の試料１の密着性評価を行った。密着性評価の結果は、以下の表２の通りである。なお、試料１の密着性評価は、酸素プラズマの照射時間を変えて形成された、膜厚の異なるＳｉ酸化膜１４を有する試料１ごとに行った。このＳｉ酸化膜１４の膜厚は、１ｎｍ（照射時間６０秒）、１．５ｎｍ（照射時間９０秒）、２ｎｍ（照射時間１２０秒）、２．５ｎｍ（照射時間２００秒）、３ｎｍ（照射時間３００秒）、３．５ｎｍ（照射時間５００秒）および４ｎｍ（照射時間９００秒）の７種類である。また、以下に示すＳｉ酸化膜１４および後述するＳｉ酸化膜２５の膜厚の測定は、分光エリプソメトリー法を用いて行った。
【表２】
【００３７】
密着性評価の方法は、ＪＩＳ−Ｋ５６００に準じて行った。まず、試料１の純Ｃｕ膜１６に、カッターで２ｍｍ角のマス目を５×５の２５個切り込む。続いて、粘着テープ（スリーエム社製♯３３０５）を純Ｃｕ膜１６に貼り付けて引き剥がし、Ｃｕ配線層とａ−Ｓｉ膜２３との密着性を評価した。つまり、Ｃｕ配線層は、純Ｃｕ膜１６およびＣｕ合金膜１５から構成され、また、Ｓｉ酸化膜１４は、ａ−Ｓｉ膜１２の一部から形成されているので、密着性評価としては、Ｃｕ配線層とａ−Ｓｉ膜２３との密着性の評価と等価である。
【００３８】
密着性評価の基準は、全く剥がれなかった場合を◎、１マス未満の剥がれの場合を○、１マス以上５マス未満の剥がれの場合を△、５マス以上の剥がれの場合を×とした。続いて、表１の組成を有するスパッタリングターゲットを用いて半導体素子としてのＴＦＴ（Thin Film Transistor）素子を形成し、そのＴＦＴ素子の動作特性評価について説明する。
【００３９】
（ＴＦＴ素子の構成の概要）
図２（ａ）は、動作特性評価を行うために作製したＴＦＴ素子の要部断面図であり、（ｂ）は、比較例７に係るＴＦＴ素子の要部断面図である。まず、動作特性評価を行うために作製したＴＦＴ素子２の構成について説明する。以下では、試料１と異なる部分について主に説明するものとする。
【００４０】
ＴＦＴ素子２は、図２（ａ）に示すように、ガラス基板２０と、ゲート電極膜２１と、ゲート絶縁膜２２と、半導体膜としてのａ−Ｓｉ膜２３と、ｎ＋ａ−Ｓｉ膜２４と、Ｓｉ酸化膜２５と、拡散バリア層２６と、Ｃｕ合金膜２７と、ソース電極膜２８と、ドレイン電極膜２９と、保護膜３０と、を備えて構成されている。このＴＦＴ素子２のＣｕ合金膜２７の形成に用いるスパッタリングターゲットの組成を変えて表２に示す実施例１〜実施例１２および比較例１〜比較例６のＴＦＴ素子２を作製した。
【００４１】
比較例７に係るＴＦＴ素子４は、図２（ｂ）に示すように、ガラス基板４０と、ゲート電極膜４１と、ゲート絶縁膜４２と、ａ−Ｓｉ膜４３と、ｎ＋ａ−Ｓｉ膜４４と、Ｍｏバリア膜４５と、ソース電極膜４６と、ドレイン電極膜４７と、保護膜４８と、を備えて構成されている。このＴＦＴ素子４は、Ｓｉ酸化膜２５、拡散バリア層２６およびＣｕ合金膜２７の代わりにＭｏバリア膜４５を有している。以下に、ＴＦＴ素子２およびＴＦＴ素子４の製造方法について説明する。
【００４２】
（ＴＦＴ素子２の製造方法）
まず、スパッタリング法により、ガラス基板２０上にゲート電極膜２１を形成する。このガラス基板２０は、試料１のガラス基板１０と同じガラス基板である。また、ゲート電極膜２１は、クロム（Ｃｒ）膜である。このゲート電極膜２１の膜厚は、３００ｎｍである。なお、実施例および比較例に係るＴＦＴ素子の製造を簡略化するために、ゲート電極膜、ゲート絶縁膜、ａ−Ｓｉ膜およびｎ＋ａ−Ｓｉ膜のパターニングは省略している。また、ＴＦＴ素子２は、表２に示すように、スパッタリングターゲットの組成、およびＳｉ酸化膜の膜厚の種類に応じて複数のＴＦＴ素子２が作製される。
【００４３】
次に、ＣＶＤ法により、ゲート電極膜２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、試料１のゲート絶縁膜１１と同じ組成および膜厚となるように形成される。
【００４４】
次に、ＣＶＤ法により、ゲート絶縁膜２２上にａ−Ｓｉ膜２３を形成する。このａ−Ｓｉ膜２３は、試料１のａ−Ｓｉ膜１２と同じ組成および膜厚となるように形成される。
【００４５】
ｎ＋ａ−Ｓｉ膜２４は、試料１におけるｎ＋ａ−Ｓｉ膜１３の形成の際と同じ条件によるプラズマＣＶＤ法により形成される。このｎ＋ａ−Ｓｉ膜２４は、試料１のｎ＋ａ−Ｓｉ膜１３と同じ組成および膜厚となるように形成される。
【００４６】
次に、ｎ＋ａ−Ｓｉ膜２４の表面に酸素プラズマを照射し、Ｓｉ酸化膜２５を形成する。Ｓｉ酸化膜２５は、酸素プラズマの照射時間に応じて表２に示す７種類の膜厚となるように形成される。
【００４７】
次に、表１に示す組成を有するスパッタリングターゲットを用いたスパッタリング法により、Ｃｕ合金膜２７を形成する。Ｃｕ合金膜２７は、試料１のＣｕ合金膜１５と同じ膜厚となるように形成される。
【００４８】
具体的には、以下の条件によってスパッタリング法を行った。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
ガラス基板の加熱温度：室温（加熱無し）
【００４９】
次に、純Ｃｕから作製されたスパッタリングターゲットを用いたスパッタリング法により、Ｃｕ合金膜２７上に純Ｃｕ膜を形成する。この純Ｃｕ膜は、試料１の純Ｃｕ膜１６と同じ組成および膜厚となるように形成される。
【００５０】
具体的には、以下の条件によってスパッタリング法を行った。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
ガラス基板の加熱温度：室温（加熱無し）
【００５１】
次に、フォトリソグラフィ法により、ソース電極膜およびドレイン電極膜を形成するためのレジストパターンを純Ｃｕ膜上に形成し、ウエットエッチング法により、このレジストパターンをマスクとして純Ｃｕ膜、Ｃｕ合金膜２７をパターニングする。続いて、ドライエッチングにより、Ｓｉ酸化膜２５およびｎ＋ａ−Ｓｉ膜２４、並びにａ−Ｓｉ膜２３の一部をパターニングする。
【００５２】
パターニングされた純Ｃｕ膜は、一方がソース電極膜２８、他方がドレイン電極膜２９となる。
【００５３】
次に、ＣＶＤ法により、ａ−Ｓｉ膜２３、ソース電極膜２８およびドレイン電極膜２９上に保護膜３０を形成し、続いて、真空中において３００℃で３０分間の加熱処理を行う。この加熱処理により、Ｃｕ合金膜２７とＳｉ酸化膜２５の境界に拡散バリア層２６が形成され、ＴＦＴ素子２を得る。この保護膜３０は、Ｓｉ酸化膜である。また、保護膜３０の膜厚は、５００ｎｍである。
【００５４】
なお、拡散バリア層２６は、加熱処理により、ＭｎがＣｕ合金膜２７とＳｉ酸化膜２５の境界に集積して形成される。このＭｎの集積により、Ｃｕ合金膜２７に含まれるＭｇのＳｉ酸化膜２５への拡散が抑制される。従って、拡散バリア層２６は、ＭｇのＳｉ酸化膜２５への拡散を抑制するので、Ｃｕの拡散を抑制すると共にＳｉ酸化膜２５の消失を抑制する。
【００５５】
また、ＴＦＴ素子２のチャネル領域３１は、図２（ａ）に示すように、ソース電極膜２８とドレイン電極膜２９との間のａ−Ｓｉ膜２３に形成される。このチャネル領域３１は、チャネル長Ｌが１０μｍであり、チャネル長と略直交するチャネル幅が１００μｍである。
【００５６】
（比較例７のＴＦＴ素子４の製造方法）
まず、スパッタリング法により、ガラス基板４０上にゲート電極膜４１を形成する。このガラス基板４０は、ＴＦＴ素子２のガラス基板２０と同じガラス基板である。また、ゲート電極膜４１は、実施例のゲート電極膜２１と同じ組成および膜厚となるように形成される。
【００５７】
次に、ＣＶＤ法により、ゲート電極膜４１上にゲート絶縁膜４２を形成する。このゲート絶縁膜４２は、ＴＦＴ素子２のゲート絶縁膜２２と同じ組成および膜厚となるように形成される。
【００５８】
次に、ＣＶＤ法により、ゲート絶縁膜４２上にａ−Ｓｉ膜４３を形成する。このａ−Ｓｉ膜４３は、ＴＦＴ素子２のａ−Ｓｉ膜２３と同じ組成および膜厚となるように形成される。
【００５９】
ｎ＋ａ−Ｓｉ膜４４は、ＴＦＴ素子２のｎ＋ａ−Ｓｉ膜２４の形成の際と同じ条件によるプラズマＣＶＤ法により形成される。このｎ＋ａ−Ｓｉ膜４４は、ＴＦＴ素子２のｎ＋ａ−Ｓｉ膜２４と同じ組成および膜厚となるように形成される。
【００６０】
次に、スパッタリング法により、ｎ＋ａ−Ｓｉ膜４４上にＭｏ（モリブデン）を堆積させ、Ｍｏバリア膜４５を形成する。このＭｏバリア膜４５は、膜厚が３０ｎｍである。
【００６１】
具体的には、以下の条件によってスパッタリング法を行った。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
ガラス基板の加熱温度：室温（加熱無し）
【００６２】
次に、純Ｃｕから作製されたスパッタリングターゲットを用いたスパッタリング法により、Ｍｏバリア膜４５上に純Ｃｕ膜を形成する。この純Ｃｕ膜は、ＴＦＴ素子２の純Ｃｕ膜（ソース電極膜２８およびドレイン電極膜２９）と同じ組成および膜厚となるように形成される。
【００６３】
次に、フォトリソグラフィ法により、ソース電極膜およびドレイン電極膜を形成するためのレジストパターンを純Ｃｕ膜上に形成し、ウエットエッチング法により、このレジストパターンをマスクとして純Ｃｕ膜をパターニングする。続いて、ドライエッチングにより、ｎ＋ａ−Ｓｉ膜４４、およびａ−Ｓｉ膜４３の一部をパターニングする。
【００６４】
パターニングされた純Ｃｕ膜は、一方がソース電極膜４６、他方がドレイン電極膜４７となる。
【００６５】
次に、ＣＶＤ法により、ａ−Ｓｉ膜４３、ソース電極膜４６およびドレイン電極膜４７上に保護膜４８を形成し、続いて、真空中において３００℃で３０分間の加熱処理を行い、比較例７のＴＦＴ素子４を得る。この保護膜４８は、ＴＦＴ素子２の保護膜３０の組成および膜厚となるように形成される。
【００６６】
また、ＴＦＴ素子４のチャネル領域４９は、図２（ｂ）に示すように、ソース電極膜４６とドレイン電極膜４７との間のａ−Ｓｉ膜４３に形成される。このチャネル領域４９は、チャネル長Ｌが１０μｍであり、チャネル長と略直交するチャネル幅が１００μｍである。
【００６７】
なお、ＴＦＴ素子２およびＴＦＴ素子４のゲート電極膜、ソース電極膜並びにドレイン電極膜は、測定プローブを接触させる電極パッド（図示せず）が設けられている。
【００６８】
［動作特性評価］
図３は、ＴＦＴ素子の動作特性の測定方法を示す概略図である。以下では、動作特性として後述するキャリアの移動度を測定するものである。ＴＦＴ素子２の動作特性を測定するため、図３に示すように、電流計５１、電流計５３および電流計５４と、電源５２および電源５５と、が接続されている。
【００６９】
具体的には、ＴＦＴ素子２のソース電極膜２８は、接地されている。また、このソース電極膜２８には、ソース電極膜２８に入力する電流を測定する電流計５１が接続されている。ドレイン電極膜２９は、電圧ＶＤＳを供給する電源５５が接続されている。この電源５５は、ドレイン電極膜２９側の端子には、ドレイン電極膜２９にも接続する電流計５４が接続され、ドレイン電極膜２９側と反対側の端子は接地されている。また、ゲート電極膜２１には、一方が、ゲート電圧ＶＧを供給する電源５２に接続され、他方がゲート電極膜２１に接続される電流計５３が接続されている。
【００７０】
動作特性の測定方法は、まず、ソース電極膜２８およびドレイン電極膜２９間に、電源５５から一定電圧ＶＤＳを供給し、さらに、電源５２からゲート電極膜２１にゲート電圧ＶＧを供給する。このゲート電圧ＶＧの供給により、ＴＦＴ素子２の構造から決まる閾値電圧Ｖｔｈ以上の電圧となった時点で、ａ−Ｓｉ膜２３にチャネル領域３１が形成され、ソース電極膜２８からドレイン電極膜２９へと電流５０（Ｉｄ）が流れる。
【００７１】
この動作特性の測定では、ゲート電極膜２１のパターニングを省略した簡易構造であるが、ソース電極膜２８とドレイン電極膜２９間の電流５０は、一部ゲート絶縁膜２２を通りゲート電極膜２１に、リーク電流として流れるため、このリーク電流が、無視できるほど小さくなる程度に大きな電圧ＶＤＳを供給してリーク電流分の誤差が小さい領域で測定した。
【００７２】
また、この電圧ＶＤＳを供給した場合の飽和領域では、下記に示す式（１）式が成立し、また、これから導かれる式（２）で飽和移動度（μ）を求めた。
【数１】
【数２】
Ｗ：ソース電極膜２８およびドレイン電極膜２９の電極幅
Ｌ：チャネル長
Ｃ：単位面積当たりの絶縁膜容量
この絶縁膜容量Ｃは、ゲート絶縁膜２２の絶縁膜容量である。
【００７３】
ここで、飽和移動度（移動度：μΩｃｍ）は、式（２）から得られたＶＧ−ＩｄのプロットをＶＧ−√Ｉｄとしてプロットし直し、このＶＧ−√Ｉｄの直線部分の傾きから求めた。
【００７４】
この飽和移動度（μ）とは、ソース電極からドレイン電極への電流の流れ易さを示し、液晶を駆動させる透明電極への充放電の速度に関係し、μが大きいほど高速動作が可能になる。
【００７５】
図４は、図４は、測定したＶＧ−Ｉｄを示すグラフである。図４は、縦軸が電流Ｉｄ（Ａ）であり、横軸がゲート電圧ＶＧ（Ｖ）である。図４に示すように、実施例および比較例のいずれのＴＦＴ素子２においても、典型的なＴＦＴ素子の動作特性を得られた。
【００７６】
この動作特性評価の結果を表２に示す。評価基準は、図２（ｂ）に示す、比較例７のＴＦＴ素子４の移動度特性０．７μΩｃｍに対して、９０％未満である０．６３μΩｃｍ未満の場合は×、９０％以上１００％未満の０．６３μΩｃｍ以上０．７μΩｃｍ未満の場合は△、１００％以上１１０％未満の０．７μΩｃｍ以上０．７７μΩｃｍ未満の場合は○、１１０%以上の０．７７μΩｃｍ以上の場合は◎とした。
【００７７】
表２から密着性および移動度のいずれの評価も良好(◎か○の評価)であるＣｕ合金膜２７の組成は、Ｓｉ酸化膜２５の膜厚で区分すると、Ｓｉ酸化膜２５の膜厚が１ｎｍ以上２ｎｍ以下の場合は、実施例１、２、５、６、９、１０で、比率（Ｍｇ原子％／Ｍｎ原子％）が０．３以上０．７以下となる。
【００７８】
また、Ｓｉ酸化膜２５の膜厚が２ｎｍを超えて３ｎｍ以下の場合は、実施例３、７、１１で、比率（Ｍｇ原子％／Ｍｎ原子％）が０．７を超えて１．５以下となる。
【００７９】
さらに、Ｓｉ酸化膜２５の膜厚が３ｎｍを超えて４ｎｍ以下の場合は、実施例４、８、１２で、比率（Ｍｇ原子％／Ｍｎ原子％）が１．５を超えて２．１以下となっている。
【００８０】
一方、比率（Ｍｇ原子％／Ｍｎ原子％）が、０．３より低い比較例１、３、５では、Ｍｇ量が、Ｍｎ量に対して少なく、Ｓｉ酸化膜２５の残存量が多いため、密着性は良好であるが、移動度は、Ｓｉ酸化膜２５の寄生抵抗成分が高いため、評価基準である０．７μΩｃｍよりも低い値となったと考えられる。
【００８１】
また、比率（Ｍｇ原子％／Ｍｎ原子％）が、０．３より高い比較例２、４、６では、Ｍｇ量が、Ｍｎ量に対して多く、ＭｇがＳｉ酸化膜２５を消失させることで、密着性が不良となり、また、Ｃｕの拡散の抑制が困難となり、移動度が低い値となったと考えられる。
【００８２】
［異常放電回数の検証］
以下に示す表３は、実施例１３および実施例１４に係るスパッタリングターゲットと、比較例７および比較例８に係るスパッタリングターゲットと、を用いたスパッタリングにより発生した異常放電の回数を測定した結果を示すものである。なお、作製したスパッタリングターゲットは、φ１００ｍｍ×５ｍｍの円盤形状を有する。
【表３】
【００８３】
実施例１３に係るスパッタリングターゲットは、実施例１の組成（Ｍｎ：１．５原子％、Ｍｇ：０．５原子％）をベースに、Ｃを３．０ｗｔｐｐｍ、Ｏ２を１．２ｗｔｐｐｍ、含むように作製されている。この実施例１３における比率（Ｍｇ原子％／Ｍｎ原子％）は、０．３３である。
【００８４】
実施例１４に係るスパッタリングターゲットは、実施例１２の組成（Ｍｎ：５原子％、Ｍｇ：１０原子％）をベースに、Ｃを９．５ｗｔｐｐｍ、Ｏ２を１．８ｗｔｐｐｍ、含むように作製されている。この実施例１４における比率（Ｍｇ原子％／Ｍｎ原子％）は、２．００である。
【００８５】
比較例７に係るスパッタリングターゲットは、実施例１２の組成（Ｍｎ：５原子％、Ｍｇ：１０原子％）をベースに、Ｃを１１ｗｔｐｐｍ、Ｏ２を２．５ｗｔｐｐｍ、含むように作製されている。この比較例７における比率（Ｍｇ原子％／Ｍｎ原子％）は、２．００である。
【００８６】
比較例８に係るスパッタリングターゲットは、実施例１２の組成（Ｍｎ：５原子％、Ｍｇ：１０原子％）をベースに、Ｃを２０ｗｔｐｐｍ、Ｏ２を４ｗｔｐｐｍ、含むように作製されている。この比較例７における比率（Ｍｇ原子％／Ｍｎ原子％）は、２．００である。
【００８７】
なお、比較例７および比較例８では、スパッタリングターゲットの母合金を製造する際、脱酸処理を行っていないＭｎ原料（Ｍｎフレーク材）を、他の原料と共にカーボンルツボに入れ、このカーボンルツボ内で溶解して溶湯とした。この製造工程により作製された母合金は、実施例の製造工程により作製された母合金と比べて、炭素濃度および酸素濃度が増加する。
【００８８】
ＣとＯ２を含有するスパッタリングターゲットに対して電子顕微鏡観察とＥＤＸ（エネルギー分散型X線分析装置：Energy Dispersive X-ray microanalyzer）分析を行ったところ、Ｃは、スパッタリングターゲット内でＭｎとの化合物相を形成し、Ｏ２は、スパッタリングターゲット内でＭｇと結合してＭｇＯの異物相を形成することが分かった。
【００８９】
ここで、スパッタリングにおける正常放電時には、電流と電圧とが定常状態となるグロー放電状態が生じる。また、スパッタリングターゲットが異物相を含むとき、スパッタリング中の異常放電によりアークが生じ、電流と電圧とが変動する。この発生したアークが、膜を形成する基板上にパーティクル等の放電異物を生じさせる原因となる。そこで、実施例１３、実施例１４、比較例７および比較例８の異常放電回数をスパッタリング装置の検出装置システム（アークモニタ）により測定した。
【００９０】
測定の方法は、スパッタリング時の基板電極とカソード電極（スパッタリングターゲット側）間に印加する電流と電圧とを測定し、アークの発生を判定してカウントする方法とした。なお、測定の条件は、以下の通りである。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
基板の加熱温度：室温（加熱無し）
時間：２ｈ
【００９１】
表３に示すように、実施例１３および実施例１４では、異常放電回数は０回であり、比較例７では２回、比較例８では７回であった。この測定に用いたスパッタリングターゲットの直径は、１００ｍｍであり、実際にスパッタリング法に用いられる数ｍオーダーのスパッタリングターゲットでは、上記の回数よりも増えると予想される。従って、スパッタリングターゲットは、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含んでいることが好ましい。
【００９２】
（実施例の効果）
以上の結果から、本実施例によると、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて形成されたスパッタリングターゲットを用いて形成したＣｕ合金膜２７の組成と、Ｓｉ酸化膜２５の膜厚と、を選択することによって、密着性と移動度特性を両立させた配線層を有する半導体装置を形成することができる。
【００９３】
また、本実施例に係るＴＦＴ素子２によると、従来の液晶パネル用ＴＦＴ素子で使用されているＭｏやＴｉを用いたバリア層の形成の代わりに、ａ−Ｓｉ膜２３の表面の酸化処理によるＳｉ酸化膜２５の形成と、加熱処理による拡散バリア層２６の形成と、を行うので、液晶パネルの製造コストの大幅な低減が得られる。
【００９４】
さらに、本実施例によると、従来の液晶パネル用ＴＦＴ素子で用いられるＡｌ配線層よりも低抵抗なＣｕ配線層を形成するので、液晶パネルの大型化と高画質化のための設計コストの低減も可能となる。
【００９５】
さらにまた、本実施例によると、ソース電極膜２８およびドレイン電極膜２９のパターニング工程において、純Ｃｕ膜およびＣｕ合金膜２７といった同種金属の積層膜のエッチングを行うので、一種類のエッチング液によるエッチングが可能で、純Ｃｕ膜およびＭｏ膜をエッチングする比較例７の場合と比べて、エッチングコストが低減できる。
【００９６】
また、本実施例に係るスパッタリングターゲットによれば、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むので、１０ｗｔｐｐｍを超えるＣ、および２ｗｔｐｐｍを超えるＯ２を含む場合と比べて、アークの発生を抑えることができ、アークに起因するパーティクル等の放電異物の発生を抑制することができる。従って、本実施例のスパッタリングターゲットを用いることで、半導体装置の歩留まりを向上させることができる。
【００９７】
なお、上記のスパッタリングターゲットは、少量のＰを含有していても良い。このＰは、ＴＦＴ素子の移動度特性、配線膜の密着性と比抵抗を損なわせることなく、また、ヒロック、ボイド等の膜欠陥発生の要因にもならず、スパッタリングターゲットの母材の加工を容易にする。また、Ｐは、例えば、０．１原子％以上１原子％以下であることが好ましい。
【００９８】
また、なお、上記のＳｉ酸化膜の形成は、酸素プラズマを用いたが、これに限定されず、オゾンや水分などの酸素を含む雰囲気中での加熱処理等の方法でも良い。
【００９９】
以上、本発明の実施の形態およびその実施例を説明したが、上記に記載した実施の形態および実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態および実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【０１００】
１…試料
２…ＴＦＴ素子
４…ＴＦＴ素子
１０…ガラス基板
１１…ゲート絶縁膜
１２…ａ−Ｓｉ膜
１３…ｎ＋ａ−Ｓｉ膜
１４…Ｓｉ酸化膜
１５…Ｃｕ合金膜
１６…純Ｃｕ膜
２０…ガラス基板
２１…ゲート電極膜
２２…ゲート絶縁膜
２３…ａ−Ｓｉ膜
２４…ｎ＋ａ−Ｓｉ膜
２５…Ｓｉ酸化膜
２６…拡散バリア層
２７…Ｃｕ合金膜
２８…ソース電極膜
２９…ドレイン電極膜
３０…保護膜
３１…チャネル領域
４０…ガラス基板
４１…ゲート電極膜
４２…ゲート絶縁膜
４３…ａ−Ｓｉ膜
４４…ｎ＋ａ−Ｓｉ膜
４５…Ｍｏバリア膜
４６…ソース電極膜
４７…ドレイン電極膜
４８…保護膜
４９…チャネル領域
５０…電流
５１…電流計
５２…電源
５３…電流計
５４…電流計
５５…電源
【技術分野】
【０００１】
本発明は、スパッタリングターゲット、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の技術として、Ｍｇを０．１〜５原子％、さらにＭｎおよびＡｌのうちの１種または２種の合計０．１〜１１原子％を含有し、必要に応じてＰを０．００１〜０．１原子％含有するスパッタリングターゲット材が知られている（例えば、特許文献１参照）。
【０００３】
このスパッタリングターゲット材は、フラットパネルディスプレイのガラス基板表面に銅合金配線膜を形成するスパッタリング法に用いられ、このスパッタリング法により形成された銅合金配線膜は、ガラス基板上の位置における比抵抗のばらつきが低減される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−５３４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１のスパッタリングターゲット材は、記載された銅合金膜の評価は、ガラス基板上に銅合金が形成された試料でのみ、比抵抗分布、密着性、ヒロック発生の有無の評価がなされている。つまり、ガラス基板上にＳｉ半導体層を形成した状態での特性評価が行われておらず、ソース電極およびドレイン電極を形成した状態での使用可能性は不明である。
【０００６】
したがって、本発明の目的は、Ｃｕ配線層に含まれるＣｕの周囲への拡散を抑制すると共に密着性および動作特性に優れた半導体装置およびその製造方法、並びに、その半導体装置の製造に用いるスパッタリングターゲットを提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するため、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて形成されたスパッタリングターゲットを提供する。
【０００８】
本発明は、上記目的を達成するため、上記のスパッタリングターゲットを用いた半導体装置の製造方法を提供する。
【０００９】
本発明は、上記目的を達成するため、基板上にゲート電極膜を形成する工程と、ゲート電極膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に半導体膜を形成する工程と、上記のスパッタリングターゲットを用いたスパッタリング法により、半導体膜上にＣｕ合金膜を形成する工程と、Ｃｕ合金膜上にソース電極およびドレイン電極を形成する工程と、を含む半導体装置の製造方法を提供する。
【００１０】
上記の半導体装置の製造方法は、半導体膜が、アモルファスシリコン膜であり、半導体膜を形成する工程が、アモルファスシリコン膜の表面にシリコン酸化膜を形成する工程を含むことが好ましい。
【００１１】
上記の半導体装置の製造方法は、シリコン酸化膜の膜厚が、１ｎｍ以上２ｎｍ以下であり、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、０．３以上０．７以下であることが好ましい。
【００１２】
上記の半導体装置の製造方法は、シリコン酸化膜の膜厚が、２ｎｍを超えて３ｎｍ以下であり、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、０．７を超えて１．５以下であることが好ましい。
【００１３】
上記の半導体装置の製造方法は、シリコン酸化膜の膜厚が、３ｎｍを超えて４ｎｍ以下であり、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、１．５を超えて２．１以下であることが好ましい。
【００１４】
上記の半導体装置の製造方法は、加熱処理を行うことにより、Ｃｕ合金膜と酸化膜との境界に拡散バリア層を形成する工程を含むことが好ましい。
【００１５】
本発明は、上記目的を達成するため、基板と、基板上に形成されたゲート電極膜と、ゲート電極膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたアモルファスシリコン膜と、アモルファスシリコン膜上に形成されたシリコン酸化膜と、シリコン酸化膜上に形成され、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、を含むＣｕ合金膜と、Ｃｕ合金膜上に形成されたソース電極およびドレイン電極と、を備えた半導体装置を提供する。
【発明の効果】
【００１６】
本発明によれば、Ｃｕ配線層に含まれるＣｕの周囲への拡散を抑制すると共に密着性および動作特性に優れた半導体装置およびその製造方法、並びに、その半導体装置の製造に用いるスパッタリングターゲットを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、密着性評価を行うために作製した試料の要部断面図である。
【図２】図２（ａ）は、動作特性評価を行うために作製したＴＦＴ素子の要部断面図であり、（ｂ）は、比較例７に係るＴＦＴ素子の要部断面図である。
【図３】図３は、ＴＦＴ素子の動作特性の測定方法を示す概略図である。
【図４】図４は、測定したＶＧ−Ｉｄを示すグラフである。
【発明を実施するための形態】
【００１８】
［実施の形態の要約］
実施の形態に係るスパッタリングターゲットは、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて形成される。
【００１９】
また、実施の形態に係る半導体装置の製造方法は、上記のスパッタリングターゲットを用いて行われる。
【００２０】
また、実施の形態に係る半導体装置は、基板と、基板上に形成されたゲート電極膜と、ゲート電極膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたアモルファスシリコン膜と、アモルファスシリコン膜上に形成されたシリコン酸化膜と、シリコン酸化膜上に形成され、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、を含むＣｕ合金膜と、Ｃｕ合金膜上に形成されたソース電極およびドレイン電極と、を備える。
【００２１】
（実施の形態の効果）
本実施の形態によれば、Ｃｕ配線層に含まれるＣｕの周囲への拡散を抑制すると共に密着性および動作特性に優れた半導体装置およびその製造方法、並びに、その半導体装置の製造に用いるスパッタリングターゲットを提供することができる。
【００２２】
以下に、本実施の形態の実施例について説明する。
【実施例１】
【００２３】
（スパッタリングターゲットの製造方法）
図１は、密着性評価を行うために作製した試料の要部断面図である。まず、組成が異なる複数のスパッタリングターゲットを作製した。作製したスパッタリングターゲットの組成は、以下の表１の通りである。
【表１】
なお、実施例１〜実施例１２は、スパッタリングターゲットが、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて作製されることを条件としている。比較例１〜比較例６は、スパッタリングターゲットが、上記の条件と異なる条件で作製されている。
【００２４】
スパッタリングターゲットの製造方法は、まず、所定の配合となるように、純度９９．９９質量％の無酸素銅（純Ｃｕ）と、ＭｎおよびＭｇと、を配合してＣｕ−Ｍｎ−Ｍｇ母合金を作製する（母合金作製工程）。次に、Ａｒガス雰囲気中において、この母合金をアルミナルツボ内で溶解して溶湯にする（溶湯作製工程）。次に、この溶湯を鋳型に流し込んでスパッタリングターゲットの母材（インゴット）を作製する（鋳造工程）。次に、この母材に、圧延ロールを用いた熱間圧延加工を施す（熱間圧延工程）。次に、熱間圧延加工が施された母材に、圧延ロールを用いた冷間圧延加工を施す（冷間圧延工程）。次に、冷間圧延加工が施された母材に、熱処理を施す（熱処理工程）。次に、熱処理が行われた母材が所望のサイズとなるように切削加工を施す（切削工程）。上記の製造工程により、φ１００ｍｍ×５ｍｍの円盤状のスパッタリングターゲットを作製した。
【００２５】
続いて、上記のスパッタリングターゲットを用いて形成されたＣｕ合金膜を有する複数の試料１を作製した。以下に、試料１の構成について説明する。
【００２６】
（試料１の構成の概要）
試料１は、図１に示すように、ガラス基板１０と、ガラス基板１０上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたアモルファスシリコン（以下ａ−Ｓｉと記載する）膜１２と、ａ−Ｓｉ膜１２上に形成されたｎ＋ａ−Ｓｉ膜１３と、ｎ＋ａ−Ｓｉ膜１３上に形成されたＳｉ酸化膜１４と、Ｓｉ酸化膜１４上に形成されたＣｕ合金膜１５と、Ｃｕ合金膜１５上に形成された純Ｃｕ膜１６と、を備えている。このＣｕ合金膜１５および純Ｃｕ膜１６は、Ｃｕ配線層を形成している。
【００２７】
ガラス基板１０は、例えば、液晶ディスプレイ、プラズマディスプレイ、有機ＥＬ（Electro-Luminescence）ディスプレイ、無機ＥＬディスプレイ等のフラットディスプレイに用いられるガラス基板である。このガラス基板１０の厚みは、７００μｍである。
【００２８】
ゲート絶縁膜１１は、ＣＶＤ（Chemical Vapor Deposition）法により形成されたＳｉＮ（窒化シリコン）膜である。このゲート絶縁膜１１の膜厚は、３５０ｎｍである。
【００２９】
ａ−Ｓｉ膜１２は、ＣＶＤ法により形成される。このａ−Ｓｉ膜１２の膜厚は、１８０ｎｍである。
【００３０】
ｎ＋ａ−Ｓｉ膜１３は、プラズマＣＶＤ法により形成される。具体的には、例えば、シランガス（ＳｉＨ４）、Ｐのドーピング元素を含むＰＨ３ガス、およびＨ２のバランスガスをチャンバー内に流し、プラズマＣＶＤ法によるプラズマを発生させてガラス基板１０上にＰドープａ−Ｓｉ：Ｈ（アモルファス水素化シリコン）を形成させることで、ｎ＋ａ−Ｓｉ膜１３が形成される。
【００３１】
Ｓｉ酸化膜１４は、酸素プラズマをｎ＋ａ−Ｓｉ膜１３に照射することにより形成される。酸素プラズマの照射時間は、６０秒である。このＳｉ酸化膜１４の膜厚は、１ｎｍである。
【００３２】
Ｃｕ合金膜１５は、表１に示したスパッタリングターゲットを用いたスパッタリング法により形成される。このＣｕ合金膜１５の膜厚は、５０ｎｍである。
【００３３】
具体的には、以下の条件によってスパッタリング法を行った。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
ガラス基板の加熱温度：室温（加熱無し）
【００３４】
純Ｃｕ膜１６は、純度が９９．９９質量％の純Ｃｕから作製されたスパッタリングターゲットを用いたスパッタリング法により形成される。この純Ｃｕ膜１６の膜厚は、３００ｎｍである。なお、スパッタリング法は、以下に示す各Ｃｕ合金膜が、スパッタリング法に用いたスパッタリングターゲットと同じ組成となるように行われるものとする。
【００３５】
具体的には、以下の条件によってスパッタリング法を行った。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
ガラス基板の加熱温度：室温（加熱無し）
【００３６】
［試料１の密着性評価］
上記のスパッタリングターゲットを用いて作製された複数の試料１の密着性評価を行った。密着性評価の結果は、以下の表２の通りである。なお、試料１の密着性評価は、酸素プラズマの照射時間を変えて形成された、膜厚の異なるＳｉ酸化膜１４を有する試料１ごとに行った。このＳｉ酸化膜１４の膜厚は、１ｎｍ（照射時間６０秒）、１．５ｎｍ（照射時間９０秒）、２ｎｍ（照射時間１２０秒）、２．５ｎｍ（照射時間２００秒）、３ｎｍ（照射時間３００秒）、３．５ｎｍ（照射時間５００秒）および４ｎｍ（照射時間９００秒）の７種類である。また、以下に示すＳｉ酸化膜１４および後述するＳｉ酸化膜２５の膜厚の測定は、分光エリプソメトリー法を用いて行った。
【表２】
【００３７】
密着性評価の方法は、ＪＩＳ−Ｋ５６００に準じて行った。まず、試料１の純Ｃｕ膜１６に、カッターで２ｍｍ角のマス目を５×５の２５個切り込む。続いて、粘着テープ（スリーエム社製♯３３０５）を純Ｃｕ膜１６に貼り付けて引き剥がし、Ｃｕ配線層とａ−Ｓｉ膜２３との密着性を評価した。つまり、Ｃｕ配線層は、純Ｃｕ膜１６およびＣｕ合金膜１５から構成され、また、Ｓｉ酸化膜１４は、ａ−Ｓｉ膜１２の一部から形成されているので、密着性評価としては、Ｃｕ配線層とａ−Ｓｉ膜２３との密着性の評価と等価である。
【００３８】
密着性評価の基準は、全く剥がれなかった場合を◎、１マス未満の剥がれの場合を○、１マス以上５マス未満の剥がれの場合を△、５マス以上の剥がれの場合を×とした。続いて、表１の組成を有するスパッタリングターゲットを用いて半導体素子としてのＴＦＴ（Thin Film Transistor）素子を形成し、そのＴＦＴ素子の動作特性評価について説明する。
【００３９】
（ＴＦＴ素子の構成の概要）
図２（ａ）は、動作特性評価を行うために作製したＴＦＴ素子の要部断面図であり、（ｂ）は、比較例７に係るＴＦＴ素子の要部断面図である。まず、動作特性評価を行うために作製したＴＦＴ素子２の構成について説明する。以下では、試料１と異なる部分について主に説明するものとする。
【００４０】
ＴＦＴ素子２は、図２（ａ）に示すように、ガラス基板２０と、ゲート電極膜２１と、ゲート絶縁膜２２と、半導体膜としてのａ−Ｓｉ膜２３と、ｎ＋ａ−Ｓｉ膜２４と、Ｓｉ酸化膜２５と、拡散バリア層２６と、Ｃｕ合金膜２７と、ソース電極膜２８と、ドレイン電極膜２９と、保護膜３０と、を備えて構成されている。このＴＦＴ素子２のＣｕ合金膜２７の形成に用いるスパッタリングターゲットの組成を変えて表２に示す実施例１〜実施例１２および比較例１〜比較例６のＴＦＴ素子２を作製した。
【００４１】
比較例７に係るＴＦＴ素子４は、図２（ｂ）に示すように、ガラス基板４０と、ゲート電極膜４１と、ゲート絶縁膜４２と、ａ−Ｓｉ膜４３と、ｎ＋ａ−Ｓｉ膜４４と、Ｍｏバリア膜４５と、ソース電極膜４６と、ドレイン電極膜４７と、保護膜４８と、を備えて構成されている。このＴＦＴ素子４は、Ｓｉ酸化膜２５、拡散バリア層２６およびＣｕ合金膜２７の代わりにＭｏバリア膜４５を有している。以下に、ＴＦＴ素子２およびＴＦＴ素子４の製造方法について説明する。
【００４２】
（ＴＦＴ素子２の製造方法）
まず、スパッタリング法により、ガラス基板２０上にゲート電極膜２１を形成する。このガラス基板２０は、試料１のガラス基板１０と同じガラス基板である。また、ゲート電極膜２１は、クロム（Ｃｒ）膜である。このゲート電極膜２１の膜厚は、３００ｎｍである。なお、実施例および比較例に係るＴＦＴ素子の製造を簡略化するために、ゲート電極膜、ゲート絶縁膜、ａ−Ｓｉ膜およびｎ＋ａ−Ｓｉ膜のパターニングは省略している。また、ＴＦＴ素子２は、表２に示すように、スパッタリングターゲットの組成、およびＳｉ酸化膜の膜厚の種類に応じて複数のＴＦＴ素子２が作製される。
【００４３】
次に、ＣＶＤ法により、ゲート電極膜２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、試料１のゲート絶縁膜１１と同じ組成および膜厚となるように形成される。
【００４４】
次に、ＣＶＤ法により、ゲート絶縁膜２２上にａ−Ｓｉ膜２３を形成する。このａ−Ｓｉ膜２３は、試料１のａ−Ｓｉ膜１２と同じ組成および膜厚となるように形成される。
【００４５】
ｎ＋ａ−Ｓｉ膜２４は、試料１におけるｎ＋ａ−Ｓｉ膜１３の形成の際と同じ条件によるプラズマＣＶＤ法により形成される。このｎ＋ａ−Ｓｉ膜２４は、試料１のｎ＋ａ−Ｓｉ膜１３と同じ組成および膜厚となるように形成される。
【００４６】
次に、ｎ＋ａ−Ｓｉ膜２４の表面に酸素プラズマを照射し、Ｓｉ酸化膜２５を形成する。Ｓｉ酸化膜２５は、酸素プラズマの照射時間に応じて表２に示す７種類の膜厚となるように形成される。
【００４７】
次に、表１に示す組成を有するスパッタリングターゲットを用いたスパッタリング法により、Ｃｕ合金膜２７を形成する。Ｃｕ合金膜２７は、試料１のＣｕ合金膜１５と同じ膜厚となるように形成される。
【００４８】
具体的には、以下の条件によってスパッタリング法を行った。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
ガラス基板の加熱温度：室温（加熱無し）
【００４９】
次に、純Ｃｕから作製されたスパッタリングターゲットを用いたスパッタリング法により、Ｃｕ合金膜２７上に純Ｃｕ膜を形成する。この純Ｃｕ膜は、試料１の純Ｃｕ膜１６と同じ組成および膜厚となるように形成される。
【００５０】
具体的には、以下の条件によってスパッタリング法を行った。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
ガラス基板の加熱温度：室温（加熱無し）
【００５１】
次に、フォトリソグラフィ法により、ソース電極膜およびドレイン電極膜を形成するためのレジストパターンを純Ｃｕ膜上に形成し、ウエットエッチング法により、このレジストパターンをマスクとして純Ｃｕ膜、Ｃｕ合金膜２７をパターニングする。続いて、ドライエッチングにより、Ｓｉ酸化膜２５およびｎ＋ａ−Ｓｉ膜２４、並びにａ−Ｓｉ膜２３の一部をパターニングする。
【００５２】
パターニングされた純Ｃｕ膜は、一方がソース電極膜２８、他方がドレイン電極膜２９となる。
【００５３】
次に、ＣＶＤ法により、ａ−Ｓｉ膜２３、ソース電極膜２８およびドレイン電極膜２９上に保護膜３０を形成し、続いて、真空中において３００℃で３０分間の加熱処理を行う。この加熱処理により、Ｃｕ合金膜２７とＳｉ酸化膜２５の境界に拡散バリア層２６が形成され、ＴＦＴ素子２を得る。この保護膜３０は、Ｓｉ酸化膜である。また、保護膜３０の膜厚は、５００ｎｍである。
【００５４】
なお、拡散バリア層２６は、加熱処理により、ＭｎがＣｕ合金膜２７とＳｉ酸化膜２５の境界に集積して形成される。このＭｎの集積により、Ｃｕ合金膜２７に含まれるＭｇのＳｉ酸化膜２５への拡散が抑制される。従って、拡散バリア層２６は、ＭｇのＳｉ酸化膜２５への拡散を抑制するので、Ｃｕの拡散を抑制すると共にＳｉ酸化膜２５の消失を抑制する。
【００５５】
また、ＴＦＴ素子２のチャネル領域３１は、図２（ａ）に示すように、ソース電極膜２８とドレイン電極膜２９との間のａ−Ｓｉ膜２３に形成される。このチャネル領域３１は、チャネル長Ｌが１０μｍであり、チャネル長と略直交するチャネル幅が１００μｍである。
【００５６】
（比較例７のＴＦＴ素子４の製造方法）
まず、スパッタリング法により、ガラス基板４０上にゲート電極膜４１を形成する。このガラス基板４０は、ＴＦＴ素子２のガラス基板２０と同じガラス基板である。また、ゲート電極膜４１は、実施例のゲート電極膜２１と同じ組成および膜厚となるように形成される。
【００５７】
次に、ＣＶＤ法により、ゲート電極膜４１上にゲート絶縁膜４２を形成する。このゲート絶縁膜４２は、ＴＦＴ素子２のゲート絶縁膜２２と同じ組成および膜厚となるように形成される。
【００５８】
次に、ＣＶＤ法により、ゲート絶縁膜４２上にａ−Ｓｉ膜４３を形成する。このａ−Ｓｉ膜４３は、ＴＦＴ素子２のａ−Ｓｉ膜２３と同じ組成および膜厚となるように形成される。
【００５９】
ｎ＋ａ−Ｓｉ膜４４は、ＴＦＴ素子２のｎ＋ａ−Ｓｉ膜２４の形成の際と同じ条件によるプラズマＣＶＤ法により形成される。このｎ＋ａ−Ｓｉ膜４４は、ＴＦＴ素子２のｎ＋ａ−Ｓｉ膜２４と同じ組成および膜厚となるように形成される。
【００６０】
次に、スパッタリング法により、ｎ＋ａ−Ｓｉ膜４４上にＭｏ（モリブデン）を堆積させ、Ｍｏバリア膜４５を形成する。このＭｏバリア膜４５は、膜厚が３０ｎｍである。
【００６１】
具体的には、以下の条件によってスパッタリング法を行った。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
ガラス基板の加熱温度：室温（加熱無し）
【００６２】
次に、純Ｃｕから作製されたスパッタリングターゲットを用いたスパッタリング法により、Ｍｏバリア膜４５上に純Ｃｕ膜を形成する。この純Ｃｕ膜は、ＴＦＴ素子２の純Ｃｕ膜（ソース電極膜２８およびドレイン電極膜２９）と同じ組成および膜厚となるように形成される。
【００６３】
次に、フォトリソグラフィ法により、ソース電極膜およびドレイン電極膜を形成するためのレジストパターンを純Ｃｕ膜上に形成し、ウエットエッチング法により、このレジストパターンをマスクとして純Ｃｕ膜をパターニングする。続いて、ドライエッチングにより、ｎ＋ａ−Ｓｉ膜４４、およびａ−Ｓｉ膜４３の一部をパターニングする。
【００６４】
パターニングされた純Ｃｕ膜は、一方がソース電極膜４６、他方がドレイン電極膜４７となる。
【００６５】
次に、ＣＶＤ法により、ａ−Ｓｉ膜４３、ソース電極膜４６およびドレイン電極膜４７上に保護膜４８を形成し、続いて、真空中において３００℃で３０分間の加熱処理を行い、比較例７のＴＦＴ素子４を得る。この保護膜４８は、ＴＦＴ素子２の保護膜３０の組成および膜厚となるように形成される。
【００６６】
また、ＴＦＴ素子４のチャネル領域４９は、図２（ｂ）に示すように、ソース電極膜４６とドレイン電極膜４７との間のａ−Ｓｉ膜４３に形成される。このチャネル領域４９は、チャネル長Ｌが１０μｍであり、チャネル長と略直交するチャネル幅が１００μｍである。
【００６７】
なお、ＴＦＴ素子２およびＴＦＴ素子４のゲート電極膜、ソース電極膜並びにドレイン電極膜は、測定プローブを接触させる電極パッド（図示せず）が設けられている。
【００６８】
［動作特性評価］
図３は、ＴＦＴ素子の動作特性の測定方法を示す概略図である。以下では、動作特性として後述するキャリアの移動度を測定するものである。ＴＦＴ素子２の動作特性を測定するため、図３に示すように、電流計５１、電流計５３および電流計５４と、電源５２および電源５５と、が接続されている。
【００６９】
具体的には、ＴＦＴ素子２のソース電極膜２８は、接地されている。また、このソース電極膜２８には、ソース電極膜２８に入力する電流を測定する電流計５１が接続されている。ドレイン電極膜２９は、電圧ＶＤＳを供給する電源５５が接続されている。この電源５５は、ドレイン電極膜２９側の端子には、ドレイン電極膜２９にも接続する電流計５４が接続され、ドレイン電極膜２９側と反対側の端子は接地されている。また、ゲート電極膜２１には、一方が、ゲート電圧ＶＧを供給する電源５２に接続され、他方がゲート電極膜２１に接続される電流計５３が接続されている。
【００７０】
動作特性の測定方法は、まず、ソース電極膜２８およびドレイン電極膜２９間に、電源５５から一定電圧ＶＤＳを供給し、さらに、電源５２からゲート電極膜２１にゲート電圧ＶＧを供給する。このゲート電圧ＶＧの供給により、ＴＦＴ素子２の構造から決まる閾値電圧Ｖｔｈ以上の電圧となった時点で、ａ−Ｓｉ膜２３にチャネル領域３１が形成され、ソース電極膜２８からドレイン電極膜２９へと電流５０（Ｉｄ）が流れる。
【００７１】
この動作特性の測定では、ゲート電極膜２１のパターニングを省略した簡易構造であるが、ソース電極膜２８とドレイン電極膜２９間の電流５０は、一部ゲート絶縁膜２２を通りゲート電極膜２１に、リーク電流として流れるため、このリーク電流が、無視できるほど小さくなる程度に大きな電圧ＶＤＳを供給してリーク電流分の誤差が小さい領域で測定した。
【００７２】
また、この電圧ＶＤＳを供給した場合の飽和領域では、下記に示す式（１）式が成立し、また、これから導かれる式（２）で飽和移動度（μ）を求めた。
【数１】
【数２】
Ｗ：ソース電極膜２８およびドレイン電極膜２９の電極幅
Ｌ：チャネル長
Ｃ：単位面積当たりの絶縁膜容量
この絶縁膜容量Ｃは、ゲート絶縁膜２２の絶縁膜容量である。
【００７３】
ここで、飽和移動度（移動度：μΩｃｍ）は、式（２）から得られたＶＧ−ＩｄのプロットをＶＧ−√Ｉｄとしてプロットし直し、このＶＧ−√Ｉｄの直線部分の傾きから求めた。
【００７４】
この飽和移動度（μ）とは、ソース電極からドレイン電極への電流の流れ易さを示し、液晶を駆動させる透明電極への充放電の速度に関係し、μが大きいほど高速動作が可能になる。
【００７５】
図４は、図４は、測定したＶＧ−Ｉｄを示すグラフである。図４は、縦軸が電流Ｉｄ（Ａ）であり、横軸がゲート電圧ＶＧ（Ｖ）である。図４に示すように、実施例および比較例のいずれのＴＦＴ素子２においても、典型的なＴＦＴ素子の動作特性を得られた。
【００７６】
この動作特性評価の結果を表２に示す。評価基準は、図２（ｂ）に示す、比較例７のＴＦＴ素子４の移動度特性０．７μΩｃｍに対して、９０％未満である０．６３μΩｃｍ未満の場合は×、９０％以上１００％未満の０．６３μΩｃｍ以上０．７μΩｃｍ未満の場合は△、１００％以上１１０％未満の０．７μΩｃｍ以上０．７７μΩｃｍ未満の場合は○、１１０%以上の０．７７μΩｃｍ以上の場合は◎とした。
【００７７】
表２から密着性および移動度のいずれの評価も良好(◎か○の評価)であるＣｕ合金膜２７の組成は、Ｓｉ酸化膜２５の膜厚で区分すると、Ｓｉ酸化膜２５の膜厚が１ｎｍ以上２ｎｍ以下の場合は、実施例１、２、５、６、９、１０で、比率（Ｍｇ原子％／Ｍｎ原子％）が０．３以上０．７以下となる。
【００７８】
また、Ｓｉ酸化膜２５の膜厚が２ｎｍを超えて３ｎｍ以下の場合は、実施例３、７、１１で、比率（Ｍｇ原子％／Ｍｎ原子％）が０．７を超えて１．５以下となる。
【００７９】
さらに、Ｓｉ酸化膜２５の膜厚が３ｎｍを超えて４ｎｍ以下の場合は、実施例４、８、１２で、比率（Ｍｇ原子％／Ｍｎ原子％）が１．５を超えて２．１以下となっている。
【００８０】
一方、比率（Ｍｇ原子％／Ｍｎ原子％）が、０．３より低い比較例１、３、５では、Ｍｇ量が、Ｍｎ量に対して少なく、Ｓｉ酸化膜２５の残存量が多いため、密着性は良好であるが、移動度は、Ｓｉ酸化膜２５の寄生抵抗成分が高いため、評価基準である０．７μΩｃｍよりも低い値となったと考えられる。
【００８１】
また、比率（Ｍｇ原子％／Ｍｎ原子％）が、０．３より高い比較例２、４、６では、Ｍｇ量が、Ｍｎ量に対して多く、ＭｇがＳｉ酸化膜２５を消失させることで、密着性が不良となり、また、Ｃｕの拡散の抑制が困難となり、移動度が低い値となったと考えられる。
【００８２】
［異常放電回数の検証］
以下に示す表３は、実施例１３および実施例１４に係るスパッタリングターゲットと、比較例７および比較例８に係るスパッタリングターゲットと、を用いたスパッタリングにより発生した異常放電の回数を測定した結果を示すものである。なお、作製したスパッタリングターゲットは、φ１００ｍｍ×５ｍｍの円盤形状を有する。
【表３】
【００８３】
実施例１３に係るスパッタリングターゲットは、実施例１の組成（Ｍｎ：１．５原子％、Ｍｇ：０．５原子％）をベースに、Ｃを３．０ｗｔｐｐｍ、Ｏ２を１．２ｗｔｐｐｍ、含むように作製されている。この実施例１３における比率（Ｍｇ原子％／Ｍｎ原子％）は、０．３３である。
【００８４】
実施例１４に係るスパッタリングターゲットは、実施例１２の組成（Ｍｎ：５原子％、Ｍｇ：１０原子％）をベースに、Ｃを９．５ｗｔｐｐｍ、Ｏ２を１．８ｗｔｐｐｍ、含むように作製されている。この実施例１４における比率（Ｍｇ原子％／Ｍｎ原子％）は、２．００である。
【００８５】
比較例７に係るスパッタリングターゲットは、実施例１２の組成（Ｍｎ：５原子％、Ｍｇ：１０原子％）をベースに、Ｃを１１ｗｔｐｐｍ、Ｏ２を２．５ｗｔｐｐｍ、含むように作製されている。この比較例７における比率（Ｍｇ原子％／Ｍｎ原子％）は、２．００である。
【００８６】
比較例８に係るスパッタリングターゲットは、実施例１２の組成（Ｍｎ：５原子％、Ｍｇ：１０原子％）をベースに、Ｃを２０ｗｔｐｐｍ、Ｏ２を４ｗｔｐｐｍ、含むように作製されている。この比較例７における比率（Ｍｇ原子％／Ｍｎ原子％）は、２．００である。
【００８７】
なお、比較例７および比較例８では、スパッタリングターゲットの母合金を製造する際、脱酸処理を行っていないＭｎ原料（Ｍｎフレーク材）を、他の原料と共にカーボンルツボに入れ、このカーボンルツボ内で溶解して溶湯とした。この製造工程により作製された母合金は、実施例の製造工程により作製された母合金と比べて、炭素濃度および酸素濃度が増加する。
【００８８】
ＣとＯ２を含有するスパッタリングターゲットに対して電子顕微鏡観察とＥＤＸ（エネルギー分散型X線分析装置：Energy Dispersive X-ray microanalyzer）分析を行ったところ、Ｃは、スパッタリングターゲット内でＭｎとの化合物相を形成し、Ｏ２は、スパッタリングターゲット内でＭｇと結合してＭｇＯの異物相を形成することが分かった。
【００８９】
ここで、スパッタリングにおける正常放電時には、電流と電圧とが定常状態となるグロー放電状態が生じる。また、スパッタリングターゲットが異物相を含むとき、スパッタリング中の異常放電によりアークが生じ、電流と電圧とが変動する。この発生したアークが、膜を形成する基板上にパーティクル等の放電異物を生じさせる原因となる。そこで、実施例１３、実施例１４、比較例７および比較例８の異常放電回数をスパッタリング装置の検出装置システム（アークモニタ）により測定した。
【００９０】
測定の方法は、スパッタリング時の基板電極とカソード電極（スパッタリングターゲット側）間に印加する電流と電圧とを測定し、アークの発生を判定してカウントする方法とした。なお、測定の条件は、以下の通りである。
ＤＣ電力：６００Ｗ
放電ガス種：Ａｒ
ガス圧：０．５Ｐａ
基板の加熱温度：室温（加熱無し）
時間：２ｈ
【００９１】
表３に示すように、実施例１３および実施例１４では、異常放電回数は０回であり、比較例７では２回、比較例８では７回であった。この測定に用いたスパッタリングターゲットの直径は、１００ｍｍであり、実際にスパッタリング法に用いられる数ｍオーダーのスパッタリングターゲットでは、上記の回数よりも増えると予想される。従って、スパッタリングターゲットは、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含んでいることが好ましい。
【００９２】
（実施例の効果）
以上の結果から、本実施例によると、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて形成されたスパッタリングターゲットを用いて形成したＣｕ合金膜２７の組成と、Ｓｉ酸化膜２５の膜厚と、を選択することによって、密着性と移動度特性を両立させた配線層を有する半導体装置を形成することができる。
【００９３】
また、本実施例に係るＴＦＴ素子２によると、従来の液晶パネル用ＴＦＴ素子で使用されているＭｏやＴｉを用いたバリア層の形成の代わりに、ａ−Ｓｉ膜２３の表面の酸化処理によるＳｉ酸化膜２５の形成と、加熱処理による拡散バリア層２６の形成と、を行うので、液晶パネルの製造コストの大幅な低減が得られる。
【００９４】
さらに、本実施例によると、従来の液晶パネル用ＴＦＴ素子で用いられるＡｌ配線層よりも低抵抗なＣｕ配線層を形成するので、液晶パネルの大型化と高画質化のための設計コストの低減も可能となる。
【００９５】
さらにまた、本実施例によると、ソース電極膜２８およびドレイン電極膜２９のパターニング工程において、純Ｃｕ膜およびＣｕ合金膜２７といった同種金属の積層膜のエッチングを行うので、一種類のエッチング液によるエッチングが可能で、純Ｃｕ膜およびＭｏ膜をエッチングする比較例７の場合と比べて、エッチングコストが低減できる。
【００９６】
また、本実施例に係るスパッタリングターゲットによれば、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むので、１０ｗｔｐｐｍを超えるＣ、および２ｗｔｐｐｍを超えるＯ２を含む場合と比べて、アークの発生を抑えることができ、アークに起因するパーティクル等の放電異物の発生を抑制することができる。従って、本実施例のスパッタリングターゲットを用いることで、半導体装置の歩留まりを向上させることができる。
【００９７】
なお、上記のスパッタリングターゲットは、少量のＰを含有していても良い。このＰは、ＴＦＴ素子の移動度特性、配線膜の密着性と比抵抗を損なわせることなく、また、ヒロック、ボイド等の膜欠陥発生の要因にもならず、スパッタリングターゲットの母材の加工を容易にする。また、Ｐは、例えば、０．１原子％以上１原子％以下であることが好ましい。
【００９８】
また、なお、上記のＳｉ酸化膜の形成は、酸素プラズマを用いたが、これに限定されず、オゾンや水分などの酸素を含む雰囲気中での加熱処理等の方法でも良い。
【００９９】
以上、本発明の実施の形態およびその実施例を説明したが、上記に記載した実施の形態および実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態および実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【０１００】
１…試料
２…ＴＦＴ素子
４…ＴＦＴ素子
１０…ガラス基板
１１…ゲート絶縁膜
１２…ａ−Ｓｉ膜
１３…ｎ＋ａ−Ｓｉ膜
１４…Ｓｉ酸化膜
１５…Ｃｕ合金膜
１６…純Ｃｕ膜
２０…ガラス基板
２１…ゲート電極膜
２２…ゲート絶縁膜
２３…ａ−Ｓｉ膜
２４…ｎ＋ａ−Ｓｉ膜
２５…Ｓｉ酸化膜
２６…拡散バリア層
２７…Ｃｕ合金膜
２８…ソース電極膜
２９…ドレイン電極膜
３０…保護膜
３１…チャネル領域
４０…ガラス基板
４１…ゲート電極膜
４２…ゲート絶縁膜
４３…ａ−Ｓｉ膜
４４…ｎ＋ａ−Ｓｉ膜
４５…Ｍｏバリア膜
４６…ソース電極膜
４７…ドレイン電極膜
４８…保護膜
４９…チャネル領域
５０…電流
５１…電流計
５２…電源
５３…電流計
５４…電流計
５５…電源
【特許請求の範囲】
【請求項１】
１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて形成されたスパッタリングターゲット。
【請求項２】
請求項１に記載のスパッタリングターゲットを用いた半導体装置の製造方法。
【請求項３】
基板上にゲート電極膜を形成する工程と、
前記ゲート電極膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体膜を形成する工程と、
前記スパッタリングターゲットを用いたスパッタリング法により、前記半導体膜上にＣｕ合金膜を形成する工程と、
前記Ｃｕ合金膜上にソース電極およびドレイン電極を形成する工程と、
を含む請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体膜が、アモルファスシリコン膜であり、
前記半導体膜を形成する工程が、前記アモルファスシリコン膜の表面にシリコン酸化膜を形成する工程を含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリコン酸化膜の膜厚が、１ｎｍ以上２ｎｍ以下であり、
前記（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、０．３以上０．７以下である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記シリコン酸化膜の膜厚が、２ｎｍを超えて３ｎｍ以下であり、
前記（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、０．７を超えて１．５以下である請求項４に記載の半導体装置の製造方法。
【請求項７】
前記シリコン酸化膜の膜厚が、３ｎｍを超えて４ｎｍ以下であり、
前記（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、１．５を超えて２．１以下である請求項４に記載の半導体装置の製造方法。
【請求項８】
加熱処理を行うことにより、前記Ｃｕ合金膜と前記酸化膜との境界に拡散バリア層を形成する工程を含む請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
基板と、
前記基板上に形成されたゲート電極膜と、
前記ゲート電極膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたアモルファスシリコン膜と、
前記アモルファスシリコン膜上に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成され、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、を含むＣｕ合金膜と、
前記Ｃｕ合金膜上に形成されたソース電極およびドレイン電極と、
を備えた半導体装置。
【請求項１】
１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、１０ｗｔｐｐｍ以下のＣと、２ｗｔｐｐｍ以下のＯ２と、を含むＣｕ合金を用いて形成されたスパッタリングターゲット。
【請求項２】
請求項１に記載のスパッタリングターゲットを用いた半導体装置の製造方法。
【請求項３】
基板上にゲート電極膜を形成する工程と、
前記ゲート電極膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体膜を形成する工程と、
前記スパッタリングターゲットを用いたスパッタリング法により、前記半導体膜上にＣｕ合金膜を形成する工程と、
前記Ｃｕ合金膜上にソース電極およびドレイン電極を形成する工程と、
を含む請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体膜が、アモルファスシリコン膜であり、
前記半導体膜を形成する工程が、前記アモルファスシリコン膜の表面にシリコン酸化膜を形成する工程を含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリコン酸化膜の膜厚が、１ｎｍ以上２ｎｍ以下であり、
前記（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、０．３以上０．７以下である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記シリコン酸化膜の膜厚が、２ｎｍを超えて３ｎｍ以下であり、
前記（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、０．７を超えて１．５以下である請求項４に記載の半導体装置の製造方法。
【請求項７】
前記シリコン酸化膜の膜厚が、３ｎｍを超えて４ｎｍ以下であり、
前記（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が、１．５を超えて２．１以下である請求項４に記載の半導体装置の製造方法。
【請求項８】
加熱処理を行うことにより、前記Ｃｕ合金膜と前記酸化膜との境界に拡散バリア層を形成する工程を含む請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
基板と、
前記基板上に形成されたゲート電極膜と、
前記ゲート電極膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたアモルファスシリコン膜と、
前記アモルファスシリコン膜上に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成され、１．５原子％以上５．０原子％以下のＭｎと、（Ｍｇの原子％）／（Ｍｎの原子％）で示される比率が０．３以上２．１以下となるＭｇと、を含むＣｕ合金膜と、
前記Ｃｕ合金膜上に形成されたソース電極およびドレイン電極と、
を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１４９２９４（Ｐ２０１２−１４９２９４Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−８０２５（Ｐ２０１１−８０２５）
【出願日】平成２３年１月１８日（２０１１．１．１８）
【出願人】（０００００５１２０）日立電線株式会社 (3,358)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１月１８日（２０１１．１．１８）
【出願人】（０００００５１２０）日立電線株式会社 (3,358)
【Ｆターム（参考）】
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