ダイヤモンド電子素子及びその製造方法
【課題】欠陥密度が低減したドリフト層を有する高出力ダイヤモンド電子素子を提供する。
【解決手段】半絶縁性単結晶ダイヤモンド基板の一方の面に、ｐ−ダイヤモンド層からなるドリフト層を成膜し、該ドリフト層の上にｐ＋ダイヤモンド層からなるコンタクト層を成膜する工程と、前記基板の他方の面に開口部をエッチングにより形成して、前記基板を構造保持材として前記ドリフト層の一部が露出した露出部を形成する工程と、前記露出部にカソード電極を設け、前記コンタクト層にアノード電極を設ける工程とにより、ダイヤモンド電子素子の積層構造を形成する。ドリフト層を基板上に直接成膜するので、欠陥密度の減少した素子を得ることができる。
【解決手段】半絶縁性単結晶ダイヤモンド基板の一方の面に、ｐ−ダイヤモンド層からなるドリフト層を成膜し、該ドリフト層の上にｐ＋ダイヤモンド層からなるコンタクト層を成膜する工程と、前記基板の他方の面に開口部をエッチングにより形成して、前記基板を構造保持材として前記ドリフト層の一部が露出した露出部を形成する工程と、前記露出部にカソード電極を設け、前記コンタクト層にアノード電極を設ける工程とにより、ダイヤモンド電子素子の積層構造を形成する。ドリフト層を基板上に直接成膜するので、欠陥密度の減少した素子を得ることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型構造のダイオード、トランジスタ、ＦＥＴ、サイリスタ等の高出力のダイヤモンド電子素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、ダイヤモンド電子素子は、大きなバンドギャップ、高いアバランシェ破壊電界、高い飽和キャリア移動度、高い熱伝導率、高温度や放射線曝露環境下で実用動作可能な素子として期待されている。これらの特徴を生かした半導体素子として、ダイヤモンドショットキーバリアダイオード、ダイヤモンド電界効果トランジスタ、ダイヤモンドｐｎダイオード、ダイヤモンドサイリスタ、ダイヤモンドトランジスタなどの高出力ダイヤモンド半導体素子の開発が進められている。
【０００３】
従来、高出力ダイヤモンド半導体素子の積層構造のうち擬似縦型構造（特許文献１、２、非特許文献１〜３参照）や縦型構造（非特許文献４〜７参照）について、本発明者等を含め研究開発がなされてきた。
【０００４】
従来の擬似縦型構造の高出力ダイヤモンド半導体素子を図７に示す。図７のように、半絶縁性ダイヤモンド基板３１にｐ＋コンタクト層３２を成長させ、その上にｐ−ドリフト層３３を成長させて積層構造を作製していた。該積層構造に、オーミック電極３４をｐ＋コンタクト層３２上に設け、ショットキー電極３５をｐ−ドリフト層３３上に設けて素子を作製していた。
【０００５】
従来の、高温高圧単結晶ダイヤモンド上にｐ＋層をホモエピタキシャル成長させたＨＰＨＴ／ｐ＋積層基板を用いた縦型構造の高出力ダイヤモンド半導体素子を、図８に示す。図８のように、ＨＰＨＴ／ｐ＋積層基板をｐ＋コンタクト層４２とし、該基板の上にｐ−ドリフト層４３を成膜して積層構造を作製していた。該積層構造に、オーミック電極４４を、ｐ−ドリフト層４３が成膜されていない方のｐ＋コンタクト層４２面に形成し、一方、ショットキー電極４５を、ｐ−ドリフト層４３の上に形成して素子を作製していた。
【０００６】
また、本発明者等は、ＣＶＤによる高品質ダイヤモンド積層構造及び製法について研究開発を行ってきた（特許文献３〜５参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２５２７７６号公報
【特許文献２】特開２００９−５９７９８号公報
【特許文献３】特開２００９−２００３４３号公報
【特許文献４】特開２００７−１９４２３１号公報
【特許文献５】特開２００９−５９７３９号公報
【非特許文献】
【０００８】
【非特許文献１】Ｈ．Ｕｍｅｚａｗａ ｅｔ ａｌ．ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．３０（２００９）９６０．
【非特許文献２】Ｓ．Ｓｈｉｋａｔａ ｅｔ ａｌ．Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ，６１５−６１７（２００９）９９９．
【非特許文献３】Ｋ．Ｉｋｅｄａ ｅｔ ａｌ．Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ，２（２００９）０１１２０２．
【非特許文献４】Ａ． Ｖｅｓｃａｎ ｅｔ ａｌ． Ｄｉａｍ． Ｒｅｌａｔ． Ｍａｔｅｒ． ７ （１９９８） ５８１．
【非特許文献５】Ｗ．Ｅｂｅｒｔ ｅｔ ａｌ．Ｄｉａｍ．Ｒｅｌａｔ．Ｍａｔｅｒ．６（１９９７）３２９．
【非特許文献６】Ｓ．Ｊ．Ｒａｓｈｉｄ，Ｐｒｏｃ．ＩＳＰＳＤ’０８（２００８）２４９．
【非特許文献７】Ｍ．Ｉｍｕｒａ ｅｔ ａｌ．Ｄｉａｍ．Ｒｅｌａｔ．Ｍａｔｅｒ．１７（２００８）１９１６．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高出力半導体素子を作製するためには、動作半導体層としてドリフト層、コンタクト層を積層させる構造が必須の構造である。コンタクト層は寄生抵抗を減らすために、非常に高濃度の不純物ドーピングがなされる。そのため、コンタクト層には、格子ひずみや転位が発生し結晶品質が悪いという問題があった。一方、ドリフト層については、逆バイアス印加時に空乏層を伸張させて高電界でも低リーク電流で電圧維持する必要があるので、素子中の欠陥混入を抑える必要がある。そのため、大電流かつ高耐電圧動作を行うために、ドリフト層には、低欠陥密度で歪が少ない高い結晶性が求められる。
【００１０】
従来の擬似縦型構造を用いた場合では、半絶縁性ダイヤモンド基板上にｐ＋コンタクト層を１〜５０μｍの厚さで成長させ、その上にｐ−ドリフト層を１〜２０μｍ成長させている（図７参照）。ここで、ドリフト層をコンタクト層上へＣＶＤエピタキシャル成長法によって積層させているが、高品質が求められるドリフト層を、欠陥が多く品質が悪いコンタクト層上へ成長させた場合には、コンタクト層内に存在する欠陥がドリフト層中にも引き継がれるために、ドリフト層の品質が悪くなる。図７に、半絶縁性基板３１の欠陥（黒太線）がｐ＋コンタクト層３２に引き継がれ、ｐ＋コンタクト層３２の欠陥がｐ−ドリフト層３３に引き継がれる様子を示した。
【００１１】
また、従来のＨＰＨＴ／ｐ＋基板を用いた場合では、ＨＰＨＴ／ＩＩｂ型ダイヤモンドなどの低抵抗単結晶基板も存在するが、基板自体の転位も多く基板サイズも小さいため、素子の大型化は不可能である。基板の転位はデバイス特性に影響を与えると考えられ、実際に素子サイズを大きくすると、素子特性が劣化する現象が見られる。図８に、ｐ＋コンタクト層４２の欠陥（黒太線）がｐ−ドリフト層４３に引き継がれる様子を示した。このことから、ドリフト層中の欠陥密度の低減が必要である。なお、ダイヤモンドでは１Ａ級の素子にはドリフト層中の欠陥密度を１０３個／ｃｍ２以下、１０Ａ級の素子には１０２個／ｃｍ２以下とする必要がある。
【００１２】
このように、素子特性の改善や高出力化にはドリフト層中に存在する転位などの欠陥密度を下げる必要があるのに、欠陥の多いコンタクト層上にドリフト層を高品質でＣＶＤ成長させるのは、転位の引継ぎのため難しいという問題がある。
【００１３】
また、コンタクト層濃度に対して、転位が導入される膜厚限界が存在する。図９に、ｐ＋コンタクト層の臨界厚さとホウ素濃度との関係を示す。線ＡとＢは異なるモデルで計算した線を示す。図９に示すとおり、金属的伝導が得られる高濃度ドーピング（＞１０２０／ｃｍ３）レベルで１０μｍ以下にする必要がある。しかし、この厚さのコンタクト層を擬似縦型構造に用いた場合には横方向に電流を流すために寄生抵抗が高くなり、一方、縦型構造に用いた場合では薄すぎて構造維持ができない。
【００１４】
本発明は、これらの問題を解決しようとするものであり、欠陥密度が低減したドリフト層を有するダイヤモンド電子素子を提供することを目的とする。また、欠陥密度が低減したドリフト層を有するダイヤモンド電子素子を製造するための方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では、高品質のドリフト層を超高品質単結晶ダイヤモンド上にＣＶＤエピタキシャル成長させ、その後に高濃度ドーピングによりコンタクト層を成長させて形成することを可能とした構造により、ドリフト層の欠陥密度が低減したダイヤモンド電子素子を実現した。本発明は、前記目的を達成するために、以下の特徴を有する。
【００１６】
本発明は、ダイヤモンド電子素子であって、半絶縁性単結晶ダイヤモンドを備える構造保持材、ダイヤモンド半導体からなるドリフト層、ダイヤモンド半導体からなるコンタクト層の順に積層された積層構造を有することを特徴とする。また、前記構造保持材に設けた開口部の、前記ドリフト層にカソード電極を設け、前記コンタクト層にアノード電極を設けたことを特徴とする。具体的な構造の例として、前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ−ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下のｐ＋ダイヤモンド層である。具体的な構造の例として、前記ドリフト層が露出している露出部にカソード電極を設けることができる。また具体的構造の例として、前記カソード電極がオーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、ドリフト層がｐ−ダイヤモンド層、コンタクト層がｐ＋ダイヤモンド層とすることができる。基板上に、ｎ＋ダイヤモンド層、ｐ−ダイヤモンド層、ｐ＋ダイヤモンド層の順で形成することにより、前記構造保持材と前記ドリフト層との間にｎ＋ダイヤモンド層を設けるようにすることができる。本発明において、前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であることが好ましい。本発明において、前記半絶縁性単結晶ダイヤモンドは、転位密度が０個／ｃｍ３以上１０３個／ｃｍ３以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることが好ましい。また、上記積層構造は曲率半径が５ｍ以上５００ｍ以下となることが好ましい。代表的には、前記半絶縁性単結晶ダイヤモンドは、窒素入り単結晶ダイヤモンドである。前記ドリフト層は、前記半絶縁性単結晶ダイヤモンド上にＣＶＤ合成により形成されたものである。本発明のダイヤモンド電子素子は具体的にはショットキーダイオード、ｐｎ接合ダイオード、又はｐｉｎ接合ダイオードである。
【００１７】
本発明は、ダイヤモンド電子素子の製造方法であって、半絶縁性単結晶ダイヤモンド基板の一方の面に、ダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材として前記ドリフト層の一部が露出した露出部を形成する工程と、前記露出部にカソード電極を設け、前記コンタクト層にアノード電極を設ける工程とを備えることを特徴とする。また、本発明は、半絶縁性単結晶ダイヤモンド基板の一方の面に、ｎ＋ダイヤモンド層を設けてダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材としてｎ＋ダイヤモンド層の一部が露出した露出部を形成する工程と、前記露出部にオーミック金属を設けてカソード電極を形成し、前記コンタクト層にアノード電極を設ける工程とを備えることを特徴とする。
【発明の効果】
【００１８】
ダイヤモンドエピタキシャル膜中の欠陥は、下地基板からの引継ぎと、エピタキシャル中の格子歪み緩和による発生が原因である。従来技術では、下地に高密度欠陥の基板やコンタクト層を用いることによってドリフト層の欠陥密度が高くなっていた。基板に低欠陥な単結晶基板を用いた場合でも、コンタクト層中に格子緩和により発生した欠陥によりドリフト層の欠陥密度は高かった。本発明によれば、高品質半絶縁性単結晶ダイヤモンドを構造保持材として、該構造保持材に、ダイヤモンド半導体からなるドリフト層、ダイヤモンド半導体からなるコンタクト層の順でエピタキシャル成長により積層構造を形成するので、下地基板からの引き継がれる欠陥や膜中で発生する欠陥が低減したドリフト層を実現できる。即ち、高品質半絶縁性単結晶ダイヤモンド基板上に直接ｐ−ドリフト層をエピタキシャル成長させ、その後ｐ＋コンタクト層を成長させるため、ｐ−／ｐ＋積層構造であってもｐ−ドリフト層の欠陥密度を大幅に減らすことができる。本発明の積層構造によれば、低寄生抵抗で高電流動作が可能な素子で、高品質なドリフト層による高電圧動作を同時に実現することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明のダイヤモンド電子素子の積層構造を示す図
【図２】実施例１のダイヤモンド電子素子の積層構造及び欠陥を説明する図
【図３】実施例１のダイヤモンド電子素子の製造方法を示す図
【図４】実施例１の高品質ｐ−ドリフト層を有するダイヤモンド電子素子の特性
【図５】実施例１のダイヤモンド電子素子の積層構造を示す図
【図６】実施例２のダイヤモンド電子素子の積層構造を示す図
【図７】従来の擬似縦型のダイヤモンド電子素子の積層構造を示す図
【図８】従来の縦型のダイヤモンド電子素子の積層構造を示す図
【図９】ｐ＋コンタクト層臨界厚さのホウ素濃度依存性を示す図
【発明を実施するための形態】
【００２０】
本発明の実施の形態について、以下説明する。
【００２１】
図１に、本発明のダイヤモンド電子素子の積層構造の代表例を示す。本発明のダイヤモンド電子素子の積層構造は、電極配置のための開口部を形成した基板１を、構造保持材として用いる。本発明のダイヤモンド電子素子は、基板１からなる構造保持材と、ドリフト層（ｐ−層２）と、コンタクト層（ｐ＋層３）とを順次積層したダイヤモンドの積層構造からなり、構造保持材の、ドリフト層とコンタクト層の形成されていない側の面に、設けた開口部に、露出したドリフト層（ｐ−層２）に接して電極（ショットキー電極５）を設け、コンタクト層（ｐ＋層３）に電極（オーミック電極４）を設けたものである。
【００２２】
構造保持材として用いる基板として、オフ角・オフ方向制御された、低表面欠陥密度の高品質単結晶ダイヤモンド基板を用いる。基板のオフ角制御は、＜１１０＞±５°方向に、＜００１＞ベクトルが表面の法線ベクトルに対して１°以上のオフ角度を持つものが好ましい（特許文献２参照）。また、基板はその両面が高精度研磨されており、表面および裏面の凹凸がＲａ＜１ｎｍであるものを用いる。その上にＣＶＤ合成で形成するダイヤモンド層の欠陥を減少させ、エッチング時のエッチピット発生を抑制するためである。Ｒａは、算術平均粗さを表し、JIS B0601:’01規格により定義されている。
【００２３】
構造保持材として用いる基板上に、ＣＶＤ法によってｐ−ドリフト層をエピタキシャル成長させる。ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ドリフト層のドーピング濃度および膜厚を制御することが必要であり、このため、ｐ−ドリフト層は１μｍ以上５０μｍ以下であり、膜中のホウ素濃度が１０１５／ｃｍ３以上で１０１７／ｃｍ３以下であることが好ましい。
【００２４】
エピタキシャル成長させたｐ−ドリフト層上に、ＣＶＤ法によりｐ＋コンタクト層をエピタキシャル成長させて積層構造を作製する。ｐ＋コンタクト層を形成するにあたり、基板の歪みによる結晶欠陥形成を抑え、かつ抵抗を低くするために、ｐ＋コンタクト層は１μｍ以上１００μｍ以下の厚さで５×１０１９／ｃｍ３以上１０２２／ｃｍ３以下のホウ素濃度であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。
【００２５】
構造保持材の開口部は、高品質単結晶ダイヤモンド基板面側にリソグラフィーを用いてエッチングマスクパターンを形成し、エッチングを行って形成する。エッチングマスクは、ＳｉＯ２、Ａｌ、Ａｌ２Ｏ３、Ｍｏなどが好ましい。エッチングは、反応性イオンエッチング（ＩＣＰ（容量結合型プラズマ）やＣＣＰ（誘導結合型プラズマ）等）を用いる場合、ＣＦ４やＣＨＦ３、ＳＦ６などを微量添加したＯ２ガスを用いて行うことが好ましい。またイオンビームエッチングを用いる場合には、Ａｒ、Ｘｅをエッチングガスに用いることが好ましい。エッチングは、ｐ−ドリフト層が露出するまで行い、露出後にアニールおよび熱混酸洗浄処理を行ってエッチングによる欠陥層を剥ぐ。さらにｐ＋コンタクト層へオーミック電極を、ｐ−ドリフト層にショットキー電極を形成して素子化を行う。ショットキー縁辺にはｎ型層を形成し、電界緩和構造とする。
【００２６】
本発明のダイヤモンド電子素子は、高品質基板上にドリフト層をエピタキシャル成長させ、その後コンタクト層を成長させるため、ドリフト層の欠陥密度を大幅に減らすことができる。本発明では、高品質基板上に、欠陥の少ないｐ−ドリフト層とｐ＋コンタクト層を順次エピタキシャル成長させることができ、コンタクト層の厚さを転位が発生する膜厚限界以下に薄くすることができる。
【００２７】
（実施例１）
本発明の実施例１のダイヤモンド電子素子について図２〜５を参照して以下説明する。図２は、本実施例のダイヤモンド電子素子の積層構造と欠陥の様子を示す図であり、図３は製造工程を示す図である。図３を参照して、本実施例のダイヤモンド電子素子の製造工程について説明する。
【００２８】
（基板の準備工程）
オフ角・オフ方向制御された、低表面欠陥密度の３×３ｍｍ高品質半絶縁性単結晶ダイヤモンド（００１）Ｉｂ基板を１００μｍの厚さに調整した。ここで、基板のオフ角制御は、＜１１０＞方向に、＜００１＞ベクトルが表面の法線ベクトルに対して２．５°のオフ角度を持っている。また、転位密度は１０４／ｃｍ２程度で、ＸＲＤ（００４）ロッキングカーブの半値幅は７ａｒｃｓｅｃ以下である。
【００２９】
（ｐ−ドリフト層形成工程）
基板にＣＶＤ法によってｐ−ドリフト層２をエピタキシャル成長させる（図３（ａ）参照）。ドリフト層のエピタキシャル成長は、２．４５ＧＨｚマイクロ波を用いたＣＶＤにて行い、１２０Ｔｏｒｒ、３９００Ｗの環境で行った。Ｈ２流量３８４ｓｃｃｍに対してＣＨ４流量は１６ｓｃｃｍで、総流量を４００ｓｃｃｍとした。合成時間は１０時間で２５μｍの膜厚である。チャンバ内環境からのホウ素取り込みにより、膜中のホウ素濃度は１０１６／ｃｍ３程度であった。
【００３０】
（ｐ＋コンタクト層形成工程）
次に、マイクロ波プラズマＣＶＤ法によりｐ＋コンタクト層３をエピタキシャル成長させる（図３（ｂ）参照）。Ｈ２流量３９０ｓｃｃｍに対して、ＣＨ４流量４ｓｃｃｍ、トリメチルボロン（ＴＭＢ）（水素１％希釈）６ｓｃｃｍであり、プラズマ出力を１５００Ｗとした。ここで、ｐ＋コンタクト層は、３０μｍの厚さで、２×１０２０／ｃｍ３のホウ素濃度である。
【００３１】
（処理工程）
次に、混酸処理（硝酸２０ｃｃと硫酸２０ｃｃ）を行い、ＣＶＤ処理時に付着する非ダイヤモンド成分の除去と表面の酸素化による高抵抗化を行った。
【００３２】
（露出部形成工程）
次の手順で、裏面の基板側にフォトリソグラフィー手法を用いてマスクを形成し、エッチング法によりｐ−ドリフト層を選択的に露出させた（図３（ｃ）参照）。まず、テトラエトキシシラン（ＴＥＯＳ）／ＣＶＤ法によりＳｉＯ２を０．８μｍの厚さで基板全面に形成する。次に、フォトリソグラフィー法によりレジストを開口する。開口部は５００μｍの角丸構造であり、７５０μｍピッチで格子状に配列されたが、この領域は最終的にショットキー電極領域となり、必要となる素子電流に応じて設計する。レジストには３μｍ厚のクラリアント社製ＡＺ５２１４Ｅを用いた。続いてＩＣＰ法（容量結合型プラズマによる反応性イオンエッチング）により、ＣＦ４ガスを用い、レジスト開口部のＳｉＯ２を選択的にエッチングして、高品質半絶縁性単結晶ダイヤモンド（００１）Ｉｂ基板表面を露出させる。プラズマ条件は、２００Ｗのプラズマ出力で２０Ｗのバイアスを印加して、ＣＦ４ガス２０ｓｃｃｍで２Ｐａの圧力で行った。マスクに用いたレジストは、アセトン処理とＯ２プラズマアッシングにより除去する。続いて、選択形成されたＳｉＯ２をマスクとして開口部のダイヤモンドをエッチングした。エッチングは同じくＩＣＰ法を用い、Ｏ２ガスプラズマによって行った。プラズマ条件は、７００Ｗのプラズマ出力で、２５０Ｗのバイアスを印加して、Ｏ２ガス１００ｓｃｃｍで２Ｐａの圧力で行った。エッチング処理はドリフト層が露出するまで行い、エッチングの都度表裏で電流特性を評価してドリフト層の露出を確認した。
【００３３】
（酸素終端化処理工程）
続いて、素子用ダイヤモンド基板を混酸洗浄し酸素終端化を行うとともに非ダイヤモンド成分を除去する。
【００３４】
（電極形成工程）
次にｐ＋コンタクト層へＴｉ／Ｐｔ／Ａｕのオーミック電極４を形成し、４２０℃でＡｒ雰囲気１時間のアニール処理を行って低接触抵抗化する（図３（ｄ）参照）。ｐ−ドリフト層側に３００μｍの角丸型で厚さ１００ｎｍのＲｕショットキー電極５を形成し、ショットキーバリアダイオード素子とした（図３（ｄ）参照）。
【００３５】
図４に、作製したショットキーバリアダイオード素子の耐電圧特性を示す。図４の横軸は耐電圧（Ｖ）、縦軸はリーク電流（Ａ）を示す。ここで、リーク電流は、耐圧測定時の電流であり、素子の全体のリーク電流である。図４は、本実施例の素子の逆電圧に対するリーク電流特性を示している。図４によれば、本実施例の素子のリーク電流が、測定範囲である２２００Ｖまでの領域で測定限界値（１０−１３Ａ）以下であり、耐電圧特性に優れていることがわかる。
【００３６】
本実施例のダイヤモンド電子素子の欠陥の様子について図２を参照して説明する。本発明の構造では、高品質基板上に直接ｐ−ドリフト層をエピタキシャル成長させ、その後ｐ＋コンタクト層を成長させるため、ｐ−／ｐ＋積層構造であっても、ｐ−ドリフト層の欠陥密度を大幅に減らすことができる。積層構造による低寄生抵抗で高電流動作が可能な素子で、高品質なドリフト層による高電圧動作を同時に実現することができた。
【００３７】
本発明のダイヤモンド電子素子の積層構造は、開口部を形成した基板を、構造保持材として用いている。図５に、本実施例のダイヤモンド電子素子の積層構造を示して説明する。図５のように、本実施例のダイヤモンド電子素子は、構造保持層１１と、ｐ−ダイヤモンド層１２と、ｐ＋ダイヤモンド層１３とを順次積層した構造からなり、構造保持層の開口部に、カソード（ショットキー電極）１５を設け、ｐ＋ダイヤモンド層１３にアノード（オーミック電極）１４を設けたものである。ｐ−ダイヤモンド層１２は、ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ドリフト層のドーピング濃度および膜厚を制御することが必要であり、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。またｐ−ドリフト層の膜厚は１μｍ以上５０μｍ以下であることが好ましい。また、ｐ＋ダイヤモンド層１３は、ｐ＋コンタクト層を形成するにあたり、基板の歪みによる結晶欠陥形成を抑え、かつ抵抗を低くするために、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下であることが好ましい。また、膜厚は１μｍ以上１００μｍ以下の厚さであり、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。
【００３８】
構造保持材として、例示した高品質半絶縁性単結晶ダイヤモンド（００１）Ｉｂ基板の他に、ＣＶＤにより合成した自立単結晶ダイヤモンド基板を用いることができる。前記半絶縁性単結晶ダイヤモンドは、例えば窒素入り単結晶ダイヤモンドである。構造保持材に適する前記半絶縁性単結晶ダイヤモンド基板は、転位密度が０個／ｃｍ３以上１０３個／ｃｍ３以下であることが好ましい。
【００３９】
（実施例２）
本発明の実施例２のダイヤモンド電子素子の積層構造について、図６を参照して以下詳しく説明する。
【００４０】
本実施例２のダイヤモンド電子素子は、構造保持層２１と、ｎ＋ダイヤモンド層（ｎ＋層とも呼ぶ）２２と、ｐ−ダイヤモンド層２３と、ｐ＋ダイヤモンド層２４を順次積層した構造からなり、構造保持層の開口部に、オーミック金属２５を設けて、ｎ＋ダイヤモンド層とオーミック金属層とでカソード電極機能をもたせたものである。また実施例１と同様に、前記ｐ＋ダイヤモンド層２４にアノード（オーミック電極）２６を設けたものである。構造保持層２１は、実施例１と同様の基板を用いる。ｎ＋ダイヤモンド層２２は、オン抵抗およびオーミック抵抗を低減させるため、ドーピング不純物濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。ｎ＋ダイヤモンド層２２に用いるドーピング不純物はりんを用いるが、硫黄、リチウムでも良い。また、ｐ−ダイヤモンド層２３は、ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。ｐ＋ダイヤモンド層２４は、低オン抵抗を実現するため、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下であることが望ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、上記積層構造のウェハは曲率半径が５ｍ以上５００ｍ以下であることが好ましい。カソード電極のオーミック金属２５は、Ａｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）、アノード（オーミック電極）２６は、Ａｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）で形成する。図６で示したダイヤモンド電子素子では、構造保持層（基板）／ｎ＋ダイヤモンド層／ｐ−ダイヤモンド層／ｐ＋ダイヤモンド層の順序で積層形成した後、実施例１と同様に、処理工程、露出部形成工程、酸素終端化処理工程を行い、次いで電極形成を行った。電極形成工程では、ｐ＋コンタクト層へＴｉ／Ｐｔ／Ａｕのオーミック電極を実施例１と同様に形成して低接触抵抗化した。また開口部に露出しているｎ＋ダイヤモンド層に前記オーミック金属を形成し、カソード電極とした。なお、カソード電極の積層構造は、図６に示した他に、実施例１と同様の積層構造を形成した後、構造保持材に開口部を形成し、開口部に露出しているドリフト層上に、ｎ＋ダイヤモンド層とオーミック金属を形成してもよい。また、その際、開口部のみならず構造保持材の上にもｎ＋ダイヤモンド層とオーミック金属を設けるようにしてもよい。
【００４１】
実施例２の素子は、パワーデバイスとして、整流用ダイオード半導体素子に用いることができる。
【００４２】
上記実施例では、ドリフト層がｐ−ダイヤモンド層であり、コンタクト層がｐ＋ダイヤモンド層である例（実施例１）、及びカソード電極がオーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、ドリフト層がｐ−ダイヤモンド層であり、コンタクト層がｐ＋ダイヤモンド層である例（実施例２）を示したが、その他の積層構造として、ｐ−ドリフト層とｎ＋ダイヤモンド層の界面に不純物濃度が１０１２／ｃｍ３以下であるｉ層を挟んだｐｉｎ構造とすることができる。
【００４３】
本発明において、ドリフト層とは、逆電圧印加時に空乏層が伸張し耐電圧を保持する層をいい、コンタクト層とは、高い不純物濃度により逆電圧印加時にも空乏層が伸張せず、順電圧印加時には高い伝導によりオン抵抗を下げる層をいう。
【００４４】
上記実施の形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。
【産業上の利用可能性】
【００４５】
本発明のダイヤモンド電子素子は、ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオードなど各種ダイオード、サイリスタ、ＦＥＴなどの半導体素子として用いることができる。
【符号の説明】
【００４６】
１ 基板
２ ｐ−層
３ ｐ＋層
４ オーミック電極
５ ショットキー電極
１１、２１ 構造保持層
１２、２３ ｐ−ダイヤモンド層
１３、２４ ｐ＋ダイヤモンド層
１４、２６ アノード（オーミック）電極
１５ カソード（ショットキー）電極
２２ ｎ＋ダイヤモンド層
２３ ｐ−ダイヤモンド層
２５ オーミック金属
３１ 半絶縁性基板
３２、４２ ｐ＋コンタクト層
３３、４３ ｐ−ドリフト層
３４、４４ オーミック電極
３５、４５ ショットキー電極
【技術分野】
【０００１】
本発明は、縦型構造のダイオード、トランジスタ、ＦＥＴ、サイリスタ等の高出力のダイヤモンド電子素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、ダイヤモンド電子素子は、大きなバンドギャップ、高いアバランシェ破壊電界、高い飽和キャリア移動度、高い熱伝導率、高温度や放射線曝露環境下で実用動作可能な素子として期待されている。これらの特徴を生かした半導体素子として、ダイヤモンドショットキーバリアダイオード、ダイヤモンド電界効果トランジスタ、ダイヤモンドｐｎダイオード、ダイヤモンドサイリスタ、ダイヤモンドトランジスタなどの高出力ダイヤモンド半導体素子の開発が進められている。
【０００３】
従来、高出力ダイヤモンド半導体素子の積層構造のうち擬似縦型構造（特許文献１、２、非特許文献１〜３参照）や縦型構造（非特許文献４〜７参照）について、本発明者等を含め研究開発がなされてきた。
【０００４】
従来の擬似縦型構造の高出力ダイヤモンド半導体素子を図７に示す。図７のように、半絶縁性ダイヤモンド基板３１にｐ＋コンタクト層３２を成長させ、その上にｐ−ドリフト層３３を成長させて積層構造を作製していた。該積層構造に、オーミック電極３４をｐ＋コンタクト層３２上に設け、ショットキー電極３５をｐ−ドリフト層３３上に設けて素子を作製していた。
【０００５】
従来の、高温高圧単結晶ダイヤモンド上にｐ＋層をホモエピタキシャル成長させたＨＰＨＴ／ｐ＋積層基板を用いた縦型構造の高出力ダイヤモンド半導体素子を、図８に示す。図８のように、ＨＰＨＴ／ｐ＋積層基板をｐ＋コンタクト層４２とし、該基板の上にｐ−ドリフト層４３を成膜して積層構造を作製していた。該積層構造に、オーミック電極４４を、ｐ−ドリフト層４３が成膜されていない方のｐ＋コンタクト層４２面に形成し、一方、ショットキー電極４５を、ｐ−ドリフト層４３の上に形成して素子を作製していた。
【０００６】
また、本発明者等は、ＣＶＤによる高品質ダイヤモンド積層構造及び製法について研究開発を行ってきた（特許文献３〜５参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２５２７７６号公報
【特許文献２】特開２００９−５９７９８号公報
【特許文献３】特開２００９−２００３４３号公報
【特許文献４】特開２００７−１９４２３１号公報
【特許文献５】特開２００９−５９７３９号公報
【非特許文献】
【０００８】
【非特許文献１】Ｈ．Ｕｍｅｚａｗａ ｅｔ ａｌ．ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．３０（２００９）９６０．
【非特許文献２】Ｓ．Ｓｈｉｋａｔａ ｅｔ ａｌ．Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ，６１５−６１７（２００９）９９９．
【非特許文献３】Ｋ．Ｉｋｅｄａ ｅｔ ａｌ．Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ，２（２００９）０１１２０２．
【非特許文献４】Ａ． Ｖｅｓｃａｎ ｅｔ ａｌ． Ｄｉａｍ． Ｒｅｌａｔ． Ｍａｔｅｒ． ７ （１９９８） ５８１．
【非特許文献５】Ｗ．Ｅｂｅｒｔ ｅｔ ａｌ．Ｄｉａｍ．Ｒｅｌａｔ．Ｍａｔｅｒ．６（１９９７）３２９．
【非特許文献６】Ｓ．Ｊ．Ｒａｓｈｉｄ，Ｐｒｏｃ．ＩＳＰＳＤ’０８（２００８）２４９．
【非特許文献７】Ｍ．Ｉｍｕｒａ ｅｔ ａｌ．Ｄｉａｍ．Ｒｅｌａｔ．Ｍａｔｅｒ．１７（２００８）１９１６．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高出力半導体素子を作製するためには、動作半導体層としてドリフト層、コンタクト層を積層させる構造が必須の構造である。コンタクト層は寄生抵抗を減らすために、非常に高濃度の不純物ドーピングがなされる。そのため、コンタクト層には、格子ひずみや転位が発生し結晶品質が悪いという問題があった。一方、ドリフト層については、逆バイアス印加時に空乏層を伸張させて高電界でも低リーク電流で電圧維持する必要があるので、素子中の欠陥混入を抑える必要がある。そのため、大電流かつ高耐電圧動作を行うために、ドリフト層には、低欠陥密度で歪が少ない高い結晶性が求められる。
【００１０】
従来の擬似縦型構造を用いた場合では、半絶縁性ダイヤモンド基板上にｐ＋コンタクト層を１〜５０μｍの厚さで成長させ、その上にｐ−ドリフト層を１〜２０μｍ成長させている（図７参照）。ここで、ドリフト層をコンタクト層上へＣＶＤエピタキシャル成長法によって積層させているが、高品質が求められるドリフト層を、欠陥が多く品質が悪いコンタクト層上へ成長させた場合には、コンタクト層内に存在する欠陥がドリフト層中にも引き継がれるために、ドリフト層の品質が悪くなる。図７に、半絶縁性基板３１の欠陥（黒太線）がｐ＋コンタクト層３２に引き継がれ、ｐ＋コンタクト層３２の欠陥がｐ−ドリフト層３３に引き継がれる様子を示した。
【００１１】
また、従来のＨＰＨＴ／ｐ＋基板を用いた場合では、ＨＰＨＴ／ＩＩｂ型ダイヤモンドなどの低抵抗単結晶基板も存在するが、基板自体の転位も多く基板サイズも小さいため、素子の大型化は不可能である。基板の転位はデバイス特性に影響を与えると考えられ、実際に素子サイズを大きくすると、素子特性が劣化する現象が見られる。図８に、ｐ＋コンタクト層４２の欠陥（黒太線）がｐ−ドリフト層４３に引き継がれる様子を示した。このことから、ドリフト層中の欠陥密度の低減が必要である。なお、ダイヤモンドでは１Ａ級の素子にはドリフト層中の欠陥密度を１０３個／ｃｍ２以下、１０Ａ級の素子には１０２個／ｃｍ２以下とする必要がある。
【００１２】
このように、素子特性の改善や高出力化にはドリフト層中に存在する転位などの欠陥密度を下げる必要があるのに、欠陥の多いコンタクト層上にドリフト層を高品質でＣＶＤ成長させるのは、転位の引継ぎのため難しいという問題がある。
【００１３】
また、コンタクト層濃度に対して、転位が導入される膜厚限界が存在する。図９に、ｐ＋コンタクト層の臨界厚さとホウ素濃度との関係を示す。線ＡとＢは異なるモデルで計算した線を示す。図９に示すとおり、金属的伝導が得られる高濃度ドーピング（＞１０２０／ｃｍ３）レベルで１０μｍ以下にする必要がある。しかし、この厚さのコンタクト層を擬似縦型構造に用いた場合には横方向に電流を流すために寄生抵抗が高くなり、一方、縦型構造に用いた場合では薄すぎて構造維持ができない。
【００１４】
本発明は、これらの問題を解決しようとするものであり、欠陥密度が低減したドリフト層を有するダイヤモンド電子素子を提供することを目的とする。また、欠陥密度が低減したドリフト層を有するダイヤモンド電子素子を製造するための方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では、高品質のドリフト層を超高品質単結晶ダイヤモンド上にＣＶＤエピタキシャル成長させ、その後に高濃度ドーピングによりコンタクト層を成長させて形成することを可能とした構造により、ドリフト層の欠陥密度が低減したダイヤモンド電子素子を実現した。本発明は、前記目的を達成するために、以下の特徴を有する。
【００１６】
本発明は、ダイヤモンド電子素子であって、半絶縁性単結晶ダイヤモンドを備える構造保持材、ダイヤモンド半導体からなるドリフト層、ダイヤモンド半導体からなるコンタクト層の順に積層された積層構造を有することを特徴とする。また、前記構造保持材に設けた開口部の、前記ドリフト層にカソード電極を設け、前記コンタクト層にアノード電極を設けたことを特徴とする。具体的な構造の例として、前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ−ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下のｐ＋ダイヤモンド層である。具体的な構造の例として、前記ドリフト層が露出している露出部にカソード電極を設けることができる。また具体的構造の例として、前記カソード電極がオーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、ドリフト層がｐ−ダイヤモンド層、コンタクト層がｐ＋ダイヤモンド層とすることができる。基板上に、ｎ＋ダイヤモンド層、ｐ−ダイヤモンド層、ｐ＋ダイヤモンド層の順で形成することにより、前記構造保持材と前記ドリフト層との間にｎ＋ダイヤモンド層を設けるようにすることができる。本発明において、前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であることが好ましい。本発明において、前記半絶縁性単結晶ダイヤモンドは、転位密度が０個／ｃｍ３以上１０３個／ｃｍ３以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることが好ましい。また、上記積層構造は曲率半径が５ｍ以上５００ｍ以下となることが好ましい。代表的には、前記半絶縁性単結晶ダイヤモンドは、窒素入り単結晶ダイヤモンドである。前記ドリフト層は、前記半絶縁性単結晶ダイヤモンド上にＣＶＤ合成により形成されたものである。本発明のダイヤモンド電子素子は具体的にはショットキーダイオード、ｐｎ接合ダイオード、又はｐｉｎ接合ダイオードである。
【００１７】
本発明は、ダイヤモンド電子素子の製造方法であって、半絶縁性単結晶ダイヤモンド基板の一方の面に、ダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材として前記ドリフト層の一部が露出した露出部を形成する工程と、前記露出部にカソード電極を設け、前記コンタクト層にアノード電極を設ける工程とを備えることを特徴とする。また、本発明は、半絶縁性単結晶ダイヤモンド基板の一方の面に、ｎ＋ダイヤモンド層を設けてダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材としてｎ＋ダイヤモンド層の一部が露出した露出部を形成する工程と、前記露出部にオーミック金属を設けてカソード電極を形成し、前記コンタクト層にアノード電極を設ける工程とを備えることを特徴とする。
【発明の効果】
【００１８】
ダイヤモンドエピタキシャル膜中の欠陥は、下地基板からの引継ぎと、エピタキシャル中の格子歪み緩和による発生が原因である。従来技術では、下地に高密度欠陥の基板やコンタクト層を用いることによってドリフト層の欠陥密度が高くなっていた。基板に低欠陥な単結晶基板を用いた場合でも、コンタクト層中に格子緩和により発生した欠陥によりドリフト層の欠陥密度は高かった。本発明によれば、高品質半絶縁性単結晶ダイヤモンドを構造保持材として、該構造保持材に、ダイヤモンド半導体からなるドリフト層、ダイヤモンド半導体からなるコンタクト層の順でエピタキシャル成長により積層構造を形成するので、下地基板からの引き継がれる欠陥や膜中で発生する欠陥が低減したドリフト層を実現できる。即ち、高品質半絶縁性単結晶ダイヤモンド基板上に直接ｐ−ドリフト層をエピタキシャル成長させ、その後ｐ＋コンタクト層を成長させるため、ｐ−／ｐ＋積層構造であってもｐ−ドリフト層の欠陥密度を大幅に減らすことができる。本発明の積層構造によれば、低寄生抵抗で高電流動作が可能な素子で、高品質なドリフト層による高電圧動作を同時に実現することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明のダイヤモンド電子素子の積層構造を示す図
【図２】実施例１のダイヤモンド電子素子の積層構造及び欠陥を説明する図
【図３】実施例１のダイヤモンド電子素子の製造方法を示す図
【図４】実施例１の高品質ｐ−ドリフト層を有するダイヤモンド電子素子の特性
【図５】実施例１のダイヤモンド電子素子の積層構造を示す図
【図６】実施例２のダイヤモンド電子素子の積層構造を示す図
【図７】従来の擬似縦型のダイヤモンド電子素子の積層構造を示す図
【図８】従来の縦型のダイヤモンド電子素子の積層構造を示す図
【図９】ｐ＋コンタクト層臨界厚さのホウ素濃度依存性を示す図
【発明を実施するための形態】
【００２０】
本発明の実施の形態について、以下説明する。
【００２１】
図１に、本発明のダイヤモンド電子素子の積層構造の代表例を示す。本発明のダイヤモンド電子素子の積層構造は、電極配置のための開口部を形成した基板１を、構造保持材として用いる。本発明のダイヤモンド電子素子は、基板１からなる構造保持材と、ドリフト層（ｐ−層２）と、コンタクト層（ｐ＋層３）とを順次積層したダイヤモンドの積層構造からなり、構造保持材の、ドリフト層とコンタクト層の形成されていない側の面に、設けた開口部に、露出したドリフト層（ｐ−層２）に接して電極（ショットキー電極５）を設け、コンタクト層（ｐ＋層３）に電極（オーミック電極４）を設けたものである。
【００２２】
構造保持材として用いる基板として、オフ角・オフ方向制御された、低表面欠陥密度の高品質単結晶ダイヤモンド基板を用いる。基板のオフ角制御は、＜１１０＞±５°方向に、＜００１＞ベクトルが表面の法線ベクトルに対して１°以上のオフ角度を持つものが好ましい（特許文献２参照）。また、基板はその両面が高精度研磨されており、表面および裏面の凹凸がＲａ＜１ｎｍであるものを用いる。その上にＣＶＤ合成で形成するダイヤモンド層の欠陥を減少させ、エッチング時のエッチピット発生を抑制するためである。Ｒａは、算術平均粗さを表し、JIS B0601:’01規格により定義されている。
【００２３】
構造保持材として用いる基板上に、ＣＶＤ法によってｐ−ドリフト層をエピタキシャル成長させる。ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ドリフト層のドーピング濃度および膜厚を制御することが必要であり、このため、ｐ−ドリフト層は１μｍ以上５０μｍ以下であり、膜中のホウ素濃度が１０１５／ｃｍ３以上で１０１７／ｃｍ３以下であることが好ましい。
【００２４】
エピタキシャル成長させたｐ−ドリフト層上に、ＣＶＤ法によりｐ＋コンタクト層をエピタキシャル成長させて積層構造を作製する。ｐ＋コンタクト層を形成するにあたり、基板の歪みによる結晶欠陥形成を抑え、かつ抵抗を低くするために、ｐ＋コンタクト層は１μｍ以上１００μｍ以下の厚さで５×１０１９／ｃｍ３以上１０２２／ｃｍ３以下のホウ素濃度であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。
【００２５】
構造保持材の開口部は、高品質単結晶ダイヤモンド基板面側にリソグラフィーを用いてエッチングマスクパターンを形成し、エッチングを行って形成する。エッチングマスクは、ＳｉＯ２、Ａｌ、Ａｌ２Ｏ３、Ｍｏなどが好ましい。エッチングは、反応性イオンエッチング（ＩＣＰ（容量結合型プラズマ）やＣＣＰ（誘導結合型プラズマ）等）を用いる場合、ＣＦ４やＣＨＦ３、ＳＦ６などを微量添加したＯ２ガスを用いて行うことが好ましい。またイオンビームエッチングを用いる場合には、Ａｒ、Ｘｅをエッチングガスに用いることが好ましい。エッチングは、ｐ−ドリフト層が露出するまで行い、露出後にアニールおよび熱混酸洗浄処理を行ってエッチングによる欠陥層を剥ぐ。さらにｐ＋コンタクト層へオーミック電極を、ｐ−ドリフト層にショットキー電極を形成して素子化を行う。ショットキー縁辺にはｎ型層を形成し、電界緩和構造とする。
【００２６】
本発明のダイヤモンド電子素子は、高品質基板上にドリフト層をエピタキシャル成長させ、その後コンタクト層を成長させるため、ドリフト層の欠陥密度を大幅に減らすことができる。本発明では、高品質基板上に、欠陥の少ないｐ−ドリフト層とｐ＋コンタクト層を順次エピタキシャル成長させることができ、コンタクト層の厚さを転位が発生する膜厚限界以下に薄くすることができる。
【００２７】
（実施例１）
本発明の実施例１のダイヤモンド電子素子について図２〜５を参照して以下説明する。図２は、本実施例のダイヤモンド電子素子の積層構造と欠陥の様子を示す図であり、図３は製造工程を示す図である。図３を参照して、本実施例のダイヤモンド電子素子の製造工程について説明する。
【００２８】
（基板の準備工程）
オフ角・オフ方向制御された、低表面欠陥密度の３×３ｍｍ高品質半絶縁性単結晶ダイヤモンド（００１）Ｉｂ基板を１００μｍの厚さに調整した。ここで、基板のオフ角制御は、＜１１０＞方向に、＜００１＞ベクトルが表面の法線ベクトルに対して２．５°のオフ角度を持っている。また、転位密度は１０４／ｃｍ２程度で、ＸＲＤ（００４）ロッキングカーブの半値幅は７ａｒｃｓｅｃ以下である。
【００２９】
（ｐ−ドリフト層形成工程）
基板にＣＶＤ法によってｐ−ドリフト層２をエピタキシャル成長させる（図３（ａ）参照）。ドリフト層のエピタキシャル成長は、２．４５ＧＨｚマイクロ波を用いたＣＶＤにて行い、１２０Ｔｏｒｒ、３９００Ｗの環境で行った。Ｈ２流量３８４ｓｃｃｍに対してＣＨ４流量は１６ｓｃｃｍで、総流量を４００ｓｃｃｍとした。合成時間は１０時間で２５μｍの膜厚である。チャンバ内環境からのホウ素取り込みにより、膜中のホウ素濃度は１０１６／ｃｍ３程度であった。
【００３０】
（ｐ＋コンタクト層形成工程）
次に、マイクロ波プラズマＣＶＤ法によりｐ＋コンタクト層３をエピタキシャル成長させる（図３（ｂ）参照）。Ｈ２流量３９０ｓｃｃｍに対して、ＣＨ４流量４ｓｃｃｍ、トリメチルボロン（ＴＭＢ）（水素１％希釈）６ｓｃｃｍであり、プラズマ出力を１５００Ｗとした。ここで、ｐ＋コンタクト層は、３０μｍの厚さで、２×１０２０／ｃｍ３のホウ素濃度である。
【００３１】
（処理工程）
次に、混酸処理（硝酸２０ｃｃと硫酸２０ｃｃ）を行い、ＣＶＤ処理時に付着する非ダイヤモンド成分の除去と表面の酸素化による高抵抗化を行った。
【００３２】
（露出部形成工程）
次の手順で、裏面の基板側にフォトリソグラフィー手法を用いてマスクを形成し、エッチング法によりｐ−ドリフト層を選択的に露出させた（図３（ｃ）参照）。まず、テトラエトキシシラン（ＴＥＯＳ）／ＣＶＤ法によりＳｉＯ２を０．８μｍの厚さで基板全面に形成する。次に、フォトリソグラフィー法によりレジストを開口する。開口部は５００μｍの角丸構造であり、７５０μｍピッチで格子状に配列されたが、この領域は最終的にショットキー電極領域となり、必要となる素子電流に応じて設計する。レジストには３μｍ厚のクラリアント社製ＡＺ５２１４Ｅを用いた。続いてＩＣＰ法（容量結合型プラズマによる反応性イオンエッチング）により、ＣＦ４ガスを用い、レジスト開口部のＳｉＯ２を選択的にエッチングして、高品質半絶縁性単結晶ダイヤモンド（００１）Ｉｂ基板表面を露出させる。プラズマ条件は、２００Ｗのプラズマ出力で２０Ｗのバイアスを印加して、ＣＦ４ガス２０ｓｃｃｍで２Ｐａの圧力で行った。マスクに用いたレジストは、アセトン処理とＯ２プラズマアッシングにより除去する。続いて、選択形成されたＳｉＯ２をマスクとして開口部のダイヤモンドをエッチングした。エッチングは同じくＩＣＰ法を用い、Ｏ２ガスプラズマによって行った。プラズマ条件は、７００Ｗのプラズマ出力で、２５０Ｗのバイアスを印加して、Ｏ２ガス１００ｓｃｃｍで２Ｐａの圧力で行った。エッチング処理はドリフト層が露出するまで行い、エッチングの都度表裏で電流特性を評価してドリフト層の露出を確認した。
【００３３】
（酸素終端化処理工程）
続いて、素子用ダイヤモンド基板を混酸洗浄し酸素終端化を行うとともに非ダイヤモンド成分を除去する。
【００３４】
（電極形成工程）
次にｐ＋コンタクト層へＴｉ／Ｐｔ／Ａｕのオーミック電極４を形成し、４２０℃でＡｒ雰囲気１時間のアニール処理を行って低接触抵抗化する（図３（ｄ）参照）。ｐ−ドリフト層側に３００μｍの角丸型で厚さ１００ｎｍのＲｕショットキー電極５を形成し、ショットキーバリアダイオード素子とした（図３（ｄ）参照）。
【００３５】
図４に、作製したショットキーバリアダイオード素子の耐電圧特性を示す。図４の横軸は耐電圧（Ｖ）、縦軸はリーク電流（Ａ）を示す。ここで、リーク電流は、耐圧測定時の電流であり、素子の全体のリーク電流である。図４は、本実施例の素子の逆電圧に対するリーク電流特性を示している。図４によれば、本実施例の素子のリーク電流が、測定範囲である２２００Ｖまでの領域で測定限界値（１０−１３Ａ）以下であり、耐電圧特性に優れていることがわかる。
【００３６】
本実施例のダイヤモンド電子素子の欠陥の様子について図２を参照して説明する。本発明の構造では、高品質基板上に直接ｐ−ドリフト層をエピタキシャル成長させ、その後ｐ＋コンタクト層を成長させるため、ｐ−／ｐ＋積層構造であっても、ｐ−ドリフト層の欠陥密度を大幅に減らすことができる。積層構造による低寄生抵抗で高電流動作が可能な素子で、高品質なドリフト層による高電圧動作を同時に実現することができた。
【００３７】
本発明のダイヤモンド電子素子の積層構造は、開口部を形成した基板を、構造保持材として用いている。図５に、本実施例のダイヤモンド電子素子の積層構造を示して説明する。図５のように、本実施例のダイヤモンド電子素子は、構造保持層１１と、ｐ−ダイヤモンド層１２と、ｐ＋ダイヤモンド層１３とを順次積層した構造からなり、構造保持層の開口部に、カソード（ショットキー電極）１５を設け、ｐ＋ダイヤモンド層１３にアノード（オーミック電極）１４を設けたものである。ｐ−ダイヤモンド層１２は、ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ドリフト層のドーピング濃度および膜厚を制御することが必要であり、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。またｐ−ドリフト層の膜厚は１μｍ以上５０μｍ以下であることが好ましい。また、ｐ＋ダイヤモンド層１３は、ｐ＋コンタクト層を形成するにあたり、基板の歪みによる結晶欠陥形成を抑え、かつ抵抗を低くするために、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下であることが好ましい。また、膜厚は１μｍ以上１００μｍ以下の厚さであり、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。
【００３８】
構造保持材として、例示した高品質半絶縁性単結晶ダイヤモンド（００１）Ｉｂ基板の他に、ＣＶＤにより合成した自立単結晶ダイヤモンド基板を用いることができる。前記半絶縁性単結晶ダイヤモンドは、例えば窒素入り単結晶ダイヤモンドである。構造保持材に適する前記半絶縁性単結晶ダイヤモンド基板は、転位密度が０個／ｃｍ３以上１０３個／ｃｍ３以下であることが好ましい。
【００３９】
（実施例２）
本発明の実施例２のダイヤモンド電子素子の積層構造について、図６を参照して以下詳しく説明する。
【００４０】
本実施例２のダイヤモンド電子素子は、構造保持層２１と、ｎ＋ダイヤモンド層（ｎ＋層とも呼ぶ）２２と、ｐ−ダイヤモンド層２３と、ｐ＋ダイヤモンド層２４を順次積層した構造からなり、構造保持層の開口部に、オーミック金属２５を設けて、ｎ＋ダイヤモンド層とオーミック金属層とでカソード電極機能をもたせたものである。また実施例１と同様に、前記ｐ＋ダイヤモンド層２４にアノード（オーミック電極）２６を設けたものである。構造保持層２１は、実施例１と同様の基板を用いる。ｎ＋ダイヤモンド層２２は、オン抵抗およびオーミック抵抗を低減させるため、ドーピング不純物濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。ｎ＋ダイヤモンド層２２に用いるドーピング不純物はりんを用いるが、硫黄、リチウムでも良い。また、ｐ−ダイヤモンド層２３は、ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。ｐ＋ダイヤモンド層２４は、低オン抵抗を実現するため、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下であることが望ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、上記積層構造のウェハは曲率半径が５ｍ以上５００ｍ以下であることが好ましい。カソード電極のオーミック金属２５は、Ａｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）、アノード（オーミック電極）２６は、Ａｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）で形成する。図６で示したダイヤモンド電子素子では、構造保持層（基板）／ｎ＋ダイヤモンド層／ｐ−ダイヤモンド層／ｐ＋ダイヤモンド層の順序で積層形成した後、実施例１と同様に、処理工程、露出部形成工程、酸素終端化処理工程を行い、次いで電極形成を行った。電極形成工程では、ｐ＋コンタクト層へＴｉ／Ｐｔ／Ａｕのオーミック電極を実施例１と同様に形成して低接触抵抗化した。また開口部に露出しているｎ＋ダイヤモンド層に前記オーミック金属を形成し、カソード電極とした。なお、カソード電極の積層構造は、図６に示した他に、実施例１と同様の積層構造を形成した後、構造保持材に開口部を形成し、開口部に露出しているドリフト層上に、ｎ＋ダイヤモンド層とオーミック金属を形成してもよい。また、その際、開口部のみならず構造保持材の上にもｎ＋ダイヤモンド層とオーミック金属を設けるようにしてもよい。
【００４１】
実施例２の素子は、パワーデバイスとして、整流用ダイオード半導体素子に用いることができる。
【００４２】
上記実施例では、ドリフト層がｐ−ダイヤモンド層であり、コンタクト層がｐ＋ダイヤモンド層である例（実施例１）、及びカソード電極がオーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、ドリフト層がｐ−ダイヤモンド層であり、コンタクト層がｐ＋ダイヤモンド層である例（実施例２）を示したが、その他の積層構造として、ｐ−ドリフト層とｎ＋ダイヤモンド層の界面に不純物濃度が１０１２／ｃｍ３以下であるｉ層を挟んだｐｉｎ構造とすることができる。
【００４３】
本発明において、ドリフト層とは、逆電圧印加時に空乏層が伸張し耐電圧を保持する層をいい、コンタクト層とは、高い不純物濃度により逆電圧印加時にも空乏層が伸張せず、順電圧印加時には高い伝導によりオン抵抗を下げる層をいう。
【００４４】
上記実施の形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。
【産業上の利用可能性】
【００４５】
本発明のダイヤモンド電子素子は、ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオードなど各種ダイオード、サイリスタ、ＦＥＴなどの半導体素子として用いることができる。
【符号の説明】
【００４６】
１ 基板
２ ｐ−層
３ ｐ＋層
４ オーミック電極
５ ショットキー電極
１１、２１ 構造保持層
１２、２３ ｐ−ダイヤモンド層
１３、２４ ｐ＋ダイヤモンド層
１４、２６ アノード（オーミック）電極
１５ カソード（ショットキー）電極
２２ ｎ＋ダイヤモンド層
２３ ｐ−ダイヤモンド層
２５ オーミック金属
３１ 半絶縁性基板
３２、４２ ｐ＋コンタクト層
３３、４３ ｐ−ドリフト層
３４、４４ オーミック電極
３５、４５ ショットキー電極
【特許請求の範囲】
【請求項１】
半絶縁性単結晶ダイヤモンドを備える構造保持材、ダイヤモンド半導体からなるドリフト層、ダイヤモンド半導体からなるコンタクト層の順に積層された積層構造を有することを特徴とするダイヤモンド電子素子。
【請求項２】
前記構造保持材に設けた開口部の、前記ドリフト層にカソード電極を設け、前記コンタクト層にアノード電極を設けたことを特徴とする請求項１記載のダイヤモンド電子素子。
【請求項３】
前記ドリフト層がｐ−ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることを特徴とする請求項１又は２記載のダイヤモンド電子素子。
【請求項４】
前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ−ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下のｐ＋ダイヤモンド層であることを特徴とする請求項１乃至３のいずれか１項記載のダイヤモンド電子素子。
【請求項５】
前記カソード電極は、ｎ＋ダイヤモンド層とオーミック金属の積層構造からなることを特徴とする請求項１乃至４のいずれか１項記載のダイヤモンド電子素子。
【請求項６】
前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であり、さらに前記積層構造の曲率半径が５ｍ以上５００ｍ以下であることを特徴とする請求項１乃至５のいずれか１項記載のダイヤモンド電子素子。
【請求項７】
前記半絶縁性単結晶ダイヤモンドは、転位密度が０個／ｃｍ３以上１０３個／ｃｍ３以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることを特徴とする請求項１乃至６のいずれか１項記載のダイヤモンド電子素子。
【請求項８】
前記半絶縁性単結晶ダイヤモンドは、窒素入り単結晶ダイヤモンドであることを特徴とする請求項１乃至７のいずれか１項記載のダイヤモンド電子素子。
【請求項９】
前記ドリフト層は、前記半絶縁性単結晶ダイヤモンド上にＣＶＤ合成により形成されたことを特徴とする請求項１乃至８のいずれか１項記載のダイヤモンド電子素子。
【請求項１０】
前記ダイヤモンド電子素子が、ショットキーダイオード、ｐｎ接合ダイオード又はｐｉｎ接合ダイオードであることを特徴とする前記請求項１乃至９のいずれか１項記載のダイヤモンド電子素子。
【請求項１１】
ダイヤモンド電子素子の製造方法であって、
半絶縁性単結晶ダイヤモンド基板の一方の面に、ダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、
前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材として前記ドリフト層の一部が露出した露出部を形成する工程と、
前記露出部にカソード電極を設け、前記コンタクト層にアノード電極を設ける工程と、
を備えることを特徴とするダイヤモンド電子素子の製造方法。
【請求項１２】
ダイヤモンド電子素子の製造方法であって、
半絶縁性単結晶ダイヤモンド基板の一方の面に、ｎ＋ダイヤモンド層を設けてダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、
前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材としてｎ＋ダイヤモンド層の一部が露出した露出部を形成する工程と、
前記露出部にオーミック金属を設けてカソード電極を形成し、前記コンタクト層にアノード電極を設ける工程と、
を備えることを特徴とするダイヤモンド電子素子の製造方法。
【請求項１】
半絶縁性単結晶ダイヤモンドを備える構造保持材、ダイヤモンド半導体からなるドリフト層、ダイヤモンド半導体からなるコンタクト層の順に積層された積層構造を有することを特徴とするダイヤモンド電子素子。
【請求項２】
前記構造保持材に設けた開口部の、前記ドリフト層にカソード電極を設け、前記コンタクト層にアノード電極を設けたことを特徴とする請求項１記載のダイヤモンド電子素子。
【請求項３】
前記ドリフト層がｐ−ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることを特徴とする請求項１又は２記載のダイヤモンド電子素子。
【請求項４】
前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ−ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下のｐ＋ダイヤモンド層であることを特徴とする請求項１乃至３のいずれか１項記載のダイヤモンド電子素子。
【請求項５】
前記カソード電極は、ｎ＋ダイヤモンド層とオーミック金属の積層構造からなることを特徴とする請求項１乃至４のいずれか１項記載のダイヤモンド電子素子。
【請求項６】
前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であり、さらに前記積層構造の曲率半径が５ｍ以上５００ｍ以下であることを特徴とする請求項１乃至５のいずれか１項記載のダイヤモンド電子素子。
【請求項７】
前記半絶縁性単結晶ダイヤモンドは、転位密度が０個／ｃｍ３以上１０３個／ｃｍ３以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることを特徴とする請求項１乃至６のいずれか１項記載のダイヤモンド電子素子。
【請求項８】
前記半絶縁性単結晶ダイヤモンドは、窒素入り単結晶ダイヤモンドであることを特徴とする請求項１乃至７のいずれか１項記載のダイヤモンド電子素子。
【請求項９】
前記ドリフト層は、前記半絶縁性単結晶ダイヤモンド上にＣＶＤ合成により形成されたことを特徴とする請求項１乃至８のいずれか１項記載のダイヤモンド電子素子。
【請求項１０】
前記ダイヤモンド電子素子が、ショットキーダイオード、ｐｎ接合ダイオード又はｐｉｎ接合ダイオードであることを特徴とする前記請求項１乃至９のいずれか１項記載のダイヤモンド電子素子。
【請求項１１】
ダイヤモンド電子素子の製造方法であって、
半絶縁性単結晶ダイヤモンド基板の一方の面に、ダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、
前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材として前記ドリフト層の一部が露出した露出部を形成する工程と、
前記露出部にカソード電極を設け、前記コンタクト層にアノード電極を設ける工程と、
を備えることを特徴とするダイヤモンド電子素子の製造方法。
【請求項１２】
ダイヤモンド電子素子の製造方法であって、
半絶縁性単結晶ダイヤモンド基板の一方の面に、ｎ＋ダイヤモンド層を設けてダイヤモンド半導体からなるドリフト層を成膜し、該ドリフト層の上にダイヤモンド半導体からなるコンタクト層を成膜する工程と、
前記半絶縁性単結晶ダイヤモンド基板の他方の面に開口部をエッチングにより形成して、半絶縁性単結晶ダイヤモンド基板を構造保持材としてｎ＋ダイヤモンド層の一部が露出した露出部を形成する工程と、
前記露出部にオーミック金属を設けてカソード電極を形成し、前記コンタクト層にアノード電極を設ける工程と、
を備えることを特徴とするダイヤモンド電子素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−８４７０２（Ｐ２０１２−８４７０２Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２３０１２０（Ｐ２０１０−２３０１２０）
【出願日】平成２２年１０月１３日（２０１０．１０．１３）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月１３日（２０１０．１０．１３）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
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