ダイヤモンド電子素子及びその製造方法
【課題】欠陥密度が低減したドリフト層を有する高出力ダイヤモンド電子素子を提供する。
【解決手段】ダイヤモンド半導体からなるドリフト層と、半絶縁性ダイヤモンド層を有する構造保持材と、ダイヤモンド半導体からなるコンタクト層とを備えるダイヤモンド電子素子であって、前記構造保持材は、開口部を有し、前記ドリフト層の一方の面に積層されており、前記コンタクト層は、前記開口部内において、前記ドリフト層に直接積層されており、また、アノード電極は、前記開口部内の前記コンタクト層に設け、カソード電極は前記ドリフト層の他方の面に設けて、例えば、ショットキーバリアダイオードを実現する。単結晶ダイヤモンド基板の一方の基板面に欠陥層を形成した後、該基板面上に前記ドリフト層を成膜し、半絶縁性ダイヤモンド層を選択的に成長させて開口部を有する構造保持材を形成した後、前記基板はスマートカット法により素子部より分離する。
【解決手段】ダイヤモンド半導体からなるドリフト層と、半絶縁性ダイヤモンド層を有する構造保持材と、ダイヤモンド半導体からなるコンタクト層とを備えるダイヤモンド電子素子であって、前記構造保持材は、開口部を有し、前記ドリフト層の一方の面に積層されており、前記コンタクト層は、前記開口部内において、前記ドリフト層に直接積層されており、また、アノード電極は、前記開口部内の前記コンタクト層に設け、カソード電極は前記ドリフト層の他方の面に設けて、例えば、ショットキーバリアダイオードを実現する。単結晶ダイヤモンド基板の一方の基板面に欠陥層を形成した後、該基板面上に前記ドリフト層を成膜し、半絶縁性ダイヤモンド層を選択的に成長させて開口部を有する構造保持材を形成した後、前記基板はスマートカット法により素子部より分離する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型構造のダイオード、トランジスタ、ＦＥＴ、サイリスタ等の高出力のダイヤモンド電子素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、ダイヤモンド電子素子は、大きなバンドギャップ、高いアバランシェ破壊電界、高い飽和キャリア移動度、高い熱伝導率、高温度や放射線曝露環境下で実用動作可能な素子として期待されている。これらの特徴を生かした半導体素子として、ダイヤモンドショットキーバリアダイオード、ダイヤモンド電界効果トランジスタ、ダイヤモンドｐｎダイオード、ダイヤモンドサイリスタ、ダイヤモンドトランジスタなどの高出力ダイヤモンド半導体素子の開発が進められている。
【０００３】
従来、高出力ダイヤモンド半導体素子の積層構造のうち擬似縦型構造（特許文献１、２、非特許文献１〜３参照）や縦型構造（非特許文献４〜７参照）について、本発明者等を含め研究開発がなされてきた。
【０００４】
従来の擬似縦型構造の高出力ダイヤモンド半導体素子を図５に示す。図５のように、半絶縁性ダイヤモンド基板３１にｐ＋コンタクト層３２を成長させ、その上にｐ−ドリフト層３３を成長させて積層構造を作製していた。該積層構造に、オーミック電極３４をｐ＋コンタクト層３２上に設け、ショットキー電極３５をｐ−ドリフト層３３上に設けて素子を作製していた。
【０００５】
従来の、高温高圧単結晶ダイヤモンド上にｐ＋層をホモエピタキシャル成長させたＨＰＨＴ／ｐ＋積層基板を用いた縦型構造の高出力ダイヤモンド半導体素子を、図６に示す。図６のように、ＨＰＨＴ／ｐ＋積層基板のｐ＋層をｐ＋コンタクト層４２とし、該基板の上にｐ−ドリフト層４３を成膜して積層構造を作製していた。該積層構造において、ｐ−ドリフト層４３が成膜されていない方のｐ＋コンタクト層４２面に、オーミック電極４４を形成し、一方、ｐ−ドリフト層４３の上に、ショットキー電極４５を形成して、素子を作製していた。
【０００６】
本発明者等は、ＣＶＤによる高品質ダイヤモンド製法について研究開発を行ってきた（特許文献３〜５参照）。また、本発明者等は、ダイヤモンド基板にイオン注入を行って表面近傍に結晶構造の変質した層を形成した後、気相合成法により基板上にダイヤモンド結晶成長を行い、次いで、成長した結晶層と基板とを電気化学的なエッチングにより分離させることにより、自立したダイヤモンドＣＶＤ成長層を得る方法を研究開発した（特許文献６、７、８参照）。このような結晶層と基板との分離方法は一般にスマートカット法もしくはリフトオフ法と称される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２５２７７６号公報
【特許文献２】特開２００９−５９７９８号公報
【特許文献３】特開２００９−２００３４３号公報
【特許文献４】特開２００７−１９４２３１号公報
【特許文献５】特開２００９−５９７３９号公報
【特許文献６】特開２００８−３１５０３号公報
【特許文献７】国際公開２００８／０２９７３６
【特許文献８】特開２０１０−１３３２２号公報
【非特許文献】
【０００８】
【非特許文献１】Ｈ．Ｕｍｅｚａｗａ ｅｔ ａｌ．ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．３０（２００９）９６０．
【非特許文献２】Ｓ．Ｓｈｉｋａｔａ ｅｔ ａｌ．Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ，６１５−６１７（２００９）９９９．
【非特許文献３】Ｋ．Ｉｋｅｄａ ｅｔ ａｌ．Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ，２（２００９）０１１２０２．
【非特許文献４】Ａ． Ｖｅｓｃａｎ ｅｔ ａｌ． Ｄｉａｍ． Ｒｅｌａｔ． Ｍａｔｅｒ． ７ （１９９８） ５８１．
【非特許文献５】Ｗ．Ｅｂｅｒｔ ｅｔ ａｌ．Ｄｉａｍ．Ｒｅｌａｔ．Ｍａｔｅｒ．６（１９９７）３２９．
【非特許文献６】Ｓ．Ｊ．Ｒａｓｈｉｄ，Ｐｒｏｃ．ＩＳＰＳＤ’０８（２００８）２４９．
【非特許文献７】Ｍ．Ｉｍｕｒａ ｅｔ ａｌ．Ｄｉａｍ．Ｒｅｌａｔ．Ｍａｔｅｒ．１７（２００８）１９１６．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高出力半導体素子を作製するためには、動作半導体層としてドリフト層、コンタクト層を積層させる構造が必須の構造である。コンタクト層は寄生抵抗を減らすために、非常に高濃度の不純物ドーピングがなされる。そのため、コンタクト層には、格子ひずみや転位が発生し結晶品質が悪いという問題があった。一方、ドリフト層については、逆バイアス印加時に空乏層を伸張させて高電界でも低リーク電流で電圧維持する必要があるので、素子中の欠陥混入を抑える必要がある。そのため、大電流かつ高耐電圧動作を行うために、ドリフト層には、低欠陥密度で歪が少ない高い結晶性が求められる。
【００１０】
従来の擬似縦型構造を用いた場合では、半絶縁性ダイヤモンド基板上にｐ＋コンタクト層を１〜５０μｍの厚さで成長させ、その上にｐ−ドリフト層を１〜２０μｍ成長させている（図５参照）。ここで、ドリフト層をコンタクト層上へＣＶＤエピタキシャル成長法によって積層させているが、高品質が求められるドリフト層を、欠陥が多く品質が悪いコンタクト層上へ成長させた場合には、コンタクト層内に存在する欠陥がドリフト層中にも引き継がれるために、ドリフト層の品質が悪くなる。図５に、半絶縁性基板３１の欠陥（黒太線）がｐ＋コンタクト層３２に引き継がれ、ｐ＋コンタクト層３２の欠陥がｐ−ドリフト層３３に引き継がれる様子を示した。
【００１１】
また、従来のＨＰＨＴ／ｐ＋積層基板を用いた場合では、ＩＩｂ型ＨＰＨＴダイヤモンドなどの低抵抗単結晶基板も存在するが、基板自体の転位も多く基板サイズも小さいため、素子の大型化は不可能である。基板の転位はデバイス特性に影響を与えると考えられ、実際に素子サイズを大きくすると、素子特性が劣化する現象が見られる。図６に、ｐ＋コンタクト層４２の欠陥（黒太線）がｐ−ドリフト層４３に引き継がれる様子を示した。このことから、ドリフト層中の欠陥密度の低減のためにはｐ＋コンタクト層の欠陥密度低減が必要であるが、欠陥密度低減は困難であった。なお、ダイヤモンドでは１Ａ級の素子にはドリフト層中の欠陥密度を１０３個／ｃｍ２以下、１０Ａ級の素子には１０２個／ｃｍ２以下とする必要がある。
【００１２】
このように、素子特性の改善や高出力化にはドリフト層中に存在する転位などの欠陥密度を下げる必要があるのに、欠陥の多いコンタクト層上にドリフト層を高品質でＣＶＤ成長させるのは、転位の引継ぎのため難しいという問題がある。
【００１３】
また、オン抵抗を低く保つためには、ｐ＋コンタクト層のドーピング濃度を高くし、ｐ＋コンタクト層の寄生抵抗成分を低くすることが必要であるが、ドーピング濃度を高くすることによって、ｐ＋コンタクト層とｐ−ドリフト層の格子定数に差が発生し、これにより基板に反りが生じる。反りが発生している状態でｐ−ドリフト層を積層させると欠陥が発生する。コンタクト層濃度に対して、欠陥のひとつである転位が導入される膜厚限界が存在する。図７に、ｐ＋コンタクト層の臨界厚さとホウ素濃度との関係を示す。線ＡとＢは異なるモデルで計算した線を示す。図７に示すとおり、金属的伝導が得られる高濃度ドーピング（＞１０２０／ｃｍ３）レベルで１０μｍ以下にする必要がある。しかし、この厚さのコンタクト層を擬似縦型構造に用いた場合には横方向に電流を流すために寄生抵抗が高くなり、一方、縦型構造に用いた場合では薄すぎて構造維持ができない。また、ウェハや素子の品質は、歪みを指標にすることが可能であり、その反りは曲率半径で示され、曲率半径の大きいものほど反りが小さく品質が良い。
【００１４】
本発明は、これらの問題を解決しようとするものであり、欠陥密度が低減したドリフト層を有するダイヤモンド電子素子を提供することを目的とする。また、欠陥密度が低減したドリフト層を有するダイヤモンド電子素子を製造するための方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では、高品質のドリフト層を超高品質単結晶ダイヤモンド上にＣＶＤエピタキシャル成長させ、その後に高濃度ドーピングによりコンタクト層を成長させて形成することを可能とした構造により、ドリフト層の欠陥密度が低減したダイヤモンド電子素子を実現した。本発明では、ドリフト層をエピタキシャル成長させた単結晶ダイヤモンド基板を、スマートカット法により素子部より分離することにより、本発明の積層構造を実現した。
本発明は、前記目的を達成するために、以下の特徴を有する。
【００１６】
本発明のダイヤモンド電子素子は、ダイヤモンド半導体からなるドリフト層と、半絶縁性ダイヤモンド層を有する構造保持材と、ダイヤモンド半導体からなるコンタクト層とを備えるダイヤモンド電子素子であって、前記構造保持材は、開口部を有し、前記ドリフト層の一方の面に積層されており、前記コンタクト層は、前記開口部内において、前記ドリフト層に直接積層されていることを特徴とする。電極については、前記開口部内の前記コンタクト層にアノード電極を設け、前記ドリフト層の他方の面にカソード電極を設けたことを特徴とする。コンタクト層やアノード電極は、開口部のみに配置してもよいし、開口部以外の構造保持材上に積層されている構造でもよい。具体的構造の例として、前記ドリフト層がｐ−ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることが好ましい。この際、前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ−ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下であり、ｐ＋ダイヤモンド層であることが好ましい。ここで、本発明の電子素子は、曲率半径が５ｍ以上５００ｍ以下となることが好ましい。具体的構造の他の例として、前記カソード電極が、オーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、前記ドリフト層がｐ−ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることが好ましい。
【００１７】
本発明のダイヤモンド電子素子において、前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であることが好ましい。本発明の半絶縁性ダイヤモンド層は、窒素入りホモエピタキシャル単結晶ダイヤモンド又は窒素入り多結晶ダイヤモンドであることが好ましい。
【００１８】
本発明のダイヤモンド電子素子は、例えばショットキーダイオード、ｐｉｎ接合ダイオード又はｐｎ接合ダイオードである。
【００１９】
本発明の製造方法は、ダイヤモンド電子素子の製造方法であって、単結晶ダイヤモンド基板の一方の基板面に欠陥層を形成した後、該基板面上に前記ドリフト層を成膜する工程と、前記ドリフト層の上に、前記半絶縁性ダイヤモンド層を選択的に成長させて開口部を有する構造保持材を形成する工程と、前記単結晶ダイヤモンド基板と前記ドリフト層を前記欠陥層で分離し、前記欠陥層をエッチングして前記ドリフト層を分離して取り出す工程と、前記ドリフト層を露出させる工程と、前記開口部において、前記ドリフト層の上に前記コンタクト層を形成する工程を、備えることを特徴とする。また、本発明の製造方法は、前記ドリフト層にカソード電極を設け、前記開口部のコンタクト層にアノード電極を設ける工程を備える。ここで、前記単結晶ダイヤモンド基板は、転位密度が１０３個／ｃｍ２以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることが好ましい。また、前記ドリフト層は、前記単結晶ダイヤモンド基板上にＣＶＤ合成により形成することが好ましい。
【発明の効果】
【００２０】
ダイヤモンドエピタキシャル膜中の欠陥は、下地基板からの引継ぎと、エピタキシャル中の格子歪み緩和による発生が原因である。従来技術では、下地に高密度欠陥の基板やコンタクト層を用いることによってドリフト層の欠陥密度が高くなっていた。基板に低欠陥な単結晶基板を用いた場合でも、コンタクト層中に格子緩和により発生した欠陥によりドリフト層の欠陥密度は高かった。本発明の積層構造によって、製造工程中で除去する単結晶ダイヤモンド基板上に、直接ダイヤモンド半導体からなるドリフト層を成長形成することが可能となったので、欠陥の少ないドリフト層を形成することができる。また、スマートカット法ではイオン注入により欠陥層を導入するが、欠陥層導入においても転位は発生せず、ｐ−ドリフト層は低欠陥が保たれる。
【００２１】
本発明では、構造保持材として、半絶縁性ダイヤモンドを用いるので、ダイヤモンド半導体コンタクト層の形成が可能となる。また、本発明では、前記ドリフト層上に、開口部を有する前記構造保持材をリソグラフィー技術を用いて選択的に成長させるので、異なる不純物濃度層の積層によるウェハの曲率が小さければ、ダイヤモンド基板を破損することなく薄いｐ−ドリフト層／ｐ＋コンタクト層の積層構造を保持することが十分に可能である。
【００２２】
このように、本発明では、後でスマートカット法で除去する高品質半絶縁性単結晶ダイヤモンド基板上に、直接ｐ−ドリフト層をエピタキシャル成長させ、その後ｐ＋コンタクト層を成長させるということが可能となったため、ｐ−／ｐ＋積層構造であってもｐ−ドリフト層の欠陥密度を大幅に減らすことができる。本発明の積層構造によれば、低寄生抵抗で高電流動作が可能な素子で、高品質なドリフト層による高電圧動作を同時に実現することができる。
【図面の簡単な説明】
【００２３】
【図１】実施例１のダイヤモンド電子素子の積層構造を示す図
【図２】実施例１のダイヤモンド電子素子の製造方法を示す図
【図３】実施例１の変形例を示す図
【図４】実施例２のダイヤモンド電子素子の積層構造を示す図
【図５】従来の擬似縦型のダイヤモンド電子素子の積層構造を示す図
【図６】従来の縦型のダイヤモンド電子素子の積層構造を示す図
【図７】ｐ＋コンタクト層臨界厚さのホウ素濃度依存性を示す図
【発明を実施するための形態】
【００２４】
本発明の実施の形態について、以下説明する。
【００２５】
図１に、本発明のダイヤモンド電子素子の積層構造の基本構造を示す。本発明のダイヤモンド電子素子の積層構造は、電極配置のための開口部を形成した半絶縁性ダイヤモンド層を構造保持材（構造保持層とも呼ぶ）として用いる。本発明のダイヤモンド電子素子は、ダイヤモンド半導体からなるドリフト層（ｐ−層（ｐ−ドリフト層とも呼ぶ）１２）、半絶縁性ダイヤモンド層を備える構造保持層１１、ダイヤモンド半導体からなるコンタクト層（ｐ＋層（ｐ＋コンタクト層とも呼ぶ）１３）の順に積層された積層構造を有する。前記構造保持層１１は開口部を有し、該開口部において、前記ドリフト層（ｐ−層１２）と前記コンタクト層（ｐ＋層１３）とが直接積層されている。電極は、前記開口部において前記ドリフト層（ｐ−層１２）にカソード電極（ショットキー電極）を設け、前記コンタクト層（ｐ＋層１３）にアノード電極（オーミック電極）を設けるように配置される。
【００２６】
本発明では、オフ角・オフ方向制御された、低表面欠陥な高品質単結晶ダイヤモンド（００１）基板に、イオン注入を行って表面近傍に結晶構造の変質した層（欠陥層）を形成した後に、気相合成法により基板上に結晶成長を行い、次いで、成長した結晶層と基板とを分離する。ここでイオン注入により欠陥層を形成する方法や、結晶層と基板とを分離させる方法は、特許文献６や７に開示した方法等公知の方法を用いることができる。また、イオン注入に用いるイオンは、水素、炭素などを用いることができる。
【００２７】
前記基板は、平坦なエピタキシャル成長を行うために、＜１１０＞方向に２°のオフ角を持つが、ばらつきは＜１１０＞方向±５°以内であり、＜００１＞ベクトルが表面の法線ベクトルに対して１°以上のオフ角度を持つものが好ましい。
【００２８】
前記基板は、平坦なエピタキシャル成長を行うためにその表面が高精度研磨されており、Ｒａ＜１ｎｍである。なお、Ｒａは、算術平均粗さを表し、ＪＩＳ Ｂ０６０１：’０１規格により定義されている。
【００２９】
前記基板にＣＶＤ法によってｐ−ダイヤモンド層（ドリフト層）をエピタキシャル成長させる。ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ドリフト層のドーピング濃度および膜厚を制御することが必要であり、このため、ｐ−ドリフト層は１μｍ以上５０μｍ以下であり、膜中のホウ素濃度が１０１５／ｃｍ３以上で１０１７／ｃｍ３以下であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。ＣＶＤ法は、マイクロ波プラズマを用い、Ｈ２、ＣＯ２、ＣＨ４のいずれかのガスと、場合によってトリメチルボロン（ＴＭＢ）の混合ガスを用いて行う。
【００３０】
本発明では、構造保持材を含む積層構造及び製造方法に特徴を有している。基板上に形成したｐ−ドリフト層の上に、リソグラフィー手法を用いてマスクを形成し、ＣＶＤ法により構造保持材となるダイヤモンド膜を選択的に形成する。ここで、マスクに用いる材料はＳｉＯ２もしくはＴｉ／Ａｕが望ましい。構造保持材となるダイヤモンド膜は、半絶縁性で、窒素入りホモエピタキシャル単結晶膜、もしくは窒素入り多結晶膜であることが望ましい。
【００３１】
前記特許文献８に記載の手法を用いて結晶層と基板を分離した。超純水中に上述の積層ダイヤモンドを入れ、同じく超純水中に入れた白金電極間に５．６ｋＶの電圧を印加し、１５時間放置することによって、欠陥層を電界エッチングさせて分離した。
【００３２】
構造保持層形成後、酸洗浄により前記マスクを除去し、剥離面側（構造保持層のマスクを剥離した側）にＣＶＤ法によりｐ＋コンタクト層をエピタキシャル成長させる。ｐ＋コンタクト層を形成するにあたり、基板の歪みによる結晶欠陥形成を抑え、かつ抵抗を低くするために、ｐ＋コンタクト層は１μｍ以上１００μｍ以下の厚さで５×１０１９／ｃｍ３以上１０２２／ｃｍ３以下のホウ素濃度であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。
【００３３】
本発明のダイヤモンド電子素子は、高品質基板上にドリフト層をエピタキシャル成長させ、その後構造保持層を介してコンタクト層を成長させるため、ドリフト層の欠陥密度を大幅に減らすことができる。また、本発明では、高品質基板上に、欠陥の少ないｐ−ドリフト層とｐ＋コンタクト層をエピタキシャル成長させることができ、コンタクト層の厚さを転位が発生する膜厚限界以下に薄くすることができる。
【００３４】
（実施例１）
本発明の実施例１のダイヤモンド電子素子について図１〜２を参照して以下説明する。図１は、本実施例のダイヤモンド電子素子の積層構造を示す図であり、図２は製造工程を示す図である。図２を参照して、本実施例のダイヤモンド電子素子の製造工程について説明する。
【００３５】
（基板の準備工程）
オフ角・オフ方向制御され表面を精密研磨（Ｒａ＜１ｎｍ）された、低表面欠陥な高品質単結晶ダイヤモンド基板を準備した。基板のオフ角制御は、＜１１０＞方向に、＜００１＞ベクトルが表面の法線ベクトルに対して２．５°のオフ角度を持っている。前記単結晶ダイヤモンド基板は、スマートカット法によって形成した１２ｍｍサイズのマイクロ波による化学気相合成（ＣＶＤ）ダイヤモンドであり、転位密度は５×１０２／ｃｍ２程度で、ＸＲＤ（００４）ロッキングカーブの半値幅は１０ａｒｃｓｅｃ以下である。
【００３６】
（欠陥導入工程）
図２（ａ）に示すように、高品質単結晶ダイヤモンド基板１６（００１）にイオン注入を行って、表面近傍に結晶構造の変質した層（欠陥層１７）を形成した。イオン注入に用いるイオンは、炭素を用いた。
【００３７】
（ｐ−ドリフト層形成工程）
図２（ａ）に示すように、前記基板１６にＣＶＤ法によってｐ−ドリフト層１２をエピタキシャル成長させた。２．４５ＧＨｚマイクロ波を用いたＣＶＤにて、１２０Ｔｏｒｒ、３９００Ｗの環境でドリフト層をエピタキシャル成長させた。その際、Ｈ２流量３８４ｓｃｃｍに対してＣＨ４流量は１６ｓｃｃｍで、総流量を４００ｓｃｃｍとした。また、合成時間は１８時間で膜厚は４５μｍであった。チャンバ内環境からのホウ素取り込みにより、膜中のホウ素濃度は１×１０１６／ｃｍ３程度であった。また、ＣＬ法Ｂａｎｄ Ａ発光（転位起因の発光で発光波長４２０ｎｍ）の基板内マッピング評価では７×１０２／ｃｍ２程度の発光領域であり、殆ど増加していない。このことから、本発明では、転位や欠陥がないことがわかる。
【００３８】
（構造保持層の形成工程）
混酸処理（硝酸２０ｃｃと硫酸２０ｃｃ）を行い、非ダイヤモンド成分の除去と表面の酸素化による高抵抗化を行った。次に、フォトリソグラフィー手法を用いてマスクを形成し、ＣＶＤ法により構造保持層１１となるダイヤモンド膜を選択的に形成した（図２（ｂ）参照）。
【００３９】
より詳細に説明すると、テトラエトキシシラン（ＴＥＯＳ）／ＣＶＤ法によりＳｉＯ２を０．８μｍの厚さで基板全面に形成した。さらに、フォトリソグラフィー法により選択成長部のレジストを開口した。レジストには３μｍ厚のクラリアント社製ＡＺ５２１４Ｅを用いた。レジストの開口された部分のＳｉＯ２を、ＩＣＰ法（容量結合型プラズマによる反応性イオンエッチング）により、ＣＦ４ガスを用いて選択的にエッチングしてダイヤモンド表面を露出させた。プラズマ条件は２００Ｗのプラズマ出力で２０Ｗのバイアスを印加しており、ＣＦ４ガス２０ｓｃｃｍで２Ｐａの圧力である。レジストはアセトン処理とＯ２プラズマアッシングにより除去した。レジスト部分は、２５０μｍの角丸構造であり、７５０μｍピッチで格子状に配列されたが、この領域は最終的に構造保持材の開口部となる部分であって、オーミック電極領域となる部分であり、必要となる素子電流に応じて設計する。
【００４０】
続いて、エッチングにより選択形成されたＳｉＯ２をマスクとして、ダイヤモンドを選択成長させた。ダイヤモンドの選択成長は、マイクロ波ＣＶＤ法を用い、Ｈ２流量３８４ｓｃｃｍに対してＣＨ４流量は１６ｓｃｃｍで行った。ここで水素にはＮ２ガスが添加されているものを用い、添加された窒素はＮ／Ｃで１００ｐｐｍであった。構造保持材の膜厚は３０μｍであり、膜中の窒素濃度は２×１０１７／ｃｍ３であった。
【００４１】
（基板分離工程）
続いてＨＦおよび硫酸過水洗浄により選択成長マスクとごみを除去し、スマートカット法により、種基板１６と素子用ダイヤモンド（ｐ−ドリフト層１２と構造保持層）を欠陥層で分離した（図２（ｃ））。分離は純水中で行い、対向させた白金電極中に５．６ｋVの電圧をかけ、１５時間放置する事で分離させた。素子用ダイヤモンドの分離面側へ、Ａｒガスを用いたＩＣＰエッチング処理を２μｍの深さで全面に行うことにより欠陥層１７を除去した。
【００４２】
（ｐ＋コンタクト層形成工程）
素子用ダイヤモンドの構造保持層の上にマイクロ波プラズマＣＶＤ法によりｐ＋コンタクト層をエピタキシャル成長させる（図２（ｄ））。Ｈ２流量３９０ｓｃｃｍに対して、ＣＨ４流量４ｓｃｃｍ、ＴＭＢ（水素１％希釈）６ｓｃｃｍであり、プラズマ出力を１５００Ｗとした。ここで、ｐ＋コンタクト層は１０μｍの厚さで２×１０２０／ｃｍ３のホウ素濃度であった。
【００４３】
（酸素終端化処理工程）
続いて、素子用ダイヤモンド基板を混酸洗浄し酸素終端化を行うとともに、合成時にダイヤモンド表面に付着している非ダイヤモンド成分を除去する。
【００４４】
（電極形成工程）
図２（ｅ）に電極形成工程を示す。図２（ｅ）は、図２（ｄ）の上下を逆に表示した図となっている。ｐ＋コンタクト層１３の上へＴｉ／Ｐｔ／Ａｕのオーミック電極１４を形成し、４２０℃でＡｒ雰囲気１時間のアニール処理を行って低接触抵抗化する（図２（ｅ）参照）。ｐ−ドリフト層１２側に３００μｍの角丸型で厚さ１００ｎｍのＲｕショットキー電極１５を形成し、ショットキーバリアダイオード素子とした（図２（ｅ）参照）。
【００４５】
（変形例）
本発明の実施例１のダイヤモンド電子素子の変形例を図３を参照して以下説明する。図１では、開口部を除く構造保持層１１において、ダイヤモンド半導体からなるドリフト層（ｐ−ドリフト層１２）、半絶縁性ダイヤモンド層を備える構造保持層１１、ダイヤモンド半導体からなるコンタクト層（ｐ＋コンタクト層１３）の順に積層された積層構造を有する構造を説明した。しかしながら、開口部以外に位置するコンタクト層やアノード電極は、必須ではなく、電極構造等に応じて、適宜配置することができるものである。図３に、変形例として、開口部内にのみ、コンタクト層（ｐ＋コンタクト層１３）及びアノード電極（オーミック電極）１４を設ける構造を示した。
【００４６】
（実施例２）
本発明の実施例２のダイヤモンド電子素子の積層構造について、図４を参照して以下説明する。本実施例２のダイヤモンド電子素子は、ダイヤモンド半導体からなるｎ＋層（ｎ＋ダイヤモンド層とも呼ぶ）２１と、ダイヤモンド半導体からなるｐ−層（ｐ−ドリフト層、ｐ−ダイヤモンド層とも呼ぶ）２２と、構造保持層１１と、ダイヤモンド半導体からなるｐ＋層（ｐ＋コンタクト層、ｐ＋ダイヤモンド層とも呼ぶ）２３を順次積層した構造からなり、構造保持層の開口部のｐ＋層２３上に、アノード（オーミック電極）２４を設け、ｎ＋層２１の上にオーミック金属２５を設けてカソードとしたものである。構造保持層１１は、実施例１と同様の膜を用いる。ｎ＋層２１は、オン抵抗およびオーミック抵抗低減の点から、ドーピング不純物濃度が１０１７／ｃｍ３以上であることが好ましい。また、歪による結晶への欠陥導入を小さくするために、１０２２／ｃｍ３以下であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。また、ｐ−ドリフト層２２は、高い逆方向耐電圧を保持し、かつオン抵抗をできるだけ小さくするためには、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。ｐ＋コンタクト層２３は、オン抵抗およびオーミック抵抗低減であるためには、ドーピング不純物濃度が１０１７／ｃｍ３以上であることが好ましい。また歪による結晶への欠陥導入を小さくするために、１０２２／ｃｍ３以下であり、また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。アノード（オーミック電極）２４は、Ａｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）、カソードのオーミック金属２５はＡｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）で形成する。
【００４７】
本実施例２の積層構造は、実施例１で示した工程と同様の工程で製造する。ただし、実施例１のｐ＋コンタクト層（ｐ＋コンタクト層１３）の形成工程に加えて、ｐ＋コンタクト層の基板反対側に、ｎ＋ダイヤモンド層２１を形成する。
【００４８】
実施例２の素子は、パワーデバイスとして、整流用ダイオード半導体素子に用いることができる。
【００４９】
上記実施例では、ドリフト層がｐ−ダイヤモンド層であり、コンタクト層がｐ＋ダイヤモンド層である例（実施例１）、及びカソードがオーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、ドリフト層がｐ−ダイヤモンド層であり、コンタクト層がｐ＋ダイヤモンド層である例（実施例２）を示したが、その他の積層構造として、ｐ−ドリフト層とｎ＋ダイヤモンド層の界面に不純物濃度が１０１２／ｃｍ３以下であるｉ層を挟んだｐｉｎ構造とすることができる。
【００５０】
本発明において、ドリフト層とは、逆電圧印加時に空乏層が伸張し耐電圧を保持する層をいい、コンタクト層とは、高い不純物濃度により逆電圧印加時にも空乏層が伸張せず、順電圧印加時には高い伝導によりオン抵抗を下げる層をいう。
【００５１】
上記実施の形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。
【産業上の利用可能性】
【００５２】
本発明のダイヤモンド電子素子は、ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオードなど各種ダイオード、サイリスタ、ＦＥＴなどの半導体素子として用いることができる。
【符号の説明】
【００５３】
１１ 構造保持層
１２ ｐ−ドリフト層
１３ ｐ＋コンタクト層
１４ アノード（オーミック）電極
１５ カソード（ショットキー）電極
１６ 基板
１７ 欠陥層
２１ ｎ＋ダイヤモンド層
２２ ｐ−ドリフト層
２３ ｐ＋コンタクト層
２４ アノード（オーミック）電極
２５ オーミック金属
３１ 半絶縁性基板
３２、４２ ｐ＋コンタクト層
３３、４３ ｐ−ドリフト層
３４、４４ オーミック電極
３５、４５ ショットキー電極
【技術分野】
【０００１】
本発明は、縦型構造のダイオード、トランジスタ、ＦＥＴ、サイリスタ等の高出力のダイヤモンド電子素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、ダイヤモンド電子素子は、大きなバンドギャップ、高いアバランシェ破壊電界、高い飽和キャリア移動度、高い熱伝導率、高温度や放射線曝露環境下で実用動作可能な素子として期待されている。これらの特徴を生かした半導体素子として、ダイヤモンドショットキーバリアダイオード、ダイヤモンド電界効果トランジスタ、ダイヤモンドｐｎダイオード、ダイヤモンドサイリスタ、ダイヤモンドトランジスタなどの高出力ダイヤモンド半導体素子の開発が進められている。
【０００３】
従来、高出力ダイヤモンド半導体素子の積層構造のうち擬似縦型構造（特許文献１、２、非特許文献１〜３参照）や縦型構造（非特許文献４〜７参照）について、本発明者等を含め研究開発がなされてきた。
【０００４】
従来の擬似縦型構造の高出力ダイヤモンド半導体素子を図５に示す。図５のように、半絶縁性ダイヤモンド基板３１にｐ＋コンタクト層３２を成長させ、その上にｐ−ドリフト層３３を成長させて積層構造を作製していた。該積層構造に、オーミック電極３４をｐ＋コンタクト層３２上に設け、ショットキー電極３５をｐ−ドリフト層３３上に設けて素子を作製していた。
【０００５】
従来の、高温高圧単結晶ダイヤモンド上にｐ＋層をホモエピタキシャル成長させたＨＰＨＴ／ｐ＋積層基板を用いた縦型構造の高出力ダイヤモンド半導体素子を、図６に示す。図６のように、ＨＰＨＴ／ｐ＋積層基板のｐ＋層をｐ＋コンタクト層４２とし、該基板の上にｐ−ドリフト層４３を成膜して積層構造を作製していた。該積層構造において、ｐ−ドリフト層４３が成膜されていない方のｐ＋コンタクト層４２面に、オーミック電極４４を形成し、一方、ｐ−ドリフト層４３の上に、ショットキー電極４５を形成して、素子を作製していた。
【０００６】
本発明者等は、ＣＶＤによる高品質ダイヤモンド製法について研究開発を行ってきた（特許文献３〜５参照）。また、本発明者等は、ダイヤモンド基板にイオン注入を行って表面近傍に結晶構造の変質した層を形成した後、気相合成法により基板上にダイヤモンド結晶成長を行い、次いで、成長した結晶層と基板とを電気化学的なエッチングにより分離させることにより、自立したダイヤモンドＣＶＤ成長層を得る方法を研究開発した（特許文献６、７、８参照）。このような結晶層と基板との分離方法は一般にスマートカット法もしくはリフトオフ法と称される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２５２７７６号公報
【特許文献２】特開２００９−５９７９８号公報
【特許文献３】特開２００９−２００３４３号公報
【特許文献４】特開２００７−１９４２３１号公報
【特許文献５】特開２００９−５９７３９号公報
【特許文献６】特開２００８−３１５０３号公報
【特許文献７】国際公開２００８／０２９７３６
【特許文献８】特開２０１０−１３３２２号公報
【非特許文献】
【０００８】
【非特許文献１】Ｈ．Ｕｍｅｚａｗａ ｅｔ ａｌ．ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．３０（２００９）９６０．
【非特許文献２】Ｓ．Ｓｈｉｋａｔａ ｅｔ ａｌ．Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ，６１５−６１７（２００９）９９９．
【非特許文献３】Ｋ．Ｉｋｅｄａ ｅｔ ａｌ．Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ，２（２００９）０１１２０２．
【非特許文献４】Ａ． Ｖｅｓｃａｎ ｅｔ ａｌ． Ｄｉａｍ． Ｒｅｌａｔ． Ｍａｔｅｒ． ７ （１９９８） ５８１．
【非特許文献５】Ｗ．Ｅｂｅｒｔ ｅｔ ａｌ．Ｄｉａｍ．Ｒｅｌａｔ．Ｍａｔｅｒ．６（１９９７）３２９．
【非特許文献６】Ｓ．Ｊ．Ｒａｓｈｉｄ，Ｐｒｏｃ．ＩＳＰＳＤ’０８（２００８）２４９．
【非特許文献７】Ｍ．Ｉｍｕｒａ ｅｔ ａｌ．Ｄｉａｍ．Ｒｅｌａｔ．Ｍａｔｅｒ．１７（２００８）１９１６．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高出力半導体素子を作製するためには、動作半導体層としてドリフト層、コンタクト層を積層させる構造が必須の構造である。コンタクト層は寄生抵抗を減らすために、非常に高濃度の不純物ドーピングがなされる。そのため、コンタクト層には、格子ひずみや転位が発生し結晶品質が悪いという問題があった。一方、ドリフト層については、逆バイアス印加時に空乏層を伸張させて高電界でも低リーク電流で電圧維持する必要があるので、素子中の欠陥混入を抑える必要がある。そのため、大電流かつ高耐電圧動作を行うために、ドリフト層には、低欠陥密度で歪が少ない高い結晶性が求められる。
【００１０】
従来の擬似縦型構造を用いた場合では、半絶縁性ダイヤモンド基板上にｐ＋コンタクト層を１〜５０μｍの厚さで成長させ、その上にｐ−ドリフト層を１〜２０μｍ成長させている（図５参照）。ここで、ドリフト層をコンタクト層上へＣＶＤエピタキシャル成長法によって積層させているが、高品質が求められるドリフト層を、欠陥が多く品質が悪いコンタクト層上へ成長させた場合には、コンタクト層内に存在する欠陥がドリフト層中にも引き継がれるために、ドリフト層の品質が悪くなる。図５に、半絶縁性基板３１の欠陥（黒太線）がｐ＋コンタクト層３２に引き継がれ、ｐ＋コンタクト層３２の欠陥がｐ−ドリフト層３３に引き継がれる様子を示した。
【００１１】
また、従来のＨＰＨＴ／ｐ＋積層基板を用いた場合では、ＩＩｂ型ＨＰＨＴダイヤモンドなどの低抵抗単結晶基板も存在するが、基板自体の転位も多く基板サイズも小さいため、素子の大型化は不可能である。基板の転位はデバイス特性に影響を与えると考えられ、実際に素子サイズを大きくすると、素子特性が劣化する現象が見られる。図６に、ｐ＋コンタクト層４２の欠陥（黒太線）がｐ−ドリフト層４３に引き継がれる様子を示した。このことから、ドリフト層中の欠陥密度の低減のためにはｐ＋コンタクト層の欠陥密度低減が必要であるが、欠陥密度低減は困難であった。なお、ダイヤモンドでは１Ａ級の素子にはドリフト層中の欠陥密度を１０３個／ｃｍ２以下、１０Ａ級の素子には１０２個／ｃｍ２以下とする必要がある。
【００１２】
このように、素子特性の改善や高出力化にはドリフト層中に存在する転位などの欠陥密度を下げる必要があるのに、欠陥の多いコンタクト層上にドリフト層を高品質でＣＶＤ成長させるのは、転位の引継ぎのため難しいという問題がある。
【００１３】
また、オン抵抗を低く保つためには、ｐ＋コンタクト層のドーピング濃度を高くし、ｐ＋コンタクト層の寄生抵抗成分を低くすることが必要であるが、ドーピング濃度を高くすることによって、ｐ＋コンタクト層とｐ−ドリフト層の格子定数に差が発生し、これにより基板に反りが生じる。反りが発生している状態でｐ−ドリフト層を積層させると欠陥が発生する。コンタクト層濃度に対して、欠陥のひとつである転位が導入される膜厚限界が存在する。図７に、ｐ＋コンタクト層の臨界厚さとホウ素濃度との関係を示す。線ＡとＢは異なるモデルで計算した線を示す。図７に示すとおり、金属的伝導が得られる高濃度ドーピング（＞１０２０／ｃｍ３）レベルで１０μｍ以下にする必要がある。しかし、この厚さのコンタクト層を擬似縦型構造に用いた場合には横方向に電流を流すために寄生抵抗が高くなり、一方、縦型構造に用いた場合では薄すぎて構造維持ができない。また、ウェハや素子の品質は、歪みを指標にすることが可能であり、その反りは曲率半径で示され、曲率半径の大きいものほど反りが小さく品質が良い。
【００１４】
本発明は、これらの問題を解決しようとするものであり、欠陥密度が低減したドリフト層を有するダイヤモンド電子素子を提供することを目的とする。また、欠陥密度が低減したドリフト層を有するダイヤモンド電子素子を製造するための方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では、高品質のドリフト層を超高品質単結晶ダイヤモンド上にＣＶＤエピタキシャル成長させ、その後に高濃度ドーピングによりコンタクト層を成長させて形成することを可能とした構造により、ドリフト層の欠陥密度が低減したダイヤモンド電子素子を実現した。本発明では、ドリフト層をエピタキシャル成長させた単結晶ダイヤモンド基板を、スマートカット法により素子部より分離することにより、本発明の積層構造を実現した。
本発明は、前記目的を達成するために、以下の特徴を有する。
【００１６】
本発明のダイヤモンド電子素子は、ダイヤモンド半導体からなるドリフト層と、半絶縁性ダイヤモンド層を有する構造保持材と、ダイヤモンド半導体からなるコンタクト層とを備えるダイヤモンド電子素子であって、前記構造保持材は、開口部を有し、前記ドリフト層の一方の面に積層されており、前記コンタクト層は、前記開口部内において、前記ドリフト層に直接積層されていることを特徴とする。電極については、前記開口部内の前記コンタクト層にアノード電極を設け、前記ドリフト層の他方の面にカソード電極を設けたことを特徴とする。コンタクト層やアノード電極は、開口部のみに配置してもよいし、開口部以外の構造保持材上に積層されている構造でもよい。具体的構造の例として、前記ドリフト層がｐ−ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることが好ましい。この際、前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ−ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下であり、ｐ＋ダイヤモンド層であることが好ましい。ここで、本発明の電子素子は、曲率半径が５ｍ以上５００ｍ以下となることが好ましい。具体的構造の他の例として、前記カソード電極が、オーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、前記ドリフト層がｐ−ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることが好ましい。
【００１７】
本発明のダイヤモンド電子素子において、前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であることが好ましい。本発明の半絶縁性ダイヤモンド層は、窒素入りホモエピタキシャル単結晶ダイヤモンド又は窒素入り多結晶ダイヤモンドであることが好ましい。
【００１８】
本発明のダイヤモンド電子素子は、例えばショットキーダイオード、ｐｉｎ接合ダイオード又はｐｎ接合ダイオードである。
【００１９】
本発明の製造方法は、ダイヤモンド電子素子の製造方法であって、単結晶ダイヤモンド基板の一方の基板面に欠陥層を形成した後、該基板面上に前記ドリフト層を成膜する工程と、前記ドリフト層の上に、前記半絶縁性ダイヤモンド層を選択的に成長させて開口部を有する構造保持材を形成する工程と、前記単結晶ダイヤモンド基板と前記ドリフト層を前記欠陥層で分離し、前記欠陥層をエッチングして前記ドリフト層を分離して取り出す工程と、前記ドリフト層を露出させる工程と、前記開口部において、前記ドリフト層の上に前記コンタクト層を形成する工程を、備えることを特徴とする。また、本発明の製造方法は、前記ドリフト層にカソード電極を設け、前記開口部のコンタクト層にアノード電極を設ける工程を備える。ここで、前記単結晶ダイヤモンド基板は、転位密度が１０３個／ｃｍ２以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることが好ましい。また、前記ドリフト層は、前記単結晶ダイヤモンド基板上にＣＶＤ合成により形成することが好ましい。
【発明の効果】
【００２０】
ダイヤモンドエピタキシャル膜中の欠陥は、下地基板からの引継ぎと、エピタキシャル中の格子歪み緩和による発生が原因である。従来技術では、下地に高密度欠陥の基板やコンタクト層を用いることによってドリフト層の欠陥密度が高くなっていた。基板に低欠陥な単結晶基板を用いた場合でも、コンタクト層中に格子緩和により発生した欠陥によりドリフト層の欠陥密度は高かった。本発明の積層構造によって、製造工程中で除去する単結晶ダイヤモンド基板上に、直接ダイヤモンド半導体からなるドリフト層を成長形成することが可能となったので、欠陥の少ないドリフト層を形成することができる。また、スマートカット法ではイオン注入により欠陥層を導入するが、欠陥層導入においても転位は発生せず、ｐ−ドリフト層は低欠陥が保たれる。
【００２１】
本発明では、構造保持材として、半絶縁性ダイヤモンドを用いるので、ダイヤモンド半導体コンタクト層の形成が可能となる。また、本発明では、前記ドリフト層上に、開口部を有する前記構造保持材をリソグラフィー技術を用いて選択的に成長させるので、異なる不純物濃度層の積層によるウェハの曲率が小さければ、ダイヤモンド基板を破損することなく薄いｐ−ドリフト層／ｐ＋コンタクト層の積層構造を保持することが十分に可能である。
【００２２】
このように、本発明では、後でスマートカット法で除去する高品質半絶縁性単結晶ダイヤモンド基板上に、直接ｐ−ドリフト層をエピタキシャル成長させ、その後ｐ＋コンタクト層を成長させるということが可能となったため、ｐ−／ｐ＋積層構造であってもｐ−ドリフト層の欠陥密度を大幅に減らすことができる。本発明の積層構造によれば、低寄生抵抗で高電流動作が可能な素子で、高品質なドリフト層による高電圧動作を同時に実現することができる。
【図面の簡単な説明】
【００２３】
【図１】実施例１のダイヤモンド電子素子の積層構造を示す図
【図２】実施例１のダイヤモンド電子素子の製造方法を示す図
【図３】実施例１の変形例を示す図
【図４】実施例２のダイヤモンド電子素子の積層構造を示す図
【図５】従来の擬似縦型のダイヤモンド電子素子の積層構造を示す図
【図６】従来の縦型のダイヤモンド電子素子の積層構造を示す図
【図７】ｐ＋コンタクト層臨界厚さのホウ素濃度依存性を示す図
【発明を実施するための形態】
【００２４】
本発明の実施の形態について、以下説明する。
【００２５】
図１に、本発明のダイヤモンド電子素子の積層構造の基本構造を示す。本発明のダイヤモンド電子素子の積層構造は、電極配置のための開口部を形成した半絶縁性ダイヤモンド層を構造保持材（構造保持層とも呼ぶ）として用いる。本発明のダイヤモンド電子素子は、ダイヤモンド半導体からなるドリフト層（ｐ−層（ｐ−ドリフト層とも呼ぶ）１２）、半絶縁性ダイヤモンド層を備える構造保持層１１、ダイヤモンド半導体からなるコンタクト層（ｐ＋層（ｐ＋コンタクト層とも呼ぶ）１３）の順に積層された積層構造を有する。前記構造保持層１１は開口部を有し、該開口部において、前記ドリフト層（ｐ−層１２）と前記コンタクト層（ｐ＋層１３）とが直接積層されている。電極は、前記開口部において前記ドリフト層（ｐ−層１２）にカソード電極（ショットキー電極）を設け、前記コンタクト層（ｐ＋層１３）にアノード電極（オーミック電極）を設けるように配置される。
【００２６】
本発明では、オフ角・オフ方向制御された、低表面欠陥な高品質単結晶ダイヤモンド（００１）基板に、イオン注入を行って表面近傍に結晶構造の変質した層（欠陥層）を形成した後に、気相合成法により基板上に結晶成長を行い、次いで、成長した結晶層と基板とを分離する。ここでイオン注入により欠陥層を形成する方法や、結晶層と基板とを分離させる方法は、特許文献６や７に開示した方法等公知の方法を用いることができる。また、イオン注入に用いるイオンは、水素、炭素などを用いることができる。
【００２７】
前記基板は、平坦なエピタキシャル成長を行うために、＜１１０＞方向に２°のオフ角を持つが、ばらつきは＜１１０＞方向±５°以内であり、＜００１＞ベクトルが表面の法線ベクトルに対して１°以上のオフ角度を持つものが好ましい。
【００２８】
前記基板は、平坦なエピタキシャル成長を行うためにその表面が高精度研磨されており、Ｒａ＜１ｎｍである。なお、Ｒａは、算術平均粗さを表し、ＪＩＳ Ｂ０６０１：’０１規格により定義されている。
【００２９】
前記基板にＣＶＤ法によってｐ−ダイヤモンド層（ドリフト層）をエピタキシャル成長させる。ダイオードを高電圧かつ低リークで動作させ、さらに低オン抵抗動作させるために、ドリフト層のドーピング濃度および膜厚を制御することが必要であり、このため、ｐ−ドリフト層は１μｍ以上５０μｍ以下であり、膜中のホウ素濃度が１０１５／ｃｍ３以上で１０１７／ｃｍ３以下であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。ＣＶＤ法は、マイクロ波プラズマを用い、Ｈ２、ＣＯ２、ＣＨ４のいずれかのガスと、場合によってトリメチルボロン（ＴＭＢ）の混合ガスを用いて行う。
【００３０】
本発明では、構造保持材を含む積層構造及び製造方法に特徴を有している。基板上に形成したｐ−ドリフト層の上に、リソグラフィー手法を用いてマスクを形成し、ＣＶＤ法により構造保持材となるダイヤモンド膜を選択的に形成する。ここで、マスクに用いる材料はＳｉＯ２もしくはＴｉ／Ａｕが望ましい。構造保持材となるダイヤモンド膜は、半絶縁性で、窒素入りホモエピタキシャル単結晶膜、もしくは窒素入り多結晶膜であることが望ましい。
【００３１】
前記特許文献８に記載の手法を用いて結晶層と基板を分離した。超純水中に上述の積層ダイヤモンドを入れ、同じく超純水中に入れた白金電極間に５．６ｋＶの電圧を印加し、１５時間放置することによって、欠陥層を電界エッチングさせて分離した。
【００３２】
構造保持層形成後、酸洗浄により前記マスクを除去し、剥離面側（構造保持層のマスクを剥離した側）にＣＶＤ法によりｐ＋コンタクト層をエピタキシャル成長させる。ｐ＋コンタクト層を形成するにあたり、基板の歪みによる結晶欠陥形成を抑え、かつ抵抗を低くするために、ｐ＋コンタクト層は１μｍ以上１００μｍ以下の厚さで５×１０１９／ｃｍ３以上１０２２／ｃｍ３以下のホウ素濃度であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。
【００３３】
本発明のダイヤモンド電子素子は、高品質基板上にドリフト層をエピタキシャル成長させ、その後構造保持層を介してコンタクト層を成長させるため、ドリフト層の欠陥密度を大幅に減らすことができる。また、本発明では、高品質基板上に、欠陥の少ないｐ−ドリフト層とｐ＋コンタクト層をエピタキシャル成長させることができ、コンタクト層の厚さを転位が発生する膜厚限界以下に薄くすることができる。
【００３４】
（実施例１）
本発明の実施例１のダイヤモンド電子素子について図１〜２を参照して以下説明する。図１は、本実施例のダイヤモンド電子素子の積層構造を示す図であり、図２は製造工程を示す図である。図２を参照して、本実施例のダイヤモンド電子素子の製造工程について説明する。
【００３５】
（基板の準備工程）
オフ角・オフ方向制御され表面を精密研磨（Ｒａ＜１ｎｍ）された、低表面欠陥な高品質単結晶ダイヤモンド基板を準備した。基板のオフ角制御は、＜１１０＞方向に、＜００１＞ベクトルが表面の法線ベクトルに対して２．５°のオフ角度を持っている。前記単結晶ダイヤモンド基板は、スマートカット法によって形成した１２ｍｍサイズのマイクロ波による化学気相合成（ＣＶＤ）ダイヤモンドであり、転位密度は５×１０２／ｃｍ２程度で、ＸＲＤ（００４）ロッキングカーブの半値幅は１０ａｒｃｓｅｃ以下である。
【００３６】
（欠陥導入工程）
図２（ａ）に示すように、高品質単結晶ダイヤモンド基板１６（００１）にイオン注入を行って、表面近傍に結晶構造の変質した層（欠陥層１７）を形成した。イオン注入に用いるイオンは、炭素を用いた。
【００３７】
（ｐ−ドリフト層形成工程）
図２（ａ）に示すように、前記基板１６にＣＶＤ法によってｐ−ドリフト層１２をエピタキシャル成長させた。２．４５ＧＨｚマイクロ波を用いたＣＶＤにて、１２０Ｔｏｒｒ、３９００Ｗの環境でドリフト層をエピタキシャル成長させた。その際、Ｈ２流量３８４ｓｃｃｍに対してＣＨ４流量は１６ｓｃｃｍで、総流量を４００ｓｃｃｍとした。また、合成時間は１８時間で膜厚は４５μｍであった。チャンバ内環境からのホウ素取り込みにより、膜中のホウ素濃度は１×１０１６／ｃｍ３程度であった。また、ＣＬ法Ｂａｎｄ Ａ発光（転位起因の発光で発光波長４２０ｎｍ）の基板内マッピング評価では７×１０２／ｃｍ２程度の発光領域であり、殆ど増加していない。このことから、本発明では、転位や欠陥がないことがわかる。
【００３８】
（構造保持層の形成工程）
混酸処理（硝酸２０ｃｃと硫酸２０ｃｃ）を行い、非ダイヤモンド成分の除去と表面の酸素化による高抵抗化を行った。次に、フォトリソグラフィー手法を用いてマスクを形成し、ＣＶＤ法により構造保持層１１となるダイヤモンド膜を選択的に形成した（図２（ｂ）参照）。
【００３９】
より詳細に説明すると、テトラエトキシシラン（ＴＥＯＳ）／ＣＶＤ法によりＳｉＯ２を０．８μｍの厚さで基板全面に形成した。さらに、フォトリソグラフィー法により選択成長部のレジストを開口した。レジストには３μｍ厚のクラリアント社製ＡＺ５２１４Ｅを用いた。レジストの開口された部分のＳｉＯ２を、ＩＣＰ法（容量結合型プラズマによる反応性イオンエッチング）により、ＣＦ４ガスを用いて選択的にエッチングしてダイヤモンド表面を露出させた。プラズマ条件は２００Ｗのプラズマ出力で２０Ｗのバイアスを印加しており、ＣＦ４ガス２０ｓｃｃｍで２Ｐａの圧力である。レジストはアセトン処理とＯ２プラズマアッシングにより除去した。レジスト部分は、２５０μｍの角丸構造であり、７５０μｍピッチで格子状に配列されたが、この領域は最終的に構造保持材の開口部となる部分であって、オーミック電極領域となる部分であり、必要となる素子電流に応じて設計する。
【００４０】
続いて、エッチングにより選択形成されたＳｉＯ２をマスクとして、ダイヤモンドを選択成長させた。ダイヤモンドの選択成長は、マイクロ波ＣＶＤ法を用い、Ｈ２流量３８４ｓｃｃｍに対してＣＨ４流量は１６ｓｃｃｍで行った。ここで水素にはＮ２ガスが添加されているものを用い、添加された窒素はＮ／Ｃで１００ｐｐｍであった。構造保持材の膜厚は３０μｍであり、膜中の窒素濃度は２×１０１７／ｃｍ３であった。
【００４１】
（基板分離工程）
続いてＨＦおよび硫酸過水洗浄により選択成長マスクとごみを除去し、スマートカット法により、種基板１６と素子用ダイヤモンド（ｐ−ドリフト層１２と構造保持層）を欠陥層で分離した（図２（ｃ））。分離は純水中で行い、対向させた白金電極中に５．６ｋVの電圧をかけ、１５時間放置する事で分離させた。素子用ダイヤモンドの分離面側へ、Ａｒガスを用いたＩＣＰエッチング処理を２μｍの深さで全面に行うことにより欠陥層１７を除去した。
【００４２】
（ｐ＋コンタクト層形成工程）
素子用ダイヤモンドの構造保持層の上にマイクロ波プラズマＣＶＤ法によりｐ＋コンタクト層をエピタキシャル成長させる（図２（ｄ））。Ｈ２流量３９０ｓｃｃｍに対して、ＣＨ４流量４ｓｃｃｍ、ＴＭＢ（水素１％希釈）６ｓｃｃｍであり、プラズマ出力を１５００Ｗとした。ここで、ｐ＋コンタクト層は１０μｍの厚さで２×１０２０／ｃｍ３のホウ素濃度であった。
【００４３】
（酸素終端化処理工程）
続いて、素子用ダイヤモンド基板を混酸洗浄し酸素終端化を行うとともに、合成時にダイヤモンド表面に付着している非ダイヤモンド成分を除去する。
【００４４】
（電極形成工程）
図２（ｅ）に電極形成工程を示す。図２（ｅ）は、図２（ｄ）の上下を逆に表示した図となっている。ｐ＋コンタクト層１３の上へＴｉ／Ｐｔ／Ａｕのオーミック電極１４を形成し、４２０℃でＡｒ雰囲気１時間のアニール処理を行って低接触抵抗化する（図２（ｅ）参照）。ｐ−ドリフト層１２側に３００μｍの角丸型で厚さ１００ｎｍのＲｕショットキー電極１５を形成し、ショットキーバリアダイオード素子とした（図２（ｅ）参照）。
【００４５】
（変形例）
本発明の実施例１のダイヤモンド電子素子の変形例を図３を参照して以下説明する。図１では、開口部を除く構造保持層１１において、ダイヤモンド半導体からなるドリフト層（ｐ−ドリフト層１２）、半絶縁性ダイヤモンド層を備える構造保持層１１、ダイヤモンド半導体からなるコンタクト層（ｐ＋コンタクト層１３）の順に積層された積層構造を有する構造を説明した。しかしながら、開口部以外に位置するコンタクト層やアノード電極は、必須ではなく、電極構造等に応じて、適宜配置することができるものである。図３に、変形例として、開口部内にのみ、コンタクト層（ｐ＋コンタクト層１３）及びアノード電極（オーミック電極）１４を設ける構造を示した。
【００４６】
（実施例２）
本発明の実施例２のダイヤモンド電子素子の積層構造について、図４を参照して以下説明する。本実施例２のダイヤモンド電子素子は、ダイヤモンド半導体からなるｎ＋層（ｎ＋ダイヤモンド層とも呼ぶ）２１と、ダイヤモンド半導体からなるｐ−層（ｐ−ドリフト層、ｐ−ダイヤモンド層とも呼ぶ）２２と、構造保持層１１と、ダイヤモンド半導体からなるｐ＋層（ｐ＋コンタクト層、ｐ＋ダイヤモンド層とも呼ぶ）２３を順次積層した構造からなり、構造保持層の開口部のｐ＋層２３上に、アノード（オーミック電極）２４を設け、ｎ＋層２１の上にオーミック金属２５を設けてカソードとしたものである。構造保持層１１は、実施例１と同様の膜を用いる。ｎ＋層２１は、オン抵抗およびオーミック抵抗低減の点から、ドーピング不純物濃度が１０１７／ｃｍ３以上であることが好ましい。また、歪による結晶への欠陥導入を小さくするために、１０２２／ｃｍ３以下であることが好ましい。また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。また、ｐ−ドリフト層２２は、高い逆方向耐電圧を保持し、かつオン抵抗をできるだけ小さくするためには、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下であることが好ましい。ｐ＋コンタクト層２３は、オン抵抗およびオーミック抵抗低減であるためには、ドーピング不純物濃度が１０１７／ｃｍ３以上であることが好ましい。また歪による結晶への欠陥導入を小さくするために、１０２２／ｃｍ３以下であり、また、ウェハの割れや欠陥の大幅な増大を防ぐため、ウェハの曲率半径が５ｍ以上５００ｍ以下であることが好ましい。アノード（オーミック電極）２４は、Ａｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）、カソードのオーミック金属２５はＡｕ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ｔｉ（３０ｎｍ）で形成する。
【００４７】
本実施例２の積層構造は、実施例１で示した工程と同様の工程で製造する。ただし、実施例１のｐ＋コンタクト層（ｐ＋コンタクト層１３）の形成工程に加えて、ｐ＋コンタクト層の基板反対側に、ｎ＋ダイヤモンド層２１を形成する。
【００４８】
実施例２の素子は、パワーデバイスとして、整流用ダイオード半導体素子に用いることができる。
【００４９】
上記実施例では、ドリフト層がｐ−ダイヤモンド層であり、コンタクト層がｐ＋ダイヤモンド層である例（実施例１）、及びカソードがオーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、ドリフト層がｐ−ダイヤモンド層であり、コンタクト層がｐ＋ダイヤモンド層である例（実施例２）を示したが、その他の積層構造として、ｐ−ドリフト層とｎ＋ダイヤモンド層の界面に不純物濃度が１０１２／ｃｍ３以下であるｉ層を挟んだｐｉｎ構造とすることができる。
【００５０】
本発明において、ドリフト層とは、逆電圧印加時に空乏層が伸張し耐電圧を保持する層をいい、コンタクト層とは、高い不純物濃度により逆電圧印加時にも空乏層が伸張せず、順電圧印加時には高い伝導によりオン抵抗を下げる層をいう。
【００５１】
上記実施の形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。
【産業上の利用可能性】
【００５２】
本発明のダイヤモンド電子素子は、ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオードなど各種ダイオード、サイリスタ、ＦＥＴなどの半導体素子として用いることができる。
【符号の説明】
【００５３】
１１ 構造保持層
１２ ｐ−ドリフト層
１３ ｐ＋コンタクト層
１４ アノード（オーミック）電極
１５ カソード（ショットキー）電極
１６ 基板
１７ 欠陥層
２１ ｎ＋ダイヤモンド層
２２ ｐ−ドリフト層
２３ ｐ＋コンタクト層
２４ アノード（オーミック）電極
２５ オーミック金属
３１ 半絶縁性基板
３２、４２ ｐ＋コンタクト層
３３、４３ ｐ−ドリフト層
３４、４４ オーミック電極
３５、４５ ショットキー電極
【特許請求の範囲】
【請求項１】
ダイヤモンド半導体からなるドリフト層と、半絶縁性ダイヤモンド層を有する構造保持材と、ダイヤモンド半導体からなるコンタクト層とを備えるダイヤモンド電子素子であって、
前記構造保持材は、開口部を有し、前記ドリフト層の一方の面に積層されており、
前記コンタクト層は、前記開口部内において、前記ドリフト層に直接積層されていることを特徴とするダイヤモンド電子素子。
【請求項２】
前記開口部内の前記コンタクト層にアノード電極を設け、前記ドリフト層の他方の面にカソード電極を設けたことを特徴とする請求項１記載のダイヤモンド電子素子。
【請求項３】
前記コンタクト層が構造保持材上にも積層されていることを特徴とする請求項１又は２記載のダイヤモンド電子素子。
【請求項４】
前記コンタクト層及びアノード電極が構造保持材上にも積層されていることを特徴とする請求項１乃至３のいずれか１項記載のダイヤモンド電子素子。
【請求項５】
前記ドリフト層がｐ−ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることを特徴とする請求項１乃至４のいずれか１項記載のダイヤモンド電子素子。
【請求項６】
前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ−ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下のｐ＋ダイヤモンド層であり、電子素子の曲率半径が５ｍ以上５００ｍ以下であることを特徴とする請求項１乃至５のいずれか１項記載のダイヤモンド電子素子。
【請求項７】
前記カソード電極が、オーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、前記ドリフト層がｐ−ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることを特徴とする請求項１乃至６のいずれか１項記載のダイヤモンド電子素子。
【請求項８】
前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であることを特徴とする請求項１乃至７のいずれか１項記載のダイヤモンド電子素子。
【請求項９】
前記半絶縁性ダイヤモンド層は、窒素入りホモエピタキシャル単結晶ダイヤモンド又は窒素入り多結晶ダイヤモンドであることを特徴とする請求項１乃至８のいずれか１項記載のダイヤモンド電子素子。
【請求項１０】
前記ダイヤモンド電子素子がショットキーダイオード、ｐｎ接合ダイオード又はｐｉｎ接合ダイオードであることを特徴とする前記請求項１乃至９のいずれか１項記載のダイヤモンド電子素子。
【請求項１１】
請求項１に記載のダイヤモンド電子素子の製造方法であって、
単結晶ダイヤモンド基板の一方の基板面に欠陥層を形成した後、該基板面上に前記ドリフト層を成膜する工程と、
前記ドリフト層の上に、前記半絶縁性ダイヤモンド層を選択的に成長させて開口部を有する構造保持材を形成する工程と、
前記単結晶ダイヤモンド基板と前記ドリフト層を前記欠陥層で分離し、前記欠陥層をエッチングして前記ドリフト層を分離して取り出す工程と、
前記開口部において、前記ドリフト層の上に前記コンタクト層を形成する工程を、
備えることを特徴とするダイヤモンド電子素子の製造方法。
【請求項１２】
前記ドリフト層にカソード電極を設け、前記開口部のコンタクト層にアノード電極を設ける工程を備えることを特徴とする請求項１１記載のダイヤモンド電子素子の製造方法。
【請求項１３】
前記単結晶ダイヤモンド基板は、転位密度が０個／ｃｍ２以上、１０３個／ｃｍ２以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることを特徴とする請求項１１又は１２記載のダイヤモンド電子素子の製造方法。
【請求項１】
ダイヤモンド半導体からなるドリフト層と、半絶縁性ダイヤモンド層を有する構造保持材と、ダイヤモンド半導体からなるコンタクト層とを備えるダイヤモンド電子素子であって、
前記構造保持材は、開口部を有し、前記ドリフト層の一方の面に積層されており、
前記コンタクト層は、前記開口部内において、前記ドリフト層に直接積層されていることを特徴とするダイヤモンド電子素子。
【請求項２】
前記開口部内の前記コンタクト層にアノード電極を設け、前記ドリフト層の他方の面にカソード電極を設けたことを特徴とする請求項１記載のダイヤモンド電子素子。
【請求項３】
前記コンタクト層が構造保持材上にも積層されていることを特徴とする請求項１又は２記載のダイヤモンド電子素子。
【請求項４】
前記コンタクト層及びアノード電極が構造保持材上にも積層されていることを特徴とする請求項１乃至３のいずれか１項記載のダイヤモンド電子素子。
【請求項５】
前記ドリフト層がｐ−ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることを特徴とする請求項１乃至４のいずれか１項記載のダイヤモンド電子素子。
【請求項６】
前記ドリフト層は、ホウ素濃度が１０１５／ｃｍ３以上１０１７／ｃｍ３以下のｐ−ダイヤモンド層であり、前記コンタクト層は、ホウ素濃度が１０１９／ｃｍ３以上１０２２／ｃｍ３以下のｐ＋ダイヤモンド層であり、電子素子の曲率半径が５ｍ以上５００ｍ以下であることを特徴とする請求項１乃至５のいずれか１項記載のダイヤモンド電子素子。
【請求項７】
前記カソード電極が、オーミック金属とｎ＋ダイヤモンド層の積層構造から形成され、前記ドリフト層がｐ−ダイヤモンド層であり、前記コンタクト層がｐ＋ダイヤモンド層であることを特徴とする請求項１乃至６のいずれか１項記載のダイヤモンド電子素子。
【請求項８】
前記ドリフト層が厚さ１μｍ以上５０μｍ以下であり、前記コンタクト層が厚さ１μｍ以上１００μｍ以下であることを特徴とする請求項１乃至７のいずれか１項記載のダイヤモンド電子素子。
【請求項９】
前記半絶縁性ダイヤモンド層は、窒素入りホモエピタキシャル単結晶ダイヤモンド又は窒素入り多結晶ダイヤモンドであることを特徴とする請求項１乃至８のいずれか１項記載のダイヤモンド電子素子。
【請求項１０】
前記ダイヤモンド電子素子がショットキーダイオード、ｐｎ接合ダイオード又はｐｉｎ接合ダイオードであることを特徴とする前記請求項１乃至９のいずれか１項記載のダイヤモンド電子素子。
【請求項１１】
請求項１に記載のダイヤモンド電子素子の製造方法であって、
単結晶ダイヤモンド基板の一方の基板面に欠陥層を形成した後、該基板面上に前記ドリフト層を成膜する工程と、
前記ドリフト層の上に、前記半絶縁性ダイヤモンド層を選択的に成長させて開口部を有する構造保持材を形成する工程と、
前記単結晶ダイヤモンド基板と前記ドリフト層を前記欠陥層で分離し、前記欠陥層をエッチングして前記ドリフト層を分離して取り出す工程と、
前記開口部において、前記ドリフト層の上に前記コンタクト層を形成する工程を、
備えることを特徴とするダイヤモンド電子素子の製造方法。
【請求項１２】
前記ドリフト層にカソード電極を設け、前記開口部のコンタクト層にアノード電極を設ける工程を備えることを特徴とする請求項１１記載のダイヤモンド電子素子の製造方法。
【請求項１３】
前記単結晶ダイヤモンド基板は、転位密度が０個／ｃｍ２以上、１０３個／ｃｍ２以下であり、表面および裏面の凹凸がＲａ＜１ｎｍであることを特徴とする請求項１１又は１２記載のダイヤモンド電子素子の製造方法。
【図１】
【図２】
【図４】
【図５】
【図６】
【図７】
【図３】
【図２】
【図４】
【図５】
【図６】
【図７】
【図３】
【公開番号】特開２０１２−８４７０３（Ｐ２０１２−８４７０３Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２３０１２４（Ｐ２０１０−２３０１２４）
【出願日】平成２２年１０月１３日（２０１０．１０．１３）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月１３日（２０１０．１０．１３）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
[ Back to top ]