半導体装置の製造方法
【課題】一定のドレイン電圧及びゲート電圧に対して得られるドレイン電流を増大することの出来る半導体装置の製造方法を提供する。
【解決手段】チャンネル領域と、ソース領域及びドレイン領域と、前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造に際し、前記ゲート絶縁膜を、酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で形成することにより、前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ2nmにおけるピーク・トゥ・バレイ値が0.3nm以下となるようにするとともに、前記第1の電極から前記チャンネル領域までの抵抗率を4Ω・μm以下とした。
【解決手段】チャンネル領域と、ソース領域及びドレイン領域と、前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造に際し、前記ゲート絶縁膜を、酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で形成することにより、前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ2nmにおけるピーク・トゥ・バレイ値が0.3nm以下となるようにするとともに、前記第1の電極から前記チャンネル領域までの抵抗率を4Ω・μm以下とした。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、IC、LSI等に広く使われるMOS型半導体装置の製造方法に関し、特に高速半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の出現以来、半導体装置に対して技術的努力が最も注がれてきたテーマの一つが動作周波数(クロック周波数)の向上である。トランジスタの動作可能周波数が大きくなり高速動作が可能になるにつれてその適用範囲も拡大し、現代のブロードバンド・ネットワーク社会の実現とIT化の発展に寄与してきた。半導体装置の動作周波数は年々向上してGHzの領域まで達してきたが、近年その向上のスピードが鈍っている。現状では動作周波数は3〜4GHzで停滞しており、10GHz以上のクロック周波数で動作できる半導体装置の早期実現が望まれている。半導体装置の動作周波数向上に関係する要素の一つは、寸法である。寸法が小さくなるほどその電気容量が小さくなり、信号伝達速度が増加する。
【0003】
周知のように近年、半導体装置の寸法縮小化のスピードが鈍っており動作周波数向上の阻害要因になっている。半導体素子の寸法を限度一杯の小ささにして、それを一定と考えれば、動作周波数を向上させるための要素は、素子の動作電流である。MOSFETを例にとれば、ドレイン電圧を一定としたときに、ゲート電圧に応じてどれだけ沢山のドレイン電流を流せるかが、動作周波数を決める要素の一つである。ドレイン電流が大きいほど、出力容量の充放電時間が短くなり、信号の次段への伝達速度が速くなる。しかしながら、素子の寸法を極限まで小さくすると、現状ではドレイン電流を大きくすることが困難であり、それが動作周波数の向上を阻害している。
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記したように、半導体装置の動作周波数を、たとえば10GHz程度以上にしようとしても、極限にまで小型化したトランジスタではドレイン電流の増加が困難である。これにより、10GHz程度以上、好ましくは20GHz程度以上、さらには40〜60GHzでも動作可能な高速半導体装置の実現はこれまで不可能と考えられていた。
【0005】
本発明は、10GHz程度以上のクロック周波数での動作が可能な高速半導体装置の製造方法を得ることを目的としている。
【0006】
本発明はまた、20GHz程度以上のクロック周波数での動作が可能な高速半導体装置の製造方法を得ることを目的としている。
【0007】
本発明はまた、30GHz程度以上のクロック周波数での動作が可能な高速半導体装置の製造方法を得ることを目的としている。
【0008】
本発明はまた、40GHz程度以上のクロック周波数での動作が可能な高速半導体装置の製造方法を得ることを目的としている。
【0009】
本発明はまた、60GHz程度のクロック周波数でも動作が可能な高速半導体装置の製造方法を得ることを目的としている。
【0010】
本発明は、また、一定のドレイン電圧及びゲート電圧に対して得られるドレイン電流を増大することの出来るMOSトランジスタのような半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【0011】
以下に、本発明の実施の態様を列挙する。
【0012】
(第1の態様)
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ2nmにおけるピーク・トゥ・バレイ値が0.3nm以下となるようにするとともに、前記第1の電極から前記チャンネル領域までの抵抗率を4Ω・μm以下としたことを特徴とする半導体装置の製造方法。
【0013】
(第2の態様)
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、前記チャンネル領域と前記ゲート絶縁膜との界面を原子レベルで平坦にし、かつ前記第1の電極のうち、前記ソース領域又は前記ドレイン領域に接続する部分を金属シリサイドとし、該金属シリサイドと該金属シリサイドが接続するソース領域又はドレイン領域との仕事関数の差が0.32eV程度以下となるように前記金属シリサイドを構成する金属を選ぶことを特徴とする半導体装置の製造方法。
【0014】
(第3の態様)
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ2nmにおけるピーク・トゥ・バレイ値が0.3nm以下となるようにするとともに、前記第1の電極のうち、前記ソース領域又は前記ドレイン領域に接続する部分を金属シリサイドとし、該金属シリサイドと該金属シリサイドが接続するソース領域又はドレイン領域との仕事関数の差が0.32eV程度以下となるように前記金属シリサイドを構成する金属を選ぶことを特徴とする半導体装置の製造方法。
【0015】
(第4の態様)
前記等方性酸化または窒化が、高密度プラズマを用いた酸素ラジカルまたは窒素ラジカルによる酸化または窒化であることを特徴とする第1乃至第3の態様のいずれか一つに記載の半導体装置の製造方法。
【0016】
(第5の態様)
前記チャンネル領域、前記ソース領域、および前記ドレイン領域がシリコン層に設けられ、前記シリコン層の前記チャンネル領域の表面が(110)面または(110)面から±10°以内の面であることを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0017】
(第6の態様)
前記チャンネル領域の表面が(551)面であることを特徴とする第5の態様に記載の半導体装置の製造方法。
【0018】
(第7の態様)
前記第1の電極から前記チャンネル領域までの抵抗が、前記第1の電極と前記ソース領域及びドレイン領域の少なくとも一つとの接触部の接触抵抗及び該接触部から前記チャンネル領域までの前記ソース領域及びドレイン領域の前記少なくとも一つの内部直列抵抗を含み、前記接触抵抗を1×10−10Ωcm2以下としたことを特徴とする第1の態様に記載の半導体装置の製造方法。
【0019】
(第8の態様)
前記ソース領域、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が0.32eV以下であるような金属または金属半導体化合物で構成することを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0020】
(第9の態様)
前記チャンネル領域をn型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−4.37eV以上であるような金属または金属シリサイドで構成することを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0021】
(第10の態様)
前記チャンネル領域をp型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−4.85eV以下であるような金属または金属シリサイドで構成することを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0022】
(第11の態様)
前記半導体装置はノーマリオフであり、かつインバージョン型またはアキュムレーション型としたことを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0023】
(第12の態様)
前記半導体装置をアキュムレーション型のトランジスタとしたことを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0024】
(第13の態様)
前記チャンネル領域上のゲート絶縁膜が、SiO2,Si3N4及び金属シリコン合金の酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有することを特徴とする第1乃至第3の態様のいずれか一つに記載の半導体装置の製造方法。
【0025】
(第14の態様)
少なくとも一対のnチャンネルトランジスタ及びpチャンネルトランジスタを有するCMOS半導体装置の製造方法において、
前記nチャンネルトランジスタ及び前記pチャンネルトランジスタを第1乃至第6の態様のいずれか一つに記載された半導体装置の製造方法でそれぞれ構成すると共に、
前記nチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する前記第1の電極の少なくとも接続部を第1の金属シリサイドで構成し、前記pチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する前記第1の電極の少なくとも接続部を前記第1の金属シリサイドとは異なる第2の金属シリサイドで構成することを特徴とするCMOS半導体装置の製造方法。
【0026】
(第15の態様)
前記第1の金属シリサイドをその仕事関数が−4.37eV以上になるような材料で構成し、前記第2の金属シリサイドをその仕事関数が−4.85eV以下になるような材料で構成することを特徴とする第14の態様に記載のCMOS半導体装置の製造方法。
【発明の効果】
【0027】
本発明によれば、上記の態様により、一定のドレイン電圧及びゲート電圧に対して得られるドレイン電流を増大することの出来るMOSトランジスタ(MOSFET)の製造方法が得られる。その結果、10GHz程度以上のクロック周波数で動作可能な高速半導体装置の製造方法が得られる。さらに本発明の構成を、最適表面方位、Accumulation Mode、及び三次元構成を使ったフルバランス型CMOS構造の少なくとも一つに適用することによって20GHz程度以上、30GHz程度以上、40GHz程度以上、さらには60GHz程度のクロック周波数でも動作可能な高速半導体装置の製造方法が得られる。
【図面の簡単な説明】
【0028】
【図1A】従来のpMOSFETのゲート電圧VG−ドレイン電流ID特性を示すグラフである。
【図1B】従来のnMOSFETのゲート電圧VG−ドレイン電流ID特性を示すグラフである。
【図2】従来のMOSFETの構造を模式的に示す図である。
【図3】本発明に係るMOSFETの概略構成を示す図である。
【図4A】本発明に係るnMOSFETのドレイン電流ID−ゲート電圧VG特性のシミュレーション結果を示す図である。
【図4B】本発明に係るnMOSFETの相互コンダクタンスgm−ゲート電圧VG特性のシミュレーション結果を示す図である。
【図5A】本発明に係るpMOSFETのドレイン電流ID−ゲート電圧VG特性のシミュレーション結果を示す図である。
【図5B】本発明に係るpMOSFETの相互コンダクタンスgm−ゲート電圧VG特性のシミュレーション結果を示す図である。
【図6A】本発明に係るpMOSFETの線形領域におけるID−VG特性を示す図である。
【図6B】本発明に係るnMOSFETの線形領域におけるID−VG特性を示す図である。
【図6C】本発明に係るpMOSFETの線形領域におけるgm−VG特性を示す図である。
【図6D】本発明に係るnMOSFETの線形領域におけるgm−VG特性を示す図である。
【図7A】本発明に係るpMOSFETの飽和領域におけるID−VG特性を示す図である。
【図7B】本発明に係るnMOSFETの飽和領域におけるID−VG特性を示す図である。
【図7C】本発明に係るpMOSFETの飽和領域におけるgm−VG特性を示す図である。
【図7D】本発明に係るnMOSFETの飽和領域におけるgm−VG特性を示す図である。
【図8A】本発明に係るMOSFETにおけるシリコン表面状態を示す模式図である。
【図8B】本発明に係るMOSFETにおけるシリコン表面状態を示す顕微鏡写真である。
【図9A】チャンネル電界Eeffとモビリティとの関係を示す図である。
【図9B】シリコン/ゲート絶縁膜界面の平坦性とモビリティとの関係を示す図である。
【図10A】本発明に係るnMOSFETにおけるシリコン/ゲート絶縁膜界面の平坦性とモビリティとの関係を示す図である。
【図10B】本発明に係るpMOSFETにおけるシリコン/ゲート絶縁膜界面の平坦性とモビリティとの関係を示す図である。
【図11】電極とシリコン領域との間の接触抵抗Rcと仕事関数差との関係を表すグラフである。
【図12A】MOSFETによって構成されたCMOS回路の構成を示す図である。
【図12B】従来例のMOSFETのドレイン電圧−ドレイン電流の特性図である。
【図12C】本発明によるMOSFETのドレイン電圧−ドレイン電流の特性図である。
【図12D】本発明によるMOSFETのドレイン電圧−ドレイン電流の特性図である。
【図12E】本発明によるMOSFETのドレイン電圧−ドレイン電流の特性図である。
【図13A】デバイス構造と動作速度の関係を示す図である。
【図13B】従来のCMOS回路及び本発明に係るCMOS回路の入出力特性を示す図である。
【図13C】従来のCMOS回路及び本発明に係るCMOS回路の入出力特性を示す図である。
【図13D】従来のCMOS回路及び本発明に係るCMOS回路の入出力特性を示す図である。
【図14】本発明の第1の実施例に係るMOSFETの構成を具体的に説明する断面図である。
【図15A】本発明の第2の実施例に係る半導体装置(CMOS回路)の概略斜視図である。
【図15B】図15AにおけるA−A’線の断面図である。
【図15C】図15AにおけるB−B’線の断面図を示す。
【図16A】本発明の他の実施例に係るCMOS回路の構成を示す図である。
【図16B】本発明のより他の実施例に係るCMOS回路の構成を示す図である。
【図16C】本発明の更に他の実施例に係るCMOS回路の構成を示す図である。
【発明を実施するための形態】
【0029】
図1A、図1Bを参照すると、従来のpMOSFET、nMOSFETにおけるゲート電圧VGと、ドレイン電流IDとの関係が示されている。各トランジスタは、チャンネル領域の実効長Leff60nm、実効幅Weff10.0μm、ゲート絶縁膜厚がEOTで2.0nmのものである。図1Aには、−1.5V及び−50mVのドレイン電圧VDを印加した状態におけるゲート電圧VGとドレイン電流IDとの関係が示されている。同様に、図1Bには、1.5V及び50mVのドレイン電圧VDを印加した場合におけるゲート電圧とドレイン電流との関係が示されている。尚、これらの図の縦軸に示されたドレイン電流IDは絶対値Absで表されている。ここで、絶対値1.5Vのドレイン電圧VDを加えた場合の特性は、各トランジスタの飽和領域、すなわち(VG−Vth)<VDの関係(Vthは閾値を示す)が成立する領域での特性である。一方、絶対値50mVのドレイン電圧VDを加えた場合の特性は、各トランジスタの線形領域、すなわち(VG−Vth)>VDの関係が成立する領域での特性である。
【0030】
図1A、図1Bからも明らかな通り、ゲート電圧VGが0Vに近づくと、ドレイン電流IDは10−6A以下まで低下している。ここで、ドレイン電流IDが10−6Aのときのゲート電圧VGを閾値電圧Vthとすると、図1A及び図1Bにおける閾値電圧Vthは、それぞれ−0.372V及び0.379Vである。このことは、低い電源電圧で大きなドレイン電流IDを得ることはできず、結果として、ゲート絶縁膜を薄くできないことを意味している。また、ゲート電圧VGの絶対値を上げていっても、ドレイン電流IDは10−3A(線形領域)から10−2A(飽和領域)で飽和し、それ以上大きくすることはできない。したがって、従来のnMOSFET及びpMOSFETを使用したのでは、低消費電力化及び高速化・高性能化が期待できない。具体的には、クロック周波数は2〜3GHz程度に制限され、10GHz以上のクロック周波数で動作するようなMOSFETを得ることはできない。
【0031】
図2を参照すると、従来のMOSFETの構造が概略的に且つ模式的に示されている。図2に示されたMOSFETはチャンネル領域CHr、当該チャンネル領域CHrを挟むように、その両側に設けられたソース領域Sr及びドレイン領域Dr、チャンネル領域表面に設けられたゲート絶縁膜Fg、及び、ゲート絶縁膜Fg上に形成されたゲート電極Egを有する。ソース領域Sr及びドレイン領域Drの表面には、ソース電極Es及びドレイン電極Edがそれぞれ設けられている。
【0032】
図示された従来のMOSFETにおけるチャンネル領域CHrの表面、すなわちチャンネル領域CHrとゲート絶縁膜Fgとの間の界面は、図2においてチャンネル領域中央部を拡大して模式的に示されているように、原子的なレベルでは平坦ではなく、ピーク及びバレイを持つ凹凸形状を有している。ソースからドレインに向かう方向での長さ2nmにおけるピーク・トゥ・バレイの値(以降で説明される本発明では「平坦度」と呼ばれることがある)は、図1A、図1Bに示されたいずれのトランジスタにおいても、1.5nm程度である。このため、キャリアとなる電子又はホールは、チャンネル領域CHrをチャンネル領域CHrとゲート絶縁膜Fgとの間の界面に沿って、ジグザグに移動し、界面散乱の影響を大きく受けることになる。キャリアの移動度(モビリティ)はフォノン散乱、クーロン散乱、及び界面散乱がそれぞれ小さいほど大きくなる。フォノン散乱及びクーロン散乱はチャンネル表面の面方位を最適化することによって{すなわち、nMOSFETでは(100)面等、pMOSFETでは(110)面や(551)面}小さく出来るが、界面散乱を小さくするのは従来不可能と思われていた。
【0033】
また、図示された例では、ソース電極Esとソース領域Srとの間の接触抵抗がRcで表されており、ソース領域Srとチャンネル領域CHrとの間のソース領域内部抵抗がRn+(又はRp+)によって表されている。これは、ドレイン領域Drとドレイン電極Edとの間、ドレイン領域Drとチャンネル領域CHrとの間においても同様である。
【0034】
図2に示されたMOSFETの真性相互コンダクタンスをgmiで表すものとすれば、真性相互コンダクタンスgmiは次式(1)で表すことができる。
gmi=(μeff×W)(Vg−Vth)/(L×Tox/εox) (1)
【0035】
但し、μeffは実効移動度、Wはチャンネル幅、Lはチャンネル長、Toxは実効ゲート絶縁膜厚、εoxはゲート絶縁膜の誘電率である。
【0036】
一方、図2に示すように、接触抵抗Rc及び領域抵抗Rn+(又はRp+)の和を直列抵抗Rsによって表すものとすると、図2に示されたMOSFETの実効的な相互コンダクタンスgmeffは次式(2)で表すことができる。
gmeff=gmi/(1+Rs・gmi) (2)
【0037】
したがって、実効的な相互コンダクタンスgmeffを大きくするためには真性相互コンダクタンスgmiを大きくするのは勿論のこと、直列抵抗Rsをできるだけ小さくする必要があることがわかる。
【0038】
また、図に示されたMOSFETを含むCMOS回路(図12A参照)におけるソース、ドレイン間の容量をCLとすると、当該CMOS回路における動作の遅延時間τは次の式(3)で表される。
τ=CL/gmeff=CL(1+Rs・gmi)/gmi (3)
【0039】
式(3)から、MOSFETの高速化のためには、真性相互コンダクタンスgmiを大きくすること、ソース、ドレイン間の容量CL、直列抵抗Rsを小さくすればよいことが分かる。
【0040】
一方、式(1)に示された実効移動度μeffは次式(4)で表すことができる。
(1/μeff)=(1/μc)+(1/μp)+(1/μr) (4)
【0041】
但し、μcはクーロン散乱、μpはフォノン散乱、μrは界面散乱によるチャンネル領域におけるキャリアの移動度である。
【0042】
式(1)から、実効移動度μeffを大きくすれば真性相互コンダクタンスgmiを大きくできるが、真性相互コンダクタンスgmiを大きくするには、チャンネル領域におけるキャリアの移動度μrを大きくすればよい。
【0043】
本発明者等の研究によれば、μrを大きくするためには、チャンネル領域表面、すなわちチャンネル領域とゲート絶縁膜との間の界面、を原子レベルで平坦化すればよいことが判明した。特に、ピーク・トゥ・バレイ(P−V)値で0.3nm以下の平坦度が得られれば、MOSFETの実効移動度μeffは大幅に改善できることが分かった。
【0044】
また、図1A、図1Bに特性が示されたいずれのトランジスタにおいても接触抵抗Rcは1×10−8Ωcm2程度であり、その結果、直列抵抗Rsは、抵抗率で100Ω・μm程度である。
【0045】
本発明では接触抵抗を1×10−10Ωcm2程度以下、好ましくは1×10−11Ωcm2以下に小さくできれば、実効的な相互コンダクタンスgmeffを大きくできることも判明した。この場合、直列抵抗Rsのうち、領域抵抗Rn+(又はRp+)は従来、接触抵抗Rcが大きすぎてそれに比較して影響は無視できるほどであった。しかし、本発明では接触抵抗Rcを小さくすることによって領域抵抗Rn+(又はRp+)の影響も無視できなくなるため、これを抵抗率4Ω・μm以下、好ましくは1.5Ω・μm以下、更に好ましくは1Ω・μm以下にすることによって、MOSFETの実効的な相互コンダクタンスgmeffを劇的に改善できることも分かった。
【0046】
図3を参照して、上記した知見に基づく、本発明に係る高速半導体装置の原理的な構成を説明する。即ち、図3では、チャンネル領域CHrとゲート絶縁膜Fgとの間の界面が原子レベルで平坦、すなわち平坦度が0.3nm以下、好ましくは0.16nm以下である。このような構成を有するMOSFETでは、キャリア(電子又はホール)はチャンネル領域表面の界面散乱に影響されずに直線的に流れることができる。このため、図2で説明したように、キャリアがジグザグに流れる場合に比較して、キャリアの移動度は著しく高くなる。
【0047】
また、図3に示す電極構造においては、ソース領域Sr及びドレイン領域Dr内に電極領域を部分的に埋設する等によってソース領域Sr及びドレイン領域Drの電極接触部からチャンネル領域CHrまでの長さを極小にした構成を有する。これによって領域抵抗(Rn+又はRp+)を減少させているだけでなく、電極とソース領域、電極とドレイン領域との接触抵抗Rcを、以下に述べるようにソース領域、ドレイン領域を形成するn+又はp+シリコン領域の仕事関数を考慮して電極材料を選定することによって、10−11Ωcm2以下にしている。従って、実効的な相互コンダクタンスgmeffを極めて大きくできる。
【0048】
図4A、図4Bは、図1Bの特性図に示された寸法を有するnチャンネルトランジスタの線形領域におけるドレイン電流ID−ゲート電圧VG特性、相互コンダクタンスgm−ゲート電圧VG特性のシミュレーション結果をそれぞれ示している。図4Aにおいて太い実線で示された従来例(conventional)は、図1BのVD=50mVの場合に相当する。ただし、図1Bでは縦軸が対数表示であるが、図4A、図4B、図5A、図5Bでは縦軸はリニア表示である。図4Aでは、曲線C1はチャンネル領域表面の平坦度を極限まで(P−V値で0.13nm)改善した場合における特性を示し、曲線C2はソース側の直列抵抗Rs、ドレイン側の直列抵抗Rdを改善してゼロにした場合の特性を示している。両曲線C1及びC2は、太い実線で示された従来のnMOSFETの特性曲線と比較して、それぞれドレイン電流IDを劇的に大きくすることができることを示している。更に、曲線C3で示すように、ソース直列抵抗Rs、ドレイン直列抵抗Rdを実質的にゼロにすると共に、チャンネル領域表面の平坦度を極限まで改善すると、ドレイン電流ID−ゲート電圧VG特性の改善を相乗的に高めることができる。即ち、直列抵抗削減及び表面平坦度改善の少なくとも一方によって、ドレイン電流IDを劇的に大きくすることができ、両方を採用すれば効果を相乗的に高められる。
【0049】
図4Bに示された相互コンダクタンスgm−ゲート電圧VG特性においても、太い実線で示された従来のnMOSFETに比較して、曲線C11で示すように、チャンネル領域表面の平坦度を極限まで改善したnMOSFETは相互コンダクタンスgmを劇的に大きくできる。また、曲線C12で示すように、直列抵抗Rs、Rdを実質的にゼロにすることによって、従来のnMOSFETよりも相互コンダクタンスgmを大きくできる。更に、平坦度及び直列抵抗の双方を小さくした場合、相乗効果により、曲線C13で示すように相互コンダクタンスgmを極めて大きくできる。
【0050】
図5A、図5Bは、図1Aの特性図に示された寸法を有するpMOSFETの線形領域の特性についてシミュレーションを行った結果を示す。図5Aはドレイン電流ID−ゲート電圧VG特性であり、図5Bは相互コンダクタンスgm−ゲート電圧VG特性である。図5Aにおいて、曲線C21はチャンネル領域表面の平坦度を小さくした場合の特性を示し、曲線C22は直列抵抗Rs,Rdを小さくした場合の特性を示す。いずれの場合にも、太い実線で示す従来のMOSFETの特性(図1AのVD=−50mVの場合に相当する)に比較して改善されていることが分かる。更に、曲線C23に示すように、平坦度及び直列抵抗Rs,Rdを小さくすると、ドレイン電流IDをより大きくできる。更に、(110)面を使用した場合、曲線C24で示すように、ドレイン電流IDを著しく改善できる。
【0051】
図5Bに示す相互コンダクタンスgm−ゲート電圧VG特性においても、平坦度及び直列抵抗(Rs,Rd)を個別にそれぞれ小さくすることにより、曲線C21a及びC22aに示すように、太い実線で示す従来のpMOSFETに比較して、相互コンダクタンスgmを大きくできる。更に、平坦度及び直列抵抗の双方を小さくした場合には、曲線C23aに示すように、相互コンダクタンスgmをより大きくできる。また、曲線C24aに示すように、平坦度及び直列抵抗の双方を改善した(110)面を使用したpMOSFETでは、相互コンダクタンスgmを著しく改善できる。
【0052】
図6A〜図6D、図7A〜図7Dはトランジスタをより小型化した場合の線形領域及び飽和領域における特性を示す。ここでのトランジスタはゲート絶縁膜の厚さがEOTで1.0nm、ゲート長が45nm(実効長29nm)である。図6A、図6C、図7A、図7Cはチャンネル表面が(551)面のpチャンネルトランジスタのVG−ID特性及びVG−gm特性である。図6B、図6D、図7B、図7Dはチャンネル表面が(100)面のnチャンネルトランジスタのVG−ID特性及びVG−gm特性である。図6A〜図6D、図7A〜図7Dのいずれも、チャンネル領域表面の平坦度及び直列抵抗(Rs,Rd)を個別にそれぞれ小さくすることにより、従来のpMOSFET、nMOSFETに比較して、ドレイン電流ID及び相互コンダクタンスgmをより大きくできる。また、平坦度及び直列抵抗(Rs,Rd)の双方を小さくした場合には、ドレイン電流ID及び相互コンダクタンスgmをより相乗的に大きくできることを示している。
【0053】
上記したチャンネル領域表面の平坦度を得るための工程について説明する。シリコン基板の表面を平坦化する手法として、アルカリフリーでの洗浄及び/又は犠牲酸化膜の使用で平坦化する手法がある。このような平坦化手法として、特開2004−200672公報に記載された手法を適用した場合、シリコン基板の表面の平均粗さRaを0.15nm以下にすることができる。しかしながら、この手法によって得られた平均粗さ(Ra)で0.15nm以下の表面におけるピーク・トゥ・バレイ(P−V)値は、通常1.0nm程度、せいぜい0.6〜0.9nmである。この程度の平坦度では、ドレイン電流ID及び相互コンダクタンスgmの改善は困難である。
【0054】
本発明者等は、上記した事実を考慮して、更に、ピーク・トゥ・バレイ(P−V)値を小さくする手法を研究した結果、以下のことを確認できた。酸素の含有量を1ppb以下にした水素添加超純水にIPA(イソプロピルアルコール)を30%添加した洗浄液を用いて、窒素雰囲気(酸素含有量1ppb以下)でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化(高密度プラズマを用いた酸素ラジカルまたは窒素ラジカルによる酸化または窒化)でゲート絶縁膜を形成した。その結果、ピーク・トゥ・バレイ(P−V)値を0.16nm程度以下にすることができ、図8Bに示すように平坦の限界である原子一個分の段差(0.13nm)程度まで界面の平坦度を高めることができた。また、遮光した状態、かつ酸素が無い状態でIPA添加洗浄液で洗浄すれば、アルカリが存在しても平坦度を極限まで高めることができることが判明した。また、(100)面から4度オフした面で表面平坦化が容易であること、(551)面すなわち(110)面から8度オフした面で光と酸素がなければ平坦化しやすいことが判明した。
【0055】
図8A、図8Bは、平坦の限界である原子一個分の段差(0.13nm)をもつシリコン表面の模式図及び表面写真が示されている。図8Aには、(100)面から4度オフした面の側面が示されており、酸素原子一個分の段差を有する幅20Åのテラス上に8個の原子が表面に配列されている。また、図8Aには、(551)面、すなわち(110)面から8度オフした面上の原子配列も示されており、原子一個分に相当する段差の平坦度であることが分かる。図8Bは(100)面から4度オフした面でのテラス状表面を示す。ソース方向・ドレイン方向をテラスに沿った方向にすれば、平坦面利用の効果がより高まる。
【0056】
ここで図9A、図10A、図10Bを参照すると、キャリア移動度のフォノン散乱による影響(点線を参照)、クーロン散乱による影響(一点鎖線を参照)及び界面散乱による影響(二点鎖線を参照)が、移動度のチャンネル電界Eeffの関数として示されている。図9A、図10Aは(100)面のnMOSFETの場合である(縦軸の縮尺が異なる)。これを参照すると表面平坦度が極限値(Δ=0.13nm)の場合(Λはソース−ドレイン方向でのチャンネルの長さを示し、その長さにおける(P−V)値がΔ値である)は実質的にフォノン散乱の影響のみでキャリア移動度が決まるが、表面平坦度がピーク・トゥ・バレイ(P−V)値で1.0nmであると(しかも長さは0.73nm)移動度が大幅に劣化することがわかる。この劣化の程度を、電界Eeffが1.5MV/cmの場合について示したのが図9Bである。図9Bに示すように、平坦度が0.16nm以下であれば劣化は10%以下であり、0.30nm以下であれば30%以下であるので、本発明の表面平坦度を0.30nm以下と定めた。なお、図10Bは、pMOSFETの場合、表面が(100)面であっても表面平坦化によるキャリア移動度の改善効果が大きいこと、表面を(551)面にすればクーロン散乱の影響が低減されてキャリア移動度が一段と大きくなることを示している。
【0057】
次に、直列抵抗低減について詳細に述べる。従来の半導体装置では、nMOSFET及びpMOSFETの双方に同一の金属シリサイド(例えば、TiSi)が電極材料として用いられている。この電極材料の仕事関数は−4.6eV程度である。その理由は、従来のnMOSFETのソース領域・ドレイン領域のn+領域を形成するシリコンの伝導帯(−4.05eV)と禁止帯(−5.15eV)とのレベル差は1.1eVであり、この場合におけるシリコンの伝導帯と電極材料との間の仕事関数差(バリアハイト)qΦBNは0.55eVである。同様に、従来のpMOSFETのソース領域・ドレイン領域のp+領域を形成するシリコンにおいて、シリコンの伝導帯と電極材料との間の仕事関数差(バリアハイト)qΦBPも0.55eVである。このように両方でのバリアハイトをほぼ等しくすることで、両トランジスタでの接触抵抗を等しくしている。この結果、接触抵抗Rcが1×10−8Ωcm2程度もあり、直列抵抗Rsは抵抗率で100Ω・μmとなっている。
【0058】
本発明では、nチャンネルトランジスタ、pチャンネルトランジスタのいずれであろうと、ソース領域・ドレイン領域とのバリアハイトが0.32eV以下、好ましくは0.2eV以下、となるような電極材料を用いる。すなわち、n+シリコン領域と電極との間のバリアハイトqΦBNが0.32eV以下、好ましくは0.2eVより小さくなるような材料によって電極を構成すると共に、p+シリコン領域と電極との間のバリアハイトqΦBPも0.32eV以下、好ましくは0.2eVよりも小さくなるような材料によって電極を構成することによって、前述した直列抵抗(Rs,Rd)を小さくできる。この場合、n+シリコン領域と接触する電極の材料はp+シリコン領域と接触する電極の材料と異なるものを使用する必要がある。
【0059】
このため、本発明に係る半導体装置においては、n+シリコン領域とp+シリコン領域とにおいて、異なる金属または金属シリサイドを使用する。具体的には、nMOSFETでは、仕事関数が−4.37eV(好ましくは−4.25eV)以上になるような金属または金属シリサイド、例えば、Er、Mg、Mn、Cd、Hf、Y、Zr等またはこれらのシリサイドを用いて電極を形成する。一方、pMOSFETでは、仕事関数が−4.85eV(好ましくは−4.95eV)以下となるような金属または金属シリサイド、例えば、Pd、Pt、Co、Ni、Ir等またはこれらのシリサイドを用いて電極を形成する。このような材料を用いて電極を形成することにより、接触抵抗Rcを1×10−10Ωcm2以下、好ましくは、1×10−11Ωcm2以下にすることができる。
【0060】
図11を参照すると、接触抵抗Rcと、電極−シリコン領域間の仕事関数差との関係が示されている。図11からも明らかな通り、電極−シリコン領域間の仕事関数差が0.5eVのときには、接触抵抗Rcは10−8Ωcm2程度である。このように、接触抵抗Rcが大きいと、前述したように、MOSFETのドレイン電流ID及び相互コンダクタンスgmを改善できない。
【0061】
一方、本発明者等の研究によれば、上記した電極−シリコン領域間の仕事関数差を0.32eV以下にすれば、接触抵抗Rcを10−10Ωcm2以下にすることができ、好ましくは仕事関数差を0.2eV以下にすれば、接触抵抗Rcを10−11Ωcm2以下にすることができる。結果として、MOSFETの特性を改善できることは前述した通りである。本発明者等は、仕事関数差を0.32eV以下にするために、n+シリコン領域、p+シリコン領域と接触する電極に互いに異なる金属を使用することによって、仕事関数差を0.32eV以下にできることを確認した。
【0062】
したがって、n+シリコン領域と接触する電極の電極材料としては、−4.05eVに近い仕事関数を有する材料、即ち、Er(−3.2eV)、Mg(−3.7eV)、Mn(−4.1eV)、Cd(−4.3eV)、Hf(−3.9eV)、Y(−3.1eV)、Zr(−4.1eV)を使用すれば、上記した仕事関数差を達成できる。他方、p+シリコン領域と接触する電極の電極材料としては、−5.15eVに近い仕事関数を有する材料、即ち、Pd(−5.2eV)、Pt(−5.6eV)、Co(−5.0eV)、Ni(−5.2eV)、Ir(−5.3eV)を使用すれば、0.2eV以下の仕事関数差を実現できる。
【0063】
直列抵抗については、接触抵抗を上記のように10−10Ωcm2以下、好ましくは10−11Ωcm2以下にすることによって大幅に低減することが出来、ソース領域・ドレイン領域の内部抵抗と合わせて、好ましくは抵抗率で1Ω・μmとすることができる。ここで、直列抵抗をゼロとした理想的な場合と比べて、直列抵抗が抵抗率で1.5Ω・μm以下であれば、相互コンダクタンスgmの劣化は1%以下とネグリジブルである。よって、直列抵抗は抵抗率で1.5Ω・μm以下と定めたが、他の条件によっては4Ω・μm以下とすればよい。
【0064】
さらに、ソース領域・ドレイン領域を半導体で構成せずに、チャンネル領域の半導体との仕事関数差が0.32eV以下、好ましくは0.2eV以下であるような金属または金属シリサイドで構成してもよい。この場合の材料としては上に述べたのと同様に選定すればよい。その結果、ソース領域・ドレイン領域の内部抵抗が無くなり、直列抵抗をより低減することができる。
【0065】
図12Aを参照すると、nMOSFET及びpMOSFETによって構成されたCMOS回路、即ち、インバータ回路が示されている。ここで、図12Aに示されたnMOSFET及びpMOSFETが、ともに(100)面上に形成された従来構造のものである場合には、図12Bに示すように、ドレイン電流は小さく、特にpMOSFETでは極めて小さく両者アンバランスである。この場合、pMOSFETの電流駆動能力がnMOSFETの電流駆動能力の約30%であるので、図12Aに示されたゲートを構成する際にはpMOSFETのサイズをその分だけ大きくしている。
【0066】
図12Aに示されたnMOSFET及びpMOSFETが、ともに(100)面上に形成されるが、本発明によってチャンネル領域表面、即ちゲート絶縁膜との間の界面における平坦度を改善すると共に、10−11Ωcm2以下の直列抵抗を有するトランジスタとした場合には、図12Cに示されるように、両トランジスタのドレイン電流は飛躍的に増大する。この場合も、pMOSFETの電流駆動能力はnMOSFETの電流駆動能力の約30%であるので、図12Aに示されたゲートを構成する際にはpMOSFETのサイズをその分だけ大きくしている。
【0067】
次に、図12Aに示されたnMOSFET及びpMOSFETをともに(551)面上に形成し、かつ本発明によってチャンネル領域表面、即ちゲート絶縁膜との間の界面における平坦度を改善すると共に、10−11Ωcm2以下の直列抵抗を有するトランジスタとした場合には、図12Dに示されるように、両トランジスタ、特にpMOSFETのドレイン電流は飛躍的に増大する。nMOSFETでは図12Cの場合と比べて電流駆動能力は約60%であるが、それでも従来構造(図12B参照)よりも増大している。この場合、nMOSFETの電流駆動能力がpMOSFETの電流駆動能力の約60%であるので、図12Aに示されたゲートを構成する際にはnMOSFETのサイズをそれに見合う分だけ大きくしている。
【0068】
図12Aに示されたnMOSFET及びpMOSFETを、図15A〜図15Cの実施例のように、ともに(551)面上に形成しつつnMOSFETを(100)面をも用いた三次元構造にして両トランジスタの面積・電流駆動能力を完全にバランスさせ、かつ、本発明によってチャンネル領域表面における平坦度を改善すると共に、10−11Ωcm2以下の直列抵抗を有するトランジスタとした場合には、図12Eに示されるように、両トランジスタのドレイン電流はバランスしつつ飛躍的に増大する。なお、上記のように両トランジスタの面積・電流駆動能力を完全にバランスさせたCMOS回路はバランスドCMOS回路と呼ばれる。互いに等しい特性を有するnMOSFET及びpMOSFETについては、特願2005−369170号明細書において詳述されているので、ここでは、説明を省略する。
【0069】
図13Aを参照すると、図12Bで述べた構成を有するCMOSゲートでは動作可能なクロック周波数はせいぜい5GHzまでである。しかし、図12Cで述べた本発明による構成を有するCMOSゲートでは動作可能なクロック周波数は10GHzまで拡大する。さらに図12Dで述べた本発明による構成を有するCMOSゲートでは動作可能なクロック周波数は20GHzまで拡大する。さらに図12Eで述べた本発明による構成を有するCMOSゲートでは動作可能なクロック周波数は30GHzまで拡大する。これらの例は、すべてInversion Modeのトランジスタを用いているが、Accumulation Modeのトランジスタにすれば、本発明による構成を有するCMOSゲートの動作可能クロック周波数は、それぞれ20GHz、40GHz、60GHzまで拡大する。
【0070】
図13Bを参照すると、上記したバランスドCMOS回路及び従来のCMOS回路を10GHzのクロックで駆動した場合の入出力特性が示されている。図13Bでは、入力信号を破線で示し、バランスドCMOS回路の出力信号を(e)、従来のCMOS回路(図12Bで述べた構成を有するCMOS回路)の出力信号を(b)、図12Dで述べた構成を有するCMOS回路の出力信号を(d)でそれぞれ表している。尚、回路を構成する各MOSFETは、65nmのチャンネル長L(実効チャンネル長Lee=38nm)、チャンネル幅1.0nm、実効絶縁膜厚(EOT)1.20nmのサイズを有し、電源電圧(VDD)が1.20Vである場合の特性が示されている。図13Bのように、10GHz程度の周波数のクロックが与えられている場合、従来のCMOS回路の出力信号(b)は相当に遅れを示している。
【0071】
図13Cには、上記した三つのCMOS回路に40GHzのクロック信号がそれぞれ入力信号として与えられた場合の入出力特性がそれぞれ示されている。図13Cからも明らかな通り、従来のCMOS回路の出力信号(b)は入力信号に対して大幅に遅れ、且つ、その振幅も大きく低下しており使用に耐えないことが分かる。他方、バランスドCMOS回路は出力信号(e)からも分かるように、クロック周波数が40GHzと高くなっても正常な動作を行うことができる。
【0072】
図13Dを参照すると、ここでは図12B、図12C、図12D及び図12Eで述べたCMOS回路を用いて4入力NORゲート及び4入力NANDゲートをそれぞれ構成し、各ゲートを10段縦列接続して50GHzのクロック周波数で動作させた場合の入出力波形が示されている。10段縦列接続4入力ゲートの初段の一入力に与えた入力パルス波形と、終段の出力から取り出した出力信号とがそれぞれ示されている。各ゲートの他の3入力へは、NORゲートでは接地電位が、NANDゲートでは電源電圧がそれぞれ与えられている。入力信号は、Inversion Modeのトランジスタを用いたCMOS回路では1.0Vであり、Accumulation Modeのトランジスタを用いたCMOS回路では1.2Vである。出力波形b、c、d、eは、それぞれ図12Bで述べた従来のCMOS回路を用いた場合、図12Cで述べた本発明による構成を有するCMOS回路を用いた場合、図12Dで述べた本発明による構成を有するCMOS回路を用いた場合、図12Eで述べた本発明による構成を有するバランスドCMOS回路を用いた場合(いずれもInversion Modeのトランジスタを使用)を示す。また、出力波形cA、dA、eAはそれぞれ、Accumulation Modeのトランジスタを使用して、図12Cで述べた本発明による構成を有するCMOS回路を用いた場合、図12Dで述べた本発明による構成を有するCMOS回路を用いた場合、図12Eで述べた本発明による構成を有するバランスドCMOS回路を用いた場合を示す。NORゲートでは、波形bは得られなかった。すなわち従来回路では信号が10段目まで届いていなかった。本発明の構成を有するゲートでは、いずれも図示のように出力は得られている。NANDゲートについては、従来回路の出力波形bは得られているが、相当の遅れと波形の変形が見られるが、本発明の構成を有するゲートでは、いずれも遅れが少なく、かつ波形のなまりも見られない。
【0073】
[第1の実施例]
図14を参照すると、本発明の第1の実施例に係るMOSFETの具体的構成例が示されている。図14に示されたMOSFETは、nMOSFETであり、p型シリコン基板または金属基板51上に埋込絶縁層(BOX)52、BOX52上に形成されたSOI層53を有する。ここで、BOX52は厚さ10.0nmのSiO2によって形成され、他方、SOI層53は厚さ20.0nmのn+シリコン層によって形成されている。SOI層53には、3×1018cm−3の不純物濃度を有するチャンネル領域530と、チャンネル領域530の両側に形成されたチャンネル領域よりも濃度の高いソース領域531及びドレイン領域532が形成されている。チャンネル領域530は0.50μmのチャンネル長Lを有している。更に、チャンネル領域530表面には、SiO2換算膜厚(EOT)が1.0nmの窒化シリコンからなるゲート絶縁膜54が形成されるとともに、ゲート絶縁膜54上には、Taのゲート電極55が形成されている。ゲート絶縁膜54及びゲート電極55はチャンネル領域530の長さ方向において、チャンネル領域全体を覆うとともに、ソース領域531及びドレイン領域532に若干オーバーラップしている。ソース領域531及びドレイン領域532の幅は5nmであり、その両側のSOI層53上にはMgシリサイドによって形成されたソース電極561及びドレイン電極571が設けられている。ソース電極561及びドレイン電極571上にはCuからなるソース配線層56及びドレイン配線層57がそれぞれ接続されている。
【0074】
ここで、少なくとも、チャンネル領域530の表面は、自然酸化膜除去等の処理の後、酸素の含有量を1ppb以下にした水素添加超純水にIPAを30%添加した洗浄液を用いて、窒素雰囲気(酸素含有量1ppb以下)でしかも遮光した状態で洗浄され、その後高密度プラズマを用いた窒素ラジカルによる直接窒化を受けてゲート絶縁膜54が形成されており、その界面はP−V値が0.16nm以下となっている。すなわち、チャンネル領域530とゲート絶縁膜54との間の界面は原子レベルで極めて平坦である。また、ソース電極561及びドレイン電極571とチャンネル領域との間のソース領域531及びドレイン領域532は厚さが5nmであり、それらの抵抗率はそれぞれ1.0Ω・μmである。ソース電極561及びドレイン電極571のMgシリサイドとソース領域531及びドレイン領域532とはオーム接触のため抵抗値はほぼゼロであり、材料の抵抗率は4.46×10−2Ω・μmであるから、ソース領域531及びドレイン領域532の内部抵抗に比べてネグリジブルであり、結局、直列抵抗は抵抗率でほぼ1.0Ω・μmであった。このような構成を有する本発明の第1の実施例によるnMOSFETは前述した高速動作を行うことができる。
【0075】
[第2の実施例]
次に、図15A〜図15Cを参照して、本発明の第2の実施例として、nMOSFET及びpMOSFETを含むCMOS回路を構成する半導体装置を説明する。
【0076】
図15Aは本発明の第2の実施例に係る半導体装置の概略斜視図である。図15Bは図15AにおけるA−A’線の断面図、図15Cは図15AにおけるB−B’線の断面図をそれぞれ示す。
【0077】
第2の実施例は、同一ディメンジョンで電流駆動能力がバランスするように設計したSOI型三次元構造CMOSデバイスに適用される。このCMOSデバイスにおいては、pMOSFET(pチャンネルトランジスタ)はホール移動度が大きくかつ表面平坦化が容易な(551)面にのみ作製する一方、nMOSFETは電子移動度がやや劣る(551)面に加えて、電子移動度が大きく表面平坦化しやすい(100)面から4°オフした面を側壁に形成してゲートを構成するように作製している。すなわち、nチャンネルトランジスタは三次元構造、pチャンネルトランジスタはプレーナ構造にしている。
【0078】
図15B、図15Cに示すように、支持基板12上に200nm厚さの埋め込み酸化膜13で分離された所定厚さの(511)面方位のシリコン、すなわちn型(基板リン(P)濃度1017cm−3)のSOI(Silicon on Insulator)層14−n、14−pを有する基板を準備する。
【0079】
図示されたSOI層14−n、14−pの(550)面方位の表面及び(100)面から4°オフした面方位の側面は、(P−V)値が0.3nm以下になるように、前述した平坦化処理がなされている。即ち、SOI層14−n、14−pは、遮光された状態で、窒素雰囲気で、水素添加超純水を用いて洗浄されている。
【0080】
ここで、SOI層14-n、14−pの表面は、チャンネルの長さ方向が<110>方向になるようにするのが好ましい。これは、(551)面でのホールの移動による飽和電流量が<110>方向で最大になるからである。他方、(100)面での電子の移動による飽和電流量は結晶方向依存性が小さいことを考慮しておく必要がある。
【0081】
図示された例では、SOI層のうち、nチャンネルトランジスタを形成する領域14−n及びpチャンネルトランジスタを形成する領域14−p以外はエッチングにより除去されている。この結果、各領域14−n、14−pが酸化膜13上に分離、形成されている。SOI層はi層として両方の領域に共通にしても良いし、p型として、後にpチャンネルトランジスタを形成する領域14−pをn型に変換してもよい。このとき、閾値調整用の不純物注入を行い、基板濃度調整を行っても良い。例えば、100nm世代のときは、4×1018cm−3とする。分離された各領域の側面は、(100)面から4°オフした面になっている。これらの側面のうち、nチャンネルトランジスタ領域14−nのチャンネル領域の側面を除く側面には、図15Bに示すように、公知の方法で厚い酸化膜25が形成されている。
【0082】
例えば、厚い酸化膜25は以下の手法によって形成できる。まず、CVD法により、SiO2を45nm以上、堆積した後、ダメージが小さい異方性のエッチングを用いて、側壁に酸化膜を残しながらエッチングした後、トランジスタ領域14−n領域以外にマスクをして、ウェットエッチングにより、nチャンネルトランジスタ領域14−nのチャンネル領域の側面側壁の厚い酸化膜を除去し、トランジスタ領域14−pの側壁に厚い酸化膜25を残すことができる。
【0083】
図15Bでは、酸化膜25の形成後、洗浄を行い、続いて、ゲート絶縁膜の形成をマイクロ波励起のプラズマ装置で行い、2nmのSi3N4膜15をnチャンネルトランジスタ領域14−nのチャンネル領域上面及び側面、pチャンネルトランジスタ領域14−pのチャンネル領域上面にそれぞれ形成する。このとき、所望の電気的容量を得るための膜厚に形成しても良い。また、ゲート絶縁膜15は、SiO2、HfOx、ZrOx、La2O3等の金属酸化物、PrxSiyNz等の金属窒化物等の高誘電率材料を用いても良い。
【0084】
その後、Ta膜を形成し、所望のゲート長、ゲート幅にエッチングし、ゲート電極16を形成する。その後、nMOSFET領域のソース・ドレイン層17にはヒ素を4×1015cm−2、pMOSFET領域のソース・ドレイン層18には硼素を4×1015cm−2、イオン注入し、活性化を行う。
【0085】
さらに、SiO2膜をCVDで形成し、図15Cに示すように、配線層としてゲート配線19、出力配線20、ドレイン電極21及びソース電極22を形成する。この場合、ドレイン電極21及びソース電極22はそれぞれ、各電極からチャンネル領域までの抵抗が抵抗率で1.5Ω・μm以下になるように、ソース領域及びドレイン領域内にも埋設されている。ここでは、各電極とシリコンとの間の接触抵抗Rcが10−11Ωcm2以下になるように、電極材料が選択されている。即ち、nMOSFETのn+シリコン領域に接続される電極は、Mg,Mn,Cd,Hf,Y,Zrから選択された材料(本実施例ではMg)によって形成されている。他方、pMOSFETのp+シリコン領域に接続される電極は、Co,Ni,Pd,Irから選択された材料(本実施例ではIr)によって形成されている。これによって、電極とシリコン領域との間の仕事関数差を0.2eV以下にすることができる。結果として、nMOSFET,pMOSFETにおける実効相互コンダクタンスを大きくすることができる。図示された例では、選択された各電極材料はシリコン領域との間でシリサイドを形成している。
【0086】
また、図示された例は、同一基板上にinversion型(即ち、inversion−mode)pMOSFET100pとinversion型(即ち、inversion−mode)nMOSFET100nが形成されている。この場合、nチャンネルトランジスタ領域14−nのチャンネル領域上面及び側面の合計面積とpチャンネルトランジスタ領域14−pのチャンネル領域上面の面積とは等しく、両トランジスタの動作速度も等しい。
【0087】
次に、このようなトランジスタを得るための条件を説明する。両トランジスタ100p、100nのチャンネル領域の長さLを等しくし、nチャンネルトランジスタ領域14−nのチャンネル領域上面の幅をWn、側面の高さをHとし、pチャンネルトランジスタ領域14−pのチャンネル領域上面の幅をWpとする。この場合、後述する式(5)が成立するようにする。
【0088】
両トランジスタの動作速度が等しくなるには後述する式(6)が成立することが必要である。ここで、nMOSFETの(100)4°off面及び(551)面における相互コンダクタンスをそれぞれgmn(100)及びgmn(551)とし、pチャンネルトランジスタの(511)面における相互コンダクタンスをgmp(551)とすると、これら相互コンダクタンスgmn(100)、gmn(551)、及び、gmp(551)はいずれも既知である。また、たとえば、幅Wnを適当な値に定めれば、必要な高さH及び幅Wpが式(5)及び式(6)の連立方程式の解として得られる。
【0089】
このような条件の下に、例えば、幅Wnを22nmとし、gmn(551)は約0.7gmn(100)、gmp(551)は0.8gmn(100)とすれば、高さHは5.5nm、幅Wpは33nmとなる。なお、図示の実施例ではチャンネル長を両トランジスタとも25nmとした。
Wp=2H+Wn (5)
gmp(110)×Wp=gmn(100)×2H+gmp(110)×Wn (6)
【0090】
このようにすると、nMOSFET100nとpMOSFET100pのチャンネル面積及びゲート面積をほぼ同一にし、両トランジスタの電流駆動能力、ひいては動作速度をほぼ同一とすることが出来、フルバランスドCMOSを得ることができる。更に、両トランジスタのゲート面積を同一とすることで、両トランジスタのゲート容量が同一となり、これらのトランジスタで構成したアナログスイッチのオフセット雑音を15dBも低減することができる。尚、図15Cに示した実施例は、pMOSFET及びnMOSFETの双方がinversion型のトランジスタによって構成されている。
【0091】
図16A〜図16Cは、図15C以外の三つの実施例を示しており、図15Cに相当する方向の断面図である。いずれの実施例においても、SOI層の表面及び側面は、(P−V)値が0.3nm以下となるような平坦化処理を受けている。また、ドレイン及びソース電極は、図11において説明したように、接触抵抗Rcが10−10Ωcm2以下となるように、電極材料及び電極構造が選択されている。
【0092】
図16Aはnチャンネルトランジスタ(即ち、nMOSFET)101n及びpチャンネルトランジスタ(即ち、pMOSFET)101pがともにaccumulation型の例である。図16Bはnチャンネルトランジスタ(即ち、nMOSFET)102nがaccumulation型でpチャンネルトランジスタ(pMOSFET)102pがinversion型の例である。図16Bの構成は、同一導電型のwell(nウエル)と同一導電型(p+型)のゲート電極によって形成されるのでプロセスが簡単化する利点がある。またAccumulationモードのnチャンネルトランジスタを用いることでCMOS全体の1/fノイズを低減できる。図16Cはnチャンネルトランジスタ(nMOSFET)103nがinversion型でpチャンネルトランジスタ(pMOSFET)103pがaccumulation型の例である。この例は、同一導電型のwell(pウエル)と同一導電型(n+型)のゲート電極によって形成されるのでプロセスが簡単化する利点がある。またn+型のポリシリコンゲート電極だけを用いるので、薄膜化によるボロンの拡散(ボロンはゲート酸化膜へ拡散しやすくそのためにキャリアの界面移動度が劣化するという現象が生じる)を防止できる。また、accumulation型のトランジスタを用いることにより、inversion型のトランジスタに比べ電流駆動能力が大きくできると云う利点もある。更に、accumulation型のトランジスタの場合、ゲート電極と、チャンネル領域の半導体層との仕事関数差を選択することにより、チャンネル領域に形成される空乏層の厚さがチャンネル領域の半導体層の膜厚よりも大きくすることも可能である。
【0093】
実施例では、各トランジスタ領域の表面を(511)面とし、側面を(100)4°off面とした場合について説明したが、本発明は何等これに限定されることなく、表面を(110)面から±10°以内の面としてもよいし、側面を(100)面から±10°以内の面としてもよい。また、表面を(100)面または(100)面から±10°以内の面とし、側面を(110)面または(110)面から±10°以内の面とした場合にも同様に適用できる。
【産業上の利用可能性】
【0094】
以上、nMOSFET,pMOSFETの単体トランジスタ及びこれらのトランジスタによって構成されたCMOS回路について説明したが、本発明はこれに限定されることなく、各種の素子並びに電子回路にも適用できる。
【技術分野】
【0001】
本発明は、IC、LSI等に広く使われるMOS型半導体装置の製造方法に関し、特に高速半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の出現以来、半導体装置に対して技術的努力が最も注がれてきたテーマの一つが動作周波数(クロック周波数)の向上である。トランジスタの動作可能周波数が大きくなり高速動作が可能になるにつれてその適用範囲も拡大し、現代のブロードバンド・ネットワーク社会の実現とIT化の発展に寄与してきた。半導体装置の動作周波数は年々向上してGHzの領域まで達してきたが、近年その向上のスピードが鈍っている。現状では動作周波数は3〜4GHzで停滞しており、10GHz以上のクロック周波数で動作できる半導体装置の早期実現が望まれている。半導体装置の動作周波数向上に関係する要素の一つは、寸法である。寸法が小さくなるほどその電気容量が小さくなり、信号伝達速度が増加する。
【0003】
周知のように近年、半導体装置の寸法縮小化のスピードが鈍っており動作周波数向上の阻害要因になっている。半導体素子の寸法を限度一杯の小ささにして、それを一定と考えれば、動作周波数を向上させるための要素は、素子の動作電流である。MOSFETを例にとれば、ドレイン電圧を一定としたときに、ゲート電圧に応じてどれだけ沢山のドレイン電流を流せるかが、動作周波数を決める要素の一つである。ドレイン電流が大きいほど、出力容量の充放電時間が短くなり、信号の次段への伝達速度が速くなる。しかしながら、素子の寸法を極限まで小さくすると、現状ではドレイン電流を大きくすることが困難であり、それが動作周波数の向上を阻害している。
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記したように、半導体装置の動作周波数を、たとえば10GHz程度以上にしようとしても、極限にまで小型化したトランジスタではドレイン電流の増加が困難である。これにより、10GHz程度以上、好ましくは20GHz程度以上、さらには40〜60GHzでも動作可能な高速半導体装置の実現はこれまで不可能と考えられていた。
【0005】
本発明は、10GHz程度以上のクロック周波数での動作が可能な高速半導体装置の製造方法を得ることを目的としている。
【0006】
本発明はまた、20GHz程度以上のクロック周波数での動作が可能な高速半導体装置の製造方法を得ることを目的としている。
【0007】
本発明はまた、30GHz程度以上のクロック周波数での動作が可能な高速半導体装置の製造方法を得ることを目的としている。
【0008】
本発明はまた、40GHz程度以上のクロック周波数での動作が可能な高速半導体装置の製造方法を得ることを目的としている。
【0009】
本発明はまた、60GHz程度のクロック周波数でも動作が可能な高速半導体装置の製造方法を得ることを目的としている。
【0010】
本発明は、また、一定のドレイン電圧及びゲート電圧に対して得られるドレイン電流を増大することの出来るMOSトランジスタのような半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【0011】
以下に、本発明の実施の態様を列挙する。
【0012】
(第1の態様)
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ2nmにおけるピーク・トゥ・バレイ値が0.3nm以下となるようにするとともに、前記第1の電極から前記チャンネル領域までの抵抗率を4Ω・μm以下としたことを特徴とする半導体装置の製造方法。
【0013】
(第2の態様)
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、前記チャンネル領域と前記ゲート絶縁膜との界面を原子レベルで平坦にし、かつ前記第1の電極のうち、前記ソース領域又は前記ドレイン領域に接続する部分を金属シリサイドとし、該金属シリサイドと該金属シリサイドが接続するソース領域又はドレイン領域との仕事関数の差が0.32eV程度以下となるように前記金属シリサイドを構成する金属を選ぶことを特徴とする半導体装置の製造方法。
【0014】
(第3の態様)
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ2nmにおけるピーク・トゥ・バレイ値が0.3nm以下となるようにするとともに、前記第1の電極のうち、前記ソース領域又は前記ドレイン領域に接続する部分を金属シリサイドとし、該金属シリサイドと該金属シリサイドが接続するソース領域又はドレイン領域との仕事関数の差が0.32eV程度以下となるように前記金属シリサイドを構成する金属を選ぶことを特徴とする半導体装置の製造方法。
【0015】
(第4の態様)
前記等方性酸化または窒化が、高密度プラズマを用いた酸素ラジカルまたは窒素ラジカルによる酸化または窒化であることを特徴とする第1乃至第3の態様のいずれか一つに記載の半導体装置の製造方法。
【0016】
(第5の態様)
前記チャンネル領域、前記ソース領域、および前記ドレイン領域がシリコン層に設けられ、前記シリコン層の前記チャンネル領域の表面が(110)面または(110)面から±10°以内の面であることを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0017】
(第6の態様)
前記チャンネル領域の表面が(551)面であることを特徴とする第5の態様に記載の半導体装置の製造方法。
【0018】
(第7の態様)
前記第1の電極から前記チャンネル領域までの抵抗が、前記第1の電極と前記ソース領域及びドレイン領域の少なくとも一つとの接触部の接触抵抗及び該接触部から前記チャンネル領域までの前記ソース領域及びドレイン領域の前記少なくとも一つの内部直列抵抗を含み、前記接触抵抗を1×10−10Ωcm2以下としたことを特徴とする第1の態様に記載の半導体装置の製造方法。
【0019】
(第8の態様)
前記ソース領域、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が0.32eV以下であるような金属または金属半導体化合物で構成することを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0020】
(第9の態様)
前記チャンネル領域をn型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−4.37eV以上であるような金属または金属シリサイドで構成することを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0021】
(第10の態様)
前記チャンネル領域をp型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−4.85eV以下であるような金属または金属シリサイドで構成することを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0022】
(第11の態様)
前記半導体装置はノーマリオフであり、かつインバージョン型またはアキュムレーション型としたことを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0023】
(第12の態様)
前記半導体装置をアキュムレーション型のトランジスタとしたことを特徴とする第1乃至第4の態様のいずれか一つに記載の半導体装置の製造方法。
【0024】
(第13の態様)
前記チャンネル領域上のゲート絶縁膜が、SiO2,Si3N4及び金属シリコン合金の酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有することを特徴とする第1乃至第3の態様のいずれか一つに記載の半導体装置の製造方法。
【0025】
(第14の態様)
少なくとも一対のnチャンネルトランジスタ及びpチャンネルトランジスタを有するCMOS半導体装置の製造方法において、
前記nチャンネルトランジスタ及び前記pチャンネルトランジスタを第1乃至第6の態様のいずれか一つに記載された半導体装置の製造方法でそれぞれ構成すると共に、
前記nチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する前記第1の電極の少なくとも接続部を第1の金属シリサイドで構成し、前記pチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する前記第1の電極の少なくとも接続部を前記第1の金属シリサイドとは異なる第2の金属シリサイドで構成することを特徴とするCMOS半導体装置の製造方法。
【0026】
(第15の態様)
前記第1の金属シリサイドをその仕事関数が−4.37eV以上になるような材料で構成し、前記第2の金属シリサイドをその仕事関数が−4.85eV以下になるような材料で構成することを特徴とする第14の態様に記載のCMOS半導体装置の製造方法。
【発明の効果】
【0027】
本発明によれば、上記の態様により、一定のドレイン電圧及びゲート電圧に対して得られるドレイン電流を増大することの出来るMOSトランジスタ(MOSFET)の製造方法が得られる。その結果、10GHz程度以上のクロック周波数で動作可能な高速半導体装置の製造方法が得られる。さらに本発明の構成を、最適表面方位、Accumulation Mode、及び三次元構成を使ったフルバランス型CMOS構造の少なくとも一つに適用することによって20GHz程度以上、30GHz程度以上、40GHz程度以上、さらには60GHz程度のクロック周波数でも動作可能な高速半導体装置の製造方法が得られる。
【図面の簡単な説明】
【0028】
【図1A】従来のpMOSFETのゲート電圧VG−ドレイン電流ID特性を示すグラフである。
【図1B】従来のnMOSFETのゲート電圧VG−ドレイン電流ID特性を示すグラフである。
【図2】従来のMOSFETの構造を模式的に示す図である。
【図3】本発明に係るMOSFETの概略構成を示す図である。
【図4A】本発明に係るnMOSFETのドレイン電流ID−ゲート電圧VG特性のシミュレーション結果を示す図である。
【図4B】本発明に係るnMOSFETの相互コンダクタンスgm−ゲート電圧VG特性のシミュレーション結果を示す図である。
【図5A】本発明に係るpMOSFETのドレイン電流ID−ゲート電圧VG特性のシミュレーション結果を示す図である。
【図5B】本発明に係るpMOSFETの相互コンダクタンスgm−ゲート電圧VG特性のシミュレーション結果を示す図である。
【図6A】本発明に係るpMOSFETの線形領域におけるID−VG特性を示す図である。
【図6B】本発明に係るnMOSFETの線形領域におけるID−VG特性を示す図である。
【図6C】本発明に係るpMOSFETの線形領域におけるgm−VG特性を示す図である。
【図6D】本発明に係るnMOSFETの線形領域におけるgm−VG特性を示す図である。
【図7A】本発明に係るpMOSFETの飽和領域におけるID−VG特性を示す図である。
【図7B】本発明に係るnMOSFETの飽和領域におけるID−VG特性を示す図である。
【図7C】本発明に係るpMOSFETの飽和領域におけるgm−VG特性を示す図である。
【図7D】本発明に係るnMOSFETの飽和領域におけるgm−VG特性を示す図である。
【図8A】本発明に係るMOSFETにおけるシリコン表面状態を示す模式図である。
【図8B】本発明に係るMOSFETにおけるシリコン表面状態を示す顕微鏡写真である。
【図9A】チャンネル電界Eeffとモビリティとの関係を示す図である。
【図9B】シリコン/ゲート絶縁膜界面の平坦性とモビリティとの関係を示す図である。
【図10A】本発明に係るnMOSFETにおけるシリコン/ゲート絶縁膜界面の平坦性とモビリティとの関係を示す図である。
【図10B】本発明に係るpMOSFETにおけるシリコン/ゲート絶縁膜界面の平坦性とモビリティとの関係を示す図である。
【図11】電極とシリコン領域との間の接触抵抗Rcと仕事関数差との関係を表すグラフである。
【図12A】MOSFETによって構成されたCMOS回路の構成を示す図である。
【図12B】従来例のMOSFETのドレイン電圧−ドレイン電流の特性図である。
【図12C】本発明によるMOSFETのドレイン電圧−ドレイン電流の特性図である。
【図12D】本発明によるMOSFETのドレイン電圧−ドレイン電流の特性図である。
【図12E】本発明によるMOSFETのドレイン電圧−ドレイン電流の特性図である。
【図13A】デバイス構造と動作速度の関係を示す図である。
【図13B】従来のCMOS回路及び本発明に係るCMOS回路の入出力特性を示す図である。
【図13C】従来のCMOS回路及び本発明に係るCMOS回路の入出力特性を示す図である。
【図13D】従来のCMOS回路及び本発明に係るCMOS回路の入出力特性を示す図である。
【図14】本発明の第1の実施例に係るMOSFETの構成を具体的に説明する断面図である。
【図15A】本発明の第2の実施例に係る半導体装置(CMOS回路)の概略斜視図である。
【図15B】図15AにおけるA−A’線の断面図である。
【図15C】図15AにおけるB−B’線の断面図を示す。
【図16A】本発明の他の実施例に係るCMOS回路の構成を示す図である。
【図16B】本発明のより他の実施例に係るCMOS回路の構成を示す図である。
【図16C】本発明の更に他の実施例に係るCMOS回路の構成を示す図である。
【発明を実施するための形態】
【0029】
図1A、図1Bを参照すると、従来のpMOSFET、nMOSFETにおけるゲート電圧VGと、ドレイン電流IDとの関係が示されている。各トランジスタは、チャンネル領域の実効長Leff60nm、実効幅Weff10.0μm、ゲート絶縁膜厚がEOTで2.0nmのものである。図1Aには、−1.5V及び−50mVのドレイン電圧VDを印加した状態におけるゲート電圧VGとドレイン電流IDとの関係が示されている。同様に、図1Bには、1.5V及び50mVのドレイン電圧VDを印加した場合におけるゲート電圧とドレイン電流との関係が示されている。尚、これらの図の縦軸に示されたドレイン電流IDは絶対値Absで表されている。ここで、絶対値1.5Vのドレイン電圧VDを加えた場合の特性は、各トランジスタの飽和領域、すなわち(VG−Vth)<VDの関係(Vthは閾値を示す)が成立する領域での特性である。一方、絶対値50mVのドレイン電圧VDを加えた場合の特性は、各トランジスタの線形領域、すなわち(VG−Vth)>VDの関係が成立する領域での特性である。
【0030】
図1A、図1Bからも明らかな通り、ゲート電圧VGが0Vに近づくと、ドレイン電流IDは10−6A以下まで低下している。ここで、ドレイン電流IDが10−6Aのときのゲート電圧VGを閾値電圧Vthとすると、図1A及び図1Bにおける閾値電圧Vthは、それぞれ−0.372V及び0.379Vである。このことは、低い電源電圧で大きなドレイン電流IDを得ることはできず、結果として、ゲート絶縁膜を薄くできないことを意味している。また、ゲート電圧VGの絶対値を上げていっても、ドレイン電流IDは10−3A(線形領域)から10−2A(飽和領域)で飽和し、それ以上大きくすることはできない。したがって、従来のnMOSFET及びpMOSFETを使用したのでは、低消費電力化及び高速化・高性能化が期待できない。具体的には、クロック周波数は2〜3GHz程度に制限され、10GHz以上のクロック周波数で動作するようなMOSFETを得ることはできない。
【0031】
図2を参照すると、従来のMOSFETの構造が概略的に且つ模式的に示されている。図2に示されたMOSFETはチャンネル領域CHr、当該チャンネル領域CHrを挟むように、その両側に設けられたソース領域Sr及びドレイン領域Dr、チャンネル領域表面に設けられたゲート絶縁膜Fg、及び、ゲート絶縁膜Fg上に形成されたゲート電極Egを有する。ソース領域Sr及びドレイン領域Drの表面には、ソース電極Es及びドレイン電極Edがそれぞれ設けられている。
【0032】
図示された従来のMOSFETにおけるチャンネル領域CHrの表面、すなわちチャンネル領域CHrとゲート絶縁膜Fgとの間の界面は、図2においてチャンネル領域中央部を拡大して模式的に示されているように、原子的なレベルでは平坦ではなく、ピーク及びバレイを持つ凹凸形状を有している。ソースからドレインに向かう方向での長さ2nmにおけるピーク・トゥ・バレイの値(以降で説明される本発明では「平坦度」と呼ばれることがある)は、図1A、図1Bに示されたいずれのトランジスタにおいても、1.5nm程度である。このため、キャリアとなる電子又はホールは、チャンネル領域CHrをチャンネル領域CHrとゲート絶縁膜Fgとの間の界面に沿って、ジグザグに移動し、界面散乱の影響を大きく受けることになる。キャリアの移動度(モビリティ)はフォノン散乱、クーロン散乱、及び界面散乱がそれぞれ小さいほど大きくなる。フォノン散乱及びクーロン散乱はチャンネル表面の面方位を最適化することによって{すなわち、nMOSFETでは(100)面等、pMOSFETでは(110)面や(551)面}小さく出来るが、界面散乱を小さくするのは従来不可能と思われていた。
【0033】
また、図示された例では、ソース電極Esとソース領域Srとの間の接触抵抗がRcで表されており、ソース領域Srとチャンネル領域CHrとの間のソース領域内部抵抗がRn+(又はRp+)によって表されている。これは、ドレイン領域Drとドレイン電極Edとの間、ドレイン領域Drとチャンネル領域CHrとの間においても同様である。
【0034】
図2に示されたMOSFETの真性相互コンダクタンスをgmiで表すものとすれば、真性相互コンダクタンスgmiは次式(1)で表すことができる。
gmi=(μeff×W)(Vg−Vth)/(L×Tox/εox) (1)
【0035】
但し、μeffは実効移動度、Wはチャンネル幅、Lはチャンネル長、Toxは実効ゲート絶縁膜厚、εoxはゲート絶縁膜の誘電率である。
【0036】
一方、図2に示すように、接触抵抗Rc及び領域抵抗Rn+(又はRp+)の和を直列抵抗Rsによって表すものとすると、図2に示されたMOSFETの実効的な相互コンダクタンスgmeffは次式(2)で表すことができる。
gmeff=gmi/(1+Rs・gmi) (2)
【0037】
したがって、実効的な相互コンダクタンスgmeffを大きくするためには真性相互コンダクタンスgmiを大きくするのは勿論のこと、直列抵抗Rsをできるだけ小さくする必要があることがわかる。
【0038】
また、図に示されたMOSFETを含むCMOS回路(図12A参照)におけるソース、ドレイン間の容量をCLとすると、当該CMOS回路における動作の遅延時間τは次の式(3)で表される。
τ=CL/gmeff=CL(1+Rs・gmi)/gmi (3)
【0039】
式(3)から、MOSFETの高速化のためには、真性相互コンダクタンスgmiを大きくすること、ソース、ドレイン間の容量CL、直列抵抗Rsを小さくすればよいことが分かる。
【0040】
一方、式(1)に示された実効移動度μeffは次式(4)で表すことができる。
(1/μeff)=(1/μc)+(1/μp)+(1/μr) (4)
【0041】
但し、μcはクーロン散乱、μpはフォノン散乱、μrは界面散乱によるチャンネル領域におけるキャリアの移動度である。
【0042】
式(1)から、実効移動度μeffを大きくすれば真性相互コンダクタンスgmiを大きくできるが、真性相互コンダクタンスgmiを大きくするには、チャンネル領域におけるキャリアの移動度μrを大きくすればよい。
【0043】
本発明者等の研究によれば、μrを大きくするためには、チャンネル領域表面、すなわちチャンネル領域とゲート絶縁膜との間の界面、を原子レベルで平坦化すればよいことが判明した。特に、ピーク・トゥ・バレイ(P−V)値で0.3nm以下の平坦度が得られれば、MOSFETの実効移動度μeffは大幅に改善できることが分かった。
【0044】
また、図1A、図1Bに特性が示されたいずれのトランジスタにおいても接触抵抗Rcは1×10−8Ωcm2程度であり、その結果、直列抵抗Rsは、抵抗率で100Ω・μm程度である。
【0045】
本発明では接触抵抗を1×10−10Ωcm2程度以下、好ましくは1×10−11Ωcm2以下に小さくできれば、実効的な相互コンダクタンスgmeffを大きくできることも判明した。この場合、直列抵抗Rsのうち、領域抵抗Rn+(又はRp+)は従来、接触抵抗Rcが大きすぎてそれに比較して影響は無視できるほどであった。しかし、本発明では接触抵抗Rcを小さくすることによって領域抵抗Rn+(又はRp+)の影響も無視できなくなるため、これを抵抗率4Ω・μm以下、好ましくは1.5Ω・μm以下、更に好ましくは1Ω・μm以下にすることによって、MOSFETの実効的な相互コンダクタンスgmeffを劇的に改善できることも分かった。
【0046】
図3を参照して、上記した知見に基づく、本発明に係る高速半導体装置の原理的な構成を説明する。即ち、図3では、チャンネル領域CHrとゲート絶縁膜Fgとの間の界面が原子レベルで平坦、すなわち平坦度が0.3nm以下、好ましくは0.16nm以下である。このような構成を有するMOSFETでは、キャリア(電子又はホール)はチャンネル領域表面の界面散乱に影響されずに直線的に流れることができる。このため、図2で説明したように、キャリアがジグザグに流れる場合に比較して、キャリアの移動度は著しく高くなる。
【0047】
また、図3に示す電極構造においては、ソース領域Sr及びドレイン領域Dr内に電極領域を部分的に埋設する等によってソース領域Sr及びドレイン領域Drの電極接触部からチャンネル領域CHrまでの長さを極小にした構成を有する。これによって領域抵抗(Rn+又はRp+)を減少させているだけでなく、電極とソース領域、電極とドレイン領域との接触抵抗Rcを、以下に述べるようにソース領域、ドレイン領域を形成するn+又はp+シリコン領域の仕事関数を考慮して電極材料を選定することによって、10−11Ωcm2以下にしている。従って、実効的な相互コンダクタンスgmeffを極めて大きくできる。
【0048】
図4A、図4Bは、図1Bの特性図に示された寸法を有するnチャンネルトランジスタの線形領域におけるドレイン電流ID−ゲート電圧VG特性、相互コンダクタンスgm−ゲート電圧VG特性のシミュレーション結果をそれぞれ示している。図4Aにおいて太い実線で示された従来例(conventional)は、図1BのVD=50mVの場合に相当する。ただし、図1Bでは縦軸が対数表示であるが、図4A、図4B、図5A、図5Bでは縦軸はリニア表示である。図4Aでは、曲線C1はチャンネル領域表面の平坦度を極限まで(P−V値で0.13nm)改善した場合における特性を示し、曲線C2はソース側の直列抵抗Rs、ドレイン側の直列抵抗Rdを改善してゼロにした場合の特性を示している。両曲線C1及びC2は、太い実線で示された従来のnMOSFETの特性曲線と比較して、それぞれドレイン電流IDを劇的に大きくすることができることを示している。更に、曲線C3で示すように、ソース直列抵抗Rs、ドレイン直列抵抗Rdを実質的にゼロにすると共に、チャンネル領域表面の平坦度を極限まで改善すると、ドレイン電流ID−ゲート電圧VG特性の改善を相乗的に高めることができる。即ち、直列抵抗削減及び表面平坦度改善の少なくとも一方によって、ドレイン電流IDを劇的に大きくすることができ、両方を採用すれば効果を相乗的に高められる。
【0049】
図4Bに示された相互コンダクタンスgm−ゲート電圧VG特性においても、太い実線で示された従来のnMOSFETに比較して、曲線C11で示すように、チャンネル領域表面の平坦度を極限まで改善したnMOSFETは相互コンダクタンスgmを劇的に大きくできる。また、曲線C12で示すように、直列抵抗Rs、Rdを実質的にゼロにすることによって、従来のnMOSFETよりも相互コンダクタンスgmを大きくできる。更に、平坦度及び直列抵抗の双方を小さくした場合、相乗効果により、曲線C13で示すように相互コンダクタンスgmを極めて大きくできる。
【0050】
図5A、図5Bは、図1Aの特性図に示された寸法を有するpMOSFETの線形領域の特性についてシミュレーションを行った結果を示す。図5Aはドレイン電流ID−ゲート電圧VG特性であり、図5Bは相互コンダクタンスgm−ゲート電圧VG特性である。図5Aにおいて、曲線C21はチャンネル領域表面の平坦度を小さくした場合の特性を示し、曲線C22は直列抵抗Rs,Rdを小さくした場合の特性を示す。いずれの場合にも、太い実線で示す従来のMOSFETの特性(図1AのVD=−50mVの場合に相当する)に比較して改善されていることが分かる。更に、曲線C23に示すように、平坦度及び直列抵抗Rs,Rdを小さくすると、ドレイン電流IDをより大きくできる。更に、(110)面を使用した場合、曲線C24で示すように、ドレイン電流IDを著しく改善できる。
【0051】
図5Bに示す相互コンダクタンスgm−ゲート電圧VG特性においても、平坦度及び直列抵抗(Rs,Rd)を個別にそれぞれ小さくすることにより、曲線C21a及びC22aに示すように、太い実線で示す従来のpMOSFETに比較して、相互コンダクタンスgmを大きくできる。更に、平坦度及び直列抵抗の双方を小さくした場合には、曲線C23aに示すように、相互コンダクタンスgmをより大きくできる。また、曲線C24aに示すように、平坦度及び直列抵抗の双方を改善した(110)面を使用したpMOSFETでは、相互コンダクタンスgmを著しく改善できる。
【0052】
図6A〜図6D、図7A〜図7Dはトランジスタをより小型化した場合の線形領域及び飽和領域における特性を示す。ここでのトランジスタはゲート絶縁膜の厚さがEOTで1.0nm、ゲート長が45nm(実効長29nm)である。図6A、図6C、図7A、図7Cはチャンネル表面が(551)面のpチャンネルトランジスタのVG−ID特性及びVG−gm特性である。図6B、図6D、図7B、図7Dはチャンネル表面が(100)面のnチャンネルトランジスタのVG−ID特性及びVG−gm特性である。図6A〜図6D、図7A〜図7Dのいずれも、チャンネル領域表面の平坦度及び直列抵抗(Rs,Rd)を個別にそれぞれ小さくすることにより、従来のpMOSFET、nMOSFETに比較して、ドレイン電流ID及び相互コンダクタンスgmをより大きくできる。また、平坦度及び直列抵抗(Rs,Rd)の双方を小さくした場合には、ドレイン電流ID及び相互コンダクタンスgmをより相乗的に大きくできることを示している。
【0053】
上記したチャンネル領域表面の平坦度を得るための工程について説明する。シリコン基板の表面を平坦化する手法として、アルカリフリーでの洗浄及び/又は犠牲酸化膜の使用で平坦化する手法がある。このような平坦化手法として、特開2004−200672公報に記載された手法を適用した場合、シリコン基板の表面の平均粗さRaを0.15nm以下にすることができる。しかしながら、この手法によって得られた平均粗さ(Ra)で0.15nm以下の表面におけるピーク・トゥ・バレイ(P−V)値は、通常1.0nm程度、せいぜい0.6〜0.9nmである。この程度の平坦度では、ドレイン電流ID及び相互コンダクタンスgmの改善は困難である。
【0054】
本発明者等は、上記した事実を考慮して、更に、ピーク・トゥ・バレイ(P−V)値を小さくする手法を研究した結果、以下のことを確認できた。酸素の含有量を1ppb以下にした水素添加超純水にIPA(イソプロピルアルコール)を30%添加した洗浄液を用いて、窒素雰囲気(酸素含有量1ppb以下)でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化(高密度プラズマを用いた酸素ラジカルまたは窒素ラジカルによる酸化または窒化)でゲート絶縁膜を形成した。その結果、ピーク・トゥ・バレイ(P−V)値を0.16nm程度以下にすることができ、図8Bに示すように平坦の限界である原子一個分の段差(0.13nm)程度まで界面の平坦度を高めることができた。また、遮光した状態、かつ酸素が無い状態でIPA添加洗浄液で洗浄すれば、アルカリが存在しても平坦度を極限まで高めることができることが判明した。また、(100)面から4度オフした面で表面平坦化が容易であること、(551)面すなわち(110)面から8度オフした面で光と酸素がなければ平坦化しやすいことが判明した。
【0055】
図8A、図8Bは、平坦の限界である原子一個分の段差(0.13nm)をもつシリコン表面の模式図及び表面写真が示されている。図8Aには、(100)面から4度オフした面の側面が示されており、酸素原子一個分の段差を有する幅20Åのテラス上に8個の原子が表面に配列されている。また、図8Aには、(551)面、すなわち(110)面から8度オフした面上の原子配列も示されており、原子一個分に相当する段差の平坦度であることが分かる。図8Bは(100)面から4度オフした面でのテラス状表面を示す。ソース方向・ドレイン方向をテラスに沿った方向にすれば、平坦面利用の効果がより高まる。
【0056】
ここで図9A、図10A、図10Bを参照すると、キャリア移動度のフォノン散乱による影響(点線を参照)、クーロン散乱による影響(一点鎖線を参照)及び界面散乱による影響(二点鎖線を参照)が、移動度のチャンネル電界Eeffの関数として示されている。図9A、図10Aは(100)面のnMOSFETの場合である(縦軸の縮尺が異なる)。これを参照すると表面平坦度が極限値(Δ=0.13nm)の場合(Λはソース−ドレイン方向でのチャンネルの長さを示し、その長さにおける(P−V)値がΔ値である)は実質的にフォノン散乱の影響のみでキャリア移動度が決まるが、表面平坦度がピーク・トゥ・バレイ(P−V)値で1.0nmであると(しかも長さは0.73nm)移動度が大幅に劣化することがわかる。この劣化の程度を、電界Eeffが1.5MV/cmの場合について示したのが図9Bである。図9Bに示すように、平坦度が0.16nm以下であれば劣化は10%以下であり、0.30nm以下であれば30%以下であるので、本発明の表面平坦度を0.30nm以下と定めた。なお、図10Bは、pMOSFETの場合、表面が(100)面であっても表面平坦化によるキャリア移動度の改善効果が大きいこと、表面を(551)面にすればクーロン散乱の影響が低減されてキャリア移動度が一段と大きくなることを示している。
【0057】
次に、直列抵抗低減について詳細に述べる。従来の半導体装置では、nMOSFET及びpMOSFETの双方に同一の金属シリサイド(例えば、TiSi)が電極材料として用いられている。この電極材料の仕事関数は−4.6eV程度である。その理由は、従来のnMOSFETのソース領域・ドレイン領域のn+領域を形成するシリコンの伝導帯(−4.05eV)と禁止帯(−5.15eV)とのレベル差は1.1eVであり、この場合におけるシリコンの伝導帯と電極材料との間の仕事関数差(バリアハイト)qΦBNは0.55eVである。同様に、従来のpMOSFETのソース領域・ドレイン領域のp+領域を形成するシリコンにおいて、シリコンの伝導帯と電極材料との間の仕事関数差(バリアハイト)qΦBPも0.55eVである。このように両方でのバリアハイトをほぼ等しくすることで、両トランジスタでの接触抵抗を等しくしている。この結果、接触抵抗Rcが1×10−8Ωcm2程度もあり、直列抵抗Rsは抵抗率で100Ω・μmとなっている。
【0058】
本発明では、nチャンネルトランジスタ、pチャンネルトランジスタのいずれであろうと、ソース領域・ドレイン領域とのバリアハイトが0.32eV以下、好ましくは0.2eV以下、となるような電極材料を用いる。すなわち、n+シリコン領域と電極との間のバリアハイトqΦBNが0.32eV以下、好ましくは0.2eVより小さくなるような材料によって電極を構成すると共に、p+シリコン領域と電極との間のバリアハイトqΦBPも0.32eV以下、好ましくは0.2eVよりも小さくなるような材料によって電極を構成することによって、前述した直列抵抗(Rs,Rd)を小さくできる。この場合、n+シリコン領域と接触する電極の材料はp+シリコン領域と接触する電極の材料と異なるものを使用する必要がある。
【0059】
このため、本発明に係る半導体装置においては、n+シリコン領域とp+シリコン領域とにおいて、異なる金属または金属シリサイドを使用する。具体的には、nMOSFETでは、仕事関数が−4.37eV(好ましくは−4.25eV)以上になるような金属または金属シリサイド、例えば、Er、Mg、Mn、Cd、Hf、Y、Zr等またはこれらのシリサイドを用いて電極を形成する。一方、pMOSFETでは、仕事関数が−4.85eV(好ましくは−4.95eV)以下となるような金属または金属シリサイド、例えば、Pd、Pt、Co、Ni、Ir等またはこれらのシリサイドを用いて電極を形成する。このような材料を用いて電極を形成することにより、接触抵抗Rcを1×10−10Ωcm2以下、好ましくは、1×10−11Ωcm2以下にすることができる。
【0060】
図11を参照すると、接触抵抗Rcと、電極−シリコン領域間の仕事関数差との関係が示されている。図11からも明らかな通り、電極−シリコン領域間の仕事関数差が0.5eVのときには、接触抵抗Rcは10−8Ωcm2程度である。このように、接触抵抗Rcが大きいと、前述したように、MOSFETのドレイン電流ID及び相互コンダクタンスgmを改善できない。
【0061】
一方、本発明者等の研究によれば、上記した電極−シリコン領域間の仕事関数差を0.32eV以下にすれば、接触抵抗Rcを10−10Ωcm2以下にすることができ、好ましくは仕事関数差を0.2eV以下にすれば、接触抵抗Rcを10−11Ωcm2以下にすることができる。結果として、MOSFETの特性を改善できることは前述した通りである。本発明者等は、仕事関数差を0.32eV以下にするために、n+シリコン領域、p+シリコン領域と接触する電極に互いに異なる金属を使用することによって、仕事関数差を0.32eV以下にできることを確認した。
【0062】
したがって、n+シリコン領域と接触する電極の電極材料としては、−4.05eVに近い仕事関数を有する材料、即ち、Er(−3.2eV)、Mg(−3.7eV)、Mn(−4.1eV)、Cd(−4.3eV)、Hf(−3.9eV)、Y(−3.1eV)、Zr(−4.1eV)を使用すれば、上記した仕事関数差を達成できる。他方、p+シリコン領域と接触する電極の電極材料としては、−5.15eVに近い仕事関数を有する材料、即ち、Pd(−5.2eV)、Pt(−5.6eV)、Co(−5.0eV)、Ni(−5.2eV)、Ir(−5.3eV)を使用すれば、0.2eV以下の仕事関数差を実現できる。
【0063】
直列抵抗については、接触抵抗を上記のように10−10Ωcm2以下、好ましくは10−11Ωcm2以下にすることによって大幅に低減することが出来、ソース領域・ドレイン領域の内部抵抗と合わせて、好ましくは抵抗率で1Ω・μmとすることができる。ここで、直列抵抗をゼロとした理想的な場合と比べて、直列抵抗が抵抗率で1.5Ω・μm以下であれば、相互コンダクタンスgmの劣化は1%以下とネグリジブルである。よって、直列抵抗は抵抗率で1.5Ω・μm以下と定めたが、他の条件によっては4Ω・μm以下とすればよい。
【0064】
さらに、ソース領域・ドレイン領域を半導体で構成せずに、チャンネル領域の半導体との仕事関数差が0.32eV以下、好ましくは0.2eV以下であるような金属または金属シリサイドで構成してもよい。この場合の材料としては上に述べたのと同様に選定すればよい。その結果、ソース領域・ドレイン領域の内部抵抗が無くなり、直列抵抗をより低減することができる。
【0065】
図12Aを参照すると、nMOSFET及びpMOSFETによって構成されたCMOS回路、即ち、インバータ回路が示されている。ここで、図12Aに示されたnMOSFET及びpMOSFETが、ともに(100)面上に形成された従来構造のものである場合には、図12Bに示すように、ドレイン電流は小さく、特にpMOSFETでは極めて小さく両者アンバランスである。この場合、pMOSFETの電流駆動能力がnMOSFETの電流駆動能力の約30%であるので、図12Aに示されたゲートを構成する際にはpMOSFETのサイズをその分だけ大きくしている。
【0066】
図12Aに示されたnMOSFET及びpMOSFETが、ともに(100)面上に形成されるが、本発明によってチャンネル領域表面、即ちゲート絶縁膜との間の界面における平坦度を改善すると共に、10−11Ωcm2以下の直列抵抗を有するトランジスタとした場合には、図12Cに示されるように、両トランジスタのドレイン電流は飛躍的に増大する。この場合も、pMOSFETの電流駆動能力はnMOSFETの電流駆動能力の約30%であるので、図12Aに示されたゲートを構成する際にはpMOSFETのサイズをその分だけ大きくしている。
【0067】
次に、図12Aに示されたnMOSFET及びpMOSFETをともに(551)面上に形成し、かつ本発明によってチャンネル領域表面、即ちゲート絶縁膜との間の界面における平坦度を改善すると共に、10−11Ωcm2以下の直列抵抗を有するトランジスタとした場合には、図12Dに示されるように、両トランジスタ、特にpMOSFETのドレイン電流は飛躍的に増大する。nMOSFETでは図12Cの場合と比べて電流駆動能力は約60%であるが、それでも従来構造(図12B参照)よりも増大している。この場合、nMOSFETの電流駆動能力がpMOSFETの電流駆動能力の約60%であるので、図12Aに示されたゲートを構成する際にはnMOSFETのサイズをそれに見合う分だけ大きくしている。
【0068】
図12Aに示されたnMOSFET及びpMOSFETを、図15A〜図15Cの実施例のように、ともに(551)面上に形成しつつnMOSFETを(100)面をも用いた三次元構造にして両トランジスタの面積・電流駆動能力を完全にバランスさせ、かつ、本発明によってチャンネル領域表面における平坦度を改善すると共に、10−11Ωcm2以下の直列抵抗を有するトランジスタとした場合には、図12Eに示されるように、両トランジスタのドレイン電流はバランスしつつ飛躍的に増大する。なお、上記のように両トランジスタの面積・電流駆動能力を完全にバランスさせたCMOS回路はバランスドCMOS回路と呼ばれる。互いに等しい特性を有するnMOSFET及びpMOSFETについては、特願2005−369170号明細書において詳述されているので、ここでは、説明を省略する。
【0069】
図13Aを参照すると、図12Bで述べた構成を有するCMOSゲートでは動作可能なクロック周波数はせいぜい5GHzまでである。しかし、図12Cで述べた本発明による構成を有するCMOSゲートでは動作可能なクロック周波数は10GHzまで拡大する。さらに図12Dで述べた本発明による構成を有するCMOSゲートでは動作可能なクロック周波数は20GHzまで拡大する。さらに図12Eで述べた本発明による構成を有するCMOSゲートでは動作可能なクロック周波数は30GHzまで拡大する。これらの例は、すべてInversion Modeのトランジスタを用いているが、Accumulation Modeのトランジスタにすれば、本発明による構成を有するCMOSゲートの動作可能クロック周波数は、それぞれ20GHz、40GHz、60GHzまで拡大する。
【0070】
図13Bを参照すると、上記したバランスドCMOS回路及び従来のCMOS回路を10GHzのクロックで駆動した場合の入出力特性が示されている。図13Bでは、入力信号を破線で示し、バランスドCMOS回路の出力信号を(e)、従来のCMOS回路(図12Bで述べた構成を有するCMOS回路)の出力信号を(b)、図12Dで述べた構成を有するCMOS回路の出力信号を(d)でそれぞれ表している。尚、回路を構成する各MOSFETは、65nmのチャンネル長L(実効チャンネル長Lee=38nm)、チャンネル幅1.0nm、実効絶縁膜厚(EOT)1.20nmのサイズを有し、電源電圧(VDD)が1.20Vである場合の特性が示されている。図13Bのように、10GHz程度の周波数のクロックが与えられている場合、従来のCMOS回路の出力信号(b)は相当に遅れを示している。
【0071】
図13Cには、上記した三つのCMOS回路に40GHzのクロック信号がそれぞれ入力信号として与えられた場合の入出力特性がそれぞれ示されている。図13Cからも明らかな通り、従来のCMOS回路の出力信号(b)は入力信号に対して大幅に遅れ、且つ、その振幅も大きく低下しており使用に耐えないことが分かる。他方、バランスドCMOS回路は出力信号(e)からも分かるように、クロック周波数が40GHzと高くなっても正常な動作を行うことができる。
【0072】
図13Dを参照すると、ここでは図12B、図12C、図12D及び図12Eで述べたCMOS回路を用いて4入力NORゲート及び4入力NANDゲートをそれぞれ構成し、各ゲートを10段縦列接続して50GHzのクロック周波数で動作させた場合の入出力波形が示されている。10段縦列接続4入力ゲートの初段の一入力に与えた入力パルス波形と、終段の出力から取り出した出力信号とがそれぞれ示されている。各ゲートの他の3入力へは、NORゲートでは接地電位が、NANDゲートでは電源電圧がそれぞれ与えられている。入力信号は、Inversion Modeのトランジスタを用いたCMOS回路では1.0Vであり、Accumulation Modeのトランジスタを用いたCMOS回路では1.2Vである。出力波形b、c、d、eは、それぞれ図12Bで述べた従来のCMOS回路を用いた場合、図12Cで述べた本発明による構成を有するCMOS回路を用いた場合、図12Dで述べた本発明による構成を有するCMOS回路を用いた場合、図12Eで述べた本発明による構成を有するバランスドCMOS回路を用いた場合(いずれもInversion Modeのトランジスタを使用)を示す。また、出力波形cA、dA、eAはそれぞれ、Accumulation Modeのトランジスタを使用して、図12Cで述べた本発明による構成を有するCMOS回路を用いた場合、図12Dで述べた本発明による構成を有するCMOS回路を用いた場合、図12Eで述べた本発明による構成を有するバランスドCMOS回路を用いた場合を示す。NORゲートでは、波形bは得られなかった。すなわち従来回路では信号が10段目まで届いていなかった。本発明の構成を有するゲートでは、いずれも図示のように出力は得られている。NANDゲートについては、従来回路の出力波形bは得られているが、相当の遅れと波形の変形が見られるが、本発明の構成を有するゲートでは、いずれも遅れが少なく、かつ波形のなまりも見られない。
【0073】
[第1の実施例]
図14を参照すると、本発明の第1の実施例に係るMOSFETの具体的構成例が示されている。図14に示されたMOSFETは、nMOSFETであり、p型シリコン基板または金属基板51上に埋込絶縁層(BOX)52、BOX52上に形成されたSOI層53を有する。ここで、BOX52は厚さ10.0nmのSiO2によって形成され、他方、SOI層53は厚さ20.0nmのn+シリコン層によって形成されている。SOI層53には、3×1018cm−3の不純物濃度を有するチャンネル領域530と、チャンネル領域530の両側に形成されたチャンネル領域よりも濃度の高いソース領域531及びドレイン領域532が形成されている。チャンネル領域530は0.50μmのチャンネル長Lを有している。更に、チャンネル領域530表面には、SiO2換算膜厚(EOT)が1.0nmの窒化シリコンからなるゲート絶縁膜54が形成されるとともに、ゲート絶縁膜54上には、Taのゲート電極55が形成されている。ゲート絶縁膜54及びゲート電極55はチャンネル領域530の長さ方向において、チャンネル領域全体を覆うとともに、ソース領域531及びドレイン領域532に若干オーバーラップしている。ソース領域531及びドレイン領域532の幅は5nmであり、その両側のSOI層53上にはMgシリサイドによって形成されたソース電極561及びドレイン電極571が設けられている。ソース電極561及びドレイン電極571上にはCuからなるソース配線層56及びドレイン配線層57がそれぞれ接続されている。
【0074】
ここで、少なくとも、チャンネル領域530の表面は、自然酸化膜除去等の処理の後、酸素の含有量を1ppb以下にした水素添加超純水にIPAを30%添加した洗浄液を用いて、窒素雰囲気(酸素含有量1ppb以下)でしかも遮光した状態で洗浄され、その後高密度プラズマを用いた窒素ラジカルによる直接窒化を受けてゲート絶縁膜54が形成されており、その界面はP−V値が0.16nm以下となっている。すなわち、チャンネル領域530とゲート絶縁膜54との間の界面は原子レベルで極めて平坦である。また、ソース電極561及びドレイン電極571とチャンネル領域との間のソース領域531及びドレイン領域532は厚さが5nmであり、それらの抵抗率はそれぞれ1.0Ω・μmである。ソース電極561及びドレイン電極571のMgシリサイドとソース領域531及びドレイン領域532とはオーム接触のため抵抗値はほぼゼロであり、材料の抵抗率は4.46×10−2Ω・μmであるから、ソース領域531及びドレイン領域532の内部抵抗に比べてネグリジブルであり、結局、直列抵抗は抵抗率でほぼ1.0Ω・μmであった。このような構成を有する本発明の第1の実施例によるnMOSFETは前述した高速動作を行うことができる。
【0075】
[第2の実施例]
次に、図15A〜図15Cを参照して、本発明の第2の実施例として、nMOSFET及びpMOSFETを含むCMOS回路を構成する半導体装置を説明する。
【0076】
図15Aは本発明の第2の実施例に係る半導体装置の概略斜視図である。図15Bは図15AにおけるA−A’線の断面図、図15Cは図15AにおけるB−B’線の断面図をそれぞれ示す。
【0077】
第2の実施例は、同一ディメンジョンで電流駆動能力がバランスするように設計したSOI型三次元構造CMOSデバイスに適用される。このCMOSデバイスにおいては、pMOSFET(pチャンネルトランジスタ)はホール移動度が大きくかつ表面平坦化が容易な(551)面にのみ作製する一方、nMOSFETは電子移動度がやや劣る(551)面に加えて、電子移動度が大きく表面平坦化しやすい(100)面から4°オフした面を側壁に形成してゲートを構成するように作製している。すなわち、nチャンネルトランジスタは三次元構造、pチャンネルトランジスタはプレーナ構造にしている。
【0078】
図15B、図15Cに示すように、支持基板12上に200nm厚さの埋め込み酸化膜13で分離された所定厚さの(511)面方位のシリコン、すなわちn型(基板リン(P)濃度1017cm−3)のSOI(Silicon on Insulator)層14−n、14−pを有する基板を準備する。
【0079】
図示されたSOI層14−n、14−pの(550)面方位の表面及び(100)面から4°オフした面方位の側面は、(P−V)値が0.3nm以下になるように、前述した平坦化処理がなされている。即ち、SOI層14−n、14−pは、遮光された状態で、窒素雰囲気で、水素添加超純水を用いて洗浄されている。
【0080】
ここで、SOI層14-n、14−pの表面は、チャンネルの長さ方向が<110>方向になるようにするのが好ましい。これは、(551)面でのホールの移動による飽和電流量が<110>方向で最大になるからである。他方、(100)面での電子の移動による飽和電流量は結晶方向依存性が小さいことを考慮しておく必要がある。
【0081】
図示された例では、SOI層のうち、nチャンネルトランジスタを形成する領域14−n及びpチャンネルトランジスタを形成する領域14−p以外はエッチングにより除去されている。この結果、各領域14−n、14−pが酸化膜13上に分離、形成されている。SOI層はi層として両方の領域に共通にしても良いし、p型として、後にpチャンネルトランジスタを形成する領域14−pをn型に変換してもよい。このとき、閾値調整用の不純物注入を行い、基板濃度調整を行っても良い。例えば、100nm世代のときは、4×1018cm−3とする。分離された各領域の側面は、(100)面から4°オフした面になっている。これらの側面のうち、nチャンネルトランジスタ領域14−nのチャンネル領域の側面を除く側面には、図15Bに示すように、公知の方法で厚い酸化膜25が形成されている。
【0082】
例えば、厚い酸化膜25は以下の手法によって形成できる。まず、CVD法により、SiO2を45nm以上、堆積した後、ダメージが小さい異方性のエッチングを用いて、側壁に酸化膜を残しながらエッチングした後、トランジスタ領域14−n領域以外にマスクをして、ウェットエッチングにより、nチャンネルトランジスタ領域14−nのチャンネル領域の側面側壁の厚い酸化膜を除去し、トランジスタ領域14−pの側壁に厚い酸化膜25を残すことができる。
【0083】
図15Bでは、酸化膜25の形成後、洗浄を行い、続いて、ゲート絶縁膜の形成をマイクロ波励起のプラズマ装置で行い、2nmのSi3N4膜15をnチャンネルトランジスタ領域14−nのチャンネル領域上面及び側面、pチャンネルトランジスタ領域14−pのチャンネル領域上面にそれぞれ形成する。このとき、所望の電気的容量を得るための膜厚に形成しても良い。また、ゲート絶縁膜15は、SiO2、HfOx、ZrOx、La2O3等の金属酸化物、PrxSiyNz等の金属窒化物等の高誘電率材料を用いても良い。
【0084】
その後、Ta膜を形成し、所望のゲート長、ゲート幅にエッチングし、ゲート電極16を形成する。その後、nMOSFET領域のソース・ドレイン層17にはヒ素を4×1015cm−2、pMOSFET領域のソース・ドレイン層18には硼素を4×1015cm−2、イオン注入し、活性化を行う。
【0085】
さらに、SiO2膜をCVDで形成し、図15Cに示すように、配線層としてゲート配線19、出力配線20、ドレイン電極21及びソース電極22を形成する。この場合、ドレイン電極21及びソース電極22はそれぞれ、各電極からチャンネル領域までの抵抗が抵抗率で1.5Ω・μm以下になるように、ソース領域及びドレイン領域内にも埋設されている。ここでは、各電極とシリコンとの間の接触抵抗Rcが10−11Ωcm2以下になるように、電極材料が選択されている。即ち、nMOSFETのn+シリコン領域に接続される電極は、Mg,Mn,Cd,Hf,Y,Zrから選択された材料(本実施例ではMg)によって形成されている。他方、pMOSFETのp+シリコン領域に接続される電極は、Co,Ni,Pd,Irから選択された材料(本実施例ではIr)によって形成されている。これによって、電極とシリコン領域との間の仕事関数差を0.2eV以下にすることができる。結果として、nMOSFET,pMOSFETにおける実効相互コンダクタンスを大きくすることができる。図示された例では、選択された各電極材料はシリコン領域との間でシリサイドを形成している。
【0086】
また、図示された例は、同一基板上にinversion型(即ち、inversion−mode)pMOSFET100pとinversion型(即ち、inversion−mode)nMOSFET100nが形成されている。この場合、nチャンネルトランジスタ領域14−nのチャンネル領域上面及び側面の合計面積とpチャンネルトランジスタ領域14−pのチャンネル領域上面の面積とは等しく、両トランジスタの動作速度も等しい。
【0087】
次に、このようなトランジスタを得るための条件を説明する。両トランジスタ100p、100nのチャンネル領域の長さLを等しくし、nチャンネルトランジスタ領域14−nのチャンネル領域上面の幅をWn、側面の高さをHとし、pチャンネルトランジスタ領域14−pのチャンネル領域上面の幅をWpとする。この場合、後述する式(5)が成立するようにする。
【0088】
両トランジスタの動作速度が等しくなるには後述する式(6)が成立することが必要である。ここで、nMOSFETの(100)4°off面及び(551)面における相互コンダクタンスをそれぞれgmn(100)及びgmn(551)とし、pチャンネルトランジスタの(511)面における相互コンダクタンスをgmp(551)とすると、これら相互コンダクタンスgmn(100)、gmn(551)、及び、gmp(551)はいずれも既知である。また、たとえば、幅Wnを適当な値に定めれば、必要な高さH及び幅Wpが式(5)及び式(6)の連立方程式の解として得られる。
【0089】
このような条件の下に、例えば、幅Wnを22nmとし、gmn(551)は約0.7gmn(100)、gmp(551)は0.8gmn(100)とすれば、高さHは5.5nm、幅Wpは33nmとなる。なお、図示の実施例ではチャンネル長を両トランジスタとも25nmとした。
Wp=2H+Wn (5)
gmp(110)×Wp=gmn(100)×2H+gmp(110)×Wn (6)
【0090】
このようにすると、nMOSFET100nとpMOSFET100pのチャンネル面積及びゲート面積をほぼ同一にし、両トランジスタの電流駆動能力、ひいては動作速度をほぼ同一とすることが出来、フルバランスドCMOSを得ることができる。更に、両トランジスタのゲート面積を同一とすることで、両トランジスタのゲート容量が同一となり、これらのトランジスタで構成したアナログスイッチのオフセット雑音を15dBも低減することができる。尚、図15Cに示した実施例は、pMOSFET及びnMOSFETの双方がinversion型のトランジスタによって構成されている。
【0091】
図16A〜図16Cは、図15C以外の三つの実施例を示しており、図15Cに相当する方向の断面図である。いずれの実施例においても、SOI層の表面及び側面は、(P−V)値が0.3nm以下となるような平坦化処理を受けている。また、ドレイン及びソース電極は、図11において説明したように、接触抵抗Rcが10−10Ωcm2以下となるように、電極材料及び電極構造が選択されている。
【0092】
図16Aはnチャンネルトランジスタ(即ち、nMOSFET)101n及びpチャンネルトランジスタ(即ち、pMOSFET)101pがともにaccumulation型の例である。図16Bはnチャンネルトランジスタ(即ち、nMOSFET)102nがaccumulation型でpチャンネルトランジスタ(pMOSFET)102pがinversion型の例である。図16Bの構成は、同一導電型のwell(nウエル)と同一導電型(p+型)のゲート電極によって形成されるのでプロセスが簡単化する利点がある。またAccumulationモードのnチャンネルトランジスタを用いることでCMOS全体の1/fノイズを低減できる。図16Cはnチャンネルトランジスタ(nMOSFET)103nがinversion型でpチャンネルトランジスタ(pMOSFET)103pがaccumulation型の例である。この例は、同一導電型のwell(pウエル)と同一導電型(n+型)のゲート電極によって形成されるのでプロセスが簡単化する利点がある。またn+型のポリシリコンゲート電極だけを用いるので、薄膜化によるボロンの拡散(ボロンはゲート酸化膜へ拡散しやすくそのためにキャリアの界面移動度が劣化するという現象が生じる)を防止できる。また、accumulation型のトランジスタを用いることにより、inversion型のトランジスタに比べ電流駆動能力が大きくできると云う利点もある。更に、accumulation型のトランジスタの場合、ゲート電極と、チャンネル領域の半導体層との仕事関数差を選択することにより、チャンネル領域に形成される空乏層の厚さがチャンネル領域の半導体層の膜厚よりも大きくすることも可能である。
【0093】
実施例では、各トランジスタ領域の表面を(511)面とし、側面を(100)4°off面とした場合について説明したが、本発明は何等これに限定されることなく、表面を(110)面から±10°以内の面としてもよいし、側面を(100)面から±10°以内の面としてもよい。また、表面を(100)面または(100)面から±10°以内の面とし、側面を(110)面または(110)面から±10°以内の面とした場合にも同様に適用できる。
【産業上の利用可能性】
【0094】
以上、nMOSFET,pMOSFETの単体トランジスタ及びこれらのトランジスタによって構成されたCMOS回路について説明したが、本発明はこれに限定されることなく、各種の素子並びに電子回路にも適用できる。
【特許請求の範囲】
【請求項1】
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、
酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、
前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ2nmにおけるピーク・トゥ・バレイ値が0.3nm以下となるようにするとともに、前記第1の電極から前記チャンネル領域までの抵抗率を4Ω・μm以下としたことを特徴とする半導体装置の製造方法。
【請求項2】
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、
酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、
前記チャンネル領域と前記ゲート絶縁膜との界面を原子レベルで平坦にし、かつ前記第1の電極のうち、前記ソース領域又は前記ドレイン領域に接続する部分を金属シリサイドとし、該金属シリサイドと該金属シリサイドが接続するソース領域又はドレイン領域との仕事関数の差が0.32eV程度以下となるように前記金属シリサイドを構成する金属を選ぶことを特徴とする半導体装置の製造方法。
【請求項3】
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、
酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、
前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ2nmにおけるピーク・トゥ・バレイ値が0.3nm以下となるようにするとともに、前記第1の電極のうち、前記ソース領域又は前記ドレイン領域に接続する部分を金属シリサイドとし、該金属シリサイドと該金属シリサイドが接続するソース領域又はドレイン領域との仕事関数の差が0.32eV程度以下となるように前記金属シリサイドを構成する金属を選ぶことを特徴とする半導体装置の製造方法。
【請求項4】
前記等方性酸化または窒化が、高密度プラズマを用いた酸素ラジカルまたは窒素ラジカルによる酸化または窒化であることを特徴とする請求項1乃至3のいずれか一つに記載の半導体装置の製造方法。
【請求項5】
前記チャンネル領域、前記ソース領域、および前記ドレイン領域がシリコン層に設けられ、前記シリコン層の前記チャンネル領域の表面が(110)面または(110)面から±10°以内の面であることを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項6】
前記チャンネル領域の表面が(551)面であることを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
前記第1の電極から前記チャンネル領域までの抵抗が、前記第1の電極と前記ソース領域及びドレイン領域の少なくとも一つとの接触部の接触抵抗及び該接触部から前記チャンネル領域までの前記ソース領域及びドレイン領域の前記少なくとも一つの内部直列抵抗を含み、前記接触抵抗を1×10−10Ωcm2以下としたことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項8】
前記ソース領域、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が0.32eV以下であるような金属または金属半導体化合物で構成することを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項9】
前記チャンネル領域をn型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−4.37eV以上であるような金属または金属シリサイドで構成することを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項10】
前記チャンネル領域をp型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−4.85eV以下であるような金属または金属シリサイドで構成することを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項11】
前記半導体装置はノーマリオフであり、かつインバージョン型またはアキュムレーション型としたことを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項12】
前記半導体装置をアキュムレーション型のトランジスタとしたことを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項13】
前記チャンネル領域上のゲート絶縁膜が、SiO2,Si3N4及び金属シリコン合金の酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有することを特徴とする請求項1乃至3のいずれか一つに記載の半導体装置の製造方法。
【請求項14】
少なくとも一対のnチャンネルトランジスタ及びpチャンネルトランジスタを有するCMOS半導体装置の製造方法において、
前記nチャンネルトランジスタ及び前記pチャンネルトランジスタを請求項1乃至6のいずれか一つに記載された半導体装置の製造方法でそれぞれ構成すると共に、
前記nチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する前記第1の電極の少なくとも接続部を第1の金属シリサイドで構成し、前記pチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する前記第1の電極の少なくとも接続部を前記第1の金属シリサイドとは異なる第2の金属シリサイドで構成することを特徴とするCMOS半導体装置の製造方法。
【請求項15】
前記第1の金属シリサイドをその仕事関数が−4.37eV以上になるような材料で構成し、前記第2の金属シリサイドをその仕事関数が−4.85eV以下になるような材料で構成することを特徴とする請求項14に記載のCMOS半導体装置の製造方法。
【請求項1】
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、
酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、
前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ2nmにおけるピーク・トゥ・バレイ値が0.3nm以下となるようにするとともに、前記第1の電極から前記チャンネル領域までの抵抗率を4Ω・μm以下としたことを特徴とする半導体装置の製造方法。
【請求項2】
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、
酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、
前記チャンネル領域と前記ゲート絶縁膜との界面を原子レベルで平坦にし、かつ前記第1の電極のうち、前記ソース領域又は前記ドレイン領域に接続する部分を金属シリサイドとし、該金属シリサイドと該金属シリサイドが接続するソース領域又はドレイン領域との仕事関数の差が0.32eV程度以下となるように前記金属シリサイドを構成する金属を選ぶことを特徴とする半導体装置の製造方法。
【請求項3】
チャンネル領域と、前記チャンネル領域の両サイドの一方に設けられたソース領域及び他方に設けられたドレイン領域と、前記ソース領域及びドレイン領域のいずれか一方に電気的に接続する一つの第1の電極又は前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第1の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第2の電極とを備えた半導体装置の製造方法において、
酸素の含有量を1ppb以下にした水素添加超純水にIPAを添加した洗浄液を用いて、酸素含有量1ppb以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で前記ゲート絶縁膜を形成することにより、
前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ2nmにおけるピーク・トゥ・バレイ値が0.3nm以下となるようにするとともに、前記第1の電極のうち、前記ソース領域又は前記ドレイン領域に接続する部分を金属シリサイドとし、該金属シリサイドと該金属シリサイドが接続するソース領域又はドレイン領域との仕事関数の差が0.32eV程度以下となるように前記金属シリサイドを構成する金属を選ぶことを特徴とする半導体装置の製造方法。
【請求項4】
前記等方性酸化または窒化が、高密度プラズマを用いた酸素ラジカルまたは窒素ラジカルによる酸化または窒化であることを特徴とする請求項1乃至3のいずれか一つに記載の半導体装置の製造方法。
【請求項5】
前記チャンネル領域、前記ソース領域、および前記ドレイン領域がシリコン層に設けられ、前記シリコン層の前記チャンネル領域の表面が(110)面または(110)面から±10°以内の面であることを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項6】
前記チャンネル領域の表面が(551)面であることを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
前記第1の電極から前記チャンネル領域までの抵抗が、前記第1の電極と前記ソース領域及びドレイン領域の少なくとも一つとの接触部の接触抵抗及び該接触部から前記チャンネル領域までの前記ソース領域及びドレイン領域の前記少なくとも一つの内部直列抵抗を含み、前記接触抵抗を1×10−10Ωcm2以下としたことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項8】
前記ソース領域、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が0.32eV以下であるような金属または金属半導体化合物で構成することを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項9】
前記チャンネル領域をn型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−4.37eV以上であるような金属または金属シリサイドで構成することを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項10】
前記チャンネル領域をp型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−4.85eV以下であるような金属または金属シリサイドで構成することを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項11】
前記半導体装置はノーマリオフであり、かつインバージョン型またはアキュムレーション型としたことを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項12】
前記半導体装置をアキュムレーション型のトランジスタとしたことを特徴とする請求項1乃至4のいずれか一つに記載の半導体装置の製造方法。
【請求項13】
前記チャンネル領域上のゲート絶縁膜が、SiO2,Si3N4及び金属シリコン合金の酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有することを特徴とする請求項1乃至3のいずれか一つに記載の半導体装置の製造方法。
【請求項14】
少なくとも一対のnチャンネルトランジスタ及びpチャンネルトランジスタを有するCMOS半導体装置の製造方法において、
前記nチャンネルトランジスタ及び前記pチャンネルトランジスタを請求項1乃至6のいずれか一つに記載された半導体装置の製造方法でそれぞれ構成すると共に、
前記nチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する前記第1の電極の少なくとも接続部を第1の金属シリサイドで構成し、前記pチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する前記第1の電極の少なくとも接続部を前記第1の金属シリサイドとは異なる第2の金属シリサイドで構成することを特徴とするCMOS半導体装置の製造方法。
【請求項15】
前記第1の金属シリサイドをその仕事関数が−4.37eV以上になるような材料で構成し、前記第2の金属シリサイドをその仕事関数が−4.85eV以下になるような材料で構成することを特徴とする請求項14に記載のCMOS半導体装置の製造方法。
【図1A】
【図1B】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図7D】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13A】
【図13B】
【図13C】
【図13D】
【図14】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図1B】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図7D】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13A】
【図13B】
【図13C】
【図13D】
【図14】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【公開番号】特開2013−62514(P2013−62514A)
【公開日】平成25年4月4日(2013.4.4)
【国際特許分類】
【出願番号】特願2012−227740(P2012−227740)
【出願日】平成24年10月15日(2012.10.15)
【分割の表示】特願2008−524843(P2008−524843)の分割
【原出願日】平成19年7月12日(2007.7.12)
【出願人】(504157024)国立大学法人東北大学 (2,297)
【出願人】(000173658)公益財団法人国際科学振興財団 (31)
【Fターム(参考)】
【公開日】平成25年4月4日(2013.4.4)
【国際特許分類】
【出願日】平成24年10月15日(2012.10.15)
【分割の表示】特願2008−524843(P2008−524843)の分割
【原出願日】平成19年7月12日(2007.7.12)
【出願人】(504157024)国立大学法人東北大学 (2,297)
【出願人】(000173658)公益財団法人国際科学振興財団 (31)
【Fターム(参考)】
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