【課題】トンネルＦＥＴのオン電流の劣化を抑制しつつ、オフ電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、溝が形成された基板と、前記基板上の前記溝に隣接する位置にゲート絶縁膜を介して形成され、前記溝の反対側に位置する第１側面と、前記溝側に位置する第２側面とを有するゲート電極とを備える。さらに、前記装置は、前記ゲート電極の前記第１側面に形成された第１の側壁絶縁膜と、前記ゲート電極の前記第２側面と前記溝の側面に形成された第２の側壁絶縁膜とを備える。さらに、前記装置は、前記基板内において、前記ゲート電極の前記第１側面に対し前記第１の側壁絶縁膜側に形成された、第１導電型のソース領域と、前記基板内において、前記ゲート電極の前記第２側面と前記溝の側面に対し前記第２の側壁絶縁膜側に形成された、第２導電型のドレイン領域とを備える。 （もっと読む）

【課題】ハイサイド素子として用いても誤動作が少なく、かつオン耐圧およびオフ耐圧の双方を高く維持することのできる半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢの内部には、ｐ^-エピタキシャル領域ＥＰ１が、その主表面側にはｐ^-エピタキシャル領域ＥＰ２が、その主表面側にはｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとが形成されている。ｐ^-エピタキシャル領域ＥＰ１とｐ^-エピタキシャル領域ＥＰ２との間には、これらの領域を電気的に分離するためにｎ⁺埋め込み領域ＮＢが形成されている。ｎ⁺埋め込み領域ＮＢとｐ^-エピタキシャル領域ＥＰ２との間には、ｐ^-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有するｐ⁺埋め込み領域ＰＢが形成されている。ｐ⁺埋め込み領域ＰＢは、ｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの接合部の少なくとも直下に位置し、かつｎ型ドリフト領域ＤＲＩと接するドレイン領域ＤＲＡの直下を避けて配置されている。 （もっと読む）

【課題】基板電位を安定化させることができる半導体装置を提供する。
【解決手段】半導体装置に含まれるＦＥＴ素子１は、Ｎ角形をなす外周端部３０ｐと貫通孔を形作る内周端部３０ｉとを有する環状のゲート電極３０を備える。またＦＥＴ素子１は、貫通孔の直下方に形成された内側不純物拡散領域２１と、ゲート電極３０のＮ角形の辺の外側に形成された外側不純物拡散領域２２Ａ〜２２Ｄと、ゲート電極３０の頂点の外側に形成されたバックゲート領域２３Ａ〜２３Ｄとを備える。バックゲート領域２３Ａ〜２３Ｄは、ゲート電極３０のＮ角形の辺のうちゲート電極３０の頂点をなす２辺の延長線Ｅｘ，Ｅｙの少なくとも一方を跨るように形成されている。 （もっと読む）

【課題】ノーマリオフで動作するとともに、高い耐圧と低いオン抵抗を具備した半導体装置を提供すること。
【解決手段】 半導体装置１では、ドレイン電極２１が第１ヘテロ接合面３２に形成される２次元電子ガス層に対して電気的に接続可能に構成されており、ソース電極２９が第１ヘテロ接合面３２に形成される２次元電子ガス層から電気的に絶縁可能に構成されているとともに第２ヘテロ接合面３４に形成される２次元電子ガス層に対して電気的に接続可能に構成されており、ゲート部２８が第２ヘテロ接合面３４に対向しており、導通電極２５が第１ヘテロ接合面３２及び第２ヘテロ接合面３４に形成される２次元電子ガス層の双方に対して電気的に接続可能に構成されている。第１ヘテロ接合面３２に形成される２次元電子ガス層の電子濃度は、第２ヘテロ接合面３４に形成される２次元電子ガス層の電子濃度よりも濃い。 （もっと読む）

【課題】縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供する。
【解決手段】本発明は表面が平坦なシリコン層からなる上部拡散層１１を形成しようとするものであり、具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜７表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。シリコン層の成長は、シリコン層を単結晶シリコンで選択的にエピタキシャル成長させる。この場合、ファセットが生じるので、最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる。 （もっと読む）

【課題】 寄生ダイオードを介したリーク電流を抑えること。
【解決手段】 半導体装置１は、ｃ面を表面とする窒化物半導体の半導体層１３と、厚みが減少する厚み減少部１４ａを有する窒化物半導体のｐ型の埋込み層１４と、を備える。埋込み層１４では、厚み減少部１４ａの内部に酸素濃度がピークとなる部分が存在しており、そのピーク部分と厚み減少部１４ａの傾斜面の間のｐ型不純物の濃度が酸素濃度よりも高い部分が存在する。 （もっと読む）

【課題】トンネルトランジスタのトンネルオフリーク電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域を備える。さらに、前記ゲート電極は、前記ゲート電極内の前記ソース領域側に形成された前記第１導電型の第１領域と、前記ゲート電極内の前記ドレイン領域側に形成され、前記第１領域に比べて、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を引いた値が低い第２領域とを有する。 （もっと読む）

【課題】ゲート電極の断線による縦型トランジスタの故障を改善すること。
【解決手段】半導体装置は、第１の方向（Ｙ）に互いに隙間を空けて形成された複数の半導体ピラー（５Ａ_１〜５Ａ_５）から成る半導体ピラー群（５）を含む。半導体ピラー群（５）の内、両端部を除く中間部に位置する半導体ピラー（５Ａ_２〜５Ａ_４）のいずれか１つである特定の半導体ピラー（５Ａ_３）と隣接して、ダミーピラー（６）が第１の方向（Ｙ）と直交する第２の方向（Ｘ）に設けられている。ゲート絶縁膜（１０）が、複数の半導体ピラー（５Ａ_１〜５Ａ_５）の各々の外周面とダミーピラー（６）の外周面の一部とに形成されている。ゲート絶縁膜（１０）を介して、複数の半導体ピラー（５Ａ_１〜５Ａ_５）の間の隙間と特定の半導体ピラー（５Ａ_３）とダミーピラー（６）との間の隙間とを埋めるように、ゲート電極（１１）が、複数の半導体ピラーの側面とダミーピラーの側面とに形成されている。 （もっと読む）

【課題】縦型トランジスタのソース又はドレイン用の拡散層を形成するにあたって形成されるシリコン膜に表面凹凸を発生させない半導体装置の製造方法を提供する。
【解決手段】複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記絶縁膜の前記溝の底部に近い領域に側面開口を形成する工程と、前記溝の内部を覆うようにシリコン膜からなる被覆膜を形成する工程と、前記被覆膜上に前記半導体ピラー内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物を、前記側面開口を塞ぐように形成されている前記被覆膜を通して前記半導体ピラー内に熱拡散させてソース又はドレイン用の拡散層を形成する工程と、を含む。前記被覆膜の成膜温度を５１０℃より高く度５５０℃未満の範囲とすることにより、非晶質状態のシリコン膜を形成する。 （もっと読む）

【課題】ＶＩＡホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供する。
【解決手段】半導体装置は、基板１１０と、基板の第１表面に配置され、それぞれ複数のフィンガーを有するゲート電極１２４、ソース電極１２０およびドレイン電極１２２と、ソース電極１２０の下部に配置されたＶＩＡホールＳＣと、基板の第１表面とは反対側の第２表面に配置され、ＶＩＡホールを介してソース電極に接続された接地電極とを備え、ＶＩＡホールＳＣは、基板１１０を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置される。 （もっと読む）

【課題】電極構造体、それを備える窒化ガリウム系の半導体素子及びそれらの製造方法を提供する。
【解決手段】ＧａＮ系の半導体層ＧＬ１０と、ＧａＮ系の半導体層上に備えられた電極構造体５００Ａ，５００Ｂと、を備え、電極構造体５００Ａ，５００Ｂは、導電物質を含む電極要素５０Ａ、５０Ｂと、電極要素５０Ａ，５０ＢとＧａＮ系の半導体層２００との間に備えられた拡散層５Ａ、５Ｂと、を備え、拡散層５Ａ，５Ｂは、ｎ型ドーパントを含み、ｎ型ドーパントは、４族元素を含み、拡散層と接触したＧａＮ系の半導体層２００の領域は、ｎ型ドーパント（例えば、４族元素）でドーピングされる窒化ガリウム系の半導体素子である。 （もっと読む）

【課題】電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供する。
【解決手段】ソース領域１１０は、溝部３００側面の第２面３２に面し、一部が面３１と面３２の交線と平行な方向に延在する。ドリフト領域１４０は、溝部３００のうち面３２と反対の面３３に面し、一部が面３１および面３３の交線と平行な方向に延在して設けられ、ソース領域１１０よりも低濃度に形成される。ドレイン領域１２０は、ドリフト領域１４０を介し溝部３００の反対側に位置し、ドリフト領域１４０と接するように設けられ、ドリフト領域１４０よりも高濃度に形成される。第１ゲート絶縁層２００は、溝部３００の側面のうち面３２と面３３に交わる方向の面である面３４と接するとともに、面３１上のうち少なくともチャネル領域１３０と接する。ゲート電極４００は、第１ゲート絶縁層２００上に設けられ。溝部３００はドリフト領域１４０よりも深い。 （もっと読む）

【課題】ドーピング密度を増やすことなく、高濃度キャリア走行部を形成でき、高い移動度と低いオン抵抗を実現できる電界効果トランジスタの製造方法および電界効果トランジスタを提供する。
【解決手段】この電界効果トランジスタ１は、窒素ドープｎ型ＳｉＣドリフト層１２のキャリア走行部１４を挟むように形成されたソース１３とドレイン１５とを備える。ソース１３とドレイン１５は、エッチングによってキャリア走行部１４に隣接して形成された段部１６,１７を有する。キャリア走行部１４は、段部１６,１７の段差面１６Ａ,１７Ａに紫外光を照射することによって段部１６,１７から延びるように形成された積層欠陥部１８を有する。積層欠陥部１８は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。 （もっと読む）

【課題】電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供する。
【解決手段】第１導電型の第１ドリフト領域１４０は、平面視でソース領域１１０から離間して設けられている。第１導電型の第２ドリフト領域１５０は、平面視で第１ドリフト領域１４０のうちソース領域１１０と反対側の領域に接している。第１導電型のドレイン領域１２０は、平面視で第１ドリフト領域１４０から離間しているとともに、平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接している。チャネル領域１３０上には、ゲート絶縁層２００およびゲート電極４００が設けられている。第１フィールドプレート絶縁層３００は、半導体基板１００上に設けられ、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００上に接している。 （もっと読む）

【課題】基板を貫通するバイアホールを与える。
【解決手段】半導体デバイス構造は、第１の濃度および第１の導電型のバックグラウンドドーピングを有する基板を含んでなる。基板貫通バイアは基板を貫通している。デバイスは基板の第１の面上に第２の導電型の第１のドープ領域を有する。第２のドープ領域が基板貫通バイアの周りにある。第２のドープ領域は、第１の濃度よりも大きい第２の濃度にドーピングされており、第１の導電型を有する。 （もっと読む）

【課題】高耐圧ＭＯＳＦＥＴのモデルにおいて、ドレイン電流の精度を広いバイアス範囲で得ることができ、シミュレーションの精度を向上させる。
【解決手段】ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、ソース領域のソース拡散層の幅とウェルコンタクト拡散層の幅にそれぞれ対応した第１及び第２のチャネル幅を有する第１及び第２のＭＯＳＦＥＴ１、２と、第２のＭＯＳＦＥＴ２のソースに一端が接続された第１の可変抵抗素子３を備え、第２のＭＯＳＦＥＴ２のソースと第１の可変抵抗素子３の他端との接続点をソース端子Ｓとし、第１及び第２のＭＯＳＦＥＴの共通接続したドレイン、共通接続したゲート、共通接続したバックゲートをそれぞれドレイン端子Ｄ、ゲート端子Ｇ、バックゲート端子Ｂとするモデルを作成し、モデリング対象の高耐圧ＭＯＳＦＥＴの電気特性データに基づき、第１の可変抵抗素子３の抵抗値を調整する。 （もっと読む）

【課題】エピタキシャル層に残存する転位の数を少なくする。
【解決手段】第２エピタキシャル層２００は、第１エピタキシャル層１００上にエピタキシャル成長している。第１エピタキシャル層１００は、エピタキシャル成長層１１０及び欠陥層１２０を有している。欠陥層１２０は、エピタキシャル成長層１１０の上、かつ、第１エピタキシャル層１００の表層に位置している。欠陥層１２０の欠陥密度は、５×１０^１７ｃｍ^−２以上である。欠陥層１２０を突き抜けた欠陥は、第２エピタキシャル層２００の内部でループを形成している。 （もっと読む）

【課題】トンネルトランジスタの高電圧での駆動力を向上させることが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記基板内において、前記第２の主端子領域の下面に接し、前記第１の主端子領域と離間された位置に形成された、前記第１導電型の第１の拡散層を備える。 （もっと読む）

【課題】耐圧バラツキを抑制し、歩留りを向上させることが可能となる横型素子を有する半導体装置を提供する。
【解決手段】横型ＦＷＤなどの横型素子に備えられるＳＲＦＰ２１について、の不純物濃度を１×１０¹⁸ｃｍ^-3以上となるようにする。このように、横型ＦＷＤ７などに備えられるＳＲＦＰ２１について、の不純物濃度を１×１０¹⁸ｃｍ^-3以上とすることにより、耐圧バラツキを抑制することが可能となり、的確に目標とする耐圧を得ることができる製品とすることが可能になる。したがって、製品の歩留りを向上させることが可能となる。 （もっと読む）