半導体装置の製造方法
【課題】縦型トランジスタのソース又はドレイン用の拡散層を形成するにあたって形成されるシリコン膜に表面凹凸を発生させない半導体装置の製造方法を提供する。
【解決手段】複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記絶縁膜の前記溝の底部に近い領域に側面開口を形成する工程と、前記溝の内部を覆うようにシリコン膜からなる被覆膜を形成する工程と、前記被覆膜上に前記半導体ピラー内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物を、前記側面開口を塞ぐように形成されている前記被覆膜を通して前記半導体ピラー内に熱拡散させてソース又はドレイン用の拡散層を形成する工程と、を含む。前記被覆膜の成膜温度を５１０℃より高く度５５０℃未満の範囲とすることにより、非晶質状態のシリコン膜を形成する。
【解決手段】複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記絶縁膜の前記溝の底部に近い領域に側面開口を形成する工程と、前記溝の内部を覆うようにシリコン膜からなる被覆膜を形成する工程と、前記被覆膜上に前記半導体ピラー内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物を、前記側面開口を塞ぐように形成されている前記被覆膜を通して前記半導体ピラー内に熱拡散させてソース又はドレイン用の拡散層を形成する工程と、を含む。前記被覆膜の成膜温度を５１０℃より高く度５５０℃未満の範囲とすることにより、非晶質状態のシリコン膜を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化の進歩が著しい半導体装置では、半導体基板の主面上へトランジスタを構成するプレーナ型から、柱状（ピラー）とした半導体基板へトランジスタを構成する縦型へ移行しつつある。縦型トランジスタは、シリコンピラーの上部に設けられる上部拡散層と、シリコンピラーの底部に設けられる下部拡散層と、上部拡散層と下部拡散層で挟まれるシリコン基板からなるチャネル領域と、チャネル領域の周囲側面を覆うゲート絶縁膜と、ゲート絶縁膜の表面を覆うゲート電極と、で構成される（特許文献１）。したがって、縦型トランジスタでは、ソース（Ｓ）／ドレイン（Ｄ）の一方となる下部拡散層は、ピラーの底部に設ける必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３１１６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、下部拡散層を従来のイオン注入法を用いて形成すると、下部拡散層の上方に配置されているチャネル領域にもイオンが注入されて、トランジスタ特性が劣化してしまう問題が発生する。
【０００５】
このような問題を回避するため、以下の手法が採用されている。ピラーに隣接する部分に下部拡散層形成用の溝部を形成し、ＣＶＤ法により全面に不純物を含ませたポリシリコン膜を形成することによって溝部を埋設する。その後、熱拡散法を用いて、ポリシリコン膜中の不純物をピラー中へ拡散させる。
【０００６】
熱拡散終了後、拡散源として用いたポリシリコン膜は不要となるので溝部内から除去しなければならない。この除去はドライエッチング法を用いて、ピラー上方に位置するポリシリコン膜上面から溝底面までエッチバックすることにより行われる。この時、ポリシリコン膜上面に凹凸が存在すると、溝の底面まで凹凸形状が反映されてしまい、ポリシリコン膜を完全に除去するためには過剰なオーバーエッチが必要となる。オーバーエッチは、溝底部の半導体基板表面にダメージを発生させ、隣接ピラー間において基板リーク電流が生じる問題を引き起こす。
【０００７】
本発明は、縦型トランジスタのソース又はドレイン用の拡散層を形成するにあたって形成されるシリコン膜に表面凹凸を発生させない半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の態様によれば、半導体基板の法線方向に複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記絶縁膜の前記溝の底部に近い領域に側面開口を形成する工程と、前記溝の内部を覆うようにシリコン膜からなる被覆膜を形成する工程と、前記被覆膜上に前記半導体ピラー内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物を、前記側面開口を塞ぐように形成されている前記被覆膜を通して前記半導体ピラー内に熱拡散させてソース又はドレイン用の拡散層を形成する工程と、を含み、前記被覆膜の成膜温度を５１０℃より高く度５５０℃未満の範囲とすることにより、非晶質状態のシリコン膜を形成することを特徴とする半導体装置の製造方法が提供される。
【０００９】
なお前記被覆膜の膜厚は０．５nm以上で１０nm以下の範囲とすることが好ましい。
【発明の効果】
【００１０】
本発明によれば、隣り合う半導体ピラーで挟まれた溝に被覆膜を形成する際の成膜温度と被覆膜の膜厚を限定して、被覆膜におけるシームの発生を防止できるようにしたことにより、被覆膜のシームに起因してビット線の絶縁膜が局所的に薄くなることを防止できる。その結果、ビット線電流のリークを防止して半導体装置が故障に至ることを防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明が適用される得るＤＲＡＭのメモリセルを構成する縦型トランジスタ（複数）の一例の概要を示した投影図である。
【図２】図１の複数の縦型トランジスタの配列を上方から見た平面図である。
【図３】本発明の実施例によるＤＲＡＭの製造方法のうち、埋め込みビット線が形成されるまでの製造過程の最初の段階を示す平面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】図４に続く製造段階を説明するための断面図である。
【図６】図５に続く製造段階を説明するための断面図である。
【図７】図６に続く製造段階を説明するための断面図である。
【図８】図７に続く製造段階を説明するための断面図である。
【図９】図８に続く製造段階を説明するための断面図である。
【図１０】図９に続く製造段階を説明するための断面図である。
【図１１】図１０に続く製造段階を説明するための断面図である。
【図１２】図１１に続く製造段階を説明するための断面図である。
【図１３】図１２に続く製造段階を説明するための断面図である。
【図１４】図１３に続く製造段階を説明するための断面図である。
【図１５】図１４に続く製造段階を説明するための断面図である。
【図１６】図１５に続く製造段階を説明するための断面図である。
【図１７】図１６に続く製造段階を説明するための断面図である。
【図１８】図１７に続く製造段階を説明するための断面図である。
【図１９】図１８に続く製造段階を説明するための断面図である。
【図２０】図１９に続く製造段階を説明するための断面図である。
【図２１】図２０に続く製造段階を説明するための断面図である。
【図２２】図２１に続く製造段階を説明するための断面図である。
【図２３】図２２に続く製造段階を説明するための断面図である。
【図２４】図２３に続く製造段階を説明するための断面図である。
【図２５】図２４に続く製造段階を説明するための断面図である。
【図２６】図２５に続く製造段階を説明するための断面図である。
【図２７】図２６に続く製造段階を説明するための断面図である。
【図２８】図２７の破線部内を拡大して示した断面図である。
【図２９】図２７に続く製造段階を説明するための断面図である。
【図３０】図２９に続く製造段階を説明するための断面図である。
【図３１】図３０に続く製造段階を説明するための断面図である。
【図３２】図２５において、被覆膜の表面に凹凸が生じた場合の問題点を説明するための断面図である。
【図３３】図３２に続く、問題点を説明するための断面図である。
【図３４】図３１に続く製造段階を説明するための断面図である。
【図３５】図３４に続く製造段階を説明するための断面図である。
【図３６】図３５に続く製造段階を説明するための断面図である。
【図３７】図３６に続く製造段階を説明するための断面図である。
【図３８】図３７に続く製造段階を説明するための断面図である。
【図３９】図３８の部分を含む平面図である。
【図４０】図３８の製造段階に続く、埋め込みワード線の製造方法について説明するために、図３と同じ領域を示した平面図である。
【図４１Ａ】図３８に続く製造段階を図４０のＡ−Ａ断面部分について説明するための断面図である。
【図４１Ｂ】図３８に続く製造段階を図４０のＢ−Ｂ断面部分について説明するための断面図である。
【図４２Ａ】図４１Ａに続く製造段階を説明するための断面図である。
【図４２Ｂ】図４１Ｂに続く製造段階を説明するための断面図である。
【図４３Ａ】図４２Ａに続く製造段階を説明するための断面図である。
【図４３Ｂ】図４２Ｂに続く製造段階を説明するための断面図である。
【図４４Ａ】図４３Ａに続く製造段階を説明するための断面図である。
【図４４Ｂ】図４３Ｂに続く製造段階を説明するための断面図である。
【図４５Ａ】図４４Ａに続く製造段階を説明するための断面図である。
【図４５Ｂ】図４４Ｂに続く製造段階を説明するための断面図である。
【図４６Ａ】図４５Ａに続く製造段階を説明するための断面図である。
【図４６Ｂ】図４５Ｂに続く製造段階を説明するための断面図である。
【図４７Ａ】図４６Ａに続く製造段階を説明するための断面図である。
【図４７Ｂ】図４６Ｂに続く製造段階を説明するための断面図である。
【図４８Ａ】図４７Ａの破線部内を拡大して示した断面図である。
【図４８Ｂ】図４７Ｂに続く製造段階を説明するための断面図である。
【図４９】図４８Ａ、図４８Ｂの工程終了後の状態を、図４０と同じ部分について示した平面図である。
【図５０】被覆膜の成膜温度、膜厚を変化させた場合の熱酸化膜上での異物の有無、表面平坦性、成長速度、Ａｓ吸着量について得た試験結果をまとめたものである。
【発明を実施するための形態】
【００１２】
図１及び図２は、本発明が適用される半導体装置の構成を示したものである。ここでは、半導体装置の実施形態としてＤＲＡＭ（Dynamic Random Access Memory）を一例としている。図１は、ＤＲＡＭのメモリセルにおける縦型トランジスタを投影した模式図、図２は図１に対応する平面図である。最初に、図１および図２を参照して、本発明が適用される半導体装置の構成について説明する。
【００１３】
図１において、シリコンからなる半導体基板１００（以降、シリコン基板１００と称する）には、Ｙ方向に延在するトレンチ１４３ａ、１４３ｂ（以降、２つのトレンチをまとめて、トレンチ１４３と総称することがある）が設けられている。トレンチ１４３ａと１４３ｂの間の領域には、トランジスタのチャネルとなるシリコンピラー１０１ｂ、１０２ｂがシリコン基板１００の法線となるＺ方向に設けられている。同様に、シリコンピラー１０１ｃも、一方のトレンチ１４３ｂと図示していない他方のトレンチの間に位置しており、端部のシリコンピラー１０１ａ、１０２ａはトレンチ１４３ａの側壁となるように設けられている。以降、シリコンピラー１０１ａ、１０１ｂ、１０１ｃをまとめてシリコンピラー１０１と総称し、シリコンピラー１０２ａ、１０２ｂをまとめてシリコンピラー１０２と総称することがある。シリコンピラー１０１ａの両側壁にはＸ方向に延在する一対のワード線１０８ａ、１０８ｂが設けられている。シリコンピラー１０１ａに隣接するシリコンピラー１０２ａの両側壁にもＸ方向に延在する一対のワード線１０８ｃ、１０８ｄが設けられている。以降、４つのワード線をまとめて、ワード線１０８と総称することがある。また、各ワード線はゲート電極の機能を持つので、１０８をゲート電極と呼ぶことがある。
【００１４】
前記シリコンピラーの内部には、拡散層１４６ａ、１４６ｂ、１４６ｃ（以降、これら３つの拡散層をまとめて、拡散層１４６と総称することがある）が設けられている。トレンチ１４３の底部にはビット線１４７ａ、１４７ｂ（以降、これら２つのビット線をまとめて、ビット線１４７と総称することがある）が配置されている。トレンチ１４３の上部にはビット線１４７を覆うように絶縁膜１０５ａ、１０５ｂ（以降、これら２つの絶縁膜をまとめて、絶縁膜１０５と総称することがある）が設けられている。
【００１５】
ここで、ビット線１４７は、拡散層１４６の側面に位置しており、ビット線１４７の一部が拡散層１４６と接している。また絶縁膜１０５は、ワード線１０８の下方に位置しており、ビット線１４７とワード線１０８を絶縁している。平面視において、ビット線１４７の延在方向は、ワード線１０８の延在方向に直角な方向となっている。シリコン基板１００に設けられた拡散層１４６は、トランジスタのＳ（ソース）／Ｄ（ドレイン）を構成する一方の拡散層となっている。シリコンピラー１０１と１０２の上部にはそれぞれ、トランジスタの他方のＳ／Ｄを構成する拡散層（図示せず）が形成されている。シリコンピラー１０１と１０２の上部にはそれぞれ、キャパシタ１１３が設けられている。
【００１６】
シリコンピラー１０１ａに注目すると、シリコンピラー１０１ａの内部に形成一方のＳ／Ｄとなる拡散層１４６ａと、シリコンピラー１０１ａの両側壁に設けられる一対のゲート電極１０８ａ、１０８ｂと、シリコンピラー１０１ａの上部に設けられた他方のＳ／Ｄとなる拡散層（図示省略）とで、一つの縦型トランジスタが構成されている。
【００１７】
キャパシタ１１３は、シリコン基板１００を掘り込んで形成したシリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂの上部に位置している。トランジスタのゲート電極を構成するワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄと、ビット線１４７ａ、１４７ｂは、それぞれに対応するシリコンピラー１０１と１０２を囲むように、各々異なる高さで且つ平面視で直交するように延在している。すなわち、各々のワード線１０８は、ビット線１４７より高い位置でＸ方向に延在しており、各々のビット線１４７はトレンチの最深部に位置してＸ方向と直交するＹ方向に延在している。単位セルを構成するトランジスタは、１本のビット線と２本のワード線で構成される。例えば、シリコンピラー１０１ａは、ビット線１４７ａとセル領域端部で接続される一対のワード線１０８ａ、１０８ｂで構成されている。同様にシリコンピラー１０２ａはビット線１４７ａと一対のワード線１０８ｃ、１０８ｄで構成されている。他のシリコンピラー１０１と１０２も同様である。
【００１８】
ワード線１０８ｂと１０８ｃの間は絶縁膜を介在させているので、トランジスタは２本のワード線が１つのシリコンピラーの両側壁に接続されたダブルゲート構造となっている。一方、ビット線は、その両側のシリコンピラーのうち一方の側のシリコンピラーだけに接続されている。従って、接続しない他方の側のシリコンピラーとビット線は、シリコンピラー側面に形成した絶縁膜（シリコン酸化膜）によって未接続状態とし、接続する一方の側のシリコンピラー側面の絶縁膜だけを開口して、シリコンピラー内に形成した拡散層と接続している。従って、ビット線の底面は絶縁膜によってシリコン基板と絶縁されている。
【００１９】
図２において、本実施形態のメモリセルでは、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃ（以降、シリコンピラー１０３ａ、１０３ｂ、１０３ｃをまとめてシリコンピラー１０３と総称する）が、Ｘ方向およびＸ方向と直角なＹ方向に規則的に配置されている。図２では、説明の便宜上９個のシリコンピラーを示しているが、これに限るものではなく、数千〜数十万個のシリコンピラーが配置される。したがって、ビット線およびワード線も数百〜数千オーダーの本数となる。Ｘ方向に配置されたシリコンピラー１０１ａ、１０１ｂ、１０１ｃの間には、Ｙ方向に延在するビット線１４７ａ、１４７ｂが設けられている。各ビット線１４７は、その片側に沿ってＹ方向に配置された複数のシリコンピラーで共有されている。例えば、ビット線１４７ａは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有される。
【００２０】
図３〜図３８は、本実施形態によるＤＲＡＭのビット線までの製造方法の実施例を示す図である。このうち、図３と図３９は平面図であり、図４から図３７は図３のＡ−Ａ断面を示したものである。ここでは、図１および図２に示した半導体装置のうち、ビット線の製造方法について、図３から図３８を参照しながら説明する。
【００２１】
まず、図３、図４に示すように、シリコン基板（半導体基板）１００上に、厚さ４０ｎｍ程度のシリコン窒化膜であるマスク膜１０４を減圧ＣＶＤ（Chemical Vapor Deposition）法により成膜した。次に、フォトリソグラフィとドライエッチングにより、Ｙ方向に延在する複数のビット線開口１４７ｃをマスク膜１０４に形成した。なお、図３の平面図に示したように、各ビット線開口１４７ｃの一端部は、コンタクトを形成する領域であって幅が広くなるように形成されているが、ビット線の形成に悪影響は生じない。ビット線開口１４７ｃの底部にはシリコン基板１００が露出している。本実施例では、ビット線開口１４７ｃの幅Ｗ１を４５ｎｍとした。
【００２２】
次に、図５に示すように、マスク膜１０４をマスクに用いた異方性ドライエッチングによって、シリコン基板１００に深さＨ１が２５０ｎｍの複数のトレンチ１０６を形成した。このトレンチ１０６によって、シリコンピラー（半導体ピラー）１００ｂが形成される。
【００２３】
次に、図６に示すように、トレンチ１０６の底面における膜厚Ｔ１が１０ｎｍとなるように、ラジカル酸化法によってシリコン酸化膜である絶縁膜１０７を形成した。
【００２４】
次に、図７に示すように、減圧ＣＶＤ法によって、隣接したシリコンピラー１００ｂによって構成されたトレンチ内を埋めるように、シリコン膜である埋め込み膜１０９を形成した。埋め込み膜１０９は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とする。
【００２５】
次に、図８に示すように、埋め込み膜１０９および絶縁膜１０７を等速でエッチングする異方性ドライエッチングにより、トレンチ１０６の底面から埋め込み膜１０９及び絶縁膜１０７の上面までの高さＨ２が５０ｎｍとなるように、エッチバックした。この結果、トレンチ１０６の底部を覆う絶縁膜１０７ａと絶縁膜１０７ａの内側に埋め込まれた埋め込み膜１０９ａが形成される。この結果、絶縁膜１０７ａと埋め込み膜１０９ａの上面には新たなトレンチ１０６ａが形成される。この段階では、埋め込み膜１０９ａはビット線として機能するものではない。
【００２６】
次に、図９に示すように、熱酸化法等により、トレンチ１０６ａの側面に膜厚Ｔ２が３ｎｍのシリコン酸化膜である絶縁膜１１０を形成した。この結果、残存するトレンチ１０６ａの開口幅Ｗ２は３９ｎｍ確保される。
【００２７】
次に、図１０に示すように、アンモニア水溶液（ＮＨ４ＯＨ）によるウエットエッチングによって、埋め込み膜１０９ａを選択的に除去した。このウエットエッチングでは、シリコン酸化膜はエッチングされないので、シリコン酸化膜である絶縁膜１０７ａは、底面の膜厚（Ｔ１）を１０ｎｍに維持したまま残存する。また、シリコン酸化膜である絶縁膜１１０も、膜厚Ｔ２を３ｎｍに維持したまま残存する。ここで、埋め込み膜１０９ａを除去したことにより、トレンチ１０６ａの底部に新たなトレンチ１０６ｂが形成される。
【００２８】
次に、図１１に示すように、減圧ＣＶＤ法によって、トレンチ１０６ａ及び１０６ｂを埋め込むようにシリコン膜である埋め込み膜１１１を形成した。埋め込み膜１１１は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とする。
【００２９】
次に、図１２に示すように、異方性ドライエッチングによって埋め込み膜１１１をエッチバックし、トレンチ１０６ａだけを露出させた。これにより、埋め込み膜１１１からなる新たな埋め込み膜１１１ａを形成した。埋め込み膜１１１ａは、絶縁膜１０７ａの上面と同じ位置の上面を有している。また、この段階で新たなトレンチ１１２が形成される。トレンチ１１２の開口幅は３９ｎｍ確保される。
【００３０】
次に、図１３に示すように、トレンチ１１２の内面を含んだシリコン基板１００の上面に、厚さ５ｎｍのシリコン窒化膜をＣＶＤ法により形成した。この後、異方性ドライエッチングによりシリコン窒化膜をエッチバックして、トレンチ１１２の内壁にシリコン窒化膜からなるサイドウォール絶縁膜１１４を形成した。これにより、マスク膜１０４上と埋め込み膜１１１ａ上に形成されたシリコン窒化膜は除去される。サイドウォール絶縁膜１１４は、後のウエットエッチング工程において、絶縁膜１１０がエッチングされるのを防止する役割を有する。この段階で、トレンチ１１２は新たなトレンチ１１２ａとなり、その開口幅Ｗ３は２９ｎｍとなって、埋め込み膜１１１ａの上面を露出させている。
【００３１】
次に、図１４に示すように、表面が露出している埋め込み膜１１１ａを異方性ドライエッチングによってエッチバックし、さらに３０ｎｍ掘り下げた。これにより、図１２における段階で厚さが４０ｎｍであった埋め込み膜１１１ａは、厚さ１０ｎｍの埋め込み膜１１１ｂとなる。また、掘り下げられた領域は、新たなトレンチ１１２ｂとなって、その上方に形成されていたトレンチ１１２ａと併せてトレンチ１１２ｃが形成される。
【００３２】
次に、図１５に示すように、ＣＶＤ法によって、エッチング犠牲層となる厚さ７ｎｍの窒化チタン膜をシリコン基板１００の上面に形成した後、異方性ドライエッチングによりエッチバックして、トレンチ１１２ｃの側面に窒化チタン膜であるサイドウォール１１５を形成した。これにより、トレンチ１１２ｂの側面に露出していた絶縁膜１０７ａもサイドウォール１１５で被覆される。サイドウォール１１５の形成では、埋め込み膜１１１ｂの上面における窒化チタン膜を除去する（図１５中黒丸で示した部分）とともに、マスク膜１０４の上面より２５ｎｍ下がった位置にサイドウォール１１５の上面が位置するように制御する。
【００３３】
次に、図１６に示すように、トレンチ１１２ｃの内部を埋め込むように、シリコン酸化膜である絶縁膜１１６を形成する。絶縁膜１１６は、ＣＶＤ法、ＡＬＤ法（Atomic Layer Deposition）あるいは回転塗布法を用いることができる。
【００３４】
次に、図１７に示すように、異方性ドライエッチングにより絶縁膜１１６をエッチバックして、サイドウォール１１５を覆う絶縁膜１１６ａを形成すると同時に、その上方にトレンチ１１７を形成した。絶縁膜１１６ａの形成では、その上面がマスク膜１０４の上面から１５ｎｍ下方に位置するように形成すると共に、サイドウォール１１５の上面が露出しないように制御する。ここでは、窒化チタンからなるサイドウォール１１５の上面と絶縁膜１１６ａの上面との間隔を１０ｎｍとしているが、５〜１５ｎｍの範囲であれば良い。トレンチ１１７の開口幅Ｗ４は、図１３の段階と同じで２９ｎｍとなっている。
【００３５】
次に、図１８に示すように、トレンチ１１７の内部を含むシリコン基板１００の上面に厚さ５ｎｍのシリコン膜からなる保護膜１１８を減圧ＣＶＤ法により形成した。保護膜１１８は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とすることが好ましい。保護膜１１８を形成した後、トレンチ１１７内の一方の側面に形成された保護膜１１８ｂと他方の側面に形成された保護膜１１８ｃのうち、片方の保護膜１１８だけに不純物を導入するため、斜めイオン注入法によって不純物となるフッ化ボロン（ＢＦ２）を保護膜１１８に注入した。
【００３６】
ここでは一例として、保護膜１１８ｂに対する斜めイオン注入を示している。不純物の導入は、後述するビット線コンタクトを形成すべきピラーとは反対側の側面に形成された保護膜１１８に対して実施する。これにより、マスク膜１０４上に形成された保護膜１１８ａと、トレンチ１１７の側面に形成された垂直面となる保護膜１１８ｂと、絶縁膜１１６ａ上に形成された水平面となる保護膜１１８の一部（図１８中の左側半分）に不純物が注入される。ここでは、水平面と垂直面の両方へ不純物を注入する必要があるため、それぞれの注入部位に対して最適なイオン注入法となるように、角度の異なる２段階注入を用いることもできる。本実施例では、注入角度を２７°から４５°の範囲として不純物注入を行った。ここで、注入角度とは、半導体基板１００の上面に対する垂線からの傾斜角を意味している。また、本実施例で２段階注入を行なう場合は、２７°と４５°の注入角度を組み合わせる。但し注入角度は、トレンチ１１７の深さと幅、さらに保護膜１１８の膜厚を考慮して変更することができる。
【００３７】
次に、図１９に示すように、アンモニア水溶液（ＮＨ４ＯＨ）によるウエットエッチングにより、不純物が注入されていない保護膜１１８ｃと絶縁膜１１６ａ上の右側半分に形成された保護膜１１８を除去して、トレンチ１１７におけるシリコン窒化膜で構成された右側のサイドウォール絶縁膜１１４と、絶縁膜１１６ａ表面の右側半分を露出させた。
【００３８】
次に、図２０に示すように、保護膜１１８をマスクとして、露出している絶縁膜１１６ａの右側半分を異方性ドライエッチングで除去し、窒化チタンからなる右側のサイドウォール１１５の上面を露出させた。この時、左側のサイドウォール１１５は、絶縁膜１１６ａおよび保護膜１１８で覆われているので露出しない。本実施例では、左側のサイドウォール１１５がこの異方性ドライエッチングで露出しないように、図１８における保護膜１１８に対する不純物導入領域を制御する必要があるので、トレンチ１１７の深さや幅、保護膜１１８の膜厚を考慮して不純物の注入角度を決定している。
【００３９】
次に、図２１に示すように、上面が露出している窒化チタンで構成された右側のサイドウォール１１５をウエットエッチングにより選択的に除去した。ウエットエッチング液には、アンモニアと過酸化水素水の混合液などを用いることができる。サイドウォール１１５を除去することによって、シリコン窒化膜からなるサイドウォール絶縁膜１１４と、トレンチ１０６に形成されていた絶縁膜１０７ａの一部と、埋め込み膜１１１ｂの上面の一部が露出する。
【００４０】
次に、図２２に示すように、不純物を注入されてシリコン基板１００の表面に残存している保護膜１１８を等方性ドライエッチングにより除去した。この等方性ドライエッチングにより、マスク膜１０４と絶縁膜１１６ａの上面が露出する。
【００４１】
次に、図２３に示すように、シリコン酸化膜で構成され側面の一部が露出している絶縁膜１０７ａをフッ化水素酸（ＨＦ）含有溶液で除去して、シリコンピラー（半導体ピラー）１００ｂの一部を露出させる側面開口１００ａを形成した。側面開口１００ａは、絶縁膜１１０及びサイドウォール絶縁膜１１４の底面と、一部が除去された絶縁膜１０７ａの上面との間に形成される。この時、シリコン酸化膜で構成されている絶縁膜１１６ａも同時に除去される。しかし、絶縁膜１１０は、シリコン窒化膜からなるサイドウォール絶縁膜１１４で保護されているので、除去されずに残存する。
【００４２】
次に、図２４に示すように、トレンチ内に露出した窒化チタンからなるサイドウォール１１５をウエットエッチングにより選択的に除去した。これにより、図１４で形成したトレンチ１１２ｃが露出した状態となって、トレンチ１１２ｃの開口幅Ｗ４は２９ｎｍとなっている。
【００４３】
次に、図２５に示すように、減圧ＣＶＤ法によって、トレンチ１１２ｃの内部を覆うようにシリコン膜からなる被覆膜１１９を１０ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ（Standard Cubic Centimeter per Minute）、成膜温度を５３０℃とした。これにより、非晶質状態のシリコン膜を形成することができる。なお、成膜温度は５３０℃に限定されるのではなく、５１０℃より高く５５０℃未満の範囲であればよい。これは、成膜温度を５５０℃以上にすると、シリコン膜が多結晶状態となってしまい、成膜表面における成長速度の面方位依存性が顕著となって被覆膜１１９の表面に凹凸が生じるためである。一方、成膜温度を５１０℃以下にすると、成長速度が５５０℃とした場合の２５％以下まで低下するので、製造上の許容時間内に必要な膜厚の被覆膜１１９を得ることができないためである。さらに、被覆膜１１９の膜厚は１０ｎｍに限定されるのではなく、０.５ｎｍ以上で１０ｎｍ以下の範囲であればよい。上記の被覆膜１１９の成膜条件によれば、表面を平坦とした被覆膜１１９を形成することができる。またこの段階で、新たなトレンチ１１２ｄが形成される。
【００４４】
次に、図２６に示すように、露出している被覆膜１１９の表面へ不純物を吸着させて、不純物層１２０を形成した。このときの不純物は、砒素（Ａｓ）を用いており、Ａｓ濃度は１．０×１０１５ atoms/cm２とした。また、ここではトレンチ１１２ｄが残留している。
【００４５】
次に、図２７に示すように、減圧ＣＶＤ法によって、トレンチ１１２ｄを埋め込むように不純物層１２０上へシリコン膜からなる埋め込み膜１２１を外方拡散防止膜として成膜した。このときの成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、成膜温度を５３０℃とした。ここで、埋め込み膜１２１の膜厚Ｔ３は１３０ｎｍとしており、１０ｎｍとした被覆膜１１９よりも十分に厚くしている。これは、埋め込み膜１２１によって、不純物層１２０における不純物の外方拡散を抑制するためであり、埋め込み膜１２１に必要な膜厚は、不純物層１２０における不純物濃度によって異なる。ここで、表面が平坦な被覆膜１１９で覆われているトレンチ１１２ｄには、接合面（以降、シームと称する）が生じることなく、一様に埋め込まれている。
【００４６】
また、図２７中の破線部を拡大して示した図２８に示すように、絶縁膜１０７と絶縁膜１１０及びサイドウォール絶縁膜１１４で囲まれた側面開口１００ａの内側も、被覆膜１１９で一様に埋め込まれている。
【００４７】
なお外方拡散をさらに抑制するためには、図２９に示すように、熱酸化法によって、埋め込み膜１２１上に３ｎｍ厚のシリコン酸化膜である絶縁膜１２２を成膜し、さらに減圧ＣＶＤ法によって、絶縁膜１２２上に３５ｎｍ厚の非晶質シリコン膜からなる被覆膜１２３を成膜してもよい。絶縁膜１２２の成膜条件は、酸素（Ｏ２）を原料ガスとし、流量を３ＳＬＭ（Standard Liter per Minute）、加熱温度を５３０℃とした。なお加熱温度は、５３０℃に限定されるのではなく、５００〜６００℃の範囲であればよい。また膜厚も、３ｎｍに限定されるのではなく、２〜３ｎｍの範囲であれば良い。被覆膜１２３の成膜条件は、埋め込み膜１２１と同じとした。このように、シリコン酸化膜である絶縁膜１２２と非晶質シリコン膜である被覆膜１２３を順次成膜した積層膜は、この積層膜と同じ膜厚とした単層のポリシリコン膜よりも外方拡散を抑制するので、積層膜の薄膜化が可能となり、成膜工程のスループットを向上させることができる。なお、積層膜の積層回数は１回に限定されるのではなく、外方拡散の抑制量に応じて、２回以上とすることもできる。
【００４８】
次に、図３０に示すように、ランプアニール法によって不純物層１２０中の不純物を被覆膜１１９と埋め込み膜１２１へ熱拡散させた。このアニールによって、被覆膜１１９と埋め込み膜１２１には、不純物層１２０から拡散した不純物が一様の濃度勾配を生じて存在しており、それぞれの膜はドープ層１２４として一体化される。しかし、被覆膜１１９と埋め込み膜１２１の膜厚が大きく異なるので、拡散長の相違によって不純物層１２０と接していた面の反対側の面における不純物濃度は異なる。さらに詳細に言えば、ドープ層１２４とシリコンピラー１００ｂとの接触面１４４における砒素濃度が、１．０×１０１８ atoms/cm３となっているのに対して、ドープ層１２４の上面１４５における砒素濃度は、１．０×１０１０ atoms/cm３となっている。
【００４９】
次に、図３１に示すように、ドープ層１２４と埋め込み膜１１１ｂを異方性ドライエッチングによってエッチバックした。このエッチバックでは、サイドウォール絶縁膜１１４がマスクとなって、側面開口１００ａにドープ層１２４が残存し、シリコンピラー（半導体ピラー）１００ｂへのコンタクト１２４ａとなる。
【００５０】
ここで、図２５において、被覆膜１１９の表面に凹凸が生じると、図２７において、埋め込み膜１２１でトレンチ１１２ｄを完全に埋め込めずに、凹凸起因シームが生じる。このシームは、図３０においても残留するので、図３２に示すように、ドープ層１２４内にシーム１４８が存在した状態で、ドープ層１２４をエッチバックすることになる。このときシーム１４８では、エッチャントがドープ層１２４のエッチングに寄与することなく、ドープ層１２４の底部まで到達するので、シーム１４８の下方における埋め込み膜１１１ｂを局所的にエッチングすることになる。
【００５１】
すると図３３に示すように、局所的にエッチングされた埋め込み膜１１１ｂの下方に位置している絶縁膜１０７ａも、図中の円内に示すように局所的に薄くなる。この状態になると、ビット線とシリコン基板１００との絶縁性が低下するので、ビット線電流がシリコン基板１００へリークして、トランジスタの誤動作の原因となる。なおシーム１４８の発生原因は、被覆膜１１９の表面凹凸が主因であり、埋め込み膜１２１の表面凹凸は影響しない。
【００５２】
次に、図３１に続く図３４に示すように、シリコン窒化膜からなるサイドウォール絶縁膜１１４をウエットエッチングで選択的に除去し、絶縁膜１１０を露出させた。ここで側面開口１００ａは、図１０で形成したトレンチ１０６ｂを構成する側壁の一部が、絶縁膜１０７ａからコンタクト１２４ａに置き換わった状態となっている。また、この段階で新たなトレンチ１０６ｃが形成される。
【００５３】
次に、図３５に示すように、トレンチ１０６ｃの内壁を含むシリコン基板１００の上面に、厚さ４ｎｍの窒化チタンであるバリア膜１２５をＣＶＤ法により形成した。なお、バリア膜１２５の形成に先立って、ＣＶＤの同じ反応室において、シリコン基板１００の上面に厚さ１ｎｍのチタンを形成した。このチタンは、ヒ素をドープしたポリシリコン膜からなるコンタクト１２４ａの表面に堆積すると、低抵抗のチタンシリサイドを形成するので、コンタクト抵抗を低減させることができる。マスク膜１０４と絶縁膜１１０と絶縁膜１０７ａの露出面に形成されたチタンは、バリア膜１２５の形成時に窒化されて、窒化チタンに変換される。このバリア膜１２５を形成する際には、６５０℃で加熱されるので、コンタクト１２４ａに含まれるヒ素がシリコン基板１００へ拡散して、シリコンピラー１００ｂの一方の側面部に拡散層１２０ａが形成される。なお拡散層１２０ａの形成は、図３０におけるドープ層１２４の形成から連続して行なっても良い。
【００５４】
次に、図３６に示すように、トレンチ１０６ｃを埋め込んでバリア膜１２５を覆うように、シリコン基板１００の上面へタングステンである導電膜１２６をＣＶＤ法により形成した。
【００５５】
次に、図３７に示すように、異方性ドライエッチングによって、導電膜１２６とバリア膜１２５を絶縁膜１０７ａの上面の位置までエッチバックした。このエッチバックによって、シリコンピラー１００ｂで構成されたトレンチ１０６ｃに、絶縁膜１０７ａで囲まれたバリア膜１２５ａと導電膜１２６ａからなるビット線１２６ｂを形成した。ビット線１２６ｂの一方の側面部は、コンタクト１２４ａを介して拡散層１２０ａと接続している。またこのエッチバックによって、ビット線１２６ｂ上に新たなトレンチ１０６ｄが形成される。次に、ウエットエッチングで絶縁膜１１０を除去して、シリコンピラー１００ｂの側面部の一部を露出させた。
【００５６】
次に、図３８に示すように、１０ｎｍ厚のシリコン窒化膜である絶縁膜１２７をＣＶＤ法によって、トレンチ１０６ｄを含むシリコン基板１００の上面に形成した。さらに、回転塗布法によりシリコン酸化膜でトレンチ１０６ｄを埋め込んでから、シリコン酸化膜を異方性ドライエッチングによってエッチバックすることで、７０ｎｍ厚のシリコン酸化膜である絶縁膜１２８を形成した。絶縁膜１２８上には、浅くなったトレンチ１０６ｄが残留しているので、ＣＶＤ法によって、浅いトレンチ１０６ｄを埋め込むように、シリコン酸化膜である絶縁膜１２９を形成した。なおトレンチ１０６ｄは、絶縁膜１２８あるいは絶縁膜１２９だけで埋め込めないので、絶縁膜１２８と絶縁膜１２９を積層させている。この時、平面視すると図３９に示すようになっており、図３と同様に、ビット線１２６ｂを埋め込んだ複数のトレンチ１０６ｄが、夫々平行状態となってＹ方向に延在している。
【００５７】
以上で埋め込みビット線が完成したので、次に埋め込みワード線の製造方法について、図４０から図４９を参照しながら説明する。図４０と図４９は平面図である。図４１Ａから図４８Ａは図４０のＡ-Ａ断面を示し、図４１Ｂから図４８Ｂは図４０のＢ-Ｂ断面を示す。図４０のＡ-Ａ断面は、図３のＡ-Ａ断面と同じ場所であって、ワード線とビット線の位置関係を明確にするものであり、図４０のＢ-Ｂ断面は、隣接したワード線の位置関係を示すものである。
【００５８】
図４０と図４１Ａ、図４１Ｂに示したように、フォトリソグラフィとドライエッチングによって、Ｘ方向に延在するワード線開口１３０ａを備えたトレンチ１３０をマスク膜１０４とシリコン基板１００に形成した。ここでは、トレンチ１３０とともに、シリコン基板１００の上部にシリコンピラー１００ｃ（半導体ピラー１００ｃ）を形成した。図４１Ａと図４１Ｂに示したように、トレンチ１３０の底部には、シリコン基板１００と絶縁膜１２８が露出している。本実施例では、トレンチ１３０の幅Ｗ５は６３ｎｍとした。
【００５９】
次に、図４２Ａ、図４２Ｂに示すように、熱酸化法により、トレンチ１３０の内面に１０ｎｍ厚のシリコン酸化膜である絶縁膜１３１を形成した。この時、シリコンピラー１００ｃ（半導体ピラー１００ｃ）の側面部ならびにシリコン基板１００の上面部は、ゲート絶縁膜となる絶縁膜１３１で覆われる。
【００６０】
次に、図４３Ａ、図４３Ｂに示すように、トレンチ１３０を含むシリコン基板１００の上面に、ＣＶＤ法により厚さ４ｎｍの窒化チタンであるバリア膜１３２を形成した。さらにトレンチ１３０を埋め込むように、タングステンである導電膜１３３をＣＶＤ法により形成した。この後、ＣＭＰ（Chemical Mechanical Polishing）にて絶縁膜１２９上に残留していた導電膜１３３を除去した。この時、図４３Ｂに示すように、シリコンピラー１００ｃ（半導体ピラー１００ｃ）は、ゲート絶縁膜となる絶縁膜１３１とバリア膜１３２と導電膜１３３で覆われる。
【００６１】
次に、図４４Ａ、図４４Ｂに示すように、異方性ドライエッチングによって、導電膜１３３をエッチバックして、厚さ５０ｎｍの導電膜１３３ａを形成した。このとき、新たなトレンチ１３４が形成される。このエッチバックでは、導電膜１３３と共にバリア膜１３２も除去できるので、図４４Ｂに示すように、トレンチ１３４の側面には、バリア膜１３２は残留していない。このため、バリア膜１３２は、トレンチ１３４の底面において導電膜１３３ａの底面と側面部を覆うバリア膜１３２ａとして残留している。
【００６２】
次に、図４５Ａ、図４５Ｂに示すように、ＣＶＤ法あるいはＡＬＤ法によってトレンチ１３４を覆うように１８ｎｍ厚のシリコン酸化膜である絶縁膜１３５を成膜した。この絶縁膜１３５は、均一な厚さとなるように成膜するので、図４５Ｂに示すように、幅Ｗ６が２７ｎｍである新たなトレンチ１３４ａが形成される。なお図４５Ａは、トレンチ１３４ａの側面部に成膜された絶縁膜１３５の断面を示しているので、絶縁膜１３５は絶縁膜１２９の上面まで覆っている。
【００６３】
次に、図４６Ａ、図４６Ｂに示すように、異方性ドライエッチングによるエッチバックによって、トレンチ１３４ａを境にして絶縁膜１３５を分割した。同様に、導電膜１３３ａとバリア膜１３２ａを分割して、それぞれ導電膜１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ（以降、４つの導電膜をまとめて、導電膜１３６と総称することがある）と、バリア膜１３７ａ、１３７ｂ、１３７ｃ、１３７ｄ（以降、４つのバリア膜をまとめて、バリア膜１３７と総称することがある）を形成した。ここで、導電膜１３６ａとバリア膜１３７ａは、ゲート絶縁膜となる絶縁膜１３１と接触してワード線１３８ａとなる。ワード線１３８ｂ、１３８ｃ、ワード線１３８ｄも同様である。以降、４つのワード線をまとめて、ワード線１３８と総称することがある。ここでワード線１３８ｂとワード線１３８ｃは、シリコンピラー１００ｃ（半導体ピラー１００ｃ）の両側の側面を覆って、一対のダブルゲートとして機能する。ワード線１３８ａと１３８ｄも、それぞれ対となるワード線を図示していないが、同様にダブルゲートとなっている。なお、このエッチバックによって、新たなトレンチ１３９が形成されるので、隣接するワード線（１３８ａと１３８ｂ、１３８ｃと１３８ｄ）同士が短絡するのを防止するため、トレンチ１３９の底面をバリア膜１３７ａ乃至１３７ｄよりも深い位置に形成した。
【００６４】
次に、図４７Ａ、図４７Ｂに示すように、ウエットエッチングによって、トレンチ１３９に残留していたシリコン酸化膜である絶縁膜１３５を除去して、新たなトレンチ１４０を形成した。この時、タングステンと窒化チタンであるワード線１３８とシリコン窒化膜であるマスク膜１０４と絶縁膜１２７は、除去されずに残留する。
【００６５】
次に、図４８Ａ、図４８Ｂに示したように、ＣＶＤ法によって、トレンチ１４０を覆うように８ｎｍ厚のシリコン窒化膜である絶縁膜１４１を成膜した。さらに、回転塗布法によって、トレンチ１４０を埋め込むようにシリコン酸化膜である絶縁膜１４２を形成した。この後、ＣＭＰによって、マスク膜１０４よりも上方の絶縁膜１４２を除去して、平坦化した。この時、平面視すると図４９に示すようになっており、図４０と同様に、ワード線１３８を埋め込んだトレンチ１４０が、それぞれ平行状態となってＸ方向に延在している。なおトレンチ１４０の右端部が分離されていないのは、前述したダブルゲート構造とした２本のワード線を右端部で一体化することで、電気的な制御を一括して行なうためである。また図４８Ａに示すように、ビット線１２６ｂは、絶縁膜１２８によってワード線１３８と絶縁されている。
【００６６】
この後、マスク膜１０４を除去して、シリコンピラー上部に拡散層を形成する工程、容量コンタクトプラグを形成する工程、キャパシタを形成する工程、配線を形成する工程などを経ると、図１に示したＤＲＡＭとなる半導体装置が完成する。
【００６７】
図５０は被覆膜１１９の成膜温度、膜厚を変化させた場合の熱酸化膜上での異物の有無、表面平坦性、成長速度、Ａｓ吸着量について得た試験結果をまとめたものである。縦型トランジスタの基板ダメージ低減のためには、被覆膜１１９は平坦な表面である必要がある。表面平坦性は、成膜温度が低温化するほど、また被覆膜１１９の膜厚が薄いほど良く、１０nmまで厚くすると凹凸が発生する。
【００６８】
被覆膜１１９の膜厚が０nmの場合（つまり被覆膜無し）、Ａｓ吸着量に問題があり、所望のＡｓ濃度を得ることができない。成膜温度を５１０℃まで低温化すると表面平坦性が１０nmでも確保されるが、５１０℃では被覆膜１１９の成長速度が５５０℃の２５％以下となり、工業的に実用的な時間で所望の膜厚を得ることができない。
【００６９】
以上のことから成膜温度は５１０℃より高く５５０℃より低くする必要がある。
【００７０】
本条件で被覆膜１１９の膜厚を１０nm以上の厚さにすると、５０nm以降の設計ルールの縦型トランジスタでは微細な凹凸により溝内で表面凹凸起因の”す”を形成してしまう。このため、被覆膜１１９、埋め込み膜１２１を一体化したドープ層１２４をエッチングで除去する際のエッチングレート不均一を誘発し、基板リークを発生させる。このため、被覆膜１１９の膜厚は０．５nm以上１０nm以下、好ましくは１nm以上１０nm以下である必要がある。
【００７１】
一般的に、シリコンピラー間にビット線を埋め込んだ縦型トランジスタの場合、ビット線は絶縁膜を介してシリコンピラーと接しているので、ビット線からシリコン基板へ電流がリークすることはない。しかしながら、ビット線を埋め込むトレンチをドライエッチングで形成する際に、ドライエッチングの対象膜である被覆膜にシームが生じている場合には、ビット線を絶縁する絶縁膜が局所的に薄膜化して、そこからビット線電流がリークすることにより、半導体装置が故障に至る問題があることは前述した通りである。
【００７２】
これに対し、本実施例による半導体装置では、被覆膜を形成する減圧ＣＶＤ法の加熱温度と被覆膜の膜厚を限定して、被覆膜におけるシームの発生を防いでいる。これにより、被覆膜のシームに起因してビット線の絶縁膜が局所的に薄くなることを防止できるので、ビット線電流のリークを防止して半導体装置が故障に至ることを防止することができる。
【符号の説明】
【００７３】
１００ シリコン基板
１０１、１０２ シリコンピラー
１０４ マスク膜
１０５ 絶縁膜
１０７、１１０、１１６，１２２ 絶縁膜
１０８ ワード線（ゲート電極）
１０９、１１１、１２１ 埋め込み膜
１１３ キャパシタ
１１４ サイドウォール絶縁膜
１１５ サイドウォール
１１９、１２３ 被覆膜
１２０ 不純物層
１２１ 埋め込み膜
１２４ ドープ層
１２５ バリア膜
１２６ 導電膜
１４６ａ、１４６ｂ、１４６ｃ 拡散層
１４７ａ、１４７ｂ ビット線
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化の進歩が著しい半導体装置では、半導体基板の主面上へトランジスタを構成するプレーナ型から、柱状（ピラー）とした半導体基板へトランジスタを構成する縦型へ移行しつつある。縦型トランジスタは、シリコンピラーの上部に設けられる上部拡散層と、シリコンピラーの底部に設けられる下部拡散層と、上部拡散層と下部拡散層で挟まれるシリコン基板からなるチャネル領域と、チャネル領域の周囲側面を覆うゲート絶縁膜と、ゲート絶縁膜の表面を覆うゲート電極と、で構成される（特許文献１）。したがって、縦型トランジスタでは、ソース（Ｓ）／ドレイン（Ｄ）の一方となる下部拡散層は、ピラーの底部に設ける必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３１１６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、下部拡散層を従来のイオン注入法を用いて形成すると、下部拡散層の上方に配置されているチャネル領域にもイオンが注入されて、トランジスタ特性が劣化してしまう問題が発生する。
【０００５】
このような問題を回避するため、以下の手法が採用されている。ピラーに隣接する部分に下部拡散層形成用の溝部を形成し、ＣＶＤ法により全面に不純物を含ませたポリシリコン膜を形成することによって溝部を埋設する。その後、熱拡散法を用いて、ポリシリコン膜中の不純物をピラー中へ拡散させる。
【０００６】
熱拡散終了後、拡散源として用いたポリシリコン膜は不要となるので溝部内から除去しなければならない。この除去はドライエッチング法を用いて、ピラー上方に位置するポリシリコン膜上面から溝底面までエッチバックすることにより行われる。この時、ポリシリコン膜上面に凹凸が存在すると、溝の底面まで凹凸形状が反映されてしまい、ポリシリコン膜を完全に除去するためには過剰なオーバーエッチが必要となる。オーバーエッチは、溝底部の半導体基板表面にダメージを発生させ、隣接ピラー間において基板リーク電流が生じる問題を引き起こす。
【０００７】
本発明は、縦型トランジスタのソース又はドレイン用の拡散層を形成するにあたって形成されるシリコン膜に表面凹凸を発生させない半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の態様によれば、半導体基板の法線方向に複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記絶縁膜の前記溝の底部に近い領域に側面開口を形成する工程と、前記溝の内部を覆うようにシリコン膜からなる被覆膜を形成する工程と、前記被覆膜上に前記半導体ピラー内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物を、前記側面開口を塞ぐように形成されている前記被覆膜を通して前記半導体ピラー内に熱拡散させてソース又はドレイン用の拡散層を形成する工程と、を含み、前記被覆膜の成膜温度を５１０℃より高く度５５０℃未満の範囲とすることにより、非晶質状態のシリコン膜を形成することを特徴とする半導体装置の製造方法が提供される。
【０００９】
なお前記被覆膜の膜厚は０．５nm以上で１０nm以下の範囲とすることが好ましい。
【発明の効果】
【００１０】
本発明によれば、隣り合う半導体ピラーで挟まれた溝に被覆膜を形成する際の成膜温度と被覆膜の膜厚を限定して、被覆膜におけるシームの発生を防止できるようにしたことにより、被覆膜のシームに起因してビット線の絶縁膜が局所的に薄くなることを防止できる。その結果、ビット線電流のリークを防止して半導体装置が故障に至ることを防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明が適用される得るＤＲＡＭのメモリセルを構成する縦型トランジスタ（複数）の一例の概要を示した投影図である。
【図２】図１の複数の縦型トランジスタの配列を上方から見た平面図である。
【図３】本発明の実施例によるＤＲＡＭの製造方法のうち、埋め込みビット線が形成されるまでの製造過程の最初の段階を示す平面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】図４に続く製造段階を説明するための断面図である。
【図６】図５に続く製造段階を説明するための断面図である。
【図７】図６に続く製造段階を説明するための断面図である。
【図８】図７に続く製造段階を説明するための断面図である。
【図９】図８に続く製造段階を説明するための断面図である。
【図１０】図９に続く製造段階を説明するための断面図である。
【図１１】図１０に続く製造段階を説明するための断面図である。
【図１２】図１１に続く製造段階を説明するための断面図である。
【図１３】図１２に続く製造段階を説明するための断面図である。
【図１４】図１３に続く製造段階を説明するための断面図である。
【図１５】図１４に続く製造段階を説明するための断面図である。
【図１６】図１５に続く製造段階を説明するための断面図である。
【図１７】図１６に続く製造段階を説明するための断面図である。
【図１８】図１７に続く製造段階を説明するための断面図である。
【図１９】図１８に続く製造段階を説明するための断面図である。
【図２０】図１９に続く製造段階を説明するための断面図である。
【図２１】図２０に続く製造段階を説明するための断面図である。
【図２２】図２１に続く製造段階を説明するための断面図である。
【図２３】図２２に続く製造段階を説明するための断面図である。
【図２４】図２３に続く製造段階を説明するための断面図である。
【図２５】図２４に続く製造段階を説明するための断面図である。
【図２６】図２５に続く製造段階を説明するための断面図である。
【図２７】図２６に続く製造段階を説明するための断面図である。
【図２８】図２７の破線部内を拡大して示した断面図である。
【図２９】図２７に続く製造段階を説明するための断面図である。
【図３０】図２９に続く製造段階を説明するための断面図である。
【図３１】図３０に続く製造段階を説明するための断面図である。
【図３２】図２５において、被覆膜の表面に凹凸が生じた場合の問題点を説明するための断面図である。
【図３３】図３２に続く、問題点を説明するための断面図である。
【図３４】図３１に続く製造段階を説明するための断面図である。
【図３５】図３４に続く製造段階を説明するための断面図である。
【図３６】図３５に続く製造段階を説明するための断面図である。
【図３７】図３６に続く製造段階を説明するための断面図である。
【図３８】図３７に続く製造段階を説明するための断面図である。
【図３９】図３８の部分を含む平面図である。
【図４０】図３８の製造段階に続く、埋め込みワード線の製造方法について説明するために、図３と同じ領域を示した平面図である。
【図４１Ａ】図３８に続く製造段階を図４０のＡ−Ａ断面部分について説明するための断面図である。
【図４１Ｂ】図３８に続く製造段階を図４０のＢ−Ｂ断面部分について説明するための断面図である。
【図４２Ａ】図４１Ａに続く製造段階を説明するための断面図である。
【図４２Ｂ】図４１Ｂに続く製造段階を説明するための断面図である。
【図４３Ａ】図４２Ａに続く製造段階を説明するための断面図である。
【図４３Ｂ】図４２Ｂに続く製造段階を説明するための断面図である。
【図４４Ａ】図４３Ａに続く製造段階を説明するための断面図である。
【図４４Ｂ】図４３Ｂに続く製造段階を説明するための断面図である。
【図４５Ａ】図４４Ａに続く製造段階を説明するための断面図である。
【図４５Ｂ】図４４Ｂに続く製造段階を説明するための断面図である。
【図４６Ａ】図４５Ａに続く製造段階を説明するための断面図である。
【図４６Ｂ】図４５Ｂに続く製造段階を説明するための断面図である。
【図４７Ａ】図４６Ａに続く製造段階を説明するための断面図である。
【図４７Ｂ】図４６Ｂに続く製造段階を説明するための断面図である。
【図４８Ａ】図４７Ａの破線部内を拡大して示した断面図である。
【図４８Ｂ】図４７Ｂに続く製造段階を説明するための断面図である。
【図４９】図４８Ａ、図４８Ｂの工程終了後の状態を、図４０と同じ部分について示した平面図である。
【図５０】被覆膜の成膜温度、膜厚を変化させた場合の熱酸化膜上での異物の有無、表面平坦性、成長速度、Ａｓ吸着量について得た試験結果をまとめたものである。
【発明を実施するための形態】
【００１２】
図１及び図２は、本発明が適用される半導体装置の構成を示したものである。ここでは、半導体装置の実施形態としてＤＲＡＭ（Dynamic Random Access Memory）を一例としている。図１は、ＤＲＡＭのメモリセルにおける縦型トランジスタを投影した模式図、図２は図１に対応する平面図である。最初に、図１および図２を参照して、本発明が適用される半導体装置の構成について説明する。
【００１３】
図１において、シリコンからなる半導体基板１００（以降、シリコン基板１００と称する）には、Ｙ方向に延在するトレンチ１４３ａ、１４３ｂ（以降、２つのトレンチをまとめて、トレンチ１４３と総称することがある）が設けられている。トレンチ１４３ａと１４３ｂの間の領域には、トランジスタのチャネルとなるシリコンピラー１０１ｂ、１０２ｂがシリコン基板１００の法線となるＺ方向に設けられている。同様に、シリコンピラー１０１ｃも、一方のトレンチ１４３ｂと図示していない他方のトレンチの間に位置しており、端部のシリコンピラー１０１ａ、１０２ａはトレンチ１４３ａの側壁となるように設けられている。以降、シリコンピラー１０１ａ、１０１ｂ、１０１ｃをまとめてシリコンピラー１０１と総称し、シリコンピラー１０２ａ、１０２ｂをまとめてシリコンピラー１０２と総称することがある。シリコンピラー１０１ａの両側壁にはＸ方向に延在する一対のワード線１０８ａ、１０８ｂが設けられている。シリコンピラー１０１ａに隣接するシリコンピラー１０２ａの両側壁にもＸ方向に延在する一対のワード線１０８ｃ、１０８ｄが設けられている。以降、４つのワード線をまとめて、ワード線１０８と総称することがある。また、各ワード線はゲート電極の機能を持つので、１０８をゲート電極と呼ぶことがある。
【００１４】
前記シリコンピラーの内部には、拡散層１４６ａ、１４６ｂ、１４６ｃ（以降、これら３つの拡散層をまとめて、拡散層１４６と総称することがある）が設けられている。トレンチ１４３の底部にはビット線１４７ａ、１４７ｂ（以降、これら２つのビット線をまとめて、ビット線１４７と総称することがある）が配置されている。トレンチ１４３の上部にはビット線１４７を覆うように絶縁膜１０５ａ、１０５ｂ（以降、これら２つの絶縁膜をまとめて、絶縁膜１０５と総称することがある）が設けられている。
【００１５】
ここで、ビット線１４７は、拡散層１４６の側面に位置しており、ビット線１４７の一部が拡散層１４６と接している。また絶縁膜１０５は、ワード線１０８の下方に位置しており、ビット線１４７とワード線１０８を絶縁している。平面視において、ビット線１４７の延在方向は、ワード線１０８の延在方向に直角な方向となっている。シリコン基板１００に設けられた拡散層１４６は、トランジスタのＳ（ソース）／Ｄ（ドレイン）を構成する一方の拡散層となっている。シリコンピラー１０１と１０２の上部にはそれぞれ、トランジスタの他方のＳ／Ｄを構成する拡散層（図示せず）が形成されている。シリコンピラー１０１と１０２の上部にはそれぞれ、キャパシタ１１３が設けられている。
【００１６】
シリコンピラー１０１ａに注目すると、シリコンピラー１０１ａの内部に形成一方のＳ／Ｄとなる拡散層１４６ａと、シリコンピラー１０１ａの両側壁に設けられる一対のゲート電極１０８ａ、１０８ｂと、シリコンピラー１０１ａの上部に設けられた他方のＳ／Ｄとなる拡散層（図示省略）とで、一つの縦型トランジスタが構成されている。
【００１７】
キャパシタ１１３は、シリコン基板１００を掘り込んで形成したシリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂの上部に位置している。トランジスタのゲート電極を構成するワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄと、ビット線１４７ａ、１４７ｂは、それぞれに対応するシリコンピラー１０１と１０２を囲むように、各々異なる高さで且つ平面視で直交するように延在している。すなわち、各々のワード線１０８は、ビット線１４７より高い位置でＸ方向に延在しており、各々のビット線１４７はトレンチの最深部に位置してＸ方向と直交するＹ方向に延在している。単位セルを構成するトランジスタは、１本のビット線と２本のワード線で構成される。例えば、シリコンピラー１０１ａは、ビット線１４７ａとセル領域端部で接続される一対のワード線１０８ａ、１０８ｂで構成されている。同様にシリコンピラー１０２ａはビット線１４７ａと一対のワード線１０８ｃ、１０８ｄで構成されている。他のシリコンピラー１０１と１０２も同様である。
【００１８】
ワード線１０８ｂと１０８ｃの間は絶縁膜を介在させているので、トランジスタは２本のワード線が１つのシリコンピラーの両側壁に接続されたダブルゲート構造となっている。一方、ビット線は、その両側のシリコンピラーのうち一方の側のシリコンピラーだけに接続されている。従って、接続しない他方の側のシリコンピラーとビット線は、シリコンピラー側面に形成した絶縁膜（シリコン酸化膜）によって未接続状態とし、接続する一方の側のシリコンピラー側面の絶縁膜だけを開口して、シリコンピラー内に形成した拡散層と接続している。従って、ビット線の底面は絶縁膜によってシリコン基板と絶縁されている。
【００１９】
図２において、本実施形態のメモリセルでは、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃ（以降、シリコンピラー１０３ａ、１０３ｂ、１０３ｃをまとめてシリコンピラー１０３と総称する）が、Ｘ方向およびＸ方向と直角なＹ方向に規則的に配置されている。図２では、説明の便宜上９個のシリコンピラーを示しているが、これに限るものではなく、数千〜数十万個のシリコンピラーが配置される。したがって、ビット線およびワード線も数百〜数千オーダーの本数となる。Ｘ方向に配置されたシリコンピラー１０１ａ、１０１ｂ、１０１ｃの間には、Ｙ方向に延在するビット線１４７ａ、１４７ｂが設けられている。各ビット線１４７は、その片側に沿ってＹ方向に配置された複数のシリコンピラーで共有されている。例えば、ビット線１４７ａは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有される。
【００２０】
図３〜図３８は、本実施形態によるＤＲＡＭのビット線までの製造方法の実施例を示す図である。このうち、図３と図３９は平面図であり、図４から図３７は図３のＡ−Ａ断面を示したものである。ここでは、図１および図２に示した半導体装置のうち、ビット線の製造方法について、図３から図３８を参照しながら説明する。
【００２１】
まず、図３、図４に示すように、シリコン基板（半導体基板）１００上に、厚さ４０ｎｍ程度のシリコン窒化膜であるマスク膜１０４を減圧ＣＶＤ（Chemical Vapor Deposition）法により成膜した。次に、フォトリソグラフィとドライエッチングにより、Ｙ方向に延在する複数のビット線開口１４７ｃをマスク膜１０４に形成した。なお、図３の平面図に示したように、各ビット線開口１４７ｃの一端部は、コンタクトを形成する領域であって幅が広くなるように形成されているが、ビット線の形成に悪影響は生じない。ビット線開口１４７ｃの底部にはシリコン基板１００が露出している。本実施例では、ビット線開口１４７ｃの幅Ｗ１を４５ｎｍとした。
【００２２】
次に、図５に示すように、マスク膜１０４をマスクに用いた異方性ドライエッチングによって、シリコン基板１００に深さＨ１が２５０ｎｍの複数のトレンチ１０６を形成した。このトレンチ１０６によって、シリコンピラー（半導体ピラー）１００ｂが形成される。
【００２３】
次に、図６に示すように、トレンチ１０６の底面における膜厚Ｔ１が１０ｎｍとなるように、ラジカル酸化法によってシリコン酸化膜である絶縁膜１０７を形成した。
【００２４】
次に、図７に示すように、減圧ＣＶＤ法によって、隣接したシリコンピラー１００ｂによって構成されたトレンチ内を埋めるように、シリコン膜である埋め込み膜１０９を形成した。埋め込み膜１０９は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とする。
【００２５】
次に、図８に示すように、埋め込み膜１０９および絶縁膜１０７を等速でエッチングする異方性ドライエッチングにより、トレンチ１０６の底面から埋め込み膜１０９及び絶縁膜１０７の上面までの高さＨ２が５０ｎｍとなるように、エッチバックした。この結果、トレンチ１０６の底部を覆う絶縁膜１０７ａと絶縁膜１０７ａの内側に埋め込まれた埋め込み膜１０９ａが形成される。この結果、絶縁膜１０７ａと埋め込み膜１０９ａの上面には新たなトレンチ１０６ａが形成される。この段階では、埋め込み膜１０９ａはビット線として機能するものではない。
【００２６】
次に、図９に示すように、熱酸化法等により、トレンチ１０６ａの側面に膜厚Ｔ２が３ｎｍのシリコン酸化膜である絶縁膜１１０を形成した。この結果、残存するトレンチ１０６ａの開口幅Ｗ２は３９ｎｍ確保される。
【００２７】
次に、図１０に示すように、アンモニア水溶液（ＮＨ４ＯＨ）によるウエットエッチングによって、埋め込み膜１０９ａを選択的に除去した。このウエットエッチングでは、シリコン酸化膜はエッチングされないので、シリコン酸化膜である絶縁膜１０７ａは、底面の膜厚（Ｔ１）を１０ｎｍに維持したまま残存する。また、シリコン酸化膜である絶縁膜１１０も、膜厚Ｔ２を３ｎｍに維持したまま残存する。ここで、埋め込み膜１０９ａを除去したことにより、トレンチ１０６ａの底部に新たなトレンチ１０６ｂが形成される。
【００２８】
次に、図１１に示すように、減圧ＣＶＤ法によって、トレンチ１０６ａ及び１０６ｂを埋め込むようにシリコン膜である埋め込み膜１１１を形成した。埋め込み膜１１１は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とする。
【００２９】
次に、図１２に示すように、異方性ドライエッチングによって埋め込み膜１１１をエッチバックし、トレンチ１０６ａだけを露出させた。これにより、埋め込み膜１１１からなる新たな埋め込み膜１１１ａを形成した。埋め込み膜１１１ａは、絶縁膜１０７ａの上面と同じ位置の上面を有している。また、この段階で新たなトレンチ１１２が形成される。トレンチ１１２の開口幅は３９ｎｍ確保される。
【００３０】
次に、図１３に示すように、トレンチ１１２の内面を含んだシリコン基板１００の上面に、厚さ５ｎｍのシリコン窒化膜をＣＶＤ法により形成した。この後、異方性ドライエッチングによりシリコン窒化膜をエッチバックして、トレンチ１１２の内壁にシリコン窒化膜からなるサイドウォール絶縁膜１１４を形成した。これにより、マスク膜１０４上と埋め込み膜１１１ａ上に形成されたシリコン窒化膜は除去される。サイドウォール絶縁膜１１４は、後のウエットエッチング工程において、絶縁膜１１０がエッチングされるのを防止する役割を有する。この段階で、トレンチ１１２は新たなトレンチ１１２ａとなり、その開口幅Ｗ３は２９ｎｍとなって、埋め込み膜１１１ａの上面を露出させている。
【００３１】
次に、図１４に示すように、表面が露出している埋め込み膜１１１ａを異方性ドライエッチングによってエッチバックし、さらに３０ｎｍ掘り下げた。これにより、図１２における段階で厚さが４０ｎｍであった埋め込み膜１１１ａは、厚さ１０ｎｍの埋め込み膜１１１ｂとなる。また、掘り下げられた領域は、新たなトレンチ１１２ｂとなって、その上方に形成されていたトレンチ１１２ａと併せてトレンチ１１２ｃが形成される。
【００３２】
次に、図１５に示すように、ＣＶＤ法によって、エッチング犠牲層となる厚さ７ｎｍの窒化チタン膜をシリコン基板１００の上面に形成した後、異方性ドライエッチングによりエッチバックして、トレンチ１１２ｃの側面に窒化チタン膜であるサイドウォール１１５を形成した。これにより、トレンチ１１２ｂの側面に露出していた絶縁膜１０７ａもサイドウォール１１５で被覆される。サイドウォール１１５の形成では、埋め込み膜１１１ｂの上面における窒化チタン膜を除去する（図１５中黒丸で示した部分）とともに、マスク膜１０４の上面より２５ｎｍ下がった位置にサイドウォール１１５の上面が位置するように制御する。
【００３３】
次に、図１６に示すように、トレンチ１１２ｃの内部を埋め込むように、シリコン酸化膜である絶縁膜１１６を形成する。絶縁膜１１６は、ＣＶＤ法、ＡＬＤ法（Atomic Layer Deposition）あるいは回転塗布法を用いることができる。
【００３４】
次に、図１７に示すように、異方性ドライエッチングにより絶縁膜１１６をエッチバックして、サイドウォール１１５を覆う絶縁膜１１６ａを形成すると同時に、その上方にトレンチ１１７を形成した。絶縁膜１１６ａの形成では、その上面がマスク膜１０４の上面から１５ｎｍ下方に位置するように形成すると共に、サイドウォール１１５の上面が露出しないように制御する。ここでは、窒化チタンからなるサイドウォール１１５の上面と絶縁膜１１６ａの上面との間隔を１０ｎｍとしているが、５〜１５ｎｍの範囲であれば良い。トレンチ１１７の開口幅Ｗ４は、図１３の段階と同じで２９ｎｍとなっている。
【００３５】
次に、図１８に示すように、トレンチ１１７の内部を含むシリコン基板１００の上面に厚さ５ｎｍのシリコン膜からなる保護膜１１８を減圧ＣＶＤ法により形成した。保護膜１１８は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とすることが好ましい。保護膜１１８を形成した後、トレンチ１１７内の一方の側面に形成された保護膜１１８ｂと他方の側面に形成された保護膜１１８ｃのうち、片方の保護膜１１８だけに不純物を導入するため、斜めイオン注入法によって不純物となるフッ化ボロン（ＢＦ２）を保護膜１１８に注入した。
【００３６】
ここでは一例として、保護膜１１８ｂに対する斜めイオン注入を示している。不純物の導入は、後述するビット線コンタクトを形成すべきピラーとは反対側の側面に形成された保護膜１１８に対して実施する。これにより、マスク膜１０４上に形成された保護膜１１８ａと、トレンチ１１７の側面に形成された垂直面となる保護膜１１８ｂと、絶縁膜１１６ａ上に形成された水平面となる保護膜１１８の一部（図１８中の左側半分）に不純物が注入される。ここでは、水平面と垂直面の両方へ不純物を注入する必要があるため、それぞれの注入部位に対して最適なイオン注入法となるように、角度の異なる２段階注入を用いることもできる。本実施例では、注入角度を２７°から４５°の範囲として不純物注入を行った。ここで、注入角度とは、半導体基板１００の上面に対する垂線からの傾斜角を意味している。また、本実施例で２段階注入を行なう場合は、２７°と４５°の注入角度を組み合わせる。但し注入角度は、トレンチ１１７の深さと幅、さらに保護膜１１８の膜厚を考慮して変更することができる。
【００３７】
次に、図１９に示すように、アンモニア水溶液（ＮＨ４ＯＨ）によるウエットエッチングにより、不純物が注入されていない保護膜１１８ｃと絶縁膜１１６ａ上の右側半分に形成された保護膜１１８を除去して、トレンチ１１７におけるシリコン窒化膜で構成された右側のサイドウォール絶縁膜１１４と、絶縁膜１１６ａ表面の右側半分を露出させた。
【００３８】
次に、図２０に示すように、保護膜１１８をマスクとして、露出している絶縁膜１１６ａの右側半分を異方性ドライエッチングで除去し、窒化チタンからなる右側のサイドウォール１１５の上面を露出させた。この時、左側のサイドウォール１１５は、絶縁膜１１６ａおよび保護膜１１８で覆われているので露出しない。本実施例では、左側のサイドウォール１１５がこの異方性ドライエッチングで露出しないように、図１８における保護膜１１８に対する不純物導入領域を制御する必要があるので、トレンチ１１７の深さや幅、保護膜１１８の膜厚を考慮して不純物の注入角度を決定している。
【００３９】
次に、図２１に示すように、上面が露出している窒化チタンで構成された右側のサイドウォール１１５をウエットエッチングにより選択的に除去した。ウエットエッチング液には、アンモニアと過酸化水素水の混合液などを用いることができる。サイドウォール１１５を除去することによって、シリコン窒化膜からなるサイドウォール絶縁膜１１４と、トレンチ１０６に形成されていた絶縁膜１０７ａの一部と、埋め込み膜１１１ｂの上面の一部が露出する。
【００４０】
次に、図２２に示すように、不純物を注入されてシリコン基板１００の表面に残存している保護膜１１８を等方性ドライエッチングにより除去した。この等方性ドライエッチングにより、マスク膜１０４と絶縁膜１１６ａの上面が露出する。
【００４１】
次に、図２３に示すように、シリコン酸化膜で構成され側面の一部が露出している絶縁膜１０７ａをフッ化水素酸（ＨＦ）含有溶液で除去して、シリコンピラー（半導体ピラー）１００ｂの一部を露出させる側面開口１００ａを形成した。側面開口１００ａは、絶縁膜１１０及びサイドウォール絶縁膜１１４の底面と、一部が除去された絶縁膜１０７ａの上面との間に形成される。この時、シリコン酸化膜で構成されている絶縁膜１１６ａも同時に除去される。しかし、絶縁膜１１０は、シリコン窒化膜からなるサイドウォール絶縁膜１１４で保護されているので、除去されずに残存する。
【００４２】
次に、図２４に示すように、トレンチ内に露出した窒化チタンからなるサイドウォール１１５をウエットエッチングにより選択的に除去した。これにより、図１４で形成したトレンチ１１２ｃが露出した状態となって、トレンチ１１２ｃの開口幅Ｗ４は２９ｎｍとなっている。
【００４３】
次に、図２５に示すように、減圧ＣＶＤ法によって、トレンチ１１２ｃの内部を覆うようにシリコン膜からなる被覆膜１１９を１０ｎｍ厚となるように成膜した。この時の成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ（Standard Cubic Centimeter per Minute）、成膜温度を５３０℃とした。これにより、非晶質状態のシリコン膜を形成することができる。なお、成膜温度は５３０℃に限定されるのではなく、５１０℃より高く５５０℃未満の範囲であればよい。これは、成膜温度を５５０℃以上にすると、シリコン膜が多結晶状態となってしまい、成膜表面における成長速度の面方位依存性が顕著となって被覆膜１１９の表面に凹凸が生じるためである。一方、成膜温度を５１０℃以下にすると、成長速度が５５０℃とした場合の２５％以下まで低下するので、製造上の許容時間内に必要な膜厚の被覆膜１１９を得ることができないためである。さらに、被覆膜１１９の膜厚は１０ｎｍに限定されるのではなく、０.５ｎｍ以上で１０ｎｍ以下の範囲であればよい。上記の被覆膜１１９の成膜条件によれば、表面を平坦とした被覆膜１１９を形成することができる。またこの段階で、新たなトレンチ１１２ｄが形成される。
【００４４】
次に、図２６に示すように、露出している被覆膜１１９の表面へ不純物を吸着させて、不純物層１２０を形成した。このときの不純物は、砒素（Ａｓ）を用いており、Ａｓ濃度は１．０×１０１５ atoms/cm２とした。また、ここではトレンチ１１２ｄが残留している。
【００４５】
次に、図２７に示すように、減圧ＣＶＤ法によって、トレンチ１１２ｄを埋め込むように不純物層１２０上へシリコン膜からなる埋め込み膜１２１を外方拡散防止膜として成膜した。このときの成膜条件は、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、成膜温度を５３０℃とした。ここで、埋め込み膜１２１の膜厚Ｔ３は１３０ｎｍとしており、１０ｎｍとした被覆膜１１９よりも十分に厚くしている。これは、埋め込み膜１２１によって、不純物層１２０における不純物の外方拡散を抑制するためであり、埋め込み膜１２１に必要な膜厚は、不純物層１２０における不純物濃度によって異なる。ここで、表面が平坦な被覆膜１１９で覆われているトレンチ１１２ｄには、接合面（以降、シームと称する）が生じることなく、一様に埋め込まれている。
【００４６】
また、図２７中の破線部を拡大して示した図２８に示すように、絶縁膜１０７と絶縁膜１１０及びサイドウォール絶縁膜１１４で囲まれた側面開口１００ａの内側も、被覆膜１１９で一様に埋め込まれている。
【００４７】
なお外方拡散をさらに抑制するためには、図２９に示すように、熱酸化法によって、埋め込み膜１２１上に３ｎｍ厚のシリコン酸化膜である絶縁膜１２２を成膜し、さらに減圧ＣＶＤ法によって、絶縁膜１２２上に３５ｎｍ厚の非晶質シリコン膜からなる被覆膜１２３を成膜してもよい。絶縁膜１２２の成膜条件は、酸素（Ｏ２）を原料ガスとし、流量を３ＳＬＭ（Standard Liter per Minute）、加熱温度を５３０℃とした。なお加熱温度は、５３０℃に限定されるのではなく、５００〜６００℃の範囲であればよい。また膜厚も、３ｎｍに限定されるのではなく、２〜３ｎｍの範囲であれば良い。被覆膜１２３の成膜条件は、埋め込み膜１２１と同じとした。このように、シリコン酸化膜である絶縁膜１２２と非晶質シリコン膜である被覆膜１２３を順次成膜した積層膜は、この積層膜と同じ膜厚とした単層のポリシリコン膜よりも外方拡散を抑制するので、積層膜の薄膜化が可能となり、成膜工程のスループットを向上させることができる。なお、積層膜の積層回数は１回に限定されるのではなく、外方拡散の抑制量に応じて、２回以上とすることもできる。
【００４８】
次に、図３０に示すように、ランプアニール法によって不純物層１２０中の不純物を被覆膜１１９と埋め込み膜１２１へ熱拡散させた。このアニールによって、被覆膜１１９と埋め込み膜１２１には、不純物層１２０から拡散した不純物が一様の濃度勾配を生じて存在しており、それぞれの膜はドープ層１２４として一体化される。しかし、被覆膜１１９と埋め込み膜１２１の膜厚が大きく異なるので、拡散長の相違によって不純物層１２０と接していた面の反対側の面における不純物濃度は異なる。さらに詳細に言えば、ドープ層１２４とシリコンピラー１００ｂとの接触面１４４における砒素濃度が、１．０×１０１８ atoms/cm３となっているのに対して、ドープ層１２４の上面１４５における砒素濃度は、１．０×１０１０ atoms/cm３となっている。
【００４９】
次に、図３１に示すように、ドープ層１２４と埋め込み膜１１１ｂを異方性ドライエッチングによってエッチバックした。このエッチバックでは、サイドウォール絶縁膜１１４がマスクとなって、側面開口１００ａにドープ層１２４が残存し、シリコンピラー（半導体ピラー）１００ｂへのコンタクト１２４ａとなる。
【００５０】
ここで、図２５において、被覆膜１１９の表面に凹凸が生じると、図２７において、埋め込み膜１２１でトレンチ１１２ｄを完全に埋め込めずに、凹凸起因シームが生じる。このシームは、図３０においても残留するので、図３２に示すように、ドープ層１２４内にシーム１４８が存在した状態で、ドープ層１２４をエッチバックすることになる。このときシーム１４８では、エッチャントがドープ層１２４のエッチングに寄与することなく、ドープ層１２４の底部まで到達するので、シーム１４８の下方における埋め込み膜１１１ｂを局所的にエッチングすることになる。
【００５１】
すると図３３に示すように、局所的にエッチングされた埋め込み膜１１１ｂの下方に位置している絶縁膜１０７ａも、図中の円内に示すように局所的に薄くなる。この状態になると、ビット線とシリコン基板１００との絶縁性が低下するので、ビット線電流がシリコン基板１００へリークして、トランジスタの誤動作の原因となる。なおシーム１４８の発生原因は、被覆膜１１９の表面凹凸が主因であり、埋め込み膜１２１の表面凹凸は影響しない。
【００５２】
次に、図３１に続く図３４に示すように、シリコン窒化膜からなるサイドウォール絶縁膜１１４をウエットエッチングで選択的に除去し、絶縁膜１１０を露出させた。ここで側面開口１００ａは、図１０で形成したトレンチ１０６ｂを構成する側壁の一部が、絶縁膜１０７ａからコンタクト１２４ａに置き換わった状態となっている。また、この段階で新たなトレンチ１０６ｃが形成される。
【００５３】
次に、図３５に示すように、トレンチ１０６ｃの内壁を含むシリコン基板１００の上面に、厚さ４ｎｍの窒化チタンであるバリア膜１２５をＣＶＤ法により形成した。なお、バリア膜１２５の形成に先立って、ＣＶＤの同じ反応室において、シリコン基板１００の上面に厚さ１ｎｍのチタンを形成した。このチタンは、ヒ素をドープしたポリシリコン膜からなるコンタクト１２４ａの表面に堆積すると、低抵抗のチタンシリサイドを形成するので、コンタクト抵抗を低減させることができる。マスク膜１０４と絶縁膜１１０と絶縁膜１０７ａの露出面に形成されたチタンは、バリア膜１２５の形成時に窒化されて、窒化チタンに変換される。このバリア膜１２５を形成する際には、６５０℃で加熱されるので、コンタクト１２４ａに含まれるヒ素がシリコン基板１００へ拡散して、シリコンピラー１００ｂの一方の側面部に拡散層１２０ａが形成される。なお拡散層１２０ａの形成は、図３０におけるドープ層１２４の形成から連続して行なっても良い。
【００５４】
次に、図３６に示すように、トレンチ１０６ｃを埋め込んでバリア膜１２５を覆うように、シリコン基板１００の上面へタングステンである導電膜１２６をＣＶＤ法により形成した。
【００５５】
次に、図３７に示すように、異方性ドライエッチングによって、導電膜１２６とバリア膜１２５を絶縁膜１０７ａの上面の位置までエッチバックした。このエッチバックによって、シリコンピラー１００ｂで構成されたトレンチ１０６ｃに、絶縁膜１０７ａで囲まれたバリア膜１２５ａと導電膜１２６ａからなるビット線１２６ｂを形成した。ビット線１２６ｂの一方の側面部は、コンタクト１２４ａを介して拡散層１２０ａと接続している。またこのエッチバックによって、ビット線１２６ｂ上に新たなトレンチ１０６ｄが形成される。次に、ウエットエッチングで絶縁膜１１０を除去して、シリコンピラー１００ｂの側面部の一部を露出させた。
【００５６】
次に、図３８に示すように、１０ｎｍ厚のシリコン窒化膜である絶縁膜１２７をＣＶＤ法によって、トレンチ１０６ｄを含むシリコン基板１００の上面に形成した。さらに、回転塗布法によりシリコン酸化膜でトレンチ１０６ｄを埋め込んでから、シリコン酸化膜を異方性ドライエッチングによってエッチバックすることで、７０ｎｍ厚のシリコン酸化膜である絶縁膜１２８を形成した。絶縁膜１２８上には、浅くなったトレンチ１０６ｄが残留しているので、ＣＶＤ法によって、浅いトレンチ１０６ｄを埋め込むように、シリコン酸化膜である絶縁膜１２９を形成した。なおトレンチ１０６ｄは、絶縁膜１２８あるいは絶縁膜１２９だけで埋め込めないので、絶縁膜１２８と絶縁膜１２９を積層させている。この時、平面視すると図３９に示すようになっており、図３と同様に、ビット線１２６ｂを埋め込んだ複数のトレンチ１０６ｄが、夫々平行状態となってＹ方向に延在している。
【００５７】
以上で埋め込みビット線が完成したので、次に埋め込みワード線の製造方法について、図４０から図４９を参照しながら説明する。図４０と図４９は平面図である。図４１Ａから図４８Ａは図４０のＡ-Ａ断面を示し、図４１Ｂから図４８Ｂは図４０のＢ-Ｂ断面を示す。図４０のＡ-Ａ断面は、図３のＡ-Ａ断面と同じ場所であって、ワード線とビット線の位置関係を明確にするものであり、図４０のＢ-Ｂ断面は、隣接したワード線の位置関係を示すものである。
【００５８】
図４０と図４１Ａ、図４１Ｂに示したように、フォトリソグラフィとドライエッチングによって、Ｘ方向に延在するワード線開口１３０ａを備えたトレンチ１３０をマスク膜１０４とシリコン基板１００に形成した。ここでは、トレンチ１３０とともに、シリコン基板１００の上部にシリコンピラー１００ｃ（半導体ピラー１００ｃ）を形成した。図４１Ａと図４１Ｂに示したように、トレンチ１３０の底部には、シリコン基板１００と絶縁膜１２８が露出している。本実施例では、トレンチ１３０の幅Ｗ５は６３ｎｍとした。
【００５９】
次に、図４２Ａ、図４２Ｂに示すように、熱酸化法により、トレンチ１３０の内面に１０ｎｍ厚のシリコン酸化膜である絶縁膜１３１を形成した。この時、シリコンピラー１００ｃ（半導体ピラー１００ｃ）の側面部ならびにシリコン基板１００の上面部は、ゲート絶縁膜となる絶縁膜１３１で覆われる。
【００６０】
次に、図４３Ａ、図４３Ｂに示すように、トレンチ１３０を含むシリコン基板１００の上面に、ＣＶＤ法により厚さ４ｎｍの窒化チタンであるバリア膜１３２を形成した。さらにトレンチ１３０を埋め込むように、タングステンである導電膜１３３をＣＶＤ法により形成した。この後、ＣＭＰ（Chemical Mechanical Polishing）にて絶縁膜１２９上に残留していた導電膜１３３を除去した。この時、図４３Ｂに示すように、シリコンピラー１００ｃ（半導体ピラー１００ｃ）は、ゲート絶縁膜となる絶縁膜１３１とバリア膜１３２と導電膜１３３で覆われる。
【００６１】
次に、図４４Ａ、図４４Ｂに示すように、異方性ドライエッチングによって、導電膜１３３をエッチバックして、厚さ５０ｎｍの導電膜１３３ａを形成した。このとき、新たなトレンチ１３４が形成される。このエッチバックでは、導電膜１３３と共にバリア膜１３２も除去できるので、図４４Ｂに示すように、トレンチ１３４の側面には、バリア膜１３２は残留していない。このため、バリア膜１３２は、トレンチ１３４の底面において導電膜１３３ａの底面と側面部を覆うバリア膜１３２ａとして残留している。
【００６２】
次に、図４５Ａ、図４５Ｂに示すように、ＣＶＤ法あるいはＡＬＤ法によってトレンチ１３４を覆うように１８ｎｍ厚のシリコン酸化膜である絶縁膜１３５を成膜した。この絶縁膜１３５は、均一な厚さとなるように成膜するので、図４５Ｂに示すように、幅Ｗ６が２７ｎｍである新たなトレンチ１３４ａが形成される。なお図４５Ａは、トレンチ１３４ａの側面部に成膜された絶縁膜１３５の断面を示しているので、絶縁膜１３５は絶縁膜１２９の上面まで覆っている。
【００６３】
次に、図４６Ａ、図４６Ｂに示すように、異方性ドライエッチングによるエッチバックによって、トレンチ１３４ａを境にして絶縁膜１３５を分割した。同様に、導電膜１３３ａとバリア膜１３２ａを分割して、それぞれ導電膜１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ（以降、４つの導電膜をまとめて、導電膜１３６と総称することがある）と、バリア膜１３７ａ、１３７ｂ、１３７ｃ、１３７ｄ（以降、４つのバリア膜をまとめて、バリア膜１３７と総称することがある）を形成した。ここで、導電膜１３６ａとバリア膜１３７ａは、ゲート絶縁膜となる絶縁膜１３１と接触してワード線１３８ａとなる。ワード線１３８ｂ、１３８ｃ、ワード線１３８ｄも同様である。以降、４つのワード線をまとめて、ワード線１３８と総称することがある。ここでワード線１３８ｂとワード線１３８ｃは、シリコンピラー１００ｃ（半導体ピラー１００ｃ）の両側の側面を覆って、一対のダブルゲートとして機能する。ワード線１３８ａと１３８ｄも、それぞれ対となるワード線を図示していないが、同様にダブルゲートとなっている。なお、このエッチバックによって、新たなトレンチ１３９が形成されるので、隣接するワード線（１３８ａと１３８ｂ、１３８ｃと１３８ｄ）同士が短絡するのを防止するため、トレンチ１３９の底面をバリア膜１３７ａ乃至１３７ｄよりも深い位置に形成した。
【００６４】
次に、図４７Ａ、図４７Ｂに示すように、ウエットエッチングによって、トレンチ１３９に残留していたシリコン酸化膜である絶縁膜１３５を除去して、新たなトレンチ１４０を形成した。この時、タングステンと窒化チタンであるワード線１３８とシリコン窒化膜であるマスク膜１０４と絶縁膜１２７は、除去されずに残留する。
【００６５】
次に、図４８Ａ、図４８Ｂに示したように、ＣＶＤ法によって、トレンチ１４０を覆うように８ｎｍ厚のシリコン窒化膜である絶縁膜１４１を成膜した。さらに、回転塗布法によって、トレンチ１４０を埋め込むようにシリコン酸化膜である絶縁膜１４２を形成した。この後、ＣＭＰによって、マスク膜１０４よりも上方の絶縁膜１４２を除去して、平坦化した。この時、平面視すると図４９に示すようになっており、図４０と同様に、ワード線１３８を埋め込んだトレンチ１４０が、それぞれ平行状態となってＸ方向に延在している。なおトレンチ１４０の右端部が分離されていないのは、前述したダブルゲート構造とした２本のワード線を右端部で一体化することで、電気的な制御を一括して行なうためである。また図４８Ａに示すように、ビット線１２６ｂは、絶縁膜１２８によってワード線１３８と絶縁されている。
【００６６】
この後、マスク膜１０４を除去して、シリコンピラー上部に拡散層を形成する工程、容量コンタクトプラグを形成する工程、キャパシタを形成する工程、配線を形成する工程などを経ると、図１に示したＤＲＡＭとなる半導体装置が完成する。
【００６７】
図５０は被覆膜１１９の成膜温度、膜厚を変化させた場合の熱酸化膜上での異物の有無、表面平坦性、成長速度、Ａｓ吸着量について得た試験結果をまとめたものである。縦型トランジスタの基板ダメージ低減のためには、被覆膜１１９は平坦な表面である必要がある。表面平坦性は、成膜温度が低温化するほど、また被覆膜１１９の膜厚が薄いほど良く、１０nmまで厚くすると凹凸が発生する。
【００６８】
被覆膜１１９の膜厚が０nmの場合（つまり被覆膜無し）、Ａｓ吸着量に問題があり、所望のＡｓ濃度を得ることができない。成膜温度を５１０℃まで低温化すると表面平坦性が１０nmでも確保されるが、５１０℃では被覆膜１１９の成長速度が５５０℃の２５％以下となり、工業的に実用的な時間で所望の膜厚を得ることができない。
【００６９】
以上のことから成膜温度は５１０℃より高く５５０℃より低くする必要がある。
【００７０】
本条件で被覆膜１１９の膜厚を１０nm以上の厚さにすると、５０nm以降の設計ルールの縦型トランジスタでは微細な凹凸により溝内で表面凹凸起因の”す”を形成してしまう。このため、被覆膜１１９、埋め込み膜１２１を一体化したドープ層１２４をエッチングで除去する際のエッチングレート不均一を誘発し、基板リークを発生させる。このため、被覆膜１１９の膜厚は０．５nm以上１０nm以下、好ましくは１nm以上１０nm以下である必要がある。
【００７１】
一般的に、シリコンピラー間にビット線を埋め込んだ縦型トランジスタの場合、ビット線は絶縁膜を介してシリコンピラーと接しているので、ビット線からシリコン基板へ電流がリークすることはない。しかしながら、ビット線を埋め込むトレンチをドライエッチングで形成する際に、ドライエッチングの対象膜である被覆膜にシームが生じている場合には、ビット線を絶縁する絶縁膜が局所的に薄膜化して、そこからビット線電流がリークすることにより、半導体装置が故障に至る問題があることは前述した通りである。
【００７２】
これに対し、本実施例による半導体装置では、被覆膜を形成する減圧ＣＶＤ法の加熱温度と被覆膜の膜厚を限定して、被覆膜におけるシームの発生を防いでいる。これにより、被覆膜のシームに起因してビット線の絶縁膜が局所的に薄くなることを防止できるので、ビット線電流のリークを防止して半導体装置が故障に至ることを防止することができる。
【符号の説明】
【００７３】
１００ シリコン基板
１０１、１０２ シリコンピラー
１０４ マスク膜
１０５ 絶縁膜
１０７、１１０、１１６，１２２ 絶縁膜
１０８ ワード線（ゲート電極）
１０９、１１１、１２１ 埋め込み膜
１１３ キャパシタ
１１４ サイドウォール絶縁膜
１１５ サイドウォール
１１９、１２３ 被覆膜
１２０ 不純物層
１２１ 埋め込み膜
１２４ ドープ層
１２５ バリア膜
１２６ 導電膜
１４６ａ、１４６ｂ、１４６ｃ 拡散層
１４７ａ、１４７ｂ ビット線
【特許請求の範囲】
【請求項１】
半導体基板の法線方向に複数の半導体ピラーを形成する工程と、
隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、
前記絶縁膜の前記溝の底部に近い領域に側面開口を形成する工程と、
前記溝の内部を覆うようにシリコン膜からなる被覆膜を形成する工程と、
前記被覆膜上に前記半導体ピラー内へ拡散させる不純物で構成された不純物層を形成する工程と、
前記不純物を、前記側面開口を塞ぐように形成されている前記被覆膜を通して前記半導体ピラー内に熱拡散させてソース又はドレイン用の拡散層を形成する工程と、を含み、
前記被覆膜の成膜温度を５１０℃より高く度５５０℃未満の範囲とすることにより、非晶質状態のシリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記被覆膜の膜厚を０．５nm以上で１０nm以下の範囲とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物層を形成する工程と前記拡散層を形成する工程の間に、前記溝を埋め込むようにシリコン膜による埋め込み膜を形成し、前記不純物を前記埋め込み膜及び前記被覆膜に熱拡散させてドープ層として一体化させる工程を含む、ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記不純物層が前記被覆膜の表面に不純物を吸着させることによって形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の法線方向に複数の半導体ピラーを形成する工程と、
隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、
前記絶縁膜の前記溝の底部に近い領域に側面開口を形成する工程と、
前記溝の内部を覆うようにシリコン膜からなる被覆膜を形成する工程と、
前記被覆膜上に前記半導体ピラー内へ拡散させる不純物で構成された不純物層を形成する工程と、
前記不純物を、前記側面開口を塞ぐように形成されている前記被覆膜を通して前記半導体ピラー内に熱拡散させてソース又はドレイン用の拡散層を形成する工程と、を含み、
前記被覆膜の成膜温度を５１０℃より高く度５５０℃未満の範囲とすることにより、非晶質状態のシリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記被覆膜の膜厚を０．５nm以上で１０nm以下の範囲とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物層を形成する工程と前記拡散層を形成する工程の間に、前記溝を埋め込むようにシリコン膜による埋め込み膜を形成し、前記不純物を前記埋め込み膜及び前記被覆膜に熱拡散させてドープ層として一体化させる工程を含む、ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記不純物層が前記被覆膜の表面に不純物を吸着させることによって形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１Ａ】
【図４１Ｂ】
【図４２Ａ】
【図４２Ｂ】
【図４３Ａ】
【図４３Ｂ】
【図４４Ａ】
【図４４Ｂ】
【図４５Ａ】
【図４５Ｂ】
【図４６Ａ】
【図４６Ｂ】
【図４７Ａ】
【図４７Ｂ】
【図４８Ａ】
【図４８Ｂ】
【図４９】
【図５０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１Ａ】
【図４１Ｂ】
【図４２Ａ】
【図４２Ｂ】
【図４３Ａ】
【図４３Ｂ】
【図４４Ａ】
【図４４Ｂ】
【図４５Ａ】
【図４５Ｂ】
【図４６Ａ】
【図４６Ｂ】
【図４７Ａ】
【図４７Ｂ】
【図４８Ａ】
【図４８Ｂ】
【図４９】
【図５０】
【公開番号】特開２０１３−９８５１０（Ｐ２０１３−９８５１０Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２４３０８２（Ｐ２０１１−２４３０８２）
【出願日】平成２３年１１月７日（２０１１．１１．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１１月７日（２０１１．１１．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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