半導体装置およびその製造方法
【課題】ゲート電極の断線による縦型トランジスタの故障を改善すること。
【解決手段】半導体装置は、第１の方向（Ｙ）に互いに隙間を空けて形成された複数の半導体ピラー（５Ａ１〜５Ａ５）から成る半導体ピラー群（５）を含む。半導体ピラー群（５）の内、両端部を除く中間部に位置する半導体ピラー（５Ａ２〜５Ａ４）のいずれか１つである特定の半導体ピラー（５Ａ３）と隣接して、ダミーピラー（６）が第１の方向（Ｙ）と直交する第２の方向（Ｘ）に設けられている。ゲート絶縁膜（１０）が、複数の半導体ピラー（５Ａ１〜５Ａ５）の各々の外周面とダミーピラー（６）の外周面の一部とに形成されている。ゲート絶縁膜（１０）を介して、複数の半導体ピラー（５Ａ１〜５Ａ５）の間の隙間と特定の半導体ピラー（５Ａ３）とダミーピラー（６）との間の隙間とを埋めるように、ゲート電極（１１）が、複数の半導体ピラーの側面とダミーピラーの側面とに形成されている。
【解決手段】半導体装置は、第１の方向（Ｙ）に互いに隙間を空けて形成された複数の半導体ピラー（５Ａ１〜５Ａ５）から成る半導体ピラー群（５）を含む。半導体ピラー群（５）の内、両端部を除く中間部に位置する半導体ピラー（５Ａ２〜５Ａ４）のいずれか１つである特定の半導体ピラー（５Ａ３）と隣接して、ダミーピラー（６）が第１の方向（Ｙ）と直交する第２の方向（Ｘ）に設けられている。ゲート絶縁膜（１０）が、複数の半導体ピラー（５Ａ１〜５Ａ５）の各々の外周面とダミーピラー（６）の外周面の一部とに形成されている。ゲート絶縁膜（１０）を介して、複数の半導体ピラー（５Ａ１〜５Ａ５）の間の隙間と特定の半導体ピラー（５Ａ３）とダミーピラー（６）との間の隙間とを埋めるように、ゲート電極（１１）が、複数の半導体ピラーの側面とダミーピラーの側面とに形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、縦型トランジスタを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
トランジスタの微細化の対策として、縦型ＳＧＴ（Surround Gate transistor）構造を有する３次元トランジスタが知られている。３次元トランジスタは、半導体基板の主面（Ｘ方向とＹ方向とによって規定されるＸＹ平面）に対して垂直方向（Ｚ方向）に延びるシリコンピラー（半導体の基柱）をチャネルとして用いるトランジスタである。以下では、このような３次元トランジスタを、単に、縦型トランジスタとも呼ぶことにする。
【０００３】
このような縦型トランジスタ（縦型ＳＧＴ構造）を有する半導体装置は、従来から種々提案されている。
【０００４】
例えば、特開２００９−０８１３８９号公報（特許文献１）は、完全空乏化が可能な太さに形成され、Ｘ、Ｙの２方向に整列配置された４つの半導体の基柱（シリコンピラー）と、複数の基柱の各々の外周面に設けられたゲート絶縁膜と、複数の基柱の隙間を埋めて複数の基柱の各々の側面を覆うゲート電極と、を備えた半導体装置を開示している。すなわち、特許文献１は、複数の単位トランジスタを並列に配置したのと同等の特性を持つ、半導体装置（縦型トランジスタ）を開示している。半導体の基柱の側面に形成されたゲート電極同士を接触させ、１つのゲート電極として機能させている。ゲート電極にゲート電圧を給電するために、複数のシリコンピラーからなるシリコンピラー群（半導体ピラー群）の周囲に、ゲート吊りシリコンピラー（ダミーピラー）が形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０８１３８９号公報（段落［０００９］、［００２０］、［００２４］、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示されている縦型トランジスタは、ＸおよびＹの２方向に整列配置された４つのシリコンピラーからなる構成を有している。また、ゲート電圧給電用のダミーピラーが４つのシリコンピラーと同じ活性領域に配置されている。しかし、半導体集積回路を構成するためには、複数の半導体ピラー（シリコンピラー）を所定の一方向に直線的に配置し、その配置の延長線上の一端部にゲート給電用のダミーピラーを配置して複数の半導体ピラーを並列接続する縦型トランジスタを用いる場合がある。
【０００７】
しかしながら、上記のような複数の半導体ピラーを所定の一方向に直線的に配置し、その配置の延長線上の一端部にゲート給電用のダミーピラーを配置して複数の半導体ピラーを並列接続する縦型トランジスタでは、延長線上の一端部に配置されたダミーピラーからゲート電極にゲート電圧を供給したとすると、次に述べるような問題がある。すなわち、所定の一方向に配置された半導体ピラーの内、ダミーピラーに隣接する半導体ピラーに形成不良が生じて半導体ピラーが形成されなかった場合、その部分でゲート電極が断線してしまい、他方の端部までの単位トランジスタが全て動作不良となる虞がある。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、所定の方向に互いに隙間を空けて形成された複数の半導体ピラーから成る半導体ピラー群と、この半導体ピラー群の内、両端部を除く中間部に位置する半導体ピラーのいずれか１つである特定の半導体ピラーと隣接して、所定の方向と直交する方向に設けられたダミーピラーと、複数の半導体ピラーの各々とダミーピラーの一部とに形成されたゲート絶縁膜と、このゲート絶縁膜を介して、複数の半導体ピラーの間の隙間と、特定の半導体ピラーとダミーピラーとの間の隙間とを埋めるように、複数の半導体ピラーの側面とダミーピラーの側面とに形成されたゲート電極と、を備える。
【０００９】
また、本発明による半導体装置の製造方法は、基板上に、所定の方向に互いに隙間を空けた複数の半導体ピラーから成る半導体ピラー群と、この半導体ピラー群の内、両端部を除く中間部に位置する半導体ピラーのいずれか１つである特定の半導体ピラーと隣接して、所定の方向と直交する方向にダミーピラーと、を形成する工程と、各半導体ピラーの周囲に露出する基板の表面に第１の絶縁膜を形成する工程と、第１の絶縁膜を介して基板に不純物を注入し、第１の絶縁膜の下にドレイン拡散層を形成する工程と、複数の半導体ピラーの各々の外周面とダミーピラーの外周面の一部とにゲート絶縁膜を形成する工程と、このゲート絶縁膜を介して、複数の半導体ピラーの間の隙間と特定の半導体ピラーとダミーピラーとの間の隙間とを埋めて、複数の半導体ピラーの側面とダミーピラーの側面とにゲート電極を形成する工程と、を有する。
【発明の効果】
【００１０】
本発明によると、複数個の半導体ピラーを間隔を空けて所定の方向に並列（一列）に配置した半導体ピラー群の内、両端部を除く中間部に位置する半導体ピラーのいずれか１つである特定の半導体ピラーと隣接させてダミーピラーを設けたので、ゲート電極の断線による縦型トランジスタの故障を改善することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明の第１の実施例による半導体装置の平面図である。
【図１Ｂ】図１Ａの線Ｘ１−Ｘ１’における断面図である。
【図１Ｃ】図１Ａの線Ｙ１−Ｙ１’における断面図である。
【図２Ａ】シリコン基板に素子分離溝（ＳＴＩ）を形成する工程を示す平面図である。
【図２Ｂ】図２Ａの線Ｘ１−Ｘ１’における断面図である。
【図３Ｂ】シリコン基板の全面に絶縁膜およびマスク膜を形成して、絶縁膜とマスク膜とをパターニングする工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図４Ａ】マスク膜をマスクとして露出させたシリコン基板をトライエッチングして、５つのシリコンピラーとダミーピラーとを形成する工程を示す平面図である。
【図４Ｂ】図４Ａの線Ｘ１−Ｘ１’における断面図である。
【図４Ｃ】図４Ａの線Ｙ１−Ｙ１’における断面図である。
【図５Ｂ】５つのシリコンピラーとダミーピラーとマスク膜の側面にサイドウォール膜を形成し、シリコン基板の露出部分に第１の絶縁膜を形成する工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図６Ｂ】イオン注入によって、第１の絶縁膜の下方にピラー下部拡散層（ドレイン拡散層）を形成し、サイドウォール膜と熱酸化膜とを除去する工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図７Ａ】５つのシリコンピラー及びダミーピラーの側面にゲート絶縁膜を形成し、５つのシリコンピラー及びダミーピラーの側面にのみゲート電極を形成する工程を示す平面図である。
【図７Ｂ】図７Ａの線Ｘ１−Ｘ１’における断面図である。
【図７Ｃ】図７Ａの線Ｙ１−Ｙ１’における断面図である。
【図８Ｂ】５つのシリコンピラーとダミーピラーとを埋め込むように、第１層間絶縁膜を形成し、マスク膜を成膜する工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図９Ｂ】マスク膜の一部を除去して第１開口部を形成し、絶縁膜を除去してシリコンピラーの上方に第２開口部を形成する工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図１０Ｂ】第２開口部の内壁へ絶縁膜を形成し、第２開口部から不純物を注入してピラー上部拡散層（ソース拡散層）を形成し、第２開口部の内壁へサイドウォール膜を形成し、シリコンピラーの上面に形成されていた絶縁膜を除去して、シリコンピラーの上面を露出させる工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図１１Ｂ】第２開口部を塞ぐようにシリコンピラーの上面にシリコンプラグを成長させ、ピラー上部拡散層（ソース拡散層）と電気的に接触させる工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図１２Ｂ】第２層間絶縁膜を形成し、ストッパー膜を成膜し、第３層間絶縁膜を成膜する工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図１３Ａ】コンタクト孔を形成する工程を示す平面図である。
【図１３Ｂ】図１３Ａの線Ｘ１−Ｘ１’における断面図である。
【図１３Ｃ】図１３Ａの線Ｙ１−Ｙ１’における断面図である。
【図１４Ａ】コンタクト孔の内部を金属膜で埋め込んで、メタルコンタクトプラグを形成する工程を示す平面図である。
【図１４Ｂ】図１４Ａの線Ｘ１−Ｘ１’における断面図である。
【図１４Ｃ】図１４Ａの線Ｙ１−Ｙ１’における断面図である。
【図１５Ａ】本発明の第２の実施例による半導体装置の平面図である。
【図１５Ｂ】図１５Ａの線Ｘ１−Ｘ１’における断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の第１実施例について詳細に説明する。
【実施例１】
【００１３】
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向はシリコン基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の表面と水平な面においてＸ方向と直交する方向である。尚、Ｙ方向は第１の方向とも呼ばれ、Ｘ方向は第２の方向とも呼ばれる。また、図示の例では、Ｙ方向は所定の方向であり、Ｘ方向は所定の方向に直交する方向である。
【００１４】
図１Ａ、図１Ｂ、および図１Ｃは、本発明の第１実施例に係る半導体装置の構造を示す模式図である。図１Ａは、本第１実施例による半導体装置の平面図である。図１Ｂは、図１Ａの線Ｘ１-Ｘ１’における断面図である。図１Ｃは、図１Ａの線Ｙ１-Ｙ１’における断面図である。但し、図１Ａでは、構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを記載している。
【００１５】
まず、図１Ｂ乃至図１Ｃを参照すると、シリコン基板１上には、素子分離領域となるＳＴＩ（Shallow Trench Isolation）２が設けられている。ＳＴＩ２に囲まれた活性領域３９の中央部には、５つのシリコンピラー５Ａが立設されている。ここでは、図１ＣのＹ方向（第１の方向）において、右側から左側へ向かって順番に、５個のシリコンピラー５Ａを、それぞれ、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５と区別して記している。また、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５は、総称してシリコンピラー群５と呼ばれる。尚、各シリコンピラーは、「半導体ピラー」とも呼ばれる。すなわち、シリコンピラー群５は、第１の方向（Ｙ方向）に互いに間隔を空けて配置された複数のシリコンピラー５Ａ１乃至５Ａ５から成る。シリコンピラー群５は、半導体ピラー群５とも呼ばれる。
【００１６】
各シリコンピラー５Ａは、単位トランジスタ５０Ａのチャネル部を構成する柱状の半導体層である。ここでは、５個の単位トランジスタ５０Ａを、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５に対応して、それぞれ、第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５と区別して記している。また、第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５は、総称して単位トランジスタ群５０とも呼ばれる。
【００１７】
第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５は、ＳＴＩ２に区画された活性領域３９内に全てが同一の高さで配置されている。各シリコンピラー５Ａの太さ（シリコン基板１に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さにしている。
【００１８】
各シリコンピラー５Ａの上端部と下端部には、それぞれ不純物拡散層が設けられている。各シリコンピラー５Ａの上端部に位置したピラー上部拡散層１６はソース拡散層であり、各シリコンピラー５Ａの下端部に位置したピラー下部拡散層９はドレイン拡散層である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたシリコンピラー５Ａの中央部は、チャネル部である。
【００１９】
図１Ａに示すように、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５からなるシリコンピラー群５の中央部に位置する第３のシリコンピラー５Ａ３とＸ方向に隣接するように、ダミーピラー６Ａが配置されている。ダミーピラー６Ａは、活性領域３９とＳＴＩ２に跨る位置に配置され、活性領域３９側に位置するダミーシリコンピラー６Ａ１とＳＴＩ２側に位置する絶縁膜ピラー６Ａ２で構成される。ダミーシリコンピラー６Ａ１の一側面と絶縁膜ピラー６Ａ２の一側面が接触して、ダミーシリコンピラー６Ａ１と絶縁膜ピラー６Ａ２とを合体した複合ピラーを構成している。ダミーシリコンピラー６Ａ１の側面の内、絶縁膜ピラー６Ａ２と接触する一側面と反対側に位置する他の一側面が第３のシリコンピラー５Ａ３の一側面に対向する配置となっている。第３のシリコンピラー５Ａ３は特定の半導体ピラーとも呼ばれる。
【００２０】
図１Ｂ、図１Ｃに示すように、５つのシリコンピラー５Ａとダミーシリコンピラー６Ａ１とは、活性領域３９内のシリコン基板１の表面をエッチングして設けられている。ダミーシリコンピラー６Ａ１は、シリコン基板１のエッチングした表面から突出した柱状の半導体層である。絶縁膜ピラー６Ａ２は、ＳＴＩ２の表面をエッチングして設けられており、ＳＴＩ２のエッチングした表面から突出した柱状の絶縁層である。ダミーピラー６Ａの側面には、給電用ゲート電極１１ｂが配置されている。また、各シリコンピラー５Ａの側面にはトランジスタ用ゲート電極１１ａが配置されている。トランジスタ用ゲート電極１１ａと給電用ゲート電極１１ｂに共通する説明には、ゲート電極１１の記載を用いる。ゲート電極１１は、特定の半導体ピラーとダミーピラー６Ａの間の空間を埋設してトランジスタ用ゲート電極１１ａと給電用ゲート電極１１ｂとが相互に接続された構成となっている。
【００２１】
ダミーピラー６Ａは、ゲート電極１１の高さを嵩上げして給電用ゲート電極１１ｂと上部のゲート吊り配線４２Ａとの距離を小さくするための突起層として機能する。隣接するシリコンピラー５Ａの間隔、並びに、ダミーピラー６Ａと特定のシリコンピラー５Ａ３との間隔（特定のシリコンピラー５Ａ３とダミーピラー６Ａとの隙間のＸ方向の幅）は、ゲート電極１１の膜厚の２倍以下としている。ゲート吊り配線４２Ａは、単にゲート配線とも呼ばれる。
【００２２】
尚、ダミーピラー６Ａは、後述するように、トランジスタ用ゲート電極１１ａへゲート電圧を供給するために用いられるので、「ゲート給電用ダミーピラー」とも呼ばれる。
【００２３】
図１Ａに示すように、ダミーピラー６Ａは、シリコンピラー群５の中間部に位置するシリコンピラー（図示の例では、特定のシリコンピラー５Ａ３）と隣接して、第１の方向（Ｙ方向）と直交する第２の方向（Ｘ方向）に設けられている。本明細書中において、「中間部」とは、両端部を除く部分を言う。尚、両端部とは、図示の例では、第１および第５のシリコンピラー５Ａ１および５Ａ５の部分に相当する。したがって、図示の例では、「中間部」は、第２乃至第４のシリコンピラー５Ａ２〜５Ａ４の部分に相当する。
【００２４】
図示の例のように、ダミーピラー６Ａは、シリコンピラー群５の中央部に位置する特定のシリコンピラー５Ａ３と隣接して、第１の方向と直交する第２の方向に設けられていることが好ましい。しかしながら、ダミーピラー６Ａは、第１の方向に配置された複数のシリコンピラー５Ａ１乃至５Ａ５の内、両端部を除く中間部に位置するシリコンピラー５Ａ２〜５Ａ４のいずれか１つである特定のシリコンピラーに隣接して、第１の方向と直交する第２の方向に設けられて良い。
【００２５】
図１Ｂ、図１Ｃに示すように、各シリコンピラー５Ａとダミーシリコンピラー６Ａ１との周囲に位置する活性領域３９をエッチングして掘り下げたシリコン基板１の表面には、第１の絶縁膜８が設けられている。第１の絶縁膜８は、各シリコンピラー５Ａの底部とダミーシリコンピラー６Ａ１の底部との周囲を覆って、ＳＴＩ２に達している。ピラー下部拡散層９は、第１の絶縁膜８の下方で第１の絶縁膜８と重なるように配置されている。したがって、第１の絶縁膜８はゲート電極１１とピラー下部拡散層９との間に形成されており、第１の絶縁膜８によってピラー下部拡散層９とゲート電極１１とが電気的に絶縁されている。ピラー下部拡散層９は、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５同士を電気的に接続しており、単位トランジスタ群５０（第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５）に共通のドレイン部を構成する。なお、ＳＴＩ２は、ピラー下部拡散層９よりも深く設けられており、ＳＴＩ２を挟んで隣接する領域同士でピラー下部拡散層９が導通しないようになっている。
【００２６】
各シリコンピラー５Ａとダミーシリコンピラー６Ａ１との側面には、ゲート絶縁膜１０が配置されている。また、ゲート絶縁膜１０を介して各シリコンピラー５Ａの側面にトランジスタ用ゲート電極１１ａが配置されている。また、ダミーピラー６Ａの側面には給電用ゲート電極１１ｂが配置されている。ゲート電極１１は、ＳＴＩ２の内壁面と、ＳＴＩ２の上面に積層された絶縁膜３の内壁面と、マスク膜４の内壁面の一部にも設けられている。ゲート絶縁膜１０は、各シリコンピラー５Ａの側面を覆って第１の絶縁膜８と接続されている。各シリコンピラー５Ａのチャネル部とピラー上部拡散層１６と第１の絶縁膜８の下部に配置されたピラー下部拡散層９は、ゲート絶縁膜１０と第１の絶縁膜８によって、ゲート電極１１と電気的に絶縁されている。
【００２７】
各々のシリコンピラー同士の間隔は、ゲート電極１１の膜厚の２倍以下とされている。
【００２８】
ゲート絶縁膜１０を介して、各シリコンピラー５Ａの側面に設けられたトランジスタ用ゲート電極１１ａは、シリコンピラー５Ａの間隔がトランジスタ用ゲート電極１１ａの膜厚の２倍以下とされた部分で互いに接触して一体化され、各シリコンピラー５Ａに共有される１つのゲート電極として機能する。隣接するシリコンピラー５Ａの間の空間は、トランジスタ用ゲート電極１１ａによって、各シリコンピラー５Ａの高さ方向全体に埋設されている。
【００２９】
シリコンピラー群５の中央部に位置する第３のシリコンピラー（特定のシリコンピラー）５Ａ３とダミーピラー６Ａとの間隔は、ゲート電極１１の膜厚の２倍以下とされている。これにより、第３のシリコンピラー５Ａ３の側面に配置されるトランジスタ用ゲート電極１１ａとダミーピラー６Ａの側面に配置される給電用ゲート電極１１ｂは、各々のピラー間隔がゲート電極１１の膜厚の２倍以下とされた部分で互いに接触し、接続される構成となる。
【００３０】
従って、ダミーピラー６Ａの側面に配置された給電用ゲート電極１１ｂに対して上層のゲート給電配線から供給されたゲート電圧は、第３のシリコンピラー５Ａ３を介して各シリコンピラー５Ａに共有されるトランジスタ用ゲート電極１１ａに印加される。
【００３１】
すなわち、本第１実施例による半導体装置は、第１の方向（Ｙ）に互いに隙間を空けて配置された複数の半導体ピラー（５Ａ１〜５Ａ５）から成る半導体ピラー群（５）と、この半導体ピラー群（５）の内、両端部を除く中間部に位置する半導体ピラー（５Ａ２〜５Ａ４）のいずれか１つである特定の半導体ピラー（５Ａ３）と隣接して、第１の方向（Ｙ）と直交する第２の方向（Ｘ）に設けられたダミーピラー（６Ａ）と、複数の半導体ピラー（５Ａ１〜５Ａ５）の各々の側面とダミーピラー（６Ａ）の側面の一部とに形成されたゲート絶縁膜（１０）と、このゲート絶縁膜（１０）を介して、複数の半導体ピラー（５Ａ１〜５Ａ５）の間の隙間と、特定の半導体ピラー（５Ａ３）とダミーピラー（６Ａ）との間の隙間とを埋めるように、複数の半導体ピラー（５Ａ１〜５Ａ５）の側面とダミーピラー（６Ａ）の側面とに形成されたゲート電極（１１）と、を備えている。
【００３２】
ＳＴＩ２、ダミーピラー６Ａの上面には、絶縁膜３とマスク膜４が配置されている。更にゲート電極１１と第１の絶縁膜８とを覆って第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、ＳＴＩ２と絶縁膜３とマスク膜４との壁面に囲まれた領域、すなわちピラー溝形成領域Ａ内を埋設するように設けられている。マスク膜４と第１層間絶縁膜１２との表面には、第２層間絶縁膜２０が設けられている。第２層間絶縁膜２０を覆ってストッパー膜２１が設けられ、更にストッパー膜２１を覆って第３層間絶縁膜２４が設けられている。
【００３３】
第３層間絶縁膜２４の表面には、ゲート吊り配線４２Ａが配置されている。ゲート吊り配線４２Ａは、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０及び第１層間絶縁膜１２を貫通するゲート用メタルコンタクトプラグ（導電プラグ）４１Ａによって給電用ゲート電極１１ｂと接続されている。
【００３４】
導電プラグ４１Ａは、ダミーピラー６Ａと部分的に重なる位置に設けられている。より詳細には、導電プラグ４１Ａは、絶縁層ピラー６Ａ２と部分的に重なる位置に設けられている。ダミーピラー６Ａの上には、マスク膜４が配置されており、導電プラグ４１Ａは、マスク膜４の側面に位置した給電用ゲート電極１１ｂの上端部と接続されている。ダミーピラー６Ａの上に配置されたマスク膜４は、ダミーピラー６Ａと共に、給電用ゲート電極１１ｂの高さを嵩上げして、給電用ゲート電極１１ｂとゲート吊り配線４２Ａとの距離を小さくするための突起層として機能する。
【００３５】
第３層間絶縁膜２４上には、第１および第２のメタル配線３３、３４が配置されている。第１のメタル配線３３とシリコンピラー群５のピラー上部拡散層１６との間には、シリコンプラグ１９とソース用メタルコンタクトプラグ（導電プラグ）３０Ａとが設けられている。シリコンプラグ１９は、第１層間絶縁膜１２とトランジスタ用ゲート電極１１ａとで取り囲まれている。導電プラグ３０Ａは、第３層間絶縁膜２４、ストッパー膜２１及び第２層間絶縁膜２０を貫通している。したがって、第１のメタル配線３３は、シリコンプラグ１９と、導電プラグ３０Ａとを介して、各シリコンピラー５Ａの各々のピラー上部拡散層（ソース拡散層）１６と接続されている。これにより、各単位トランジスタ５０Ａは、ピラー下部拡散層９を共有すると共に、第１メタル配線３３によって各々のピラー上部拡散層が相互に接続される一つの並列トランジスタを構成している。
【００３６】
シリコンプラグ１９は、シリコン中にヒ素等のｎ型不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共に単位トランジスタ５０Ａのソース部を構成する。シリコンプラグ１９の側面には、サイドウォール膜１８と絶縁膜１７とが配置されている。サイドウォール膜１８と絶縁膜１７とによって、シリコンプラグ１９とトランジスタ用ゲート電極１１ａとが電気的に絶縁されている。サイドウォール膜１８と絶縁膜１７との組み合わせは、第２の絶縁膜とも呼ばれる。
【００３７】
第２のメタル配線３４とピラー下部拡散層９との間には、ドレイン用メタルコンタクトプラグ（導電プラグ）３１Ａが設けられている。導電プラグ３１Ａは、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０、第１層間絶縁膜１２及び第１の絶縁膜８を貫通している。したがって、第２のメタル配線３４は、導電プラグ３１Ａによって、ピラー下部拡散層（ドレイン拡散層）９と接続されている。導電プラグ３１Ａは、シリコンピラー群５に対してダミーピラー６Ａとは反対側の活性領域３９内に配置されている。
【００３８】
次に、図１Ａの平面図を参照すると、本実施例の半導体装置は、ＳＴＩ２で囲まれたピラー溝形成領域Ａ内に活性領域３９とＳＴＩ２の一部となるＳＴＩ２ａが隣接して配置される構成となっている。したがって、矩形の活性領域３９を構成する4辺の内、３辺がＳＴＩ２に接し、残りの１辺がＳＴＩ２ａに接している。活性領域３９には、各々が平面視矩形の第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５からなるシリコンピラー群５が設けられている。第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５は、互いに間隔を空けて、Ｙ方向（第１の方向）へ直線状（一列）に配置されている。各シリコンピラー５Ａは、各単位トランジスタ５０のチャネル部を構成するものである。活性領域３９には、各シリコンピラー５Ａをチャネル部とする第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５から成る単位トランジスタ群５０が配置されている。
【００３９】
図示の第１の実施例においては、１つの縦型トランジスタが、第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５の集合体である単位トランジスタ群５０によって構成されている。しかしながら、単位トランジスタ群５０を構成する単位トランジスタの個数Ｎは５つに限定されない。尚、単位トランジスタ５０Ａの個数Ｎは３以上の整数である。
【００４０】
シリコンピラー群５の直上には、シリコンプラグ１９、ソース用メタルコンタクトプラグ３０Ａ及び第１のメタル配線３３が配置されている。シリコンピラー群５、シリコンプラグ１９及びソース用メタルコンタクトプラグ３０Ａは、平面視において、同一領域内で互いに重なって配置されている。第１のメタル配線３３は、Ｙ方向に延在するように配置されている。
【００４１】
複数のシリコンピラー５Ａ１乃至５Ａ５の集合体であるシリコンピラー群５の中心に位置する第３のシリコンピラー（特定の半導体ピラー）５Ａ３と隣接するように、平面視矩形のダミーピラー６Ａが設けられている。ダミーピラー６Ａは、ピラー溝形成領域Ａ内に位置する活性領域３９とＳＴＩ２ａの境界部分に配置される。ダミーピラー６ＡのＹ方向の幅は、シリコンピラー５Ａの幅と同じであるが、Ｘ方向の幅は特に限定されるものではない。ダミーピラー６Ａの上には、平面視矩形の導電プラグ４１Ａが配置されている。導電プラグ４１Ａは、平面視において、絶縁層ピラー６Ａ２と部分的に重なる位置に配置されているが、ＸＹ方向において絶縁層ピラー６Ａ２の外側に若干はみ出している。そして、このはみ出した部分で、導電プラグ４１Ａは、ダミーピラー６Ａの側面に設けられた給電用ゲート電極１１ｂと接続されている。
【００４２】
なお図１Ａでは、第１の方向（Ｙ方向）にシリコンピラー群５を構成するシリコンピラーを５個配置し、導電プラグ３１Ａ、シリコンピラー群５およびダミーピラー６Ａを第１の方向に垂直な第２の方向（Ｘ方向）に配置し、ドレイン配線３４、ソース配線３３、およびゲート吊り配線４２Ａをこれらと重なるように配置したが、各構成要素の配置は、これに限定されない。例えば、シリコンピラー群５がＹ方向へ延在した偶数個のシリコンピラー５Ａで構成されている場合は、シリコンピラー群５の中心となるシリコンピラー５Ａ同士の接続部へダミーピラー６Ａを隣接させても良い。
【００４３】
次に、第１実施例による半導体装置の製造方法について、詳細に説明する。
【００４４】
図２〜図１４は、本第１実施例による半導体装置の製造方法を説明するための工程図面である。図２〜図１４の夫々（図○）において、図○Ａは各製造工程における半導体装置の平面図であり、図○Ｂは図○Ａの線Ｘ１-Ｘ１’における断面図であり、図○Ｃは図○
Ａの線Ｙ１-Ｙ１’における断面図である。なお各製造工程の説明は、主として図○Ｂの
断面図を用いて行い、適宜、図○Ａ、図○Ｃの図面を追加して図○Ｂの補足を行う。また図○Ａでは、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で記載している。
【００４５】
まず、図２Ａおよび図２Ｂに示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ｐ型のシリコン基板１に溝２ｃを形成する。次に、溝２ｃの内部を埋め込むように、シリコン基板１の全面へシリコン酸化膜やシリコン窒化膜からなる素子分離絶縁膜２ｄをＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１上の不要な素子分離絶縁膜２ｄをＣＭＰ（Chemical Mechanical Polishing）法により除去して、溝２ｃの内部だけに残すことにより、素子分離領域となるＳＴＩ２を形成する。ここで、ＳＴＩ２に囲まれたシリコン基板１は、活性領域３９となっている。
【００４６】
次に、図３Ｂに示すように、ＣＶＤ法によって、シリコン基板１上にシリコン酸化膜である絶縁膜３を２ｎｍ厚となるように形成してから、その絶縁膜３上にシリコン窒化膜であるマスク膜４を１２０ｎｍ厚となるように形成する。
【００４７】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３とマスク膜４をパターニングする。これにより、ピラー溝形成領域Ａを確定するマスク膜４Ｃが形成される。また、シリコンピラー５Ａ用のマスク膜４Ａと、ダミーピラー６Ａ用のマスク膜４Ｂと、が同時に形成される。ピラー溝形成領域Ａ内において各マスク膜を除く領域には、活性領域３９を構成するシリコン基板１の表面とＳＴＩ２の一部からなるＳＴＩ２ａの表面が露出している。マスク膜４Ａは、第１の方向（Ｙ方向）に整列させて形成する。マスク膜４Ｂは、第１の方向に整列するマスク膜４Ａの両端部を除く中間部に位置するマスク膜４Ａに隣接するように形成する。また、マスク膜４Ｂは、活性領域３９とＳＴＩ２ａに跨る位置に形成する。
【００４８】
次に、図４Ａ、図４Ｂ、および図４Ｃに示すように、マスク膜４Ａ、４Ｂ、４Ｃをマスクとして、上面が露出している活性領域３９並びにＳＴＩ２ａをドライエッチングし、深さが１５０ｎｍとなる５個のシリコンピラー５Ａ１〜５Ａ５とダミーピラー６Ａを形成する。ダミーピラー６Ａは、活性領域３９側に形成されるダミーシリコンピラー６Ａ１と、ＳＴＩ２側に形成される絶縁層ピラー６Ａ２が合体した複合ピラーで構成される。
【００４９】
具体的には、活性領域３９内に、単位トランジスタを構成するシリコンピラー５Ａ１〜５Ａ５を第１の方向へ５個配置し、それぞれのシリコンピラー５Ａの間隔をこの後形成するゲート電極の膜厚の２倍以下とする。同様に、ゲート電極の膜厚の２倍以下の間隔で、第３のシリコンピラー（特定の半導体ピラー）５Ａ３と隣接するように、第１の方向に垂直な第２の方向にダミーピラー６Ａを１つ配置する。各々のシリコンピラー５Ａの平面サイズは同一とする。トランジスタのチャネル部を構成する各シリコンピラー５Ａの太さ（シリコン基板１の上面に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さである。また、ダミーピラー６Ａの第１の方向の幅はシリコンピラーの幅と同じであるが、第２の方向の幅はシリコンピラー５Ａと同じサイズである必要はない。
【００５０】
次に、図５Ｂに示すように、ＣＶＤ法により厚さ５ｎｍのシリコン窒化膜を全面に成膜した後、全面エッチバックを行って、各シリコンピラー５Ａとダミーピラー６Ａとマスク膜４Ａ、４Ｂ、４Ｃとの側面にサイドウォール膜７を形成する。このとき、ＳＴＩ２の側面にもサイドウォール膜７が形成される。
【００５１】
次に、熱酸化法によって、活性領域３９の底面に露出しているシリコン基板１の表面に厚さ３０ｎｍのシリコン酸化膜からなる第１の絶縁膜８を形成する。このとき、各シリコンピラー５Ａとダミーピラー６Ａの側面には、サイドウォール膜７が形成されており、夫々の上面にはマスク膜４が形成されているため、シリコン酸化膜は形成されない。
【００５２】
次に、図６Ｂに示すように、イオン注入法によって、第１の絶縁膜８の下に位置するシリコン基板１に砒素などのｎ型不純物を導入し、第１の絶縁膜８に接するピラー下部拡散層９を形成する。ここで、ピラー下部拡散層９は、５個のシリコンピラー５Ａ１〜５Ａ５で共有される。
【００５３】
この時、トランジスタとなる各シリコンピラー５Ａの側面はサイドウォール膜７で保護されているので、ピラー部への散乱イオンの注入を防止できる。サイドウォール膜７がない場合には、予期せぬ不純物がチャネルとなるピラー部に注入されてしまい、トランジスタの閾値電圧を制御することが困難となる。
【００５４】
次に、ドライエッチング法あるいはウェットエッチング法によって、サイドウォール膜７を除去する。
【００５５】
次に、図７Ａ、図７Ｂ、および図７Ｃに示すように、熱酸化法によって、各シリコンピラー５Ａ及びダミーシリコンピラー６Ａ１の側面に３ｎｍ厚のシリコン酸化膜であるゲート絶縁膜１０を形成する。
【００５６】
次に、シリコン基板１の全面にゲート電極となる２０ｎｍ厚の多結晶シリコン膜をＣＶＤ法により成膜した後、ドライエッチング法を用いて全面エッチバックを行い、各シリコンピラー５Ａの側面にトランジスタ用ゲート電極１１ａを形成する。同時に、ダミーピラー６Ａの側面に給電用ゲート電極１１ｂを形成する。モノシラン（ＳｉＨ４）ガスなどの熱分解を用いるＣＶＤ法で成膜した多結晶シリコン膜は、表面反応律速で成膜されるために段差被覆性が極めて良好となる。すなわち、平面上であっても、シリコンピラーの側面上であっても同じ膜厚で形成することができる。
【００５７】
多結晶シリコン膜に代えて非晶質シリコン膜で形成することもできる。非晶質シリコン膜は結晶性を有していないため多結晶シリコン膜で形成した場合に比べて成膜表面が著しく平坦であり、表面に凹凸を有していないためエッチバック時のゲート電極の上端面の形状を高精度に制御できる利点がある。多結晶シリコン膜であっても非晶質シリコン膜であってもゲート電極として導電性を持たせるためには不純物を導入する必要がある。
【００５８】
不純物の導入はＣＶＤ法での成膜時に原料ガスとしてモノシランに加えてホスフィン（ＰＨ３）ガスを同時に供給することで行われる。これにより成膜された膜中にリンが含有されたシリコン膜を形成することができる。多結晶の状態で形成したシリコン膜では、成膜中にリンの活性化が進むために形成した段階で導電性を示すが、非晶質の状態で形成したシリコン膜ではリンの活性化が達成されないため、形成した後の工程で不純物活性化の熱処理を実施する。
【００５９】
上記のような多結晶状態もしくは非晶質状態のシリコン膜を成膜するための条件は成膜温度に依存している。すなわち、多結晶シリコン膜を形成する場合には５７０℃以上、６４０℃以下の温度で成膜すれば良い。６４０℃を超えると反応速度が高くなり、基板面内および基板間の膜厚均一性を維持できなくなる。また、非晶質シリコン膜を形成する場合には５４０℃以下、５００℃以上の温度で成膜すれば良い。５００℃より低い温度では成膜速度が著しく低下し実用的ではない。
【００６０】
各シリコンピラー５Ａ及びダミーピラー６Ａの側面にゲート電極１１を形成した場合、ＳＴＩ２の側面にもゲート電極１１が同時に形成される。図７Ｂ、図７Ｃに示すように、特定の半導体ピラー５Ａ３とダミーピラー６Ａとの間隔およびシリコンピラー５Ａ同士の間隔は、ゲート電極１１の膜厚の２倍以下であるため、特定の半導体ピラー５Ａ３とダミーピラー６Ａの間および隣接するシリコンピラー５Ａの間は、ゲート電極１１で完全に埋められる。従って、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５の側面におけるトランジスタ用ゲート電極１１ａとダミーピラー６Ａの側面における給電用ゲート電極１１ｂとは、単一のゲート電極に一体化して接続されている。
【００６１】
上記のように、本第１の実施例ではシリコン基板１から上方に突き出すようにシリコンピラーを形成した状態でゲート電極材料となる多結晶シリコン膜を全面に形成した後、異方性ドライエッチング法によりエッチバックし、シリコンピラーの側面に多結晶シリコン膜からなるゲート電極１１を形成する方法を用いている。このエッチバックでは、各シリコンピラー５Ａの上面や各シリコンピラー５Ａの周囲底面で構成される水平面上に形成された多結晶シリコン膜はエッチングされて消滅する。すなわち、エッチバックは、平面上に形成された多結晶シリコン膜の膜厚がシリコンピラーの側面に形成された多結晶シリコン膜の深さ方向の膜厚（シリコンピラーの高さ方向の膜厚）よりも薄いことを利用している。したがって、エッチバックによってゲート電極１１を形成するためには、シリコンピラー自体の存在が必須要件となる。
【００６２】
もし、シリコンピラーを形成する工程においてマスクが正常に形成されず、結果的にシリコンピラーが形成されなかった場合、その領域は単なる平面となる。そして、そこに形成された多結晶シリコン膜はエッチバック時にエッチングされて消滅しゲート電極１１が形成されない。その結果、隣接シリコンピラー間のゲート電極１１の接続ができなくなってしまう問題が発生する。
【００６３】
次に、図８Ｂに示すように、各シリコンピラー５Ａとダミーピラー６Ａを覆い、ピラー溝形成領域Ａ内に形成されている凹部を埋め込むように、ＣＶＤ法によって、シリコン酸化膜である第１層間絶縁膜１２を形成する。
【００６４】
次に、ＣＭＰ法によって、第１層間絶縁膜１２をマスク膜４Ａ、４Ｂ、４Ｃの上面が露出するように平坦化し、続けてＣＶＤ法によって、シリコン酸化膜であるマスク膜１３を１０ｎｍ厚となるように成膜する。
【００６５】
次に、図９Ｂに示すように、フォトリソグラフィ法とエッチング法を用いて、マスク膜１３の一部を除去し、第１開口部１４を形成する。除去するマスク膜１３のパターン４０は、図１Ａに示したように、活性領域３９内であって、且つ各シリコンピラー５Ａ上のマスク膜４Ａを含む領域を開口するパターンとする。これにより、マスク膜１３を除去した第１開口部１４には、各シリコンピラー５Ａの上に位置するマスク膜４Ａの上面が露出する。
【００６６】
次に、露出したマスク膜４Ａをウェットエッチングによって選択的に除去し、さらに絶縁膜３を除去することで、各シリコンピラー５Ａの上方に第２開口部１５を形成する。第２開口部１５の底面には、各シリコンピラー５Ａの上面が露出しており、側面にはトランジスタ用ゲート電極１１ａの一部が露出している。
【００６７】
次に、図１０Ｂに示すように、熱酸化法によって、第２開口部１５の内壁へシリコン酸化膜である絶縁膜１７を形成する。
【００６８】
次に、第２開口部１５から各シリコンピラー５Ａの上部に燐やヒ素などｎ型不純物をイオン注入し、ピラー上部拡散層１６を形成する。また、ＣＶＤ法により厚さ１０ｎｍのシリコン窒化膜を全面に成膜した後、ドライエッチング法を用いてエッチバックし、第２開口部１５の内壁へサイドウォール膜１８を形成する。このサイドウォール膜１８の形成時に、各シリコンピラー５Ａの上面に形成されていた絶縁膜１７も除去して、各シリコンピラー５Ａの上面を露出させる。このとき絶縁膜１７は、サイドウォール膜１８の下方と第２開口部１５におけるゲート電極１１の露出面に残留する。サイドウォール膜１８は、この後形成するシリコンプラグとトランジスタ用ゲート電極１１ａとの間の絶縁を確保する役割を果たす。
【００６９】
次に、図１１Ｂに示すように、選択エピタキシャル成長法を用いて、第２開口部１５を埋設するように、単結晶からなる各シリコンピラー５Ａの上面を種としてシリコンプラグ１９を選択成長させる。その後、Ｎ型トランジスタとする場合には、ヒ素などをイオン注入して、シリコンプラグ１９内をｎ型の導電体として、シリコンプラグ１９を各シリコンピラー５Ａの上部に形成したピラー上部拡散層１６と電気的に接触させる。
【００７０】
次に、図１２Ｂに示すように、ＣＶＤ法によって、第１開口部１４を埋め込むようにシリコン酸化膜である第２層間絶縁膜２０を形成する。シリコン酸化膜からなるマスク膜１３は第２層間絶縁膜２０に吸収合体される。
【００７１】
次に、ＣＶＤ法によって、シリコン窒化膜であるストッパー膜２１を２０ｎｍ厚となるように成膜する。
【００７２】
次に、ＣＶＤ法によって、シリコン酸化膜である第３層間絶縁膜２４を１５０ｎｍ厚となるように成膜する。
【００７３】
次に、図１３Ａ、図１３Ｂ、および図１３Ｃに示すように、フォトリソグラフィ法およびドライエッチング法を用いて、第１乃至第３のコンタクト孔２７乃至２９を形成する。第１乃至第３のコンタクト孔２７乃至２９の形成では、最も深い第３のコンタクト孔２９の形成が終了するまでドライエッチングする必要がある。そのため、相対的に浅い第１および第２のコンタクト孔２７と２８に対しては過剰なエッチングが付加されることになる。特に、リソグラフィにおける合わせズレが発生しやすい第１のコンタクト孔２７では、合わせズレが生じた部分の第１層間絶縁膜１２が過剰にエッチングされる。この時、ダミーピラー６Ａが活性領域３９内に位置するダミーシリコンピラー６Ａ１だけで構成されていると、第１のコンタクト孔２７は、第３のコンタクト孔２９と同じ深さのエッチングを行うことによって、活性領域３９の底面に位置するシリコン基板１まで突き抜けてしまう。その結果、後の工程で形成するコンタクトプラグ４１Ａとシリコン基板１が短絡する、すなわち給電用ゲート電極１１ｂとピラー下部拡散層９がコンタクトプラグ４１Ａを介して短絡してしまい、トランジスタ動作が不可となる問題が発生する。しかしながら、本実施例ではダミーピラー６ＡをＳＴＩ２ａを含む複合ピラーで形成し、第１のコンタクト孔２７をＳＴＩ２ａ側に形成している。ＳＴＩ２ａは第３のコンタクト孔２９の深さに比べて１００ｎｍ程度深く形成されているので、合わせズレ部分が過剰にエッチングされたとしても、底面の位置をＳＴＩ２ａ中に形成することが可能となり、シリコン基板１との接触を回避できる。したがって、給電用ゲート電極１１ｂとピラー下部拡散層９との短絡を防止することができる。本実施例で、ゲート給電用のダミーピラー６Ａを複合ピラーで形成する理由は、この利点を確保することにある。
【００７４】
また、ドライエッチングの制御性を向上させるために、ストッパー膜２１で一旦エッチングを停止し、ストッパー膜２１のエッチングと第１層間絶縁膜１２のエッチングを段階的に実施する方法を用いる。第１のコンタクト孔２７の形成では、ダミーピラー６Ａの上面が、残留しているマスク膜４Ｂで保護されているので、ダミーピラー６Ａがエッチングされることはない。第１のコンタクト孔２７は、ダミーピラー６Ａの中心からずらした位置に形成しているので、その底部には、ダミーピラー６Ａの上に形成したマスク膜４Ｂと、ダミーピラー６Ａの側面に形成した給電用ゲート電極１１ｂの一部が露出している。
【００７５】
また、第２のコンタクト孔２８の底部には、シリコンプラグ１９の少なくとも一部が露出しており、第３のコンタクト孔２９の底部には、ピラー下部拡散層９の一部が露出している。
【００７６】
これらの第１乃至第３のコンタクト孔２７乃至２９は同時に形成しても良いが、別々に形成しても良い。
【００７７】
次に、図１４Ａ、図１４Ｂ、および図１４Ｃに示すように、ＣＶＤ法によって、第３層間絶縁膜２４を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜を成膜して、第１乃至第３のコンタクト孔２７乃至２９の内部を埋め込む。
【００７８】
次に、ＣＭＰ法によって、第３層間絶縁膜２４上の金属膜を除去して、シリコンプラグ１９に対する５つのソース用メタルコンタクトプラグ３０Ａ、ピラー下部拡散層９に対するドレイン用メタルコンタクトプラグ３１Ａ、給電用ゲート電極１１ｂに対するゲート用メタルコンタクトプラグ４１Ａを形成する。
【００７９】
次に、図１Ａ、図１Ｂ、および図１Ｃに示したように、スパッタ法によるタングステン（Ｗ）と窒化タングステン（ＷＮ）で構成された第１のメタル配線（ソース配線）３３と、第２のメタル配線（ドレイン配線）３４と、ゲート吊り配線（ゲート配線）４２Ａとを形成する。このとき、ゲート用メタルコンタクトプラグ４１Ａは、ゲート吊り配線４２Ａと接続される。また、ピラー下部拡散層９に接続している１つのドレイン用メタルコンタクトプラグ３１Ａは、第２のメタル配線３４と接続している。さらに、５つのシリコンピラー５Ａ１乃至５Ａ５に形成されたピラー上部拡散層１６に接続している５つのソース用メタルコンタクトプラグ３０Ａは、第１のメタル配線３３に接続されている。これにより、５つの単位トランジスタ５０Ａが並列に接続された１つの縦型トランジスタが形成される。
【００８０】
以上説明した本第１実施例の半導体装置によれば、次のような効果が得られる。
【００８１】
（１）複数のシリコンピラー（半導体ピラー）５Ａで構成されているシリコンピラー群（半導体ピラー群）５の中央部に位置する特定の半導体ピラーに隣接するように、ダミーピラー６Ａを配置している。これにより、シリコンピラー群５を構成する複数のシリコンピラー５Ａの一部が異常形成されてゲート電極１１が断線した場合でも、正常なシリコンピラーで構成された単位トランジスタの故障を最小限度に抑制することができる。
【００８２】
さらに詳細に述べると、図１Ａにおいて、ダミーピラー６Ａが隣接する第３のシリコンピラー５Ａ３を境にしたシリコンピラー群５の一方側を構成している第２のシリコンピラー５Ａ２が異常形成されてゲート電極１１が断線したと仮定する。この場合、異常形成された第２のシリコンピラー５Ａ２で構成された第２の単位トランジスタ５０Ａ２と、第２のシリコンピラー５Ａ２に隣接する第１の単位トランジスタ５０Ａ１とは故障して動作不能となる。しかしながら、シリコンピラー群５の中央部とシリコンピラー群５の他方側を構成している３個の単位トランジスタ、すなわち、第３、第４、および第５の単位トランジスタ５０Ａ３、５０Ａ４、５０Ａ５は故障せずに、正常動作する。
【００８３】
これに対して、ダミーピラー６Ａが第１のシリコンピラー５Ａ１と隣接するように配置されて、前記同様に第２のシリコンピラー５Ａ２が異常形成されると、正常に動作するのは、第１の単位トランジスタ５０Ａ１だけとなる。
【００８４】
（２）シリコンピラー５Ａ同士の間隔、並びに特定のシリコンピラー５Ａ３とダミーピラー６Ａとの間隔がゲート電極１１の厚みの２倍以下としているので、各シリコンピラー５Ａとダミーピラー６Ａの側面に形成されたゲート電極１１同士が接触し、各シリコンピラー５Ａの高さ方向全体にゲート電極１１が形成される。そのため、エッチバックによって不要な領域のゲート電極１１を除去したときに、各シリコンピラー５Ａとダミーピラー６Ａとの隙間にゲート電極１１の断線が発生せず、連続した１つのゲート電極１１として機能させることができる。また、各シリコンピラー５Ａとダミービラー６Ａとの間の間隔を小さくすることで、半導体装置の小型化に寄与することができる。
【００８５】
（３）ゲート電極１１の高さを嵩上げするための突起層（ダミーピラー６Ａ、マスク膜４Ｂ）を形成しているので、給電用ゲート電極１１ｂとゲート吊り配線４２Ａを接続するゲート用メタルコンタクトプラグ４１Ａのアスペクト比を小さくすることができ、半導体装置を微細化する場合に容易に対応することができる。また、ダミーピラー６Ａをダミーシリコンピラー６Ａ１と絶縁膜ピラー６Ａ２を接触させて一体化した複合ピラーで形成し、ゲート用メタルコンタクトプラグ４１Ａを絶縁膜ピラー６Ａ２側に形成しているので、コンタクト孔２７をエッチング形成する際のパターンズレに起因するゲート電極１１とピラー下部拡散層９との短絡を回避することができる。
【実施例２】
【００８６】
以下、図面を参照して、本発明の第２実施例について詳細に説明する。ここでの図面構成は、第１実施例と同じとしている。なお説明は、第１実施例と共通する内容の記載は割愛して、第２実施例における相違点だけを記載する。第１実施例では複数の単位トランジスタ５０Ａ１〜５０Ａ５からなる単位トランジスタ群５０を一つの並列トランジスタとして用いる構成とした。したがって、第１実施例では、単位トランジスタ群５０に共通するピラー下部拡散層９への給電に導電プラグ３１Ａを設けることが必要な構成となっている。本第２実施例では、導電プラグ３１Ａ自体を並列トランジスタで置き換えた構成について説明する。２個の並列トランジスタをピラー下部拡散層を共通として直列に接続する直並列トランジスタ構成となる。具体的には第１実施例の並列トランジスタを線対称にして、同一活性領域に２つ配置し、ピラー下部拡散層は共通とし、ピラー上部拡散層は各々別の配線に接続する構成である。以下の説明では並列トランジスタを２つ用いる例について説明するが、本発明はこれに限るものではなく、複数の活性領域に同じ構成のトランジスタを配置して、配線で接続することにより、さらに多数のトランジスタを有する直並列トランジスタとすることができる。
【００８７】
図１５Ａ、図１５Ｂは、本発明の第２実施例に係る半導体装置の構造を示す模式図である。図１５Ａは、本第２実施例による半導体装置の平面図である。図１５Ｂは、図１５Ａの線Ｘ１-Ｘ１’における断面図である。但し、図１５Ａでは、構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを記載している。なお、下記の説明以外の個々の構成は第１実施例と同じなので割愛する。
【００８８】
まず、図１５Ａを参照すると、シリコン基板上にＳＴＩ２に囲まれた矩形の活性領域３９が配置される。活性領域３９のＸ方向に対向する２辺をそれぞれＳＴＩ２側に拡幅した位置に２辺を有する矩形のピラー溝形成領域Ａが配置される。したがって、ピラー溝形成領域Ａ内のＸ方向の中心に活性領域３９が配置され、活性領域３９のＸ方向の２辺に接してＳＴＩ２の一部となるＳＴＩ２ａおよびＳＴＩ２ｂがそれぞれ配置された構成となっている。
【００８９】
活性領域３９の中央部には、平面視矩形の１０個のシリコンピラー５’が設けられている。１０個のシリコンピラー５’は、第１乃至第５のシリコンピラー（半導体ピラー）５Ａ１乃至５Ａ５から成る第１のシリコンピラー群（第１の半導体ピラー群）５ａと、第６乃至第１０のシリコンピラー（半導体ピラー）５Ｂ１乃至５Ｂ５から成る第２のシリコンピラー群（第２の半導体ピラー群）５ｂとに分けられる。第１のシリコンピラー群５ａに対応する第１のダミーピラー６Ａが特定のシリコンピラー５Ａ３に隣接し、活性領域３９とＳＴＩ２ａに跨る位置に配置される。また、第２のシリコンピラー群５ｂに対応する第２のダミーピラー６Ｂが特定のシリコンピラー５Ｂ３に隣接し、活性領域３９とＳＴＩ２ｂに跨る位置に配置される。第１の方向（Ｙ方向）に整列して配置される第１のシリコンピラー群５ａと第２のシリコンピラー群５ｂとの間隔は、ゲート電極１１の膜厚の２倍以下で構成する。個々のシリコンピラー間の位置関係、およびシリコンピラーとダミーピラーの位置関係は第１実施例と同じである。したがって、ゲート電極１１は、第１のダミーピラー６Ａ、第１のシリコンピラー群５ａ、第２のシリコンピラー群５ｂ、第２のダミーピラー６Ｂの全てを接続するように配置される。尚、第１のダミーピラー６Ａと同様に、第２のダミーピラー６Ｂも、活性領域３９側に形成される第２のダミーシリコンピラー６Ｂ１と、ＳＴＩ２側に形成される第２の絶縁層ピラー６Ｂ２が合体した第２の複合ピラーで構成される。
【００９０】
ＳＴＩ２に囲まれた活性領域３９には、各シリコンピラー５’をチャネル部とする単位トランジスタ５０が１０個配置されている。ここでは、１０個の単位トランジスタ５０を、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５に対応する第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５とし、第６乃至第１０のシリコンピラー５Ｂ１乃至５Ｂ５に対応する第６乃至第１０の単位トランジスタ５０Ｂ１乃至５０Ｂ５として区別する。
【００９１】
したがって、第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５によって第１の単位トランジスタ群５０Ａが構成され、第６乃至第１０の単位トランジスタ５０Ｂ１乃至５０Ｂ５によって第２の単位トランジスタ群５０Ｂが構成される。なお、各々の単位トランジスタ群を構成する単位トランジスタの数は３以上であれば５に限定されない。本実施例のトランジスタは、第１の並列トランジスタを構成する第１の単位トランジスタ群５０Ａと、第２の並列トランジスタを構成する第２の単位トランジスタ群５０Ｂと、が直列に接続された直並列トランジスタを構成する。
【００９２】
すなわち、本第２実施例による半導体装置は、第１の方向（Ｙ）に互いに隙間を空けて形成された第１乃至第Ｎ（Ｎは３以上の整数）の半導体ピラー（５Ａ１〜５Ａ５）から成る第１の半導体ピラー群（５ａ）と、この第１の半導体ピラー群（５ａ）に隣接して、第１の方向（Ｙ）に互いに隙間を空けて形成された第（Ｎ＋１）乃至第２Ｎの半導体ピラー（５Ｂ１〜５Ｂ５）から成る第２の半導体ピラー群（５ｂ）と、第１の半導体ピラー群（５ａ）の内、第１及び第Ｎの半導体ピラー（５Ａ１，５Ａ５）を除く中間部に位置する第２乃至第（Ｎ−１）の半導体ピラー（５Ａ２〜５Ａ４）のいずれか１つである第１の特定の半導体ピラー（５Ａ３）と隣接して、第１の方向（Ｙ）と直交する方向（Ｘ）に設けられた第１のダミーピラー（６Ａ）と、第２の半導体ピラー群（５ｂ）の内、第（Ｎ＋１）及び第２Ｎの半導体ピラー（５Ｂ１，５Ｂ５）を除く中間部に位置する第（Ｎ＋２）乃至第（２Ｎ−１）の半導体ピラー（５Ｂ２〜５Ｂ４）のいずれか１つのである第２の特定の半導体ピラー（５Ｂ３）と隣接して、第１のダミーピラー（６Ａ）とは反対側で、第２の方向（Ｘ）に設けられた第２のダミーピラー（６Ｂ）と、第１乃至第２Ｎの半導体ピラー（５Ａ１〜５Ａ５，５Ｂ１〜５Ｂ５）の各々の外周面と、第１および第２のダミーピラー（６Ａ，６Ｂ）の外周面の一部とに形成されたゲート絶縁膜（１０）と、このゲート絶縁膜（１０）を介して、第１乃至第２Ｎの半導体ピラー（５Ａ１〜５Ａ５，５Ｂ１〜５Ｂ５）の間の隙間と、第１の特定の半導体ピラー（５Ａ３）と第１のダミーピラー（６Ａ）との間の隙間と、第２の特定の半導体ピラー（５Ｂ３）と第２のダミーピラー（６Ｂ）との間の隙間とを埋めるように、第１乃至第２Ｎの半導体ピラー（５Ａ１〜５Ａ５，５Ｂ１〜５Ｂ５）の側面と第１および第２のダミーピラー（６Ａ，６Ｂ）の側面とに形成されたゲート電極（１１）と、を備えている。
【００９３】
次に、図１５Ｂを参照する。第１のシリコンピラー群５ａの直上には、第１のシリコンプラグ１９Ａ、第１のソース用メタルコンタクトプラグ３０Ａ及び第１のメタル配線（ソース配線）３３が配置されている。同様に、第２のシリコンピラー群５ｂの直上には、第２のシリコンプラグ１９Ｂ、第２のソース用メタルコンタクトプラグ３０Ｂ及び第２のメタル配線（ドレイン配線）３４が配置されている。第１のシリコンピラー群５ａ、第１のシリコンプラグ１９Ａ及び第１のソース用メタルコンタクトプラグ３０Ａは、平面視において、同一領域内で互いに重なって配置されている。同様に、第２のシリコンピラー群５ｂ、第２のシリコンプラグ１９Ｂ及び第２のソース用メタルコンタクトプラグ３０Ｂも、平面視において、同一領域内で互いに重なって配置されている。このような構成によって、第２のメタル配線（ドレイン配線）３４は、５つのシリコンピラー５Ｂ１乃至５Ｂ５から成る第２のシリコンピラー群５ｂを並列に接続する配線としても機能している。また、各々並列トランジスタを構成する第１単位トランジスタ群５０Ａと第２トランジスタ群５０Ｂは直列に接続される構成となっている。すなわち、第１のメタル配線３３が、第１のソース用メタルコンタクトプラグ３０Ａ、第１のシリコンプラグ１９Ａ、第１のピラー上部拡散層１６Ａ、第３のシリコンピラー５Ａ３を介してピラー下部拡散層９に接続され、さらに、第８のシリコンピラー５Ｂ３、第２のピラー上部拡散層１６Ｂ、第２のシリコンプラグ１９Ｂ、第２のソース用メタルコンタクトプラグ３０Ｂを介して第２のメタル配線３４に接続される構成となっている。
【００９４】
第２のゲート用メタルコンタクトプラグ４１Ｂの直上には、第２のゲート吊り配線４２Ｂが配置されている。第２のゲート吊り配線４２Ｂは、平面視で直線状に設けられており、第２のメタル配線（ドレイン配線）３４と交わらないように他方のＸ方向へ延在して配置されている。第２のゲート吊り配線４２Ｂの端部は、第２のゲート用メタルコンタクトプラグ４１Ｂを介して、第２の単位トランジスタ群５０Ｂのゲート電極１１と接続されている。
【００９５】
なお、上記の説明では、第１の方向に整列して配置される第１のシリコンピラー群５ａと第２のシリコンピラー群５ｂとの間隔をゲート電極の膜厚の２倍以下で構成することによって、ゲート電極１１が、第１のダミーピラー６Ａ、第１のシリコンピラー群５ａ、第２のシリコンピラー群５ｂ、第２のダミーピラー６Ｂの全てを接続するように配置される構成としたが、本発明はこれに限定されない。例えば、第１のシリコンピラー群５ａと第２のシリコンピラー群５ｂとの間隔をゲート電極１１の膜厚の２倍以上とすれば、第１の単位トランジスタ群５０Ａの第１のゲート電極１１と第２の単位トランジスタ群５０Ｂの第２のゲート電極１１とを分離させて、夫々の単位トランジスタ群を別々に制御することができる。
【００９６】
以上説明した第２実施例の半導体装置によれば、次のような効果が得られる。
【００９７】
（１）第１実施例に記載した構成の２つの並列トランジスタを直列に接続しているので、シリコンピラー群を構成する複数のシリコンピラーの一部が異常形成されてゲート電極が断線した場合でも、正常なシリコンピラーで構成された単位トランジスタの故障を最小限度に抑制することができる特長を維持しつつ、より高耐圧となる直並列トランジスタを構成することが可能となる。
【００９８】
（２）本実施例では、ピラー下部拡散層を共通とする２つの縦型トランジスタを直列に接続する構成としている。縦型トランジスタは、ピラー上部拡散層とピラー下部拡散層を対称構造で構成することができないため、チャネルを流れる電流の向きにより特性がばらつきやすい。しかし、本実施例では２つの縦型トランジスタを直列接続とすることにより、一方のトランジスタで下向きの電流が流れる場合、他方のトランジスタでは必ず上向きに電流が流れる構成となる。したがって、特性ばらつきが相殺され安定な特性を得ることができる。
【００９９】
（３）各シリコンピラー群５ａ、５ｂと第１および第２のメタル配線３３、３４とがシリコンプラグ１９Ａ、１９Ｂとソース用メタルコンタクトプラグ３０Ａ、３０Ｂの２つの導電プラグによって接続されているため、各々の導電プラグのアスペクト比は１つ導電プラグで接続する場合に比べて小さくすることができる。そのため、半導体装置を微細化する場合に容易に対応することができる。特に第２実施例の場合は、各単位トランジスタ群５０Ａ、５０Ｂと各々のメタル配線との距離がシリコンピラー５’の高さ分だけ嵩上げされているので、よりアスペクト比の小さい導電プラグとすることができる。
【０１００】
なお本第２実施例は、基本的に第１実施例の構成を複数レイアウトした構成となっており、個々の構造は同じである。したがって、製造方法も第１実施例と同じ工程を実施することができる。したがって、本第２実施例に係る半導体装置の製法については、図２から図１４の説明を参照されたい。
【０１０１】
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、本実施例では半導体基板の一例としてシリコン基板を用いたが、シリコン基板以外の基板に半導体の基柱を形成することも可能である。また、ガラス基板等の絶縁基板上に半導体層を形成し、この半導体層をエッチングして半導体の基柱及び突起層を形成することもできる。さらに、導電プラグやシリコンプラグ、配線のレイアウトは一例であって、設計要求に応じて任意に変更することができる。
【符号の説明】
【０１０２】
１ シリコン基板
２ 素子分離領域（ＳＴＩ）
３ 絶縁膜
４、４Ａ、４Ｂ、４Ｃ マスク膜
５ シリコンピラー（半導体ピラー群；シリコンピラー群）
５Ａ 第１のシリコンピラー群（第１の半導体ピラー群）
５Ｂ 第２のシリコンピラー群（第２の半導体ピラー群）
５Ａ１〜５Ａ５、５Ｂ１〜５Ｂ５ シリコンピラー（半導体ピラー）
５Ａ３ 第１の特定の半導体ピラー(特定の半導体ピラー)
５Ｂ３ 第２の特定の半導体ピラー
６Ａ ダミーピラー（第１のダミーピラー）
６Ａ１ ダミーシリコンピラー（第１のダミーシリコンピラー）
６Ａ２ 絶縁層ピラー（第１の絶縁層ピラー）
６Ｂ 第２のダミーピラー
６Ｂ１ 第２のダミーシリコンピラー
６Ｂ２ 第２の絶縁層ピラー
７ サイドウォール膜
８ 第１の絶縁膜
９ ピラー下部拡散層（ドレイン拡散層）
１０ ゲート絶縁膜
１１ ゲート電極
１２ 第１層間絶縁膜
１３ マスク膜
１４ 第１開口部
１５ 第２開口部
１６ ピラー上部拡散層（ソース拡散層）
１６Ａ 第１のピラー上部拡散層
１６Ｂ 第２のピラー上部拡散層
１７ 絶縁膜
１８ サイドウォール膜
１９ シリコンからなる導電プラグ（シリコンプラグ）
１９Ａ 第１のシリコンプラグ
１９Ｂ 第２のシリコンプラグ
２０ 第２層間絶縁膜
２１ ストッパー膜
２４ 第３層間絶縁膜
２７ 第１のコンタクト孔
２８ 第２のコンタクト孔
２９ 第３のコンタクト孔
３０ ソース用メタルコンタクトプラグ
３０Ａ 第１のソース用メタルコンタクトプラグ（導電プラグ）
３０Ｂ 第２のソース用メタルコンタクトプラグ
３１ ドレイン用メタルコンタクトプラグ（導電プラグ）
３１Ａ 第１のドレイン用メタルコンタクトプラグ（導電プラグ）
３３ 第１のメタル配線（ソース配線）
３４ 第２のメタル配線（ドレイン配線）
３９ 活性領域
４０ パターン
４１ ゲート用メタルコンタクトプラグ（導電プラグ）
４１Ａ 第１のゲート用メタルコンタクトプラグ（導電プラグ）
４１Ｂ 第２のゲート用メタルコンタクトプラグ
４２ ゲート吊り配線（ゲート配線）
４２Ａ 第１のゲート吊り配線（第１のゲート配線）
４２Ｂ 第２のゲート吊り配線（第２のゲート配線）
５０ 単位トランジスタ（単位トランジスタ群）
５０Ａ 第１の単位トランジスタ群
５０Ｂ 第２の単位トランジスタ群
５０Ａ１〜５０Ａ５、５０Ｂ１〜５０Ｂ５ 単位トランジスタ
Ｘ Ｘ方向（第１の方向）
Ｙ Ｙ方向（第２の方向；所定の方向）
Ｚ Ｚ方向
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、縦型トランジスタを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
トランジスタの微細化の対策として、縦型ＳＧＴ（Surround Gate transistor）構造を有する３次元トランジスタが知られている。３次元トランジスタは、半導体基板の主面（Ｘ方向とＹ方向とによって規定されるＸＹ平面）に対して垂直方向（Ｚ方向）に延びるシリコンピラー（半導体の基柱）をチャネルとして用いるトランジスタである。以下では、このような３次元トランジスタを、単に、縦型トランジスタとも呼ぶことにする。
【０００３】
このような縦型トランジスタ（縦型ＳＧＴ構造）を有する半導体装置は、従来から種々提案されている。
【０００４】
例えば、特開２００９−０８１３８９号公報（特許文献１）は、完全空乏化が可能な太さに形成され、Ｘ、Ｙの２方向に整列配置された４つの半導体の基柱（シリコンピラー）と、複数の基柱の各々の外周面に設けられたゲート絶縁膜と、複数の基柱の隙間を埋めて複数の基柱の各々の側面を覆うゲート電極と、を備えた半導体装置を開示している。すなわち、特許文献１は、複数の単位トランジスタを並列に配置したのと同等の特性を持つ、半導体装置（縦型トランジスタ）を開示している。半導体の基柱の側面に形成されたゲート電極同士を接触させ、１つのゲート電極として機能させている。ゲート電極にゲート電圧を給電するために、複数のシリコンピラーからなるシリコンピラー群（半導体ピラー群）の周囲に、ゲート吊りシリコンピラー（ダミーピラー）が形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０８１３８９号公報（段落［０００９］、［００２０］、［００２４］、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示されている縦型トランジスタは、ＸおよびＹの２方向に整列配置された４つのシリコンピラーからなる構成を有している。また、ゲート電圧給電用のダミーピラーが４つのシリコンピラーと同じ活性領域に配置されている。しかし、半導体集積回路を構成するためには、複数の半導体ピラー（シリコンピラー）を所定の一方向に直線的に配置し、その配置の延長線上の一端部にゲート給電用のダミーピラーを配置して複数の半導体ピラーを並列接続する縦型トランジスタを用いる場合がある。
【０００７】
しかしながら、上記のような複数の半導体ピラーを所定の一方向に直線的に配置し、その配置の延長線上の一端部にゲート給電用のダミーピラーを配置して複数の半導体ピラーを並列接続する縦型トランジスタでは、延長線上の一端部に配置されたダミーピラーからゲート電極にゲート電圧を供給したとすると、次に述べるような問題がある。すなわち、所定の一方向に配置された半導体ピラーの内、ダミーピラーに隣接する半導体ピラーに形成不良が生じて半導体ピラーが形成されなかった場合、その部分でゲート電極が断線してしまい、他方の端部までの単位トランジスタが全て動作不良となる虞がある。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、所定の方向に互いに隙間を空けて形成された複数の半導体ピラーから成る半導体ピラー群と、この半導体ピラー群の内、両端部を除く中間部に位置する半導体ピラーのいずれか１つである特定の半導体ピラーと隣接して、所定の方向と直交する方向に設けられたダミーピラーと、複数の半導体ピラーの各々とダミーピラーの一部とに形成されたゲート絶縁膜と、このゲート絶縁膜を介して、複数の半導体ピラーの間の隙間と、特定の半導体ピラーとダミーピラーとの間の隙間とを埋めるように、複数の半導体ピラーの側面とダミーピラーの側面とに形成されたゲート電極と、を備える。
【０００９】
また、本発明による半導体装置の製造方法は、基板上に、所定の方向に互いに隙間を空けた複数の半導体ピラーから成る半導体ピラー群と、この半導体ピラー群の内、両端部を除く中間部に位置する半導体ピラーのいずれか１つである特定の半導体ピラーと隣接して、所定の方向と直交する方向にダミーピラーと、を形成する工程と、各半導体ピラーの周囲に露出する基板の表面に第１の絶縁膜を形成する工程と、第１の絶縁膜を介して基板に不純物を注入し、第１の絶縁膜の下にドレイン拡散層を形成する工程と、複数の半導体ピラーの各々の外周面とダミーピラーの外周面の一部とにゲート絶縁膜を形成する工程と、このゲート絶縁膜を介して、複数の半導体ピラーの間の隙間と特定の半導体ピラーとダミーピラーとの間の隙間とを埋めて、複数の半導体ピラーの側面とダミーピラーの側面とにゲート電極を形成する工程と、を有する。
【発明の効果】
【００１０】
本発明によると、複数個の半導体ピラーを間隔を空けて所定の方向に並列（一列）に配置した半導体ピラー群の内、両端部を除く中間部に位置する半導体ピラーのいずれか１つである特定の半導体ピラーと隣接させてダミーピラーを設けたので、ゲート電極の断線による縦型トランジスタの故障を改善することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明の第１の実施例による半導体装置の平面図である。
【図１Ｂ】図１Ａの線Ｘ１−Ｘ１’における断面図である。
【図１Ｃ】図１Ａの線Ｙ１−Ｙ１’における断面図である。
【図２Ａ】シリコン基板に素子分離溝（ＳＴＩ）を形成する工程を示す平面図である。
【図２Ｂ】図２Ａの線Ｘ１−Ｘ１’における断面図である。
【図３Ｂ】シリコン基板の全面に絶縁膜およびマスク膜を形成して、絶縁膜とマスク膜とをパターニングする工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図４Ａ】マスク膜をマスクとして露出させたシリコン基板をトライエッチングして、５つのシリコンピラーとダミーピラーとを形成する工程を示す平面図である。
【図４Ｂ】図４Ａの線Ｘ１−Ｘ１’における断面図である。
【図４Ｃ】図４Ａの線Ｙ１−Ｙ１’における断面図である。
【図５Ｂ】５つのシリコンピラーとダミーピラーとマスク膜の側面にサイドウォール膜を形成し、シリコン基板の露出部分に第１の絶縁膜を形成する工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図６Ｂ】イオン注入によって、第１の絶縁膜の下方にピラー下部拡散層（ドレイン拡散層）を形成し、サイドウォール膜と熱酸化膜とを除去する工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図７Ａ】５つのシリコンピラー及びダミーピラーの側面にゲート絶縁膜を形成し、５つのシリコンピラー及びダミーピラーの側面にのみゲート電極を形成する工程を示す平面図である。
【図７Ｂ】図７Ａの線Ｘ１−Ｘ１’における断面図である。
【図７Ｃ】図７Ａの線Ｙ１−Ｙ１’における断面図である。
【図８Ｂ】５つのシリコンピラーとダミーピラーとを埋め込むように、第１層間絶縁膜を形成し、マスク膜を成膜する工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図９Ｂ】マスク膜の一部を除去して第１開口部を形成し、絶縁膜を除去してシリコンピラーの上方に第２開口部を形成する工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図１０Ｂ】第２開口部の内壁へ絶縁膜を形成し、第２開口部から不純物を注入してピラー上部拡散層（ソース拡散層）を形成し、第２開口部の内壁へサイドウォール膜を形成し、シリコンピラーの上面に形成されていた絶縁膜を除去して、シリコンピラーの上面を露出させる工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図１１Ｂ】第２開口部を塞ぐようにシリコンピラーの上面にシリコンプラグを成長させ、ピラー上部拡散層（ソース拡散層）と電気的に接触させる工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図１２Ｂ】第２層間絶縁膜を形成し、ストッパー膜を成膜し、第３層間絶縁膜を成膜する工程を示す、線Ｘ１−Ｘ１’における断面図である。
【図１３Ａ】コンタクト孔を形成する工程を示す平面図である。
【図１３Ｂ】図１３Ａの線Ｘ１−Ｘ１’における断面図である。
【図１３Ｃ】図１３Ａの線Ｙ１−Ｙ１’における断面図である。
【図１４Ａ】コンタクト孔の内部を金属膜で埋め込んで、メタルコンタクトプラグを形成する工程を示す平面図である。
【図１４Ｂ】図１４Ａの線Ｘ１−Ｘ１’における断面図である。
【図１４Ｃ】図１４Ａの線Ｙ１−Ｙ１’における断面図である。
【図１５Ａ】本発明の第２の実施例による半導体装置の平面図である。
【図１５Ｂ】図１５Ａの線Ｘ１−Ｘ１’における断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の第１実施例について詳細に説明する。
【実施例１】
【００１３】
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向はシリコン基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の表面と水平な面においてＸ方向と直交する方向である。尚、Ｙ方向は第１の方向とも呼ばれ、Ｘ方向は第２の方向とも呼ばれる。また、図示の例では、Ｙ方向は所定の方向であり、Ｘ方向は所定の方向に直交する方向である。
【００１４】
図１Ａ、図１Ｂ、および図１Ｃは、本発明の第１実施例に係る半導体装置の構造を示す模式図である。図１Ａは、本第１実施例による半導体装置の平面図である。図１Ｂは、図１Ａの線Ｘ１-Ｘ１’における断面図である。図１Ｃは、図１Ａの線Ｙ１-Ｙ１’における断面図である。但し、図１Ａでは、構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを記載している。
【００１５】
まず、図１Ｂ乃至図１Ｃを参照すると、シリコン基板１上には、素子分離領域となるＳＴＩ（Shallow Trench Isolation）２が設けられている。ＳＴＩ２に囲まれた活性領域３９の中央部には、５つのシリコンピラー５Ａが立設されている。ここでは、図１ＣのＹ方向（第１の方向）において、右側から左側へ向かって順番に、５個のシリコンピラー５Ａを、それぞれ、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５と区別して記している。また、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５は、総称してシリコンピラー群５と呼ばれる。尚、各シリコンピラーは、「半導体ピラー」とも呼ばれる。すなわち、シリコンピラー群５は、第１の方向（Ｙ方向）に互いに間隔を空けて配置された複数のシリコンピラー５Ａ１乃至５Ａ５から成る。シリコンピラー群５は、半導体ピラー群５とも呼ばれる。
【００１６】
各シリコンピラー５Ａは、単位トランジスタ５０Ａのチャネル部を構成する柱状の半導体層である。ここでは、５個の単位トランジスタ５０Ａを、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５に対応して、それぞれ、第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５と区別して記している。また、第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５は、総称して単位トランジスタ群５０とも呼ばれる。
【００１７】
第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５は、ＳＴＩ２に区画された活性領域３９内に全てが同一の高さで配置されている。各シリコンピラー５Ａの太さ（シリコン基板１に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さにしている。
【００１８】
各シリコンピラー５Ａの上端部と下端部には、それぞれ不純物拡散層が設けられている。各シリコンピラー５Ａの上端部に位置したピラー上部拡散層１６はソース拡散層であり、各シリコンピラー５Ａの下端部に位置したピラー下部拡散層９はドレイン拡散層である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたシリコンピラー５Ａの中央部は、チャネル部である。
【００１９】
図１Ａに示すように、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５からなるシリコンピラー群５の中央部に位置する第３のシリコンピラー５Ａ３とＸ方向に隣接するように、ダミーピラー６Ａが配置されている。ダミーピラー６Ａは、活性領域３９とＳＴＩ２に跨る位置に配置され、活性領域３９側に位置するダミーシリコンピラー６Ａ１とＳＴＩ２側に位置する絶縁膜ピラー６Ａ２で構成される。ダミーシリコンピラー６Ａ１の一側面と絶縁膜ピラー６Ａ２の一側面が接触して、ダミーシリコンピラー６Ａ１と絶縁膜ピラー６Ａ２とを合体した複合ピラーを構成している。ダミーシリコンピラー６Ａ１の側面の内、絶縁膜ピラー６Ａ２と接触する一側面と反対側に位置する他の一側面が第３のシリコンピラー５Ａ３の一側面に対向する配置となっている。第３のシリコンピラー５Ａ３は特定の半導体ピラーとも呼ばれる。
【００２０】
図１Ｂ、図１Ｃに示すように、５つのシリコンピラー５Ａとダミーシリコンピラー６Ａ１とは、活性領域３９内のシリコン基板１の表面をエッチングして設けられている。ダミーシリコンピラー６Ａ１は、シリコン基板１のエッチングした表面から突出した柱状の半導体層である。絶縁膜ピラー６Ａ２は、ＳＴＩ２の表面をエッチングして設けられており、ＳＴＩ２のエッチングした表面から突出した柱状の絶縁層である。ダミーピラー６Ａの側面には、給電用ゲート電極１１ｂが配置されている。また、各シリコンピラー５Ａの側面にはトランジスタ用ゲート電極１１ａが配置されている。トランジスタ用ゲート電極１１ａと給電用ゲート電極１１ｂに共通する説明には、ゲート電極１１の記載を用いる。ゲート電極１１は、特定の半導体ピラーとダミーピラー６Ａの間の空間を埋設してトランジスタ用ゲート電極１１ａと給電用ゲート電極１１ｂとが相互に接続された構成となっている。
【００２１】
ダミーピラー６Ａは、ゲート電極１１の高さを嵩上げして給電用ゲート電極１１ｂと上部のゲート吊り配線４２Ａとの距離を小さくするための突起層として機能する。隣接するシリコンピラー５Ａの間隔、並びに、ダミーピラー６Ａと特定のシリコンピラー５Ａ３との間隔（特定のシリコンピラー５Ａ３とダミーピラー６Ａとの隙間のＸ方向の幅）は、ゲート電極１１の膜厚の２倍以下としている。ゲート吊り配線４２Ａは、単にゲート配線とも呼ばれる。
【００２２】
尚、ダミーピラー６Ａは、後述するように、トランジスタ用ゲート電極１１ａへゲート電圧を供給するために用いられるので、「ゲート給電用ダミーピラー」とも呼ばれる。
【００２３】
図１Ａに示すように、ダミーピラー６Ａは、シリコンピラー群５の中間部に位置するシリコンピラー（図示の例では、特定のシリコンピラー５Ａ３）と隣接して、第１の方向（Ｙ方向）と直交する第２の方向（Ｘ方向）に設けられている。本明細書中において、「中間部」とは、両端部を除く部分を言う。尚、両端部とは、図示の例では、第１および第５のシリコンピラー５Ａ１および５Ａ５の部分に相当する。したがって、図示の例では、「中間部」は、第２乃至第４のシリコンピラー５Ａ２〜５Ａ４の部分に相当する。
【００２４】
図示の例のように、ダミーピラー６Ａは、シリコンピラー群５の中央部に位置する特定のシリコンピラー５Ａ３と隣接して、第１の方向と直交する第２の方向に設けられていることが好ましい。しかしながら、ダミーピラー６Ａは、第１の方向に配置された複数のシリコンピラー５Ａ１乃至５Ａ５の内、両端部を除く中間部に位置するシリコンピラー５Ａ２〜５Ａ４のいずれか１つである特定のシリコンピラーに隣接して、第１の方向と直交する第２の方向に設けられて良い。
【００２５】
図１Ｂ、図１Ｃに示すように、各シリコンピラー５Ａとダミーシリコンピラー６Ａ１との周囲に位置する活性領域３９をエッチングして掘り下げたシリコン基板１の表面には、第１の絶縁膜８が設けられている。第１の絶縁膜８は、各シリコンピラー５Ａの底部とダミーシリコンピラー６Ａ１の底部との周囲を覆って、ＳＴＩ２に達している。ピラー下部拡散層９は、第１の絶縁膜８の下方で第１の絶縁膜８と重なるように配置されている。したがって、第１の絶縁膜８はゲート電極１１とピラー下部拡散層９との間に形成されており、第１の絶縁膜８によってピラー下部拡散層９とゲート電極１１とが電気的に絶縁されている。ピラー下部拡散層９は、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５同士を電気的に接続しており、単位トランジスタ群５０（第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５）に共通のドレイン部を構成する。なお、ＳＴＩ２は、ピラー下部拡散層９よりも深く設けられており、ＳＴＩ２を挟んで隣接する領域同士でピラー下部拡散層９が導通しないようになっている。
【００２６】
各シリコンピラー５Ａとダミーシリコンピラー６Ａ１との側面には、ゲート絶縁膜１０が配置されている。また、ゲート絶縁膜１０を介して各シリコンピラー５Ａの側面にトランジスタ用ゲート電極１１ａが配置されている。また、ダミーピラー６Ａの側面には給電用ゲート電極１１ｂが配置されている。ゲート電極１１は、ＳＴＩ２の内壁面と、ＳＴＩ２の上面に積層された絶縁膜３の内壁面と、マスク膜４の内壁面の一部にも設けられている。ゲート絶縁膜１０は、各シリコンピラー５Ａの側面を覆って第１の絶縁膜８と接続されている。各シリコンピラー５Ａのチャネル部とピラー上部拡散層１６と第１の絶縁膜８の下部に配置されたピラー下部拡散層９は、ゲート絶縁膜１０と第１の絶縁膜８によって、ゲート電極１１と電気的に絶縁されている。
【００２７】
各々のシリコンピラー同士の間隔は、ゲート電極１１の膜厚の２倍以下とされている。
【００２８】
ゲート絶縁膜１０を介して、各シリコンピラー５Ａの側面に設けられたトランジスタ用ゲート電極１１ａは、シリコンピラー５Ａの間隔がトランジスタ用ゲート電極１１ａの膜厚の２倍以下とされた部分で互いに接触して一体化され、各シリコンピラー５Ａに共有される１つのゲート電極として機能する。隣接するシリコンピラー５Ａの間の空間は、トランジスタ用ゲート電極１１ａによって、各シリコンピラー５Ａの高さ方向全体に埋設されている。
【００２９】
シリコンピラー群５の中央部に位置する第３のシリコンピラー（特定のシリコンピラー）５Ａ３とダミーピラー６Ａとの間隔は、ゲート電極１１の膜厚の２倍以下とされている。これにより、第３のシリコンピラー５Ａ３の側面に配置されるトランジスタ用ゲート電極１１ａとダミーピラー６Ａの側面に配置される給電用ゲート電極１１ｂは、各々のピラー間隔がゲート電極１１の膜厚の２倍以下とされた部分で互いに接触し、接続される構成となる。
【００３０】
従って、ダミーピラー６Ａの側面に配置された給電用ゲート電極１１ｂに対して上層のゲート給電配線から供給されたゲート電圧は、第３のシリコンピラー５Ａ３を介して各シリコンピラー５Ａに共有されるトランジスタ用ゲート電極１１ａに印加される。
【００３１】
すなわち、本第１実施例による半導体装置は、第１の方向（Ｙ）に互いに隙間を空けて配置された複数の半導体ピラー（５Ａ１〜５Ａ５）から成る半導体ピラー群（５）と、この半導体ピラー群（５）の内、両端部を除く中間部に位置する半導体ピラー（５Ａ２〜５Ａ４）のいずれか１つである特定の半導体ピラー（５Ａ３）と隣接して、第１の方向（Ｙ）と直交する第２の方向（Ｘ）に設けられたダミーピラー（６Ａ）と、複数の半導体ピラー（５Ａ１〜５Ａ５）の各々の側面とダミーピラー（６Ａ）の側面の一部とに形成されたゲート絶縁膜（１０）と、このゲート絶縁膜（１０）を介して、複数の半導体ピラー（５Ａ１〜５Ａ５）の間の隙間と、特定の半導体ピラー（５Ａ３）とダミーピラー（６Ａ）との間の隙間とを埋めるように、複数の半導体ピラー（５Ａ１〜５Ａ５）の側面とダミーピラー（６Ａ）の側面とに形成されたゲート電極（１１）と、を備えている。
【００３２】
ＳＴＩ２、ダミーピラー６Ａの上面には、絶縁膜３とマスク膜４が配置されている。更にゲート電極１１と第１の絶縁膜８とを覆って第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、ＳＴＩ２と絶縁膜３とマスク膜４との壁面に囲まれた領域、すなわちピラー溝形成領域Ａ内を埋設するように設けられている。マスク膜４と第１層間絶縁膜１２との表面には、第２層間絶縁膜２０が設けられている。第２層間絶縁膜２０を覆ってストッパー膜２１が設けられ、更にストッパー膜２１を覆って第３層間絶縁膜２４が設けられている。
【００３３】
第３層間絶縁膜２４の表面には、ゲート吊り配線４２Ａが配置されている。ゲート吊り配線４２Ａは、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０及び第１層間絶縁膜１２を貫通するゲート用メタルコンタクトプラグ（導電プラグ）４１Ａによって給電用ゲート電極１１ｂと接続されている。
【００３４】
導電プラグ４１Ａは、ダミーピラー６Ａと部分的に重なる位置に設けられている。より詳細には、導電プラグ４１Ａは、絶縁層ピラー６Ａ２と部分的に重なる位置に設けられている。ダミーピラー６Ａの上には、マスク膜４が配置されており、導電プラグ４１Ａは、マスク膜４の側面に位置した給電用ゲート電極１１ｂの上端部と接続されている。ダミーピラー６Ａの上に配置されたマスク膜４は、ダミーピラー６Ａと共に、給電用ゲート電極１１ｂの高さを嵩上げして、給電用ゲート電極１１ｂとゲート吊り配線４２Ａとの距離を小さくするための突起層として機能する。
【００３５】
第３層間絶縁膜２４上には、第１および第２のメタル配線３３、３４が配置されている。第１のメタル配線３３とシリコンピラー群５のピラー上部拡散層１６との間には、シリコンプラグ１９とソース用メタルコンタクトプラグ（導電プラグ）３０Ａとが設けられている。シリコンプラグ１９は、第１層間絶縁膜１２とトランジスタ用ゲート電極１１ａとで取り囲まれている。導電プラグ３０Ａは、第３層間絶縁膜２４、ストッパー膜２１及び第２層間絶縁膜２０を貫通している。したがって、第１のメタル配線３３は、シリコンプラグ１９と、導電プラグ３０Ａとを介して、各シリコンピラー５Ａの各々のピラー上部拡散層（ソース拡散層）１６と接続されている。これにより、各単位トランジスタ５０Ａは、ピラー下部拡散層９を共有すると共に、第１メタル配線３３によって各々のピラー上部拡散層が相互に接続される一つの並列トランジスタを構成している。
【００３６】
シリコンプラグ１９は、シリコン中にヒ素等のｎ型不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共に単位トランジスタ５０Ａのソース部を構成する。シリコンプラグ１９の側面には、サイドウォール膜１８と絶縁膜１７とが配置されている。サイドウォール膜１８と絶縁膜１７とによって、シリコンプラグ１９とトランジスタ用ゲート電極１１ａとが電気的に絶縁されている。サイドウォール膜１８と絶縁膜１７との組み合わせは、第２の絶縁膜とも呼ばれる。
【００３７】
第２のメタル配線３４とピラー下部拡散層９との間には、ドレイン用メタルコンタクトプラグ（導電プラグ）３１Ａが設けられている。導電プラグ３１Ａは、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０、第１層間絶縁膜１２及び第１の絶縁膜８を貫通している。したがって、第２のメタル配線３４は、導電プラグ３１Ａによって、ピラー下部拡散層（ドレイン拡散層）９と接続されている。導電プラグ３１Ａは、シリコンピラー群５に対してダミーピラー６Ａとは反対側の活性領域３９内に配置されている。
【００３８】
次に、図１Ａの平面図を参照すると、本実施例の半導体装置は、ＳＴＩ２で囲まれたピラー溝形成領域Ａ内に活性領域３９とＳＴＩ２の一部となるＳＴＩ２ａが隣接して配置される構成となっている。したがって、矩形の活性領域３９を構成する4辺の内、３辺がＳＴＩ２に接し、残りの１辺がＳＴＩ２ａに接している。活性領域３９には、各々が平面視矩形の第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５からなるシリコンピラー群５が設けられている。第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５は、互いに間隔を空けて、Ｙ方向（第１の方向）へ直線状（一列）に配置されている。各シリコンピラー５Ａは、各単位トランジスタ５０のチャネル部を構成するものである。活性領域３９には、各シリコンピラー５Ａをチャネル部とする第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５から成る単位トランジスタ群５０が配置されている。
【００３９】
図示の第１の実施例においては、１つの縦型トランジスタが、第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５の集合体である単位トランジスタ群５０によって構成されている。しかしながら、単位トランジスタ群５０を構成する単位トランジスタの個数Ｎは５つに限定されない。尚、単位トランジスタ５０Ａの個数Ｎは３以上の整数である。
【００４０】
シリコンピラー群５の直上には、シリコンプラグ１９、ソース用メタルコンタクトプラグ３０Ａ及び第１のメタル配線３３が配置されている。シリコンピラー群５、シリコンプラグ１９及びソース用メタルコンタクトプラグ３０Ａは、平面視において、同一領域内で互いに重なって配置されている。第１のメタル配線３３は、Ｙ方向に延在するように配置されている。
【００４１】
複数のシリコンピラー５Ａ１乃至５Ａ５の集合体であるシリコンピラー群５の中心に位置する第３のシリコンピラー（特定の半導体ピラー）５Ａ３と隣接するように、平面視矩形のダミーピラー６Ａが設けられている。ダミーピラー６Ａは、ピラー溝形成領域Ａ内に位置する活性領域３９とＳＴＩ２ａの境界部分に配置される。ダミーピラー６ＡのＹ方向の幅は、シリコンピラー５Ａの幅と同じであるが、Ｘ方向の幅は特に限定されるものではない。ダミーピラー６Ａの上には、平面視矩形の導電プラグ４１Ａが配置されている。導電プラグ４１Ａは、平面視において、絶縁層ピラー６Ａ２と部分的に重なる位置に配置されているが、ＸＹ方向において絶縁層ピラー６Ａ２の外側に若干はみ出している。そして、このはみ出した部分で、導電プラグ４１Ａは、ダミーピラー６Ａの側面に設けられた給電用ゲート電極１１ｂと接続されている。
【００４２】
なお図１Ａでは、第１の方向（Ｙ方向）にシリコンピラー群５を構成するシリコンピラーを５個配置し、導電プラグ３１Ａ、シリコンピラー群５およびダミーピラー６Ａを第１の方向に垂直な第２の方向（Ｘ方向）に配置し、ドレイン配線３４、ソース配線３３、およびゲート吊り配線４２Ａをこれらと重なるように配置したが、各構成要素の配置は、これに限定されない。例えば、シリコンピラー群５がＹ方向へ延在した偶数個のシリコンピラー５Ａで構成されている場合は、シリコンピラー群５の中心となるシリコンピラー５Ａ同士の接続部へダミーピラー６Ａを隣接させても良い。
【００４３】
次に、第１実施例による半導体装置の製造方法について、詳細に説明する。
【００４４】
図２〜図１４は、本第１実施例による半導体装置の製造方法を説明するための工程図面である。図２〜図１４の夫々（図○）において、図○Ａは各製造工程における半導体装置の平面図であり、図○Ｂは図○Ａの線Ｘ１-Ｘ１’における断面図であり、図○Ｃは図○
Ａの線Ｙ１-Ｙ１’における断面図である。なお各製造工程の説明は、主として図○Ｂの
断面図を用いて行い、適宜、図○Ａ、図○Ｃの図面を追加して図○Ｂの補足を行う。また図○Ａでは、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で記載している。
【００４５】
まず、図２Ａおよび図２Ｂに示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ｐ型のシリコン基板１に溝２ｃを形成する。次に、溝２ｃの内部を埋め込むように、シリコン基板１の全面へシリコン酸化膜やシリコン窒化膜からなる素子分離絶縁膜２ｄをＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１上の不要な素子分離絶縁膜２ｄをＣＭＰ（Chemical Mechanical Polishing）法により除去して、溝２ｃの内部だけに残すことにより、素子分離領域となるＳＴＩ２を形成する。ここで、ＳＴＩ２に囲まれたシリコン基板１は、活性領域３９となっている。
【００４６】
次に、図３Ｂに示すように、ＣＶＤ法によって、シリコン基板１上にシリコン酸化膜である絶縁膜３を２ｎｍ厚となるように形成してから、その絶縁膜３上にシリコン窒化膜であるマスク膜４を１２０ｎｍ厚となるように形成する。
【００４７】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３とマスク膜４をパターニングする。これにより、ピラー溝形成領域Ａを確定するマスク膜４Ｃが形成される。また、シリコンピラー５Ａ用のマスク膜４Ａと、ダミーピラー６Ａ用のマスク膜４Ｂと、が同時に形成される。ピラー溝形成領域Ａ内において各マスク膜を除く領域には、活性領域３９を構成するシリコン基板１の表面とＳＴＩ２の一部からなるＳＴＩ２ａの表面が露出している。マスク膜４Ａは、第１の方向（Ｙ方向）に整列させて形成する。マスク膜４Ｂは、第１の方向に整列するマスク膜４Ａの両端部を除く中間部に位置するマスク膜４Ａに隣接するように形成する。また、マスク膜４Ｂは、活性領域３９とＳＴＩ２ａに跨る位置に形成する。
【００４８】
次に、図４Ａ、図４Ｂ、および図４Ｃに示すように、マスク膜４Ａ、４Ｂ、４Ｃをマスクとして、上面が露出している活性領域３９並びにＳＴＩ２ａをドライエッチングし、深さが１５０ｎｍとなる５個のシリコンピラー５Ａ１〜５Ａ５とダミーピラー６Ａを形成する。ダミーピラー６Ａは、活性領域３９側に形成されるダミーシリコンピラー６Ａ１と、ＳＴＩ２側に形成される絶縁層ピラー６Ａ２が合体した複合ピラーで構成される。
【００４９】
具体的には、活性領域３９内に、単位トランジスタを構成するシリコンピラー５Ａ１〜５Ａ５を第１の方向へ５個配置し、それぞれのシリコンピラー５Ａの間隔をこの後形成するゲート電極の膜厚の２倍以下とする。同様に、ゲート電極の膜厚の２倍以下の間隔で、第３のシリコンピラー（特定の半導体ピラー）５Ａ３と隣接するように、第１の方向に垂直な第２の方向にダミーピラー６Ａを１つ配置する。各々のシリコンピラー５Ａの平面サイズは同一とする。トランジスタのチャネル部を構成する各シリコンピラー５Ａの太さ（シリコン基板１の上面に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さである。また、ダミーピラー６Ａの第１の方向の幅はシリコンピラーの幅と同じであるが、第２の方向の幅はシリコンピラー５Ａと同じサイズである必要はない。
【００５０】
次に、図５Ｂに示すように、ＣＶＤ法により厚さ５ｎｍのシリコン窒化膜を全面に成膜した後、全面エッチバックを行って、各シリコンピラー５Ａとダミーピラー６Ａとマスク膜４Ａ、４Ｂ、４Ｃとの側面にサイドウォール膜７を形成する。このとき、ＳＴＩ２の側面にもサイドウォール膜７が形成される。
【００５１】
次に、熱酸化法によって、活性領域３９の底面に露出しているシリコン基板１の表面に厚さ３０ｎｍのシリコン酸化膜からなる第１の絶縁膜８を形成する。このとき、各シリコンピラー５Ａとダミーピラー６Ａの側面には、サイドウォール膜７が形成されており、夫々の上面にはマスク膜４が形成されているため、シリコン酸化膜は形成されない。
【００５２】
次に、図６Ｂに示すように、イオン注入法によって、第１の絶縁膜８の下に位置するシリコン基板１に砒素などのｎ型不純物を導入し、第１の絶縁膜８に接するピラー下部拡散層９を形成する。ここで、ピラー下部拡散層９は、５個のシリコンピラー５Ａ１〜５Ａ５で共有される。
【００５３】
この時、トランジスタとなる各シリコンピラー５Ａの側面はサイドウォール膜７で保護されているので、ピラー部への散乱イオンの注入を防止できる。サイドウォール膜７がない場合には、予期せぬ不純物がチャネルとなるピラー部に注入されてしまい、トランジスタの閾値電圧を制御することが困難となる。
【００５４】
次に、ドライエッチング法あるいはウェットエッチング法によって、サイドウォール膜７を除去する。
【００５５】
次に、図７Ａ、図７Ｂ、および図７Ｃに示すように、熱酸化法によって、各シリコンピラー５Ａ及びダミーシリコンピラー６Ａ１の側面に３ｎｍ厚のシリコン酸化膜であるゲート絶縁膜１０を形成する。
【００５６】
次に、シリコン基板１の全面にゲート電極となる２０ｎｍ厚の多結晶シリコン膜をＣＶＤ法により成膜した後、ドライエッチング法を用いて全面エッチバックを行い、各シリコンピラー５Ａの側面にトランジスタ用ゲート電極１１ａを形成する。同時に、ダミーピラー６Ａの側面に給電用ゲート電極１１ｂを形成する。モノシラン（ＳｉＨ４）ガスなどの熱分解を用いるＣＶＤ法で成膜した多結晶シリコン膜は、表面反応律速で成膜されるために段差被覆性が極めて良好となる。すなわち、平面上であっても、シリコンピラーの側面上であっても同じ膜厚で形成することができる。
【００５７】
多結晶シリコン膜に代えて非晶質シリコン膜で形成することもできる。非晶質シリコン膜は結晶性を有していないため多結晶シリコン膜で形成した場合に比べて成膜表面が著しく平坦であり、表面に凹凸を有していないためエッチバック時のゲート電極の上端面の形状を高精度に制御できる利点がある。多結晶シリコン膜であっても非晶質シリコン膜であってもゲート電極として導電性を持たせるためには不純物を導入する必要がある。
【００５８】
不純物の導入はＣＶＤ法での成膜時に原料ガスとしてモノシランに加えてホスフィン（ＰＨ３）ガスを同時に供給することで行われる。これにより成膜された膜中にリンが含有されたシリコン膜を形成することができる。多結晶の状態で形成したシリコン膜では、成膜中にリンの活性化が進むために形成した段階で導電性を示すが、非晶質の状態で形成したシリコン膜ではリンの活性化が達成されないため、形成した後の工程で不純物活性化の熱処理を実施する。
【００５９】
上記のような多結晶状態もしくは非晶質状態のシリコン膜を成膜するための条件は成膜温度に依存している。すなわち、多結晶シリコン膜を形成する場合には５７０℃以上、６４０℃以下の温度で成膜すれば良い。６４０℃を超えると反応速度が高くなり、基板面内および基板間の膜厚均一性を維持できなくなる。また、非晶質シリコン膜を形成する場合には５４０℃以下、５００℃以上の温度で成膜すれば良い。５００℃より低い温度では成膜速度が著しく低下し実用的ではない。
【００６０】
各シリコンピラー５Ａ及びダミーピラー６Ａの側面にゲート電極１１を形成した場合、ＳＴＩ２の側面にもゲート電極１１が同時に形成される。図７Ｂ、図７Ｃに示すように、特定の半導体ピラー５Ａ３とダミーピラー６Ａとの間隔およびシリコンピラー５Ａ同士の間隔は、ゲート電極１１の膜厚の２倍以下であるため、特定の半導体ピラー５Ａ３とダミーピラー６Ａの間および隣接するシリコンピラー５Ａの間は、ゲート電極１１で完全に埋められる。従って、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５の側面におけるトランジスタ用ゲート電極１１ａとダミーピラー６Ａの側面における給電用ゲート電極１１ｂとは、単一のゲート電極に一体化して接続されている。
【００６１】
上記のように、本第１の実施例ではシリコン基板１から上方に突き出すようにシリコンピラーを形成した状態でゲート電極材料となる多結晶シリコン膜を全面に形成した後、異方性ドライエッチング法によりエッチバックし、シリコンピラーの側面に多結晶シリコン膜からなるゲート電極１１を形成する方法を用いている。このエッチバックでは、各シリコンピラー５Ａの上面や各シリコンピラー５Ａの周囲底面で構成される水平面上に形成された多結晶シリコン膜はエッチングされて消滅する。すなわち、エッチバックは、平面上に形成された多結晶シリコン膜の膜厚がシリコンピラーの側面に形成された多結晶シリコン膜の深さ方向の膜厚（シリコンピラーの高さ方向の膜厚）よりも薄いことを利用している。したがって、エッチバックによってゲート電極１１を形成するためには、シリコンピラー自体の存在が必須要件となる。
【００６２】
もし、シリコンピラーを形成する工程においてマスクが正常に形成されず、結果的にシリコンピラーが形成されなかった場合、その領域は単なる平面となる。そして、そこに形成された多結晶シリコン膜はエッチバック時にエッチングされて消滅しゲート電極１１が形成されない。その結果、隣接シリコンピラー間のゲート電極１１の接続ができなくなってしまう問題が発生する。
【００６３】
次に、図８Ｂに示すように、各シリコンピラー５Ａとダミーピラー６Ａを覆い、ピラー溝形成領域Ａ内に形成されている凹部を埋め込むように、ＣＶＤ法によって、シリコン酸化膜である第１層間絶縁膜１２を形成する。
【００６４】
次に、ＣＭＰ法によって、第１層間絶縁膜１２をマスク膜４Ａ、４Ｂ、４Ｃの上面が露出するように平坦化し、続けてＣＶＤ法によって、シリコン酸化膜であるマスク膜１３を１０ｎｍ厚となるように成膜する。
【００６５】
次に、図９Ｂに示すように、フォトリソグラフィ法とエッチング法を用いて、マスク膜１３の一部を除去し、第１開口部１４を形成する。除去するマスク膜１３のパターン４０は、図１Ａに示したように、活性領域３９内であって、且つ各シリコンピラー５Ａ上のマスク膜４Ａを含む領域を開口するパターンとする。これにより、マスク膜１３を除去した第１開口部１４には、各シリコンピラー５Ａの上に位置するマスク膜４Ａの上面が露出する。
【００６６】
次に、露出したマスク膜４Ａをウェットエッチングによって選択的に除去し、さらに絶縁膜３を除去することで、各シリコンピラー５Ａの上方に第２開口部１５を形成する。第２開口部１５の底面には、各シリコンピラー５Ａの上面が露出しており、側面にはトランジスタ用ゲート電極１１ａの一部が露出している。
【００６７】
次に、図１０Ｂに示すように、熱酸化法によって、第２開口部１５の内壁へシリコン酸化膜である絶縁膜１７を形成する。
【００６８】
次に、第２開口部１５から各シリコンピラー５Ａの上部に燐やヒ素などｎ型不純物をイオン注入し、ピラー上部拡散層１６を形成する。また、ＣＶＤ法により厚さ１０ｎｍのシリコン窒化膜を全面に成膜した後、ドライエッチング法を用いてエッチバックし、第２開口部１５の内壁へサイドウォール膜１８を形成する。このサイドウォール膜１８の形成時に、各シリコンピラー５Ａの上面に形成されていた絶縁膜１７も除去して、各シリコンピラー５Ａの上面を露出させる。このとき絶縁膜１７は、サイドウォール膜１８の下方と第２開口部１５におけるゲート電極１１の露出面に残留する。サイドウォール膜１８は、この後形成するシリコンプラグとトランジスタ用ゲート電極１１ａとの間の絶縁を確保する役割を果たす。
【００６９】
次に、図１１Ｂに示すように、選択エピタキシャル成長法を用いて、第２開口部１５を埋設するように、単結晶からなる各シリコンピラー５Ａの上面を種としてシリコンプラグ１９を選択成長させる。その後、Ｎ型トランジスタとする場合には、ヒ素などをイオン注入して、シリコンプラグ１９内をｎ型の導電体として、シリコンプラグ１９を各シリコンピラー５Ａの上部に形成したピラー上部拡散層１６と電気的に接触させる。
【００７０】
次に、図１２Ｂに示すように、ＣＶＤ法によって、第１開口部１４を埋め込むようにシリコン酸化膜である第２層間絶縁膜２０を形成する。シリコン酸化膜からなるマスク膜１３は第２層間絶縁膜２０に吸収合体される。
【００７１】
次に、ＣＶＤ法によって、シリコン窒化膜であるストッパー膜２１を２０ｎｍ厚となるように成膜する。
【００７２】
次に、ＣＶＤ法によって、シリコン酸化膜である第３層間絶縁膜２４を１５０ｎｍ厚となるように成膜する。
【００７３】
次に、図１３Ａ、図１３Ｂ、および図１３Ｃに示すように、フォトリソグラフィ法およびドライエッチング法を用いて、第１乃至第３のコンタクト孔２７乃至２９を形成する。第１乃至第３のコンタクト孔２７乃至２９の形成では、最も深い第３のコンタクト孔２９の形成が終了するまでドライエッチングする必要がある。そのため、相対的に浅い第１および第２のコンタクト孔２７と２８に対しては過剰なエッチングが付加されることになる。特に、リソグラフィにおける合わせズレが発生しやすい第１のコンタクト孔２７では、合わせズレが生じた部分の第１層間絶縁膜１２が過剰にエッチングされる。この時、ダミーピラー６Ａが活性領域３９内に位置するダミーシリコンピラー６Ａ１だけで構成されていると、第１のコンタクト孔２７は、第３のコンタクト孔２９と同じ深さのエッチングを行うことによって、活性領域３９の底面に位置するシリコン基板１まで突き抜けてしまう。その結果、後の工程で形成するコンタクトプラグ４１Ａとシリコン基板１が短絡する、すなわち給電用ゲート電極１１ｂとピラー下部拡散層９がコンタクトプラグ４１Ａを介して短絡してしまい、トランジスタ動作が不可となる問題が発生する。しかしながら、本実施例ではダミーピラー６ＡをＳＴＩ２ａを含む複合ピラーで形成し、第１のコンタクト孔２７をＳＴＩ２ａ側に形成している。ＳＴＩ２ａは第３のコンタクト孔２９の深さに比べて１００ｎｍ程度深く形成されているので、合わせズレ部分が過剰にエッチングされたとしても、底面の位置をＳＴＩ２ａ中に形成することが可能となり、シリコン基板１との接触を回避できる。したがって、給電用ゲート電極１１ｂとピラー下部拡散層９との短絡を防止することができる。本実施例で、ゲート給電用のダミーピラー６Ａを複合ピラーで形成する理由は、この利点を確保することにある。
【００７４】
また、ドライエッチングの制御性を向上させるために、ストッパー膜２１で一旦エッチングを停止し、ストッパー膜２１のエッチングと第１層間絶縁膜１２のエッチングを段階的に実施する方法を用いる。第１のコンタクト孔２７の形成では、ダミーピラー６Ａの上面が、残留しているマスク膜４Ｂで保護されているので、ダミーピラー６Ａがエッチングされることはない。第１のコンタクト孔２７は、ダミーピラー６Ａの中心からずらした位置に形成しているので、その底部には、ダミーピラー６Ａの上に形成したマスク膜４Ｂと、ダミーピラー６Ａの側面に形成した給電用ゲート電極１１ｂの一部が露出している。
【００７５】
また、第２のコンタクト孔２８の底部には、シリコンプラグ１９の少なくとも一部が露出しており、第３のコンタクト孔２９の底部には、ピラー下部拡散層９の一部が露出している。
【００７６】
これらの第１乃至第３のコンタクト孔２７乃至２９は同時に形成しても良いが、別々に形成しても良い。
【００７７】
次に、図１４Ａ、図１４Ｂ、および図１４Ｃに示すように、ＣＶＤ法によって、第３層間絶縁膜２４を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜を成膜して、第１乃至第３のコンタクト孔２７乃至２９の内部を埋め込む。
【００７８】
次に、ＣＭＰ法によって、第３層間絶縁膜２４上の金属膜を除去して、シリコンプラグ１９に対する５つのソース用メタルコンタクトプラグ３０Ａ、ピラー下部拡散層９に対するドレイン用メタルコンタクトプラグ３１Ａ、給電用ゲート電極１１ｂに対するゲート用メタルコンタクトプラグ４１Ａを形成する。
【００７９】
次に、図１Ａ、図１Ｂ、および図１Ｃに示したように、スパッタ法によるタングステン（Ｗ）と窒化タングステン（ＷＮ）で構成された第１のメタル配線（ソース配線）３３と、第２のメタル配線（ドレイン配線）３４と、ゲート吊り配線（ゲート配線）４２Ａとを形成する。このとき、ゲート用メタルコンタクトプラグ４１Ａは、ゲート吊り配線４２Ａと接続される。また、ピラー下部拡散層９に接続している１つのドレイン用メタルコンタクトプラグ３１Ａは、第２のメタル配線３４と接続している。さらに、５つのシリコンピラー５Ａ１乃至５Ａ５に形成されたピラー上部拡散層１６に接続している５つのソース用メタルコンタクトプラグ３０Ａは、第１のメタル配線３３に接続されている。これにより、５つの単位トランジスタ５０Ａが並列に接続された１つの縦型トランジスタが形成される。
【００８０】
以上説明した本第１実施例の半導体装置によれば、次のような効果が得られる。
【００８１】
（１）複数のシリコンピラー（半導体ピラー）５Ａで構成されているシリコンピラー群（半導体ピラー群）５の中央部に位置する特定の半導体ピラーに隣接するように、ダミーピラー６Ａを配置している。これにより、シリコンピラー群５を構成する複数のシリコンピラー５Ａの一部が異常形成されてゲート電極１１が断線した場合でも、正常なシリコンピラーで構成された単位トランジスタの故障を最小限度に抑制することができる。
【００８２】
さらに詳細に述べると、図１Ａにおいて、ダミーピラー６Ａが隣接する第３のシリコンピラー５Ａ３を境にしたシリコンピラー群５の一方側を構成している第２のシリコンピラー５Ａ２が異常形成されてゲート電極１１が断線したと仮定する。この場合、異常形成された第２のシリコンピラー５Ａ２で構成された第２の単位トランジスタ５０Ａ２と、第２のシリコンピラー５Ａ２に隣接する第１の単位トランジスタ５０Ａ１とは故障して動作不能となる。しかしながら、シリコンピラー群５の中央部とシリコンピラー群５の他方側を構成している３個の単位トランジスタ、すなわち、第３、第４、および第５の単位トランジスタ５０Ａ３、５０Ａ４、５０Ａ５は故障せずに、正常動作する。
【００８３】
これに対して、ダミーピラー６Ａが第１のシリコンピラー５Ａ１と隣接するように配置されて、前記同様に第２のシリコンピラー５Ａ２が異常形成されると、正常に動作するのは、第１の単位トランジスタ５０Ａ１だけとなる。
【００８４】
（２）シリコンピラー５Ａ同士の間隔、並びに特定のシリコンピラー５Ａ３とダミーピラー６Ａとの間隔がゲート電極１１の厚みの２倍以下としているので、各シリコンピラー５Ａとダミーピラー６Ａの側面に形成されたゲート電極１１同士が接触し、各シリコンピラー５Ａの高さ方向全体にゲート電極１１が形成される。そのため、エッチバックによって不要な領域のゲート電極１１を除去したときに、各シリコンピラー５Ａとダミーピラー６Ａとの隙間にゲート電極１１の断線が発生せず、連続した１つのゲート電極１１として機能させることができる。また、各シリコンピラー５Ａとダミービラー６Ａとの間の間隔を小さくすることで、半導体装置の小型化に寄与することができる。
【００８５】
（３）ゲート電極１１の高さを嵩上げするための突起層（ダミーピラー６Ａ、マスク膜４Ｂ）を形成しているので、給電用ゲート電極１１ｂとゲート吊り配線４２Ａを接続するゲート用メタルコンタクトプラグ４１Ａのアスペクト比を小さくすることができ、半導体装置を微細化する場合に容易に対応することができる。また、ダミーピラー６Ａをダミーシリコンピラー６Ａ１と絶縁膜ピラー６Ａ２を接触させて一体化した複合ピラーで形成し、ゲート用メタルコンタクトプラグ４１Ａを絶縁膜ピラー６Ａ２側に形成しているので、コンタクト孔２７をエッチング形成する際のパターンズレに起因するゲート電極１１とピラー下部拡散層９との短絡を回避することができる。
【実施例２】
【００８６】
以下、図面を参照して、本発明の第２実施例について詳細に説明する。ここでの図面構成は、第１実施例と同じとしている。なお説明は、第１実施例と共通する内容の記載は割愛して、第２実施例における相違点だけを記載する。第１実施例では複数の単位トランジスタ５０Ａ１〜５０Ａ５からなる単位トランジスタ群５０を一つの並列トランジスタとして用いる構成とした。したがって、第１実施例では、単位トランジスタ群５０に共通するピラー下部拡散層９への給電に導電プラグ３１Ａを設けることが必要な構成となっている。本第２実施例では、導電プラグ３１Ａ自体を並列トランジスタで置き換えた構成について説明する。２個の並列トランジスタをピラー下部拡散層を共通として直列に接続する直並列トランジスタ構成となる。具体的には第１実施例の並列トランジスタを線対称にして、同一活性領域に２つ配置し、ピラー下部拡散層は共通とし、ピラー上部拡散層は各々別の配線に接続する構成である。以下の説明では並列トランジスタを２つ用いる例について説明するが、本発明はこれに限るものではなく、複数の活性領域に同じ構成のトランジスタを配置して、配線で接続することにより、さらに多数のトランジスタを有する直並列トランジスタとすることができる。
【００８７】
図１５Ａ、図１５Ｂは、本発明の第２実施例に係る半導体装置の構造を示す模式図である。図１５Ａは、本第２実施例による半導体装置の平面図である。図１５Ｂは、図１５Ａの線Ｘ１-Ｘ１’における断面図である。但し、図１５Ａでは、構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを記載している。なお、下記の説明以外の個々の構成は第１実施例と同じなので割愛する。
【００８８】
まず、図１５Ａを参照すると、シリコン基板上にＳＴＩ２に囲まれた矩形の活性領域３９が配置される。活性領域３９のＸ方向に対向する２辺をそれぞれＳＴＩ２側に拡幅した位置に２辺を有する矩形のピラー溝形成領域Ａが配置される。したがって、ピラー溝形成領域Ａ内のＸ方向の中心に活性領域３９が配置され、活性領域３９のＸ方向の２辺に接してＳＴＩ２の一部となるＳＴＩ２ａおよびＳＴＩ２ｂがそれぞれ配置された構成となっている。
【００８９】
活性領域３９の中央部には、平面視矩形の１０個のシリコンピラー５’が設けられている。１０個のシリコンピラー５’は、第１乃至第５のシリコンピラー（半導体ピラー）５Ａ１乃至５Ａ５から成る第１のシリコンピラー群（第１の半導体ピラー群）５ａと、第６乃至第１０のシリコンピラー（半導体ピラー）５Ｂ１乃至５Ｂ５から成る第２のシリコンピラー群（第２の半導体ピラー群）５ｂとに分けられる。第１のシリコンピラー群５ａに対応する第１のダミーピラー６Ａが特定のシリコンピラー５Ａ３に隣接し、活性領域３９とＳＴＩ２ａに跨る位置に配置される。また、第２のシリコンピラー群５ｂに対応する第２のダミーピラー６Ｂが特定のシリコンピラー５Ｂ３に隣接し、活性領域３９とＳＴＩ２ｂに跨る位置に配置される。第１の方向（Ｙ方向）に整列して配置される第１のシリコンピラー群５ａと第２のシリコンピラー群５ｂとの間隔は、ゲート電極１１の膜厚の２倍以下で構成する。個々のシリコンピラー間の位置関係、およびシリコンピラーとダミーピラーの位置関係は第１実施例と同じである。したがって、ゲート電極１１は、第１のダミーピラー６Ａ、第１のシリコンピラー群５ａ、第２のシリコンピラー群５ｂ、第２のダミーピラー６Ｂの全てを接続するように配置される。尚、第１のダミーピラー６Ａと同様に、第２のダミーピラー６Ｂも、活性領域３９側に形成される第２のダミーシリコンピラー６Ｂ１と、ＳＴＩ２側に形成される第２の絶縁層ピラー６Ｂ２が合体した第２の複合ピラーで構成される。
【００９０】
ＳＴＩ２に囲まれた活性領域３９には、各シリコンピラー５’をチャネル部とする単位トランジスタ５０が１０個配置されている。ここでは、１０個の単位トランジスタ５０を、第１乃至第５のシリコンピラー５Ａ１乃至５Ａ５に対応する第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５とし、第６乃至第１０のシリコンピラー５Ｂ１乃至５Ｂ５に対応する第６乃至第１０の単位トランジスタ５０Ｂ１乃至５０Ｂ５として区別する。
【００９１】
したがって、第１乃至第５の単位トランジスタ５０Ａ１乃至５０Ａ５によって第１の単位トランジスタ群５０Ａが構成され、第６乃至第１０の単位トランジスタ５０Ｂ１乃至５０Ｂ５によって第２の単位トランジスタ群５０Ｂが構成される。なお、各々の単位トランジスタ群を構成する単位トランジスタの数は３以上であれば５に限定されない。本実施例のトランジスタは、第１の並列トランジスタを構成する第１の単位トランジスタ群５０Ａと、第２の並列トランジスタを構成する第２の単位トランジスタ群５０Ｂと、が直列に接続された直並列トランジスタを構成する。
【００９２】
すなわち、本第２実施例による半導体装置は、第１の方向（Ｙ）に互いに隙間を空けて形成された第１乃至第Ｎ（Ｎは３以上の整数）の半導体ピラー（５Ａ１〜５Ａ５）から成る第１の半導体ピラー群（５ａ）と、この第１の半導体ピラー群（５ａ）に隣接して、第１の方向（Ｙ）に互いに隙間を空けて形成された第（Ｎ＋１）乃至第２Ｎの半導体ピラー（５Ｂ１〜５Ｂ５）から成る第２の半導体ピラー群（５ｂ）と、第１の半導体ピラー群（５ａ）の内、第１及び第Ｎの半導体ピラー（５Ａ１，５Ａ５）を除く中間部に位置する第２乃至第（Ｎ−１）の半導体ピラー（５Ａ２〜５Ａ４）のいずれか１つである第１の特定の半導体ピラー（５Ａ３）と隣接して、第１の方向（Ｙ）と直交する方向（Ｘ）に設けられた第１のダミーピラー（６Ａ）と、第２の半導体ピラー群（５ｂ）の内、第（Ｎ＋１）及び第２Ｎの半導体ピラー（５Ｂ１，５Ｂ５）を除く中間部に位置する第（Ｎ＋２）乃至第（２Ｎ−１）の半導体ピラー（５Ｂ２〜５Ｂ４）のいずれか１つのである第２の特定の半導体ピラー（５Ｂ３）と隣接して、第１のダミーピラー（６Ａ）とは反対側で、第２の方向（Ｘ）に設けられた第２のダミーピラー（６Ｂ）と、第１乃至第２Ｎの半導体ピラー（５Ａ１〜５Ａ５，５Ｂ１〜５Ｂ５）の各々の外周面と、第１および第２のダミーピラー（６Ａ，６Ｂ）の外周面の一部とに形成されたゲート絶縁膜（１０）と、このゲート絶縁膜（１０）を介して、第１乃至第２Ｎの半導体ピラー（５Ａ１〜５Ａ５，５Ｂ１〜５Ｂ５）の間の隙間と、第１の特定の半導体ピラー（５Ａ３）と第１のダミーピラー（６Ａ）との間の隙間と、第２の特定の半導体ピラー（５Ｂ３）と第２のダミーピラー（６Ｂ）との間の隙間とを埋めるように、第１乃至第２Ｎの半導体ピラー（５Ａ１〜５Ａ５，５Ｂ１〜５Ｂ５）の側面と第１および第２のダミーピラー（６Ａ，６Ｂ）の側面とに形成されたゲート電極（１１）と、を備えている。
【００９３】
次に、図１５Ｂを参照する。第１のシリコンピラー群５ａの直上には、第１のシリコンプラグ１９Ａ、第１のソース用メタルコンタクトプラグ３０Ａ及び第１のメタル配線（ソース配線）３３が配置されている。同様に、第２のシリコンピラー群５ｂの直上には、第２のシリコンプラグ１９Ｂ、第２のソース用メタルコンタクトプラグ３０Ｂ及び第２のメタル配線（ドレイン配線）３４が配置されている。第１のシリコンピラー群５ａ、第１のシリコンプラグ１９Ａ及び第１のソース用メタルコンタクトプラグ３０Ａは、平面視において、同一領域内で互いに重なって配置されている。同様に、第２のシリコンピラー群５ｂ、第２のシリコンプラグ１９Ｂ及び第２のソース用メタルコンタクトプラグ３０Ｂも、平面視において、同一領域内で互いに重なって配置されている。このような構成によって、第２のメタル配線（ドレイン配線）３４は、５つのシリコンピラー５Ｂ１乃至５Ｂ５から成る第２のシリコンピラー群５ｂを並列に接続する配線としても機能している。また、各々並列トランジスタを構成する第１単位トランジスタ群５０Ａと第２トランジスタ群５０Ｂは直列に接続される構成となっている。すなわち、第１のメタル配線３３が、第１のソース用メタルコンタクトプラグ３０Ａ、第１のシリコンプラグ１９Ａ、第１のピラー上部拡散層１６Ａ、第３のシリコンピラー５Ａ３を介してピラー下部拡散層９に接続され、さらに、第８のシリコンピラー５Ｂ３、第２のピラー上部拡散層１６Ｂ、第２のシリコンプラグ１９Ｂ、第２のソース用メタルコンタクトプラグ３０Ｂを介して第２のメタル配線３４に接続される構成となっている。
【００９４】
第２のゲート用メタルコンタクトプラグ４１Ｂの直上には、第２のゲート吊り配線４２Ｂが配置されている。第２のゲート吊り配線４２Ｂは、平面視で直線状に設けられており、第２のメタル配線（ドレイン配線）３４と交わらないように他方のＸ方向へ延在して配置されている。第２のゲート吊り配線４２Ｂの端部は、第２のゲート用メタルコンタクトプラグ４１Ｂを介して、第２の単位トランジスタ群５０Ｂのゲート電極１１と接続されている。
【００９５】
なお、上記の説明では、第１の方向に整列して配置される第１のシリコンピラー群５ａと第２のシリコンピラー群５ｂとの間隔をゲート電極の膜厚の２倍以下で構成することによって、ゲート電極１１が、第１のダミーピラー６Ａ、第１のシリコンピラー群５ａ、第２のシリコンピラー群５ｂ、第２のダミーピラー６Ｂの全てを接続するように配置される構成としたが、本発明はこれに限定されない。例えば、第１のシリコンピラー群５ａと第２のシリコンピラー群５ｂとの間隔をゲート電極１１の膜厚の２倍以上とすれば、第１の単位トランジスタ群５０Ａの第１のゲート電極１１と第２の単位トランジスタ群５０Ｂの第２のゲート電極１１とを分離させて、夫々の単位トランジスタ群を別々に制御することができる。
【００９６】
以上説明した第２実施例の半導体装置によれば、次のような効果が得られる。
【００９７】
（１）第１実施例に記載した構成の２つの並列トランジスタを直列に接続しているので、シリコンピラー群を構成する複数のシリコンピラーの一部が異常形成されてゲート電極が断線した場合でも、正常なシリコンピラーで構成された単位トランジスタの故障を最小限度に抑制することができる特長を維持しつつ、より高耐圧となる直並列トランジスタを構成することが可能となる。
【００９８】
（２）本実施例では、ピラー下部拡散層を共通とする２つの縦型トランジスタを直列に接続する構成としている。縦型トランジスタは、ピラー上部拡散層とピラー下部拡散層を対称構造で構成することができないため、チャネルを流れる電流の向きにより特性がばらつきやすい。しかし、本実施例では２つの縦型トランジスタを直列接続とすることにより、一方のトランジスタで下向きの電流が流れる場合、他方のトランジスタでは必ず上向きに電流が流れる構成となる。したがって、特性ばらつきが相殺され安定な特性を得ることができる。
【００９９】
（３）各シリコンピラー群５ａ、５ｂと第１および第２のメタル配線３３、３４とがシリコンプラグ１９Ａ、１９Ｂとソース用メタルコンタクトプラグ３０Ａ、３０Ｂの２つの導電プラグによって接続されているため、各々の導電プラグのアスペクト比は１つ導電プラグで接続する場合に比べて小さくすることができる。そのため、半導体装置を微細化する場合に容易に対応することができる。特に第２実施例の場合は、各単位トランジスタ群５０Ａ、５０Ｂと各々のメタル配線との距離がシリコンピラー５’の高さ分だけ嵩上げされているので、よりアスペクト比の小さい導電プラグとすることができる。
【０１００】
なお本第２実施例は、基本的に第１実施例の構成を複数レイアウトした構成となっており、個々の構造は同じである。したがって、製造方法も第１実施例と同じ工程を実施することができる。したがって、本第２実施例に係る半導体装置の製法については、図２から図１４の説明を参照されたい。
【０１０１】
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、本実施例では半導体基板の一例としてシリコン基板を用いたが、シリコン基板以外の基板に半導体の基柱を形成することも可能である。また、ガラス基板等の絶縁基板上に半導体層を形成し、この半導体層をエッチングして半導体の基柱及び突起層を形成することもできる。さらに、導電プラグやシリコンプラグ、配線のレイアウトは一例であって、設計要求に応じて任意に変更することができる。
【符号の説明】
【０１０２】
１ シリコン基板
２ 素子分離領域（ＳＴＩ）
３ 絶縁膜
４、４Ａ、４Ｂ、４Ｃ マスク膜
５ シリコンピラー（半導体ピラー群；シリコンピラー群）
５Ａ 第１のシリコンピラー群（第１の半導体ピラー群）
５Ｂ 第２のシリコンピラー群（第２の半導体ピラー群）
５Ａ１〜５Ａ５、５Ｂ１〜５Ｂ５ シリコンピラー（半導体ピラー）
５Ａ３ 第１の特定の半導体ピラー(特定の半導体ピラー)
５Ｂ３ 第２の特定の半導体ピラー
６Ａ ダミーピラー（第１のダミーピラー）
６Ａ１ ダミーシリコンピラー（第１のダミーシリコンピラー）
６Ａ２ 絶縁層ピラー（第１の絶縁層ピラー）
６Ｂ 第２のダミーピラー
６Ｂ１ 第２のダミーシリコンピラー
６Ｂ２ 第２の絶縁層ピラー
７ サイドウォール膜
８ 第１の絶縁膜
９ ピラー下部拡散層（ドレイン拡散層）
１０ ゲート絶縁膜
１１ ゲート電極
１２ 第１層間絶縁膜
１３ マスク膜
１４ 第１開口部
１５ 第２開口部
１６ ピラー上部拡散層（ソース拡散層）
１６Ａ 第１のピラー上部拡散層
１６Ｂ 第２のピラー上部拡散層
１７ 絶縁膜
１８ サイドウォール膜
１９ シリコンからなる導電プラグ（シリコンプラグ）
１９Ａ 第１のシリコンプラグ
１９Ｂ 第２のシリコンプラグ
２０ 第２層間絶縁膜
２１ ストッパー膜
２４ 第３層間絶縁膜
２７ 第１のコンタクト孔
２８ 第２のコンタクト孔
２９ 第３のコンタクト孔
３０ ソース用メタルコンタクトプラグ
３０Ａ 第１のソース用メタルコンタクトプラグ（導電プラグ）
３０Ｂ 第２のソース用メタルコンタクトプラグ
３１ ドレイン用メタルコンタクトプラグ（導電プラグ）
３１Ａ 第１のドレイン用メタルコンタクトプラグ（導電プラグ）
３３ 第１のメタル配線（ソース配線）
３４ 第２のメタル配線（ドレイン配線）
３９ 活性領域
４０ パターン
４１ ゲート用メタルコンタクトプラグ（導電プラグ）
４１Ａ 第１のゲート用メタルコンタクトプラグ（導電プラグ）
４１Ｂ 第２のゲート用メタルコンタクトプラグ
４２ ゲート吊り配線（ゲート配線）
４２Ａ 第１のゲート吊り配線（第１のゲート配線）
４２Ｂ 第２のゲート吊り配線（第２のゲート配線）
５０ 単位トランジスタ（単位トランジスタ群）
５０Ａ 第１の単位トランジスタ群
５０Ｂ 第２の単位トランジスタ群
５０Ａ１〜５０Ａ５、５０Ｂ１〜５０Ｂ５ 単位トランジスタ
Ｘ Ｘ方向（第１の方向）
Ｙ Ｙ方向（第２の方向；所定の方向）
Ｚ Ｚ方向
【特許請求の範囲】
【請求項１】
第１の方向に互いに隙間を空けて形成された複数の半導体ピラーから成る半導体ピラー群と、
該半導体ピラー群の内、両端部を除く中間部に位置する半導体ピラーのいずれか１つである特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向に設けられたダミーピラーと、
前記複数の半導体ピラーの各々の外周面と前記ダミーピラーの外周面の一部とに形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、前記複数の半導体ピラーの間の隙間と前記特定の半導体ピラーと前記ダミーピラーとの間の隙間とを埋めるように、前記複数の半導体ピラーの側面と前記ダミーピラーの側面とに形成されたゲート電極と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記ダミーピラーは、活性領域と素子分離領域に跨る位置に配置され、ダミーシリコンピラーと絶縁層ピラーを合体させた複合ピラーから成る、請求項１に記載の半導体装置。
【請求項３】
前記特定の半導体ピラーは、前記半導体ピラー群の中央部に位置している半導体ピラーである、請求項１又は２に記載の半導体装置。
【請求項４】
隣接する半導体ピラー同士の間隔と、前記特定の半導体ピラーと前記ダミーピラーとの間隔とは、前記ゲート電極の膜厚の２倍以下である、請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
各半導体ピラーの周囲に露出した基板の表面に第１の絶縁膜が形成され、
前記第１の絶縁膜の下にドレイン拡散層が形成され、
前記ゲート電極と前記ドレイン拡散層とが前記第１の絶縁膜によって絶縁されている、請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
前記ダミーピラーの上に配置されたマスク膜を更に備え、該マスク膜は、前記ダミーピラーと共に前記ゲート電極の高さを嵩上げる突起層として機能し、
該突起層の側面を覆う前記ゲート電極は、層間絶縁膜を貫通するゲート用導電プラグを介して、前記層間絶縁膜の表面に配置されたゲート配線に接続されている、請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項７】
前記複数の半導体ピラーの各々の上部にソース拡散層が形成され、
前記複数の半導体ピラーの各々の上面に前記ゲート電極の開口部が形成され、
前記ゲート電極の各々の開口部の内壁面に第２の絶縁膜が形成され、
該第２の絶縁膜を介して、前記ゲート電極の各々の開口部に前記ソース拡散層と電気的に接続されたシリコンプラグが形成され、
前記ゲート電極と前記シリコンプラグとが前記第２の絶縁膜によって絶縁されている、請求項１乃至６のいずれか１つに記載の半導体装置。
【請求項８】
第１の方向に互いに隙間を空けて形成された第１乃至第Ｎ（Ｎは３以上の整数）の半導体ピラーから成る第１の半導体ピラー群と、
該第１の半導体ピラー群に隣接して、前記第１の方向に互いに隙間を空けて形成された第（Ｎ＋１）乃至第２Ｎの半導体ピラーから成る第２の半導体ピラー群と、
前記第１の半導体ピラー群の内、第１及び第Ｎの半導体ピラーを除く中間部に位置する第２乃至第（Ｎ−１）の半導体ピラーのいずれか１つである第１の特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向に設けられた第１のダミーピラーと、
前記第２の半導体ピラー群の内、第（Ｎ＋１）及び第２Ｎの半導体ピラーを除く中間部に位置する第（Ｎ＋２）乃至第（２Ｎ−１）の半導体ピラーのいずれか１つである第２の特定の半導体ピラーと隣接して、前記第１のダミーピラーとは反対側で、前記第２の方向に設けられた第２のダミーピラーと、
前記第１乃至第２Ｎの半導体ピラーの各々の外周面と、前記第１および第２のダミーピラーの外周面の一部とに形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、前記第１乃至第２Ｎの半導体ピラーの間の隙間と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間の隙間と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間の隙間とを埋めるように、前記第１乃至第２Ｎの半導体ピラーの側面と前記第１および第２のダミーピラーの側面とに形成されたゲート電極と、
を備えていることを特徴とする半導体装置。
【請求項９】
前記第１のダミーピラーおよび前記第２のダミーピラーの各々は、活性領域と素子分離領域に跨る位置に配置され、
前記第１のダミーピラーは、第１のダミーシリコンピラーと第１の絶縁層ピラーを合体させた第１の複合ピラーから成り、
前記第２のダミーピラーは、第２のダミーシリコンピラーと第２の絶縁層ピラーを合体させた第２の複合ピラーから成る、請求項８に記載の半導体装置。
【請求項１０】
前記第１の特定の半導体ピラーは、前記第１の半導体ピラー群の中央部に位置する半導体ピラーであり、
前記第２の特定の半導体ピラーは、前記第２の半導体ピラー群の中央部に位置する半導体ピラーである、請求項８又は９に記載の半導体装置。
【請求項１１】
隣接する半導体ピラー同士の間隔と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間隔と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間隔とは、前記ゲート電極の膜厚の２倍以下である、請求項８乃至１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記第１乃至第２Ｎの半導体ピラーの各々の周囲に露出した基板の表面に第１の絶縁膜が形成され、
前記第１の絶縁膜の下にドレイン拡散層が形成され、
前記ゲート電極と前記ドレイン拡散層とが前記第１の絶縁膜によって絶縁されている、請求項８乃至１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記第１および第２のダミーピラーの各々の上に配置されたマスク膜を更に備え、該マスク膜は、前記第１および第２のダミーピラーと共に、それぞれ、前記ゲート電極の高さを嵩上げる第１および第２の突起層として機能し、
前記第１の突起層の表面を覆う前記ゲート電極は、層間絶縁膜を貫通する第１のゲート用導電プラグを介して、前記層間絶縁膜の表面に配置された第１のゲート配線に接続されており、
前記第２の突起層の表面を覆う前記ゲート電極は、前記層間絶縁膜を貫通する第２のゲート用導電プラグを介して、前記層間絶縁膜の表面に配置された第２のゲート配線に接続されている、請求項８乃至１２のいずれか１つに記載の半導体装置。
【請求項１４】
前記第１乃至第２Ｎの半導体ピラーの各々の上部にソース拡散層が形成され、
前記第１乃至第２Ｎの半導体ピラーの各々の上面に前記ゲート電極の開口部が形成され、
前記ゲート電極の各々の開口部の内壁面に第２の絶縁膜が形成され、
該第２の絶縁膜を介して、前記ゲート電極の各々の開口部に前記ソース拡散層と電気的に接続されたシリコンプラグが形成され、
前記ゲート電極と前記シリコンプラグとが前記第２の絶縁膜によって絶縁されている、請求項８乃至１３のいずれか１つに記載の半導体装置。
【請求項１５】
第１の方向に互いに隙間を空けて形成された第１乃至第Ｎ（Ｎは３以上の整数）の半導体ピラーから成る第１の半導体ピラー群と、
該第１の半導体ピラー群に隣接して、前記第１の方向に互いに隙間を空けて形成された第（Ｎ＋１）乃至第２Ｎの半導体ピラーから成る第２の半導体ピラー群と、
前記第１の半導体ピラー群の内、第１及び第Ｎの半導体ピラーを除く中間部に位置する第２乃至第（Ｎ−１）の半導体ピラーのいずれか１つである第１の特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向に設けられた第１のダミーピラーと、
前記第２の半導体ピラー群の内、第（Ｎ＋１）及び第２Ｎの半導体ピラーを除く中間部に位置する第（Ｎ＋２）乃至第（２Ｎ−１）の半導体ピラーのいずれか１つである第２の特定の半導体ピラーと隣接して、前記第１のダミーピラーとは反対側で、前記第２の方向に設けられた第２のダミーピラーと、
前記第１乃至第２Ｎの半導体ピラーの各々の外周面と、前記第１および第２のダミーピラーの外周面の一部とに形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、前記第１乃至第Ｎの半導体ピラーの間の隙間と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間の隙間とを埋めるように、前記第１乃至第Ｎの半導体ピラーの側面と前記第１のダミーピラーの側面とに形成された第１のゲート電極と、
前記ゲート絶縁膜を介して、前記第（Ｎ＋１）乃至第２Ｎの半導体ピラーの間の隙間と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間の隙間とを埋めるように、前記第（Ｎ＋１）乃至第２Ｎの半導体ピラーの側面と前記第２のダミーピラーの側面とに形成された第２のゲート電極と、
を備え、
前記第１の半導体ピラー群と前記第２の半導体ピラー群との間隔は、ゲート電極の膜厚の２倍以上であることを特徴とする半導体装置。
【請求項１６】
基板上に、第１の方向に互いに隙間を空けた複数の半導体ピラーから成る半導体ピラー群と、該半導体ピラー群の内、両端部を除く中間部に位置する半導体ピラーのいずれか１つである特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向にダミーピラーと、を形成する工程と、
各半導体ピラーの周囲に露出する前記基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を介して前記基板に不純物を注入し、前記第１の絶縁膜の下にドレイン拡散層を形成する工程と、
前記複数の半導体ピラーの各々の外周面と前記ダミーピラーの外周面の一部とにゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を介して、前記複数の半導体ピラーの間の隙間と、前記特定の半導体ピラーと前記ダミーピラーとの間の隙間とを埋めて、前記複数の半導体ピラーの側面と前記ダミーピラーの側面とにゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
前記特定の半導体ピラーは、前記半導体ピラー群の中央部に位置する半導体ピラーであり、
隣接する半導体ピラー同士の間隔と、前記特定の半導体ピラーと前記ダミーピラーとの間隔とは、前記ゲート電極の膜厚の２倍以下とされ、
前記ゲート電極を形成する工程は、前記基板の全面にゲート電極の形成材料を成膜し、全面エッチバックを行うことにより、前記複数の半導体ピラーの側面と前記ダミーピラーの側面とにゲート電極を形成する、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
基板上に、第１の方向に互いに隙間を空けた第１乃至第Ｎ（Ｎは３以上の整数）の半導体ピラーから成る第１の半導体ピラー群と、該第１の半導体ピラー群に隣接して、前記第１の方向に互いに隙間を空けた第（Ｎ＋１）乃至第２Ｎの半導体ピラーから成る第２の半導体ピラー群と、前記第１の半導体ピラー群の内、第１及び第Ｎの半導体ピラーを除く中間部に位置する第２乃至第（Ｎ−１）の半導体ピラーのいずれか１つである第１の特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向に第１のダミーピラーと、前記第２の半導体ピラー群の内、第（Ｎ＋１）及び第２Ｎの半導体ピラーを除く中間部に位置する第（Ｎ＋２）乃至第（２Ｎ−１）の半導体ピラーのいずれか１つである第２の特定の半導体ピラーと隣接して、前記第１のダミーピラーとは反対側で、前記第２の方向に第２のダミーピラーと、を形成する工程と、
前記第１乃至第２Ｎの半導体ピラーの各々の周囲に露出する前記基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を介して不純物を注入し、前記第１の絶縁膜の下にドレイン拡散層を形成する工程と、
前記第１乃至第２Ｎの半導体ピラーの各々の外周面と前記第１および第２のダミーピラーの外周面の一部とにゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を介して、前記第１乃至第２Ｎの半導体ピラーの間の隙間と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間の隙間と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間の隙間とを埋めて、前記第１乃至第２Ｎの半導体ピラーの側面と前記第１および第２のダミーピラーの側面とにゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１の特定の半導体ピラーは、前記第１の半導体ピラー群の中央部に位置する半導体ピラーであり、
前記第２の特定の半導体ピラーは、前記第２の半導体ピラー群の中央部に位置する半導体ピラーであり、
隣接する半導体ピラー同士の間隔と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間隔と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間隔とは、前記ゲート電極の膜厚の２倍以下とされ、
前記ゲート電極を形成する工程は、前記基板の全面にゲート電極の形成材料を成膜し、全面エッチバックを行うことにより、前記第１乃至第２Ｎの半導体ピラーの側面と前記第１および第２のダミーピラーの側面とにゲート電極を形成する、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
基板上に、第１の方向に互いに隙間を空けた第１乃至第Ｎ（Ｎは３以上の整数）の半導体ピラーから成る第１の半導体ピラー群と、該第１の半導体ピラー群に隣接して、前記第１の方向に互いに隙間を空けた第（Ｎ＋１）乃至第２Ｎの半導体ピラーから成る第２の半導体ピラー群と、前記第１の半導体ピラー群の内、第１及び第Ｎの半導体ピラーを除く中間部に位置する第２乃至第（Ｎ−１）の半導体ピラーのいずれか１つである第１の特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向に第１のダミーピラーと、前記第２の半導体ピラー群の内、第（Ｎ＋１）及び第２Ｎの半導体ピラーを除く中間部に位置する第（Ｎ＋２）乃至第（２Ｎ−１）の半導体ピラーのいずれか１つである第２の特定の半導体ピラーと隣接して、前記第１のダミーピラーとは反対側で、前記第２の方向に第２のダミーピラーと、を形成する工程と、
前記第１乃至第２Ｎの半導体ピラーの各々の周囲に露出する前記基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を介して不純物を注入し、前記第１の絶縁膜の下にドレイン拡散層を形成する工程と、
前記第１乃至第２Ｎの半導体ピラーの各々の外周面と前記第１および第２のダミーピラーの外周面の一部とにゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を介して、前記第１乃至第Ｎの半導体ピラーの間の隙間と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間の隙間とを埋めて、前記第１乃至第Ｎの半導体ピラーの側面と前記第１のダミーピラーの側面とに第１のゲート電極を形成する工程と、
前記ゲート絶縁膜を介して、前記第（Ｎ＋１）乃至第２Ｎの半導体ピラーの間の隙間と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間の隙間とを埋めて、前記第（Ｎ＋１）乃至第２Ｎの半導体ピラーの側面と前記第２のダミーピラーの側面とに第２のゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１】
第１の方向に互いに隙間を空けて形成された複数の半導体ピラーから成る半導体ピラー群と、
該半導体ピラー群の内、両端部を除く中間部に位置する半導体ピラーのいずれか１つである特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向に設けられたダミーピラーと、
前記複数の半導体ピラーの各々の外周面と前記ダミーピラーの外周面の一部とに形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、前記複数の半導体ピラーの間の隙間と前記特定の半導体ピラーと前記ダミーピラーとの間の隙間とを埋めるように、前記複数の半導体ピラーの側面と前記ダミーピラーの側面とに形成されたゲート電極と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記ダミーピラーは、活性領域と素子分離領域に跨る位置に配置され、ダミーシリコンピラーと絶縁層ピラーを合体させた複合ピラーから成る、請求項１に記載の半導体装置。
【請求項３】
前記特定の半導体ピラーは、前記半導体ピラー群の中央部に位置している半導体ピラーである、請求項１又は２に記載の半導体装置。
【請求項４】
隣接する半導体ピラー同士の間隔と、前記特定の半導体ピラーと前記ダミーピラーとの間隔とは、前記ゲート電極の膜厚の２倍以下である、請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
各半導体ピラーの周囲に露出した基板の表面に第１の絶縁膜が形成され、
前記第１の絶縁膜の下にドレイン拡散層が形成され、
前記ゲート電極と前記ドレイン拡散層とが前記第１の絶縁膜によって絶縁されている、請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
前記ダミーピラーの上に配置されたマスク膜を更に備え、該マスク膜は、前記ダミーピラーと共に前記ゲート電極の高さを嵩上げる突起層として機能し、
該突起層の側面を覆う前記ゲート電極は、層間絶縁膜を貫通するゲート用導電プラグを介して、前記層間絶縁膜の表面に配置されたゲート配線に接続されている、請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項７】
前記複数の半導体ピラーの各々の上部にソース拡散層が形成され、
前記複数の半導体ピラーの各々の上面に前記ゲート電極の開口部が形成され、
前記ゲート電極の各々の開口部の内壁面に第２の絶縁膜が形成され、
該第２の絶縁膜を介して、前記ゲート電極の各々の開口部に前記ソース拡散層と電気的に接続されたシリコンプラグが形成され、
前記ゲート電極と前記シリコンプラグとが前記第２の絶縁膜によって絶縁されている、請求項１乃至６のいずれか１つに記載の半導体装置。
【請求項８】
第１の方向に互いに隙間を空けて形成された第１乃至第Ｎ（Ｎは３以上の整数）の半導体ピラーから成る第１の半導体ピラー群と、
該第１の半導体ピラー群に隣接して、前記第１の方向に互いに隙間を空けて形成された第（Ｎ＋１）乃至第２Ｎの半導体ピラーから成る第２の半導体ピラー群と、
前記第１の半導体ピラー群の内、第１及び第Ｎの半導体ピラーを除く中間部に位置する第２乃至第（Ｎ−１）の半導体ピラーのいずれか１つである第１の特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向に設けられた第１のダミーピラーと、
前記第２の半導体ピラー群の内、第（Ｎ＋１）及び第２Ｎの半導体ピラーを除く中間部に位置する第（Ｎ＋２）乃至第（２Ｎ−１）の半導体ピラーのいずれか１つである第２の特定の半導体ピラーと隣接して、前記第１のダミーピラーとは反対側で、前記第２の方向に設けられた第２のダミーピラーと、
前記第１乃至第２Ｎの半導体ピラーの各々の外周面と、前記第１および第２のダミーピラーの外周面の一部とに形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、前記第１乃至第２Ｎの半導体ピラーの間の隙間と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間の隙間と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間の隙間とを埋めるように、前記第１乃至第２Ｎの半導体ピラーの側面と前記第１および第２のダミーピラーの側面とに形成されたゲート電極と、
を備えていることを特徴とする半導体装置。
【請求項９】
前記第１のダミーピラーおよび前記第２のダミーピラーの各々は、活性領域と素子分離領域に跨る位置に配置され、
前記第１のダミーピラーは、第１のダミーシリコンピラーと第１の絶縁層ピラーを合体させた第１の複合ピラーから成り、
前記第２のダミーピラーは、第２のダミーシリコンピラーと第２の絶縁層ピラーを合体させた第２の複合ピラーから成る、請求項８に記載の半導体装置。
【請求項１０】
前記第１の特定の半導体ピラーは、前記第１の半導体ピラー群の中央部に位置する半導体ピラーであり、
前記第２の特定の半導体ピラーは、前記第２の半導体ピラー群の中央部に位置する半導体ピラーである、請求項８又は９に記載の半導体装置。
【請求項１１】
隣接する半導体ピラー同士の間隔と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間隔と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間隔とは、前記ゲート電極の膜厚の２倍以下である、請求項８乃至１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記第１乃至第２Ｎの半導体ピラーの各々の周囲に露出した基板の表面に第１の絶縁膜が形成され、
前記第１の絶縁膜の下にドレイン拡散層が形成され、
前記ゲート電極と前記ドレイン拡散層とが前記第１の絶縁膜によって絶縁されている、請求項８乃至１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記第１および第２のダミーピラーの各々の上に配置されたマスク膜を更に備え、該マスク膜は、前記第１および第２のダミーピラーと共に、それぞれ、前記ゲート電極の高さを嵩上げる第１および第２の突起層として機能し、
前記第１の突起層の表面を覆う前記ゲート電極は、層間絶縁膜を貫通する第１のゲート用導電プラグを介して、前記層間絶縁膜の表面に配置された第１のゲート配線に接続されており、
前記第２の突起層の表面を覆う前記ゲート電極は、前記層間絶縁膜を貫通する第２のゲート用導電プラグを介して、前記層間絶縁膜の表面に配置された第２のゲート配線に接続されている、請求項８乃至１２のいずれか１つに記載の半導体装置。
【請求項１４】
前記第１乃至第２Ｎの半導体ピラーの各々の上部にソース拡散層が形成され、
前記第１乃至第２Ｎの半導体ピラーの各々の上面に前記ゲート電極の開口部が形成され、
前記ゲート電極の各々の開口部の内壁面に第２の絶縁膜が形成され、
該第２の絶縁膜を介して、前記ゲート電極の各々の開口部に前記ソース拡散層と電気的に接続されたシリコンプラグが形成され、
前記ゲート電極と前記シリコンプラグとが前記第２の絶縁膜によって絶縁されている、請求項８乃至１３のいずれか１つに記載の半導体装置。
【請求項１５】
第１の方向に互いに隙間を空けて形成された第１乃至第Ｎ（Ｎは３以上の整数）の半導体ピラーから成る第１の半導体ピラー群と、
該第１の半導体ピラー群に隣接して、前記第１の方向に互いに隙間を空けて形成された第（Ｎ＋１）乃至第２Ｎの半導体ピラーから成る第２の半導体ピラー群と、
前記第１の半導体ピラー群の内、第１及び第Ｎの半導体ピラーを除く中間部に位置する第２乃至第（Ｎ−１）の半導体ピラーのいずれか１つである第１の特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向に設けられた第１のダミーピラーと、
前記第２の半導体ピラー群の内、第（Ｎ＋１）及び第２Ｎの半導体ピラーを除く中間部に位置する第（Ｎ＋２）乃至第（２Ｎ−１）の半導体ピラーのいずれか１つである第２の特定の半導体ピラーと隣接して、前記第１のダミーピラーとは反対側で、前記第２の方向に設けられた第２のダミーピラーと、
前記第１乃至第２Ｎの半導体ピラーの各々の外周面と、前記第１および第２のダミーピラーの外周面の一部とに形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、前記第１乃至第Ｎの半導体ピラーの間の隙間と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間の隙間とを埋めるように、前記第１乃至第Ｎの半導体ピラーの側面と前記第１のダミーピラーの側面とに形成された第１のゲート電極と、
前記ゲート絶縁膜を介して、前記第（Ｎ＋１）乃至第２Ｎの半導体ピラーの間の隙間と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間の隙間とを埋めるように、前記第（Ｎ＋１）乃至第２Ｎの半導体ピラーの側面と前記第２のダミーピラーの側面とに形成された第２のゲート電極と、
を備え、
前記第１の半導体ピラー群と前記第２の半導体ピラー群との間隔は、ゲート電極の膜厚の２倍以上であることを特徴とする半導体装置。
【請求項１６】
基板上に、第１の方向に互いに隙間を空けた複数の半導体ピラーから成る半導体ピラー群と、該半導体ピラー群の内、両端部を除く中間部に位置する半導体ピラーのいずれか１つである特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向にダミーピラーと、を形成する工程と、
各半導体ピラーの周囲に露出する前記基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を介して前記基板に不純物を注入し、前記第１の絶縁膜の下にドレイン拡散層を形成する工程と、
前記複数の半導体ピラーの各々の外周面と前記ダミーピラーの外周面の一部とにゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を介して、前記複数の半導体ピラーの間の隙間と、前記特定の半導体ピラーと前記ダミーピラーとの間の隙間とを埋めて、前記複数の半導体ピラーの側面と前記ダミーピラーの側面とにゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
前記特定の半導体ピラーは、前記半導体ピラー群の中央部に位置する半導体ピラーであり、
隣接する半導体ピラー同士の間隔と、前記特定の半導体ピラーと前記ダミーピラーとの間隔とは、前記ゲート電極の膜厚の２倍以下とされ、
前記ゲート電極を形成する工程は、前記基板の全面にゲート電極の形成材料を成膜し、全面エッチバックを行うことにより、前記複数の半導体ピラーの側面と前記ダミーピラーの側面とにゲート電極を形成する、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
基板上に、第１の方向に互いに隙間を空けた第１乃至第Ｎ（Ｎは３以上の整数）の半導体ピラーから成る第１の半導体ピラー群と、該第１の半導体ピラー群に隣接して、前記第１の方向に互いに隙間を空けた第（Ｎ＋１）乃至第２Ｎの半導体ピラーから成る第２の半導体ピラー群と、前記第１の半導体ピラー群の内、第１及び第Ｎの半導体ピラーを除く中間部に位置する第２乃至第（Ｎ−１）の半導体ピラーのいずれか１つである第１の特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向に第１のダミーピラーと、前記第２の半導体ピラー群の内、第（Ｎ＋１）及び第２Ｎの半導体ピラーを除く中間部に位置する第（Ｎ＋２）乃至第（２Ｎ−１）の半導体ピラーのいずれか１つである第２の特定の半導体ピラーと隣接して、前記第１のダミーピラーとは反対側で、前記第２の方向に第２のダミーピラーと、を形成する工程と、
前記第１乃至第２Ｎの半導体ピラーの各々の周囲に露出する前記基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を介して不純物を注入し、前記第１の絶縁膜の下にドレイン拡散層を形成する工程と、
前記第１乃至第２Ｎの半導体ピラーの各々の外周面と前記第１および第２のダミーピラーの外周面の一部とにゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を介して、前記第１乃至第２Ｎの半導体ピラーの間の隙間と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間の隙間と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間の隙間とを埋めて、前記第１乃至第２Ｎの半導体ピラーの側面と前記第１および第２のダミーピラーの側面とにゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１の特定の半導体ピラーは、前記第１の半導体ピラー群の中央部に位置する半導体ピラーであり、
前記第２の特定の半導体ピラーは、前記第２の半導体ピラー群の中央部に位置する半導体ピラーであり、
隣接する半導体ピラー同士の間隔と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間隔と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間隔とは、前記ゲート電極の膜厚の２倍以下とされ、
前記ゲート電極を形成する工程は、前記基板の全面にゲート電極の形成材料を成膜し、全面エッチバックを行うことにより、前記第１乃至第２Ｎの半導体ピラーの側面と前記第１および第２のダミーピラーの側面とにゲート電極を形成する、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
基板上に、第１の方向に互いに隙間を空けた第１乃至第Ｎ（Ｎは３以上の整数）の半導体ピラーから成る第１の半導体ピラー群と、該第１の半導体ピラー群に隣接して、前記第１の方向に互いに隙間を空けた第（Ｎ＋１）乃至第２Ｎの半導体ピラーから成る第２の半導体ピラー群と、前記第１の半導体ピラー群の内、第１及び第Ｎの半導体ピラーを除く中間部に位置する第２乃至第（Ｎ−１）の半導体ピラーのいずれか１つである第１の特定の半導体ピラーと隣接して、前記第１の方向と直交する第２の方向に第１のダミーピラーと、前記第２の半導体ピラー群の内、第（Ｎ＋１）及び第２Ｎの半導体ピラーを除く中間部に位置する第（Ｎ＋２）乃至第（２Ｎ−１）の半導体ピラーのいずれか１つである第２の特定の半導体ピラーと隣接して、前記第１のダミーピラーとは反対側で、前記第２の方向に第２のダミーピラーと、を形成する工程と、
前記第１乃至第２Ｎの半導体ピラーの各々の周囲に露出する前記基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を介して不純物を注入し、前記第１の絶縁膜の下にドレイン拡散層を形成する工程と、
前記第１乃至第２Ｎの半導体ピラーの各々の外周面と前記第１および第２のダミーピラーの外周面の一部とにゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を介して、前記第１乃至第Ｎの半導体ピラーの間の隙間と、前記第１の特定の半導体ピラーと前記第１のダミーピラーとの間の隙間とを埋めて、前記第１乃至第Ｎの半導体ピラーの側面と前記第１のダミーピラーの側面とに第１のゲート電極を形成する工程と、
前記ゲート絶縁膜を介して、前記第（Ｎ＋１）乃至第２Ｎの半導体ピラーの間の隙間と、前記第２の特定の半導体ピラーと前記第２のダミーピラーとの間の隙間とを埋めて、前記第（Ｎ＋１）乃至第２Ｎの半導体ピラーの側面と前記第２のダミーピラーの側面とに第２のゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ｂ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ｂ】
【図９Ｂ】
【図１０Ｂ】
【図１１Ｂ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ｂ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ｂ】
【図９Ｂ】
【図１０Ｂ】
【図１１Ｂ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【公開番号】特開２０１３−１０２１３６（Ｐ２０１３−１０２１３６Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１２−２１５７５４（Ｐ２０１２−２１５７５４）
【出願日】平成２４年９月２８日（２０１２．９．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２４年９月２８日（２０１２．９．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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