【課題】ゲート電極の断線による縦型トランジスタの故障を改善すること。
【解決手段】半導体装置は、第１の方向（Ｙ）に互いに隙間を空けて形成された複数の半導体ピラー（５Ａ_１〜５Ａ_５）から成る半導体ピラー群（５）を含む。半導体ピラー群（５）の内、両端部を除く中間部に位置する半導体ピラー（５Ａ_２〜５Ａ_４）のいずれか１つである特定の半導体ピラー（５Ａ_３）と隣接して、ダミーピラー（６）が第１の方向（Ｙ）と直交する第２の方向（Ｘ）に設けられている。ゲート絶縁膜（１０）が、複数の半導体ピラー（５Ａ_１〜５Ａ_５）の各々の外周面とダミーピラー（６）の外周面の一部とに形成されている。ゲート絶縁膜（１０）を介して、複数の半導体ピラー（５Ａ_１〜５Ａ_５）の間の隙間と特定の半導体ピラー（５Ａ_３）とダミーピラー（６）との間の隙間とを埋めるように、ゲート電極（１１）が、複数の半導体ピラーの側面とダミーピラーの側面とに形成されている。 （もっと読む）

【課題】フィンがバルク基板上に形成されたフィン型トランジスタにおいて、ソース／ドレインボトム領域での接合リーク電流の増大を抑制しつつ、ソース／ドレインとソース／ドレイン上に形成されたシリサイドとの接触抵抗を低減する。
【解決手段】フィン型半導体３の両端部に形成した高濃度不純物拡散層１０からなるソース／ドレインの側面に、フィン型半導体３の上部の表面が露出するようにしてオフセットスペーサ７およびサイドウォールスペーサ８を形成し、フィン型半導体３の上部の高濃度不純物拡散層１０の表面には、シリサイド層９を形成する。 （もっと読む）

【課題】トランジスタ間接続配線が吊りワード線と短絡してしまうのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置するピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央の位置で、第１の方向（Ｘ）へ延在して配置された吊りワード線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつ吊りワード線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】３次元形の半導体素子において、オン抵抗をより効果的に低減できる半導体素子及び半導体素子の製造方法を提供する。
【解決手段】半導体素子は、ドレイン層と、ドレイン層内に選択的に設けられたドリフト領域と、ドリフト領域内に選択的に設けられたベース領域と、ベース領域内に選択的に設けられたソース領域と、ソース領域又はドレイン層の少なくとも一方の内部に、ソース領域又はドレイン層の少なくとも一方に選択的に設けられた第１，第２の金属層と、ドレイン層の表面に対して略平行な方向に、ソース領域の一部から、ソース領域の少なくとも一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、第１の金属層に接続されたソース電極と、ドレイン層又は第２の金属層に接続されたドレイン電極と、を備える。 （もっと読む）

【課題】初期故障や偶発故障の発生を低減する。
【解決手段】ＨＦＥＴ１は、下層のＧａＮ層１３およびＧａＮ層１３の一部を露出させるトレンチＴ１が形成された上層のＡｌＧａＮ層１４よりなるＩＩＩ族窒化物半導体層と、ＩＩＩ族窒化物半導体層上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、を備える。少なくともゲート絶縁膜１５と接触するトレンチＴ１底部のＧａＮ層１３上面には、原子層ステップが形成されている。原子層ステップのテラス幅の平均値は、０．２μｍ以上１μｍ未満である。 （もっと読む）

【課題】低コストかつ低抵抗の半導体装置およびその製造方法を提供すること。
【解決手段】基板と、前記基板上に形成された半導体層と、前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、を備える。また、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、を含む。 （もっと読む）

【課題】ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。 （もっと読む）

歪みが強化された半導体デバイス３０とその製造方法が提供される。１つの方法において、デバイスチャネル７０、７２に歪みを誘発するために、デバイスのソース領域１０３、１０７とドレイン領域１０５、１０９とに歪み誘発半導体材料１０２、１０６が埋め込まれる。誘発された歪みを緩和しないように、ソースおよびドレイン領域に対して薄い金属シリサイドコンタクト１１２が形成される。導電性材料１１４、１１６の層が薄い金属シリサイドコンタクトに接触して選択的に蒸着され、金属化されたコンタクト１２２が導電性材料に対して形成される。
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【課題】ＤＲＡＭ素子の微細化を進めた場合における、周辺回路側のトランジスタの短チャネル効果を抑制すると共に、コンタクト抵抗を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１の表面に形成されたＭＯＳトランジスタＴｒ_２と、ＭＯＳトランジスタＴｒ_２のソース１０８Ａ及びドレイン１０８Ｂにそれぞれ接続されるコンタクトプラグ１１Ａとを具備してなり、コンタクトプラグ１１Ａが、ソース１０８Ａ及びドレイン１０８Ｂ上に形成されて不純物が拡散されたエピタキシャル成長層を含んでなることを特徴とする半導体装置を採用する。 （もっと読む）

【課題】ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないＣＭＯＳデバイスを含む半導体装置を提供する。
【解決手段】基板１１上の半導体領域に形成されたソース領域１８Ａと、ドレイン領域１７Ａとを有するｎチャネルＭＩＳトランジスタと、半導体領域に形成されたソース領域１８Ｂと、ドレイン領域１７Ｂと有するｐチャネルＭＩＳトランジスタとを具備する。ドレイン領域１７Ａと１７Ｂとが接続するように配置されると共に、同一の材料で形成され、ソース領域１８Ａ，１８Ｂの少なくともいずれかがドレイン領域１７Ａ，１７Ｂと異なる材料で形成されている。 （もっと読む）

【課題】所望の仕事関数を有するフルシリサイドゲート電極を形成する。
【解決手段】半導体基板上にゲート絶縁膜を介してポリシリコンを形成して（ステップＳ１）、ボロンやヒ素等の不純物をイオン注入した後（ステップＳ２）、そのポリシリコンにレーザを照射する（ステップＳ３）。このレーザ照射後のポリシリコンをフルシリサイド化し（ステップＳ４）、フルシリサイドゲート電極を形成する。イオン注入後のレーザ照射により、不純物を固溶限界の制限を受けずにゲート電極材料内に分布させることが可能になるため、導入した不純物の量に応じた仕事関数を有するフルシリサイドゲート電極を形成することが可能になる。 （もっと読む）

【課題】埋め込み特性や膜特性に優れたシリコン酸化膜を高アスペクト比を有する凹部に形成することが可能な半導体装置を提供すること。
【解決手段】半導体装置は、半導体基板の主表面側に形成された凹部を有する下地領域と、前記下地領域の凹部内全体に埋め込まれた塩素を含有するシリコン酸化膜とを有することを特徴とする。 （もっと読む）

【課題】ソース・ドレイン領域上に膜厚及び膜質の均一なシリサイド層を形成することができ、ＭＯＳ構造における接合リークを低く抑えることができ、且つシリサイド層と金属配線との良好な電気的接続を確保する。
【解決手段】ソース・ドレイン領域の上部にシリサイド層を備えたＭＯＳ構造の半導体装置の製造方法であって、シリサイド層を形成すべきソース・ドレイン領域１２１の表面に２．５×１０¹³ｃｍ^-2以上５×１０¹⁴ｃｍ^-2以下のＡｓ原子を化学吸着させた後、ソース・ドレイン領域上に金属膜を堆積し、次いで熱処理を施すことによって金属膜をシリサイド化する。 （もっと読む）

【課題】本発明の目的は、ゲート絶縁膜中への不純物混入の抑制と元素欠陥を除去することができ、ゲート絶縁膜の固定電荷フリ−とリ−クの発生等を抑制できる半導体装置の製造法を提供することにある。
【解決手段】本発明は、シリコン単結晶基板上に、ゲート絶縁膜を形成する半導体装置の製造法において、前記ゲート絶縁膜を、水酸化アンモニウムガスと、ハフニウムの化合物ガスとを用いてＯＨ基に交換されたシリコン単結晶基板表面に特定の反応によって形成された金属の酸化−水酸化物を酸化性雰囲気中で熱処理してＳｉとＨｆとの複合酸化物からなる膜を形成することを特徴とする。 （もっと読む）

【課題】シリサイド上に接続孔を形成する際のエッチングで、高抵抗の変質層が発生することを防止する。
【解決手段】 基板中もしくは基板上に導電層を形成する。次に、導電層上を含む基板上に第１の金属膜を形成する。次に、基板に対して熱処理を行なって第１の金属膜と導電層とを反応させ、導電層上に選択的にシリサイド膜を形成する。次に、選択ＣＶＤ法によりシリサイド膜上のみに第２の金属膜を形成する。次に、第２の金属膜上を含む基板上に絶縁膜を形成する。次に、絶縁膜の所定領域を開口して、第２の金属膜に到達するコンタクトホールを形成する。次に、コンタクトホール内を洗浄して、コンタクトホール底面における第２の金属膜表面に形成された変質層を除去する。 （もっと読む）

【課題】浅い接合領域上に、低抵抗で均一なニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成し、前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、組成が主としてＮｉ₂Ｓｉで表される第１のニッケルシリサイド層を形成し、前記第１のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェットエッチング処理により除去し、前記第１のニッケルシリサイド層を、シランガス中における熱処理により、ニッケルモノシリサイド（ＮｉＳｉ）を主とする第２のニッケルシリサイド層に変換する。 （もっと読む）

【課題】金属シリサイド膜を有する半導体素子の製造方法を提供する。
【解決手段】半導体基板１００上にゲートスタック１１０が配置され、基板１００の上部及びゲートスタック１１０の側壁にゲートスペーサ膜１２０が配置され、ゲートスタック１２０の間に絶縁膜１３０が配置される構造体を形成する。絶縁膜１３０を取り除いてゲートスペーサ膜１２０を露出させる。ゲートスペーサ膜１２０上に犠牲絶縁膜を形成する。ゲートスタック１２０側壁のゲートスペーサ膜１２０上の犠牲絶縁膜は残り、基板１００上部のゲートスペーサ膜１２０上の犠牲絶縁膜は取り除かれるように犠牲絶縁膜の一部を取り除く。基板１００上のゲートスペーサ膜１２０を取り除き、ゲートスタック１２０の間の基板１００を露出させる。ゲートスタック１２０の間の基板１００の露出面上に金属シリサイド膜を形成する。 （もっと読む）

【課題】 カーボンナノチューブを用いた配線を高価なエッチング装置などを用いることなく、簡易な方法で実現することができる配線技術を提供する。
【解決手段】 基板１１の表面にＡｌなどからなる下層配線１２を形成した後（図２（ａ）参照）、下層配線１２のうちカーボンナノチューブ１６を配置すべき箇所に触媒金属含有層１４を形成する。次に、熱ＣＶＤ法などにより触媒金属含有層１４の上にカーボンナノチューブ１６を形成し、触媒金属含有層１４からカーボンナノチューブ１６を垂直方向に選択的に成長させる（図２（ｂ）参照）。さらに、カーボンナノチューブ１６を選択成長させた基板１１の上に塗布法を用いて層間絶縁膜１３を形成した後（図２（ｃ）参照）、スパッタ法などによりカーボンナノチューブ１６の上端部及び層間絶縁膜１３を覆う上層配線層１５を形成する（図２（ｄ）参照）。 （もっと読む）

【課題】従来のサリサイド法により、活性領域、ゲート電極上にシリサイド層を形成すると、Ｓｉがシリサイド化反応により消費されるため、シリサイド層が活性領域のソース・ドレインを突き抜けたり、ゲート電極の抵抗が高くなったりする。
【解決手段】シリコン基板１１上にゲート電極１４用のポリシリコン膜を形成するとともにシリコン基板１１にソース・ドレイン領域１６を形成し、次いでソース・ドレイン領域１６においてニッケル膜との熱反応で選択的なエピタキシャル成長によるニッケルジシリサイド層１７を形成し、次いでゲート電極１４用のポリシリコン膜においてニッケル膜との熱反応で選択的なエピタキシャル成長によるニッケルモノシリサイド層１８を形成する。 （もっと読む）

【課題】本発明は、シリサイドプロセスを適用したＭＯＳＦＥＴにおいて、シリサイド膜をより大きく形成できるようにする。
【解決手段】たとえば、シリコン基板１１の表面上に設けられたゲート電極１６の側面には、それぞれ、内側ゲート側壁膜１８および外側ゲート側壁膜２１が形成されている。一方、ゲート電極１６の形成位置を除く、シリコン基板１１の表面部には、浅い低濃度拡散層１７、および、二段構造の浅い高濃度拡散層１９と深い高濃度拡散層２２とが形成されている。そして、浅い高濃度拡散層１９および深い高濃度拡散層２２に対応するシリコン基板１１の表面部には、それぞれの高濃度拡散層１９，２２の深さに応じて厚さの異なる二段構造のシリサイド膜２３が形成されている。 （もっと読む）