半導体装置および半導体装置の製造方法
【課題】初期故障や偶発故障の発生を低減する。
【解決手段】ＨＦＥＴ１は、下層のＧａＮ層１３およびＧａＮ層１３の一部を露出させるトレンチＴ１が形成された上層のＡｌＧａＮ層１４よりなるＩＩＩ族窒化物半導体層と、ＩＩＩ族窒化物半導体層上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、を備える。少なくともゲート絶縁膜１５と接触するトレンチＴ１底部のＧａＮ層１３上面には、原子層ステップが形成されている。原子層ステップのテラス幅の平均値は、０．２μｍ以上１μｍ未満である。
【解決手段】ＨＦＥＴ１は、下層のＧａＮ層１３およびＧａＮ層１３の一部を露出させるトレンチＴ１が形成された上層のＡｌＧａＮ層１４よりなるＩＩＩ族窒化物半導体層と、ＩＩＩ族窒化物半導体層上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、を備える。少なくともゲート絶縁膜１５と接触するトレンチＴ１底部のＧａＮ層１３上面には、原子層ステップが形成されている。原子層ステップのテラス幅の平均値は、０．２μｍ以上１μｍ未満である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にＩＩＩ族窒化物半導体を用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＩＩＩ族窒化物半導体を用いた横型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開発されている。特にＩＩＩ族窒化物半導体としてＧａＮを用いた横型ＭＯＳＦＥＴ（以下、ＧａＮ系横型ＭＯＳＦＥＴという）では、ゲートとドレイン間にＮ−層が配置されたＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）−ＭＯＳＦＥＴでは、９４０Ｖの耐圧が実現されている（たとえば以下に示す非特許文献１参照）。ＲＥＳＵＲＦ−ＭＯＳＦＥＴは、ゲートからドレイン方向に形成されたｐ−ｎ−−ｎ＋構造を備える。ｐ−ｎ−−ｎ＋構造ではｐ−ｎ−接合部とｎ−−ｎ＋接合部とのそれぞれで段階的なポテンシャルの傾きが生じるため、電界集中を２箇所に分散することが可能となる。この結果、ＭＯＳＦＥＴの高耐圧化が実現される。
【０００３】
また、ＩＩＩ族窒化物半導体を用いたＭＯＳＦＥＴとしては、縦型ＭＯＳＦＥＴも開発されている（たとえば以下に示す特許文献１、２参照）。ＧａＮ系縦型ＭＯＳＦＥＴは、ＧａＮなどの導電性基板上にｎ−ｐ−ｎ構造が積層された構造を備える。ｎ−ｐ−ｎ構造の一部には、上層のｎ層からｐ層の一部まで切削することによってトレンチ構造が形成される。切削により露出したｐ層上には、ゲート絶縁膜とゲート電極とが形成される。これにより、ｐ層とゲート絶縁膜とゲート電極とからなるＭＯＳ構造が形成される。また、ドレイン電極は、導電性基板の裏面に形成される。
【０００４】
さらに、ＩＩＩ族窒化物半導体を用いた半導体素子としては、２端子のダイオードも存在する（たとえば以下に示す特許文献３参照）。さらにまた、近年では、アノードとカソードとの間にＡｌＧａＮ／ＧａＮ／ＡｌＧａＮの積層構造を有したナチュラルダイオードが開発されている（たとえば以下に示す非特許文献２参照）。
【０００５】
このように、ゲート絶縁膜を金属と半導体でサンドイッチした構造を備えたＭＯＳＦＥＴにおいては、ゲート絶縁膜に電圧が印加される。また、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）やダイオードにおいても、耐圧を向上させるために、電極を階段状にし、電極の一部の下と半導体表面との間に絶縁膜を配置する構造（フィールドプレート構造）が知られている（たとえば以下に示す非特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１７７１１０号公報
【特許文献２】特開２００９−１８８０４１号公報
【特許文献３】特開２００８−１６６６３９号公報
【非特許文献】
【０００７】
【非特許文献１】Huang W, Khan T, Chow T P, “Enhancement-Mode n-Channel GaN MOFETs on p and n- GaN/Sapphire substrates”, 18th International Symposium on Power Semiconductor Devices and ICs (ISPSD), June 6th, 2006, Italy, 10-1
【非特許文献２】Panasonic, IEDM08, p.145
【非特許文献３】W. Saito et al., “Design Optimization of High Breakdown Voltage AlGaN-GaN Power HEMT on an Insulating Substrate for RonA-Vb Tradeoff Characteristics,” IEEE Trans. Elect. Dev. 52 (2005) 106.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＧａＮやＡｌＧａＮなどの半導体表面上に形成されたＳｉＯ２膜に電圧を印加すると、所望の耐圧条件を満たさず所望の電圧を印加した際に故障してしまう初期故障（Ａモード）や実用レベルでの寿命を迎える前に故障してしまう偶発故障（Ｂモード）が多く発生するという問題が存在することが、長期信頼性試験であるＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｃｅ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試験やＴＺＤＢ（Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試験から明らかになった。
【０００９】
そこで本発明は、上記の問題に鑑みてなされたものであり、初期故障や偶発故障の発生を低減することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
かかる目的を達成するために、本発明による半導体装置は、ＩＩＩ族窒化物半導体層と、前記ＩＩＩ族窒化物半導体層上に形成された絶縁膜と、前記絶縁膜上に形成された電極と、を備え、少なくとも前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面に、原子層ステップが形成されており、前記原子層ステップのテラス幅の平均値が、０．２μｍ以上１μｍ未満であることを特徴とする。
【００１１】
上記した本発明による半導体装置は、前記平均値が、さらに０．３μｍ以下であることを特徴とする。
【００１２】
上記した本発明による半導体装置は、前記ＩＩＩ族窒化物半導体層に、底面が該ＩＩＩ族窒化物半導体層の最上面よりも下方に位置するトレンチが形成され、前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面が、前記トレンチの前記底面を含むことを特徴とする。
【００１３】
上記した本発明による半導体装置は、前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面が、該ＩＩＩ族窒化物半導体層の結晶格子におけるＣ面であることを特徴とする。
【００１４】
上記した本発明による半導体装置は、前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面における原子層ステップのキンクの高さが、１原子層以上３原子層以下であることを特徴とする。
【００１５】
上記した本発明による半導体装置は、前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面における原子層ステップの曲率の最大値が、１２０Ｒ以上１８０Ｒ以下であることを特徴とする。
【００１６】
上記した本発明による半導体装置は、前記絶縁膜が、ＳｉＯ２膜、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜およびＧｄＯｘ膜のいずれか、または、ＳｉＯ２膜、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜およびＧｄＯｘ膜のうち少なくとも１つを含む積層膜であることを特徴とする。
【００１７】
上記した本発明による半導体装置は、前記ＩＩＩ族窒化物半導体層が、接触面にヘテロ接合界面を形成する多層構造のＩＩＩ族窒化物半導体層であることを特徴とする。
【００１８】
上記した本発明による半導体装置は、ＨＦＥＴ、ＭＯＳＦＥＴ、ダイオードまたは縦型ＭＯＳＦＥＴのいずれかであることを特徴とする。
【００１９】
また、本発明による半導体装置の製造方法は、ＩＩＩ族窒化物半導体層表面を強アルカリ液に浸液することで該ＩＩＩ族窒化物半導体層の上面における原子層ステップのテラス幅の平均値を０．２μｍ以上１μｍ未満とする工程と、前記ＩＩＩ族窒化物半導体層上に絶縁膜を形成する工程と、前記絶縁膜上に電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、絶縁膜と接触するＩＩＩ族窒化物半導体層上面における原子層ステップのテラス幅の平均値を０．２μｍ以上１μｍ未満とするため、絶縁膜の薄い箇所に電界が集中することで生じる絶縁破壊を低減しつつ、絶縁膜とＩＩＩ族窒化物半導体層との間の界面特性の劣化を低減することが可能となるため、初期故障や偶発故障の発生を低減することが可能な半導体装置および半導体装置の製造方法を実現することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態１によるＩＩＩ族窒化物半導体を用いたＨＦＥＴの構成を示す断面図である。
【図２Ａ】図２Ａは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その１）。
【図２Ｂ】図２Ｂは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その２）。
【図２Ｃ】図２Ｃは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その３）。
【図２Ｄ】図２Ｄは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その４）。
【図２Ｅ】図２Ｅは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その５）。
【図２Ｆ】図２Ｆは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その６）。
【図３】図３は、本実施の形態１においてＧａＮ層表面に形成されるステップ構造を示す模式図である。
【図４】図４は、本実施の形態１によるＨＦＥＴのソース・ゲート間に電圧をステップ印加する様子を示す模式図である。
【図５】図５は、図４に示す測定の結果から得られた浸液時間に対するテラス幅とＧａＮ層とゲート絶縁膜（ＳｉＯ２）との界面における界面トラップ密度Ｄｉｔとの関係を示す相関図である。
【図６】図６は、図４に示す測定の結果から得られたテラス幅に対する界面トラップ密度Ｄｉｔ（装置性能）とＡモードおよびＢモードの合計の発生率との関係を示す相関図である。
【図７】図７は、本実施の形態１における浸液時間とＨＦＥＴの累積故障率との関係を示すワイブル分布図である。
【図８】図８は、本実施の形態１における浸液時間とＧａＮ層表面の粗さの自乗平均（自乗平均面粗さｒｍｓ）との関係を示す図である。
【図９】図９は、本実施の形態１における浸液時間とＧａＮ層表面に形成された原子層ステップの最大高低差ＰＶとの関係を示す図である。
【図１０】図１０は、本実施の形態１における浸液時間と最大高低差ＰＶ／自乗平均面粗さｒｍｓとの関係を示す図である。
【図１１】図１１は、本発明の実施の形態２によるＩＩＩ族窒化物半導体を用いたＭＯＳＦＥＴの構成を示す断面図である。
【図１２Ａ】図１２Ａは、本実施の形態２による半導体装置の製造方法を示すプロセス図である（その１）。
【図１２Ｂ】図１２Ｂは、本実施の形態２による半導体装置の製造方法を示すプロセス図である（その２）。
【図１２Ｃ】図１２Ｃは、本実施の形態２による半導体装置の製造方法を示すプロセス図である（その３）。
【図１３】図１３は、本発明の実施の形態３によるＩＩＩ族窒化物半導体を用いたＳＢＤの構成を示す断面図である。
【図１４Ａ】図１４Ａは、本実施の形態３による半導体装置の製造方法を示すプロセス図である（その１）。
【図１４Ｂ】図１４Ｂは、本実施の形態３による半導体装置の製造方法を示すプロセス図である（その２）。
【図１５】図１５は、本発明の実施の形態４によるＩＩＩ族窒化物半導体を用いた縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図１６Ａ】図１６Ａは、本実施の形態４による半導体装置の製造方法を示すプロセス図である（その１）。
【図１６Ｂ】図１６Ｂは、本実施の形態４による半導体装置の製造方法を示すプロセス図である（その２）。
【発明を実施するための形態】
【００２２】
以下、本発明を実施するための形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【００２３】
（実施の形態１）
以下、本発明の実施の形態１による半導体装置および半導体装置の製造方法を、図面を参照して詳細に説明する。なお、本実施の形態１では、半導体装置としてＨＦＥＴ（Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１を例に挙げる。
【００２４】
図１は、本実施の形態１によるＩＩＩ族窒化物半導体を用いたＨＦＥＴの構成を示す断面図である。図１に示すように、ＨＦＥＴ１は、支持基板としてのシリコン基板１１と、シリコン基板１１上に形成された下層のＧａＮ層１３と上層のＡｌＧａＮ層１４とからなるＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造と、シリコン基板１１とＧａＮ層１３との間に生じる内部応力を緩和して両者の接着強度を向上するバッファ層１２と、を備える。ＨＥＭＴ構造の一部には、上層のＡｌＧａＮ層１４から下層のＧａＮ層１３の一部までを切削することでトレンチＴ１が形成される。少なくともトレンチＴ１の内側壁および底面には、酸化シリコン（ＳｉＯ２）などの絶縁体で形成されたゲート絶縁膜１５が形成される。ゲート絶縁膜１５上には、ゲート電極１６が形成される。また、ＨＥＭＴ構造における上層のＡｌＧａＮ層１４上には、トレンチＴ１を挟むように一対のソース電極１７およびドレイン電極１８が形成される。ドレイン電極１８は、耐圧特性の向上を目的として、ソース・ゲート間よりも離間して形成される。また、ＨＥＭＴ構造におけるＧａＮ層１３とＡｌＧａＮ層１４との間には、２次元電子ガスが発生する。
【００２５】
上記の構成において、トレンチＴ１の底面を形成するＧａＮ層１３の表面は、図３に示すようなステップ構造を有しており、平均のテラス幅が１μｍ未満である程度に平坦な面である。このため、この表面上に形成されるゲート絶縁膜１５の膜厚が均一となる。この結果、ゲート絶縁膜１５の薄い箇所に電界が集中することで生じる絶縁破壊を低減することが可能となるため、ＴＤＤＢでの寿命が向上して、装置信頼性が向上する。さらに、本実施の形態１では、ＧａＮ層１３表面の平均テラス幅を、０．３μｍ以下とすることが好ましい。これにより、ＧａＮ層１３表面上に形成されるゲート絶縁膜１５の膜厚をより均一化することが可能となるため、装置信頼性をより向上することができる。
【００２６】
ただし、ＧａＮ層１３表面の平均テラス幅を０．２μｍよりも小さくすると、ＧａＮ層１３表面における界面準位が増加してしまう場合がある。界面準位の増加は、キャリア移動度を低下させ、結果的に装置性能を劣化させるため、避けた方が好ましい。そこで、本発明者らは、ＧａＮ層１３表面の平均テラス幅の下限を０．２μｍとした。このように、ＧａＮ層１３表面の平均テラス幅を０．２μｍ以上１μｍ未満、より好ましくは０．２μｍ以上０．３μｍ以下とすることで、本実施の形態１では、装置性能の劣化を抑えつつ装置信頼性が向上されたＨＦＥＴ１が実現される。
【００２７】
なお、本説明において、テラス幅とは、半導体層表面に形成された原子層ステップのうち、隣接する原子層ステップ間の垂直距離の一番広い箇所を指す。原子層ステップが曲成されている場合は、弧が隣接する原子層ステップで閉じている箇所を１つのテラスとする。また、平均テラス幅とは、たとえばＡＦＭ（原子間力顕微鏡）により得られた画像に基づいて観察された隣接する原子層ステップ間の垂直距離の一番広い箇所の幅の平均値である。ただし、これに限定されず、半導体層と絶縁膜との間に形成された原子層ステップの形状や配置を特定できる如何なる方法を用いても、本実施の形態１および以下の実施の形態にて有効なテラス幅および平均テラス幅を求めることが可能である。
【００２８】
また、本発明者らは、ＧａＮ層１３表面に形成された原子層ステップのキンクが高いと、Ｃ面以外の面方位成分の占有率が大きくなり、結果、界面準位が増加することを発見した。そこで、本実施の形態１では、ＳｉＯ２膜（１５）が形成される面（上面）を半導体層（ＧａＮ層１３）の結晶格子におけるＣ面とし、このＣ面のキンクの高さを、原理的に最低値である１原子層以上とし且つ最大でも３原子層以下にとどめる。これにより、ＧａＮ層（１３）とＳｉＯ２層（１５）との間の界面準位の増加による装置性能劣化を防止することができる。
【００２９】
さらに、本発明者らは、ＧａＮ層１３表面における原子層ステップの曲率の最大値を１２０Ｒ以上１８０Ｒ以下とすることで、ＧａＮ層１３表面と平行な面における電界集中を低減することが可能となり、結果、ＨＦＥＴ１の耐圧特性が向上することを見出した。そこで、本実施の形態１では、ＧａＮ層１３表面における原子層ステップの曲率の最大値を１２０Ｒ以上１８０Ｒ以下とする。これにより、ＧａＮ層１３表面と平行な面における電界集中が低減され、結果、耐圧特性が向上されたＨＦＥＴ１を実現することができる。
【００３０】
つぎに、本実施の形態１による半導体装置の製造方法について、図面を参照して詳細に説明する。図２Ａ〜図２Ｆは、本実施の形態１による半導体装置の製造方法を示すプロセス図である。なお、以下の説明において、基板上面とは、基板（本実施の形態１ではシリコン基板１１）に対して半導体素子を形成する側の面を指す。
【００３１】
本製造方法では、まず、シリコン基板１１上に、ＡｌＧａＮの薄膜とＧａＮの薄膜との繰り返しよりなる積層構造のバッファ層１２を、たとえばＭＯＣＶＤ法（有機金属気相成長法）にて成長する。つづいて、バッファ層１２上に、マグネシウム（Ｍｇ）をドーパントとして含むＧａＮ層１３を、たとえばＭＯＣＶＤ法にて１．５μｍ程度成長する。この際、Ｍｇ濃度を１×１０１７／ｃｍ３程度に制御する。つづいて、ＧａＮ層１３上に、ＡｌＧａＮ層１４を、たとえばＭＯＣＶＤ法にて３０μｍ程度成長する。ここで、ＡｌＧａＮ／ＧａＮのようにヘテロ結合の場合、格子定数の違いに起因して、ＡｌＧａＮ層１４の表面が荒れた状態になる。なお、シリコン基板１１に代えて、サファイア基板やＳｉＣ基板やＺｒＢ２基板などを用いてもよい。また、バッファ層１２、ＧａＮ層１３およびＡｌＧａＮ層１４の成長には、ＭＯＣＶＤ法に代えて、ＨＶＰＥ法（ハライド気相成長法）やＭＢＥ法（分子線エピタキシー法）などを用いても良い。
【００３２】
つぎに、フォトリソグラフィ工程を経ることで、ＡｌＧａＮ層１４上に半導体素子に対応した所定パターンのレジストＭ１１を形成し、つづいてレジストＭ１１をマスクとして用いつつ、ＡｌＧａＮ層１４側からＧａＮ層１３の一部までをドライエッチングする。これにより、図２Ａに示すように、ＡｌＧａＮ層１４とＧａＮ層１３とを含む半導体層がＡｌＧａＮ層１４上面から２００ｎｍ程度彫り込まれ、この結果、個々のＨＦＥＴ１の素子分離がなされる。なお、ドライエッチングには、たとえばＲＩＥ（反応性イオンエッチング）やＩＣＰ（誘導結合方式）−ＲＩＥなどを用いることができる。
【００３３】
つぎに、ＡｌＧａＮ層１４上のレジストをたとえばアセトンなどの除去液を用いて除去した後、基板上面全体に、たとえばＣＶＤ（化学気相成長法）法にてＳｉＯ２を３００ｎｍ程度堆積する。つづいて、形成されたＳｉＯ２膜Ｍ１２をフォトリソグラフィにてパターニングすることで、これにゲートリセス用の開口パターンを転写する。つづいて、開口パターンが転写されたＳｉＯ２膜Ｍ１２をマスクとして用いつつ、ＡｌＧａＮ層１４側からＧａＮ層１３の一部までをドライエッチングする。これにより、図２Ｂに示すように、ＡｌＧａＮ層１４とＧａＮ層１３とを含む半導体層がＡｌＧａＮ層１４上面から６０ｎｍ程度彫り込まれ、この結果、ゲートリセス用のトレンチＴ１が形成される。なお、この段階でトレンチＴ１底面のＧａＮ層１３表面をＡＦＭにて観察すると、ＧａＮ層１３表面にはプロトリュージョンと呼ばれる無数の突起が存在する。
【００３４】
つぎに、マスクとして用いたＳｉＯ２膜Ｍ１２をたとえばフッ酸系水溶液にて除去した後、図２Ｃに示すように、トレンチＴ１が形成された基板全体を、たとえば濃度が２５％で温度が８０℃にコントロールされたＴＭＡＨ溶液Ｓ１１に５分以上３０分以下浸し（浸液処理）、その後、基板全体を超純粋でリンスする。この段階でトレンチＴ１底面のＧａＮ層１３表面をＡＦＭにて観察すると、平均テラス幅が０．２μｍ以上０．３μｍ以下のステップ構造が見られる。
【００３５】
つぎに、トレンチＴ１が形成された基板上面全体に、たとえばＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法にてＳｉＯ２膜よりなるゲート絶縁膜１５を６０ｎｍ程度成長する。ただし、ＳｉＯ２膜に限らず、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜、ＧｄＯｘ膜などの絶縁膜、あるいはこれらのうちいずれかを含む積層膜であってもよい。つづいて、フォトリソグラフィ工程を経ることで、ゲート絶縁膜１５上にソース電極１７およびドレイン電極１８に対応した所定パターンのレジストＭ１３を形成し、さらに、このレジストＭ１３をマスクとして用いつつ、ゲート絶縁膜１５をエッチングすることで、図２Ｄに示すように、ゲート絶縁膜１５に、ＡｌＧａＮ層１４を露出するソース・ドレイン用の開口Ａ１１を形成する。
【００３６】
つぎに、図２Ｅに示すように、ゲート絶縁膜１５の開口Ａ１１から露出するＡｌＧａＮ層１４上に、ＡｌＧａＮ層１４とオーミック接触するソース電極１７およびドレイン電極１８をそれぞれ形成する。このソース電極１７およびドレイン電極１８としては、たとえばＴｉ／Ａｌの積層金属膜を用いることができる。ただし、これに限定されず、ＡｌＧａＮ層１４とオーミック接合あるいはオーミック接合に近い低抵抗の接合をする導体膜であれば如何なるものも適用することが可能である。また、ソース電極１７およびドレイン電極１８の形成には、リフトオフ法や選択成長法などを適用することが可能である。
【００３７】
つぎに、ソース電極１７およびドレイン電極１８が形成された基板上面全体に、たとえばＬＰＣＶＤ法（減圧化学気相成長法）にてポリシリコン膜を形成する。つづいて、ポリシリコン膜が形成された基板を、ＰＯＣｌ３ガスが封入された熱拡散炉内で、９００℃に２０分間過熱することで、ポリシリコン膜へドーパントとしてのリン（Ｐ）をドーピングする。これにより、ポリシリコン膜が導電性を示す。つぎに、フォトリソグラフィ工程を経ることで、ポリシリコン膜上にゲート電極１６に対応した所定パターンのレジストＭ１４を形成し、つづいてレジストＭ１４をマスクとして用いつつ、ポリシリコン膜をエッチングすることで、図２Ｆに示すように、トレンチＴ１内のゲート絶縁膜１５上にゲート電極１６を形成する。その後、図２Ａに示す素子分離の際に形成した溝にしたがって個片化することで、図１に示すＨＦＥＴ１が製造される。なお、ポリシリコン膜へのＰ原子のドーピングは、ポリシリコン膜表面にＰ原子を蒸着させ、その後、熱拡散によってポリシリコン膜内へＰ原子を拡散させる方法であってもよい。また、ゲート電極１６には、Ｐ原子がドーピングされたポリシリコン膜の他に、金（Ａｕ）や白金（Ｐｔ）やニッケル（Ｎｉ）などの金属膜、またはこれらの合金膜なども適用することが可能である。
【００３８】
ここで、図４は、本実施の形態１によるＨＦＥＴのソース・ゲート間に電圧をステップ印加する様子を示す模式図である。図５は、図４に示す測定の結果から得られた浸液時間に対するテラス幅とＧａＮ層とゲート絶縁膜（ＳｉＯ２）との界面における界面トラップ密度Ｄｉｔとの関係を示す相関図である。図６は、図４に示す測定の結果から得られたテラス幅に対する界面トラップ密度Ｄｉｔ（装置性能）とＡモードおよびＢモードの合計の発生率との関係を示す相関図である。
【００３９】
図５に示すように、浸液時間を長くすればするほど、ＧａＮ層表面のテラス幅は狭くなるものの、ＨＦＥＴ１の装置性能に直結するＧａＮ層とゲート絶縁膜（ＳｉＯ２）との界面における界面トラップ密度Ｄｉｔは大きくなる。これは、浸液時間を長くすればするほど、装置性能が低下していることを示している。なお、図５では、実線がテラス幅を示し、破線が界面トラップ密度Ｄｉｔを示している。
【００４０】
次に、図６に示すように、テラス幅を狭くすると、ＡモードおよびＢモードの合計の発生率が低下して装置信頼性は向上する。しかしながら、上述の通り、テラス幅を狭くすると、ＧａＮ層とゲート絶縁膜（ＳｉＯ２）との界面における界面トラップ密度Ｄｉｔが大きくなり、装置性能が低下する。すなわち、装置信頼性と装置性能とは、テラス幅に対してトレードオフの関係にある。なお、図６では、実線がＡモードおよびＢモードの合計の発生率を示し、破線が界面トラップ密度Ｄｉｔを示している。
【００４１】
これらのことから、本実施の形態１では、上述したように、絶縁膜（ゲート絶縁膜１５）が形成される半導体層（トレンチＴ１底部のＧａＮ層１３を含む）表面における平均のテラス幅を０．２μｍ以上１μｍ未満とする。これにより、本実施の形態１では、図７に示すＴＺＤＢ試験の結果のように、強アルカリを用いた平坦化処理をしない場合（図７中、塗りつぶされた菱形）と比較して、界面特性の大幅な劣化を招くことなく、ＡモードおよびＢモードの発生率を大幅に改善することが可能となる。すなわち、装置信頼性と装置性能との両方を実用レベルに維持することが可能になる。また、より好ましくは、平均テラス幅を０．２μｍ以上０．３μｍ以下とする。これにより、装置性能を低下させることなく、装置信頼性を大幅に向上することが可能となる。ここで、ＡモードおよびＢモードの発生率はについて説明する。図７に示すように、電流−電圧特性において、絶縁破壊が発生した電界と累積故障率をワイブルプロットで描画すると、通常、３つの傾きを有するグラフとなる。電界が低い側から、Ａモード、Ｂモード、Ｃモードという名称が付いている。例えば、図７の黒点の場合、Ａモードは０ＭＶ／ｃｍから４ＭＶ／ｃｍ、Ｂモードは４ＭＶ／ｃｍから７．５ＭＶ／ｃｍ、Ｃモードは７．５ＭＶ／ｃｍ以上となる。これらのＡモード、Ｂモード、およびＣモードは、通電試験（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｃｅ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ)時の初期故障、偶発故障、および磨耗故障に該当する。さらに、本実施の形態１では、キンクの高さを、原理的に最低値である１原子層以上とし、最大でも３原子層以下にとどめることで、半導体層（ＧａＮ層１３）と絶縁膜（ゲート絶縁膜１５）との間の界面準位の増加による装置性能劣化を防止することができる。
【００４２】
また、図８は、本実施の形態１における浸液時間とＧａＮ層表面の粗さの自乗平均（自乗平均面粗さｒｍｓ）との関係を示す図であり、図９は、本実施の形態１における浸液時間とＧａＮ層表面に形成された原子層ステップの最大高低差ＰＶとの関係を示す図であり、図１０は、本実施の形態１における浸液時間と最大高低差ＰＶ／自乗平均面粗さｒｍｓとの関係を示す図である。なお、図８〜図１０では、ＧａＮ層表面における０．５μｍ四方と１μｍ四方と３μｍ四方と５μｍ四方と１０μｍ四方とのそれぞれの領域に対する測定により得られた結果を示す。
【００４３】
ＧａＮ層表面における自乗平均面粗さ（ｒｍｓ）や最大高低差（ＰＶ）や最大高低差（ＰＶ）を自乗平均面粗さ（ｒｍｓ）で除算した値（ＰＶ／ｒｍｓ）は、それぞれＧａＮ層表面がどの程度平坦であるかを示す指標である。すなわち、ｒｍｓ、ＰＶおよびＰＶ／ｒｍｓが小さいほど、ＧａＮ層表面が平坦である。平坦な表面では、ステップのキンクが低いため、上述したように、Ｃ面以外の面方位成分の占有率を小さくなり、結果、界面準位を低減できる。そこで、図８〜図１０を参照すると明らかなように、ＴＭＡＨ溶液に長い時間浸液すればするほど、ｒｍｓ、ＰＶおよびＰＶ／ｒｍｓが小さくなる傾向にある。このことは、３μｍ四方に限らず、０．５μｍ四方〜１０μｍ四方のいずれにおいても同様である。このことから、浸液時間を長くすればするほど、原子層ステップのキンクを低くしてＣ面以外の面方位成分の占有率を小さくし、結果、界面準位を低減できることが分かる。
【００４４】
また、本実施の形態１は、例示したＨＦＥＴに限らず、ゲート金属−酸化膜−半導体構造やダイオードやＨＦＥＴ等のフィールドプレート構造にも適用することができることは言うまでもない。これは、以下に示す他の実施の形態でも同様である。
【００４５】
（実施の形態２）
以下、本発明の実施の形態２による半導体装置および半導体装置の製造方法を、図面を参照して詳細に説明する。なお、本実施の形態２では、半導体装置としてＭＯＳＦＥＴ２を例に挙げる。
【００４６】
図１１は、本実施の形態２によるＩＩＩ族窒化物半導体を用いたＭＯＳＦＥＴの構成を示す断面図である。図１１に示すように、ＭＯＳＦＥＴ２は、支持基板としてのサファイア基板２１と、サファイア基板２１上に形成されたｐ−ＧａＮ層２２と、を備える。ｐ−ＧａＮとは、ｐ型のドーパントを含むＧａＮである。サファイア基板２１とｐ−ＧａＮ層２２との間には、これらの間に生じる内部応力を緩和して両者の接着強度を向上するバッファ層を設けてもよい。ｐ−ＧａＮ層２２上には、ソース電極２７およびドレイン電極２８が互いに離間しつつ形成される。また、ｐ−ＧａＮ層２２上であってソース電極２７およびドレイン電極２８の間には、ゲート絶縁膜２５が形成され、ゲート絶縁膜２５上にはゲート電極が形成される。ｐ−ＧａＮ層２２の表面を含む上層には、ソース電極２７下からゲート電極２６下の一部にかけて、ｎ型のドーパントが比較的高濃度にドープされたソース２３が形成される。一方、ドレイン電極２８下には、ｎ型のドーパントが比較的高濃度にドープされたドレイン２４が形成される。ソース２３とソース電極２７と、ならびにドレイン２４とドレイン電極２８とは、それぞれオーミック接触する。ｐ−ＧａＮ層２２の表面を含む上層であってドレイン２４からゲート電極２６下の一部にかけては、ｎ型のドーパントが比較的低濃度にドープされたＲＥＳＵＲＦ２４Ａが形成される。このＲＥＳＵＲＦ２４Ａは、ゲート・ドレイン間においてゲートに集中する電界を分散するためのドープ領域である。したがって、このＲＥＳＵＲＦ２４Ａを設けることによって、ＭＯＳＦＥＴ２の耐圧特性が向上する。
【００４７】
本実施の形態２においても、上述した実施の形態１と同様に、ｐ−ＧａＮ層２２表面における平均テラス幅を０．２μｍ以上１μｍ未満、より好ましくは０．２μｍ以上０．３μｍ以下とすることで、装置性能の劣化を抑えつつ装置信頼性が向上されたＭＯＳＦＥＴ２が実現される。
【００４８】
つぎに、本実施の形態２による半導体装置の製造方法について、図面を参照して詳細に説明する。図１２Ａ〜図１２Ｃは、本実施の形態２による半導体装置の製造方法を示すプロセス図である。ただし、上述の実施の形態１による半導体装置の製造方法と同様の工程については、これを引用することで、その詳細な説明を省略する。
【００４９】
本製造方法では、まず、サファイア基板２１上に、ｐ型のドーパントを含むｐ−ＧａＮ層２２を、たとえばＭＯＣＶＤ法にて３μｍ程度成長する。なお、サファイア基板２１に代えて、シリコン基板やＳｉＣ基板やＺｒＢ２基板などを用いてもよい。また、ｐ−ＧａＮ層２２の成長には、ＭＯＣＶＤ法に代えて、ＨＶＰＥ法やＭＢＥ法などを用いてもよい。さらに、ｐ型のドーパントとしては、ＢｅやＺｎやＣなどを用いることができる。つぎに、実施の形態１において図２Ａを用いて説明した工程と同様の工程を経ることで、ｐ−ＧａＮ層２２よりなる半導体層を上面から２００ｎｍ程度彫り込む。この結果、個々のＭＯＳＦＥＴ２の素子分離がなされる。
【００５０】
つぎに、基板上面全体に、たとえばＣＶＤ法にてＳｉＯ２を１０００ｎｍ程度堆積する。つづいて、形成されたＳｉＯ２膜Ｍ２１をフォトリソグラフィにてパターニングすることで、ソース２３およびドレイン２４を形成する領域上に、ｐ−ＧａＮ層２２を露出させる開口２３ａおよび２４ａをそれぞれ形成する。つづいて、ＳｉＯ２膜Ｍ２１をマスクとして用いつつ、開口２３ａおよび２４ａによって露出されたｐ−ＧａＮ層２２の上層にｎ型のドーパントであるＳｉイオンを注入することで、図１２Ａに示すように、ソース２３およびドレイン２４をそれぞれ形成する。なお、ソース２３およびドレイン２４にＳｉイオンを注入する際のドーズ量は、たとえば３×１０１５／ｃｍ２程度とする。
【００５１】
つぎに、マスクとして用いたＳｉＯ２膜Ｍ２１をたとえばフッ酸系水溶液にて除去した後、再度、基板上面全体に、たとえばＣＶＤ法にてＳｉＯ２を１０００ｎｍ程度堆積する。つづいて、形成されたＳｉＯ２膜Ｍ２２をフォトリソグラフィにてパターニングすることで、ＲＥＳＵＲＦ２４Ａを形成する領域上に、ｐ−ＧａＮ層２２を露出させる開口２４ｂを形成する。つづいて、ＳｉＯ２膜Ｍ２２をマスクとして用いつつ、開口２４ｂによって露出されたｐ−ＧａＮ層２２の上層にｎ型のドーパントであるＳｉイオンを注入することで、図１２Ｂに示すように、ＲＥＳＵＲＦ２４Ａを形成する。なお、ＲＥＳＵＲＦ２４ＡにＳｉイオンを注入する際のドーズ量は、たとえば６×１０１３／ｃｍ２程度とする。
【００５２】
つぎに、マスクとして用いたＳｉＯ２膜Ｍ２２をたとえばフッ酸系水溶液にて除去した後、基板上面全体に、たとえばＣＶＤ法にてＳｉＯ２を５００ｎｍ程度堆積する。その後、たとえばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いて、基板上面全体を、１２６０℃、３０分間、活性化アニールすることで、ソース２３およびドレイン２４ならびにＲＥＳＵＲＦ２４Ａに注入されたＳｉイオンを活性化させる。なお、この工程におけるＳｉＯ２膜は、ｐ−ＧａＮ層２２表面に注入したＳｉイオンが活性化アニールによってｐ−ＧａＮ層２２から発散してしまうことを防止するための防止膜として機能する。
【００５３】
つぎに、防止膜として用いたＳｉＯ２膜をたとえばフッ酸系水溶液にて除去した後、図１２Ｃに示すように、ソース２３、ドレイン２４およびＲＥＳＵＲＦ２４Ａが形成された基板全体を、たとえば濃度が２５％で温度が８０℃にコントロールされたＴＭＡＨ溶液Ｓ２１にたとえば５分間浸し（浸液処理）、その後、基板全体を超純粋でリンスする。
【００５４】
その後、上述の実施の形態１と同様に、ＰＥＣＶＤ法およびフォトリソグラフィ工程にてソース電極２７およびドレイン電極２８に対応した領域が開口されたＳｉＯ２膜よりなる６０ｎｍ程度のゲート絶縁膜２５を形成し、つづいて開口から露出するｐ−ＧａＮ層２２上にこれとオーミック接触するソース電極２７およびドレイン電極２８をそれぞれ形成する。その後、ソース電極２７およびドレイン電極２８間のゲート絶縁膜２５上にドーパントとしてＰを含むポリシリコンよりなるゲート電極を形成した後、素子分離の際に形成した溝にしたがってこれを個片化することで、図１１に示すＭＯＳＦＥＴ２を製造する。
【００５５】
以上のように、本実施の形態２によれば、上述の実施の形態１と同様に、絶縁膜（ゲート絶縁膜２５）が形成される半導体層（ｐ−ＧａＮ層２２）表面における平均のテラス幅が０．２μｍ以上１μｍ未満となるように、この表面をＴＭＡＨ溶液などの強アルカリにて平坦化処理する。これにより、実施の形態１と同様に、ＴＭＡＨ処理をしない場合と比較して、界面特性の大幅な劣化を招くことなく、ＡモードおよびＢモードの発生率（累積故障率）を大幅に改善することが可能となる。すなわち、装置信頼性と装置性能との両方を実用レベルに維持することが可能になる。また、より好ましくは、平均テラス幅を０．２μｍ以上０．３μｍ以下とする。これにより、装置性能を低下させることなく、装置信頼性を大幅に向上することが可能となる。さらに、本実施の形態２では、実施の形態１と同様に、キンクの高さを、原理的に最低値である１原子層以上とし、最大でも３原子層以下にとどめることで、半導体層（ｐ−ＧａＮ層２２）と絶縁膜（ゲート絶縁膜２５）との間の界面準位の増加による装置性能劣化を防止することができる。
【００５６】
その他の構成および製造方法は、上述の実施の形態１と同様であるため、ここでは詳細な説明を省略する。
【００５７】
（実施の形態３）
以下、本発明の実施の形態３による半導体装置および半導体装置の製造方法を、図面を参照して詳細に説明する。なお、本実施の形態３では、半導体装置としてＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）３を例に挙げる。
【００５８】
図１３は、本実施の形態３によるＩＩＩ族窒化物半導体を用いたＳＢＤの構成を示す断面図である。図１３に示すように、ＳＢＤ３は、支持基板としてのシリコン基板３１と、シリコン基板３１上に形成された下層のＧａＮ層３３と上層のＡｌＧａＮ層３４とからなるＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造と、シリコン基板３１とＧａＮ層３３との間に生じる内部応力を緩和して両者の接着強度を向上するバッファ層３２と、を備える。ＨＥＭＴ構造における上層のＡｌＧａＮ層３４上には、ＡｌＧａＮ層３４とショットキー接触するカソード電極３６とオーミック接触するアノード電極３７とが離間して形成される。また、カソード電極３６とアノード電極３７との間には、パッシベーションとしての絶縁膜３５が形成されている。カソード電極３６は、一部が絶縁膜３５上まで延在する、いわゆるフィールドプレート構造を有している。このフィールドプレート構造を採用することで、ＳＢＤ３の耐圧特性が向上されている。
【００５９】
本実施の形態３においても、上述した実施の形態１と同様に、ＡｌＧａＮ層３４表面における平均テラス幅を０．２μｍ以上１μｍ未満、より好ましくは０．２μｍ以上０．３μｍ以下とすることで、装置性能の劣化を抑えつつ装置信頼性が向上されたＳＢＤ３が実現される。
【００６０】
つぎに、本実施の形態３による半導体装置の製造方法について、図面を参照して詳細に説明する。図１４Ａおよび図１４Ｂは、本実施の形態３による半導体装置の製造方法を示すプロセス図である。ただし、上述の実施の形態１または２による半導体装置の製造方法と同様の工程については、これを引用することで、その詳細な説明を省略する。
【００６１】
本製造方法では、まず、実施の形態１において図２Ａを用いて説明した工程と同様の工程を経ることで、シリコン基板３１上にバッファ層３２、ＧａＮ層３３およびＡｌＧａＮ層３４を形成するとともに、バッファ層３２上のＧａＮ層３３およびＡｌＧａＮ層３４よりなる半導体層を上面から２００ｎｍ程度彫り込む。この結果、個々のＳＢＤ３の素子分離がなされる。
【００６２】
つぎに、素子分離の際にマスクとして使用したレジストをアセトンなどの除去液を用いて除去した後、図１４Ａに示すように、基板全体を、たとえば濃度が２５％で温度が８０℃にコントロールされたＴＭＡＨ溶液Ｓ３１にたとえば５分間浸し（浸液処理）、その後、基板全体を超純粋でリンスする。
【００６３】
つぎに、基板上面全体に、たとえばＬＰＣＶＤ法にてＳｉＯ２を３００ｎｍ程度堆積する。つづいて、図１４Ｂに示すように、形成されたＳｉＯ２よりなる絶縁膜３５をフォトリソグラフィにてパターニングすることで、アノード電極３７を形成する領域上に、ＡｌＧａＮ層３４を露出させる開口を形成し、この開口内にＡｌＧａＮ層３４とオーミック接触するアノード電極３７を形成する。このアノード電極３７としては、たとえばＴｉ／Ａｌの積層金属膜を用いることができる。ただし、これに限定されず、ＡｌＧａＮ層３４とオーミック接合あるいはオーミック接合に近い低抵抗の接合をする導体膜であれば如何なるものも適用することが可能である。また、アノード電極３７の形成には、リフトオフ法や選択成長法などを適用することが可能である。
【００６４】
つぎに、再度、絶縁膜３５をフォトリソグラフィにてパターニングすることで、カソード電極３６を形成する領域上に、ＡｌＧａＮ層３４を露出させる開口を形成し、この開口内から絶縁膜３５上の一部にかけて、ＡｌＧａＮ層３４とショットキー接触するカソード電極３６を形成する。このカソード電極３６としては、たとえばＮｉ／Ａｕの積層金属膜を用いることができる。ただし、これに限定されず、ＡｌＧａＮ層３４とショットキー接合する導体膜であれば如何なるものも適用することが可能である。また、カソード電極３６の形成には、リフトオフ法や選択成長法などを適用することが可能である。その後、素子分離の際に形成した溝にしたがってこれを個片化することで、図１３に示すＳＢＤ３を製造する。
【００６５】
以上のように、本実施の形態３によれば、上述の実施の形態１と同様に、絶縁膜（絶縁膜３５）が形成される半導体層（ＡｌＧａＮ層３４）表面における平均のテラス幅が０．２μｍ以上１μｍ未満となるように、この表面をＴＭＡＨ溶液などの強アルカリにて平坦化処理する。これにより、実施の形態１と同様に、ＴＭＡＨ処理をしない場合と比較して、界面特性の大幅な劣化を招くことなく、ＡモードおよびＢモードの発生率（累積故障率）を大幅に改善することが可能となる。すなわち、装置信頼性と装置性能との両方を実用レベルに維持することが可能になる。また、より好ましくは、平均テラス幅を０．２μｍ以上０．３μｍ以下とする。これにより、装置性能を低下させることなく、装置信頼性を大幅に向上することが可能となる。さらに、本実施の形態３では、実施の形態１と同様に、キンクの高さを、原理的に最低値である１原子層以上とし、最大でも３原子層以下にとどめることで、半導体層（ＡｌＧａＮ層３４）と絶縁膜（絶縁膜３５）との間の界面準位の増加による装置性能劣化を防止することができる。
【００６６】
その他の構成および製造方法は、上述の実施の形態１と同様であるため、ここでは詳細な説明を省略する。
【００６７】
（実施の形態４）
以下、本発明の実施の形態４による半導体装置および半導体装置の製造方法を、図面を参照して詳細に説明する。なお、本実施の形態４では、半導体装置として縦型ＭＯＳＦＥＴ４を例に挙げる。
【００６８】
図１５は、本実施の形態４によるＩＩＩ族窒化物半導体を用いた縦型ＭＯＳＦＥＴの構成を示す断面図である。図１５に示すように、縦型ＭＯＳＦＥＴ４は、ｎ型のドーパントがドープされたｎ−シリコン基板４１と、ｎ−シリコン基板４１上に形成された下層のｎ−ＧａＮ層４３と中層のｐ−ＧａＮ層４４と上層のｎ−ＧａＮ層４５とからなる半導体層と、ｎ−シリコン基板４１とｎ−ＧａＮ層４３との間に生じる内部応力を緩和して両者の接着強度を向上するバッファ層４２と、を備える。半導体層の一部には、上層のｎ−ＧａＮ層４５から下層のｎ−ＧａＮ層４３の一部までを切削することでトレンチＴ４１が形成される。少なくともトレンチＴ４１の内側壁および底面には、酸化シリコン（ＳｉＯ２）などの絶縁体で形成されたゲート絶縁膜４６が形成される。ゲート絶縁膜４６上には、ゲート電極４９が形成される。また、半導体層における上層のｎ−ＧａＮ層４５上には、トレンチＴ４１を挟むように一対のソース電極４７が形成される。一方、ドレイン電極４８は、ｎ−シリコン基板４１の裏面に形成される。したがって、縦型ＭＯＳＦＥＴ４では、駆動時に、上層のｎ−ＧａＮ層４５からｎ−シリコン基板４１にかけてチャネルが形成される。
【００６９】
本実施の形態４においても、上述した実施の形態１と同様に、トレンチＴ４１底面を形成するｎ−ＧａＮ層４３表面における平均テラス幅を０．２μｍ以上１μｍ未満、より好ましくは０．２μｍ以上０．３μｍ以下とすることで、装置性能の劣化を抑えつつ装置信頼性が向上された縦型ＭＯＳＦＥＴ４が実現される。
【００７０】
つぎに、本実施の形態４による半導体装置の製造方法について、図面を参照して詳細に説明する。図１６Ａおよび図１６Ｂは、本実施の形態４による半導体装置の製造方法を示すプロセス図である。ただし、上述の実施の形態１〜３のいずれかによる半導体装置の製造方法と同様の工程については、これを引用することで、その詳細な説明を省略する。
【００７１】
本製造方法では、まず、実施の形態１において図２Ａを用いて説明した工程と略同様の工程を経ることで、ｎ−シリコン基板４１上にバッファ層４２、下層に位置する５００ｎｍ程度のｎ−ＧａＮ層４３、中層に位置するＭｇがドープされた５００ｎｍ程度のｐ−ＧａＮ層４４、および上層に位置するｎ−ＧａＮ層４５を順次形成するとともに、バッファ層４２上のｎ−ＧａＮ層４３、ｐ−ＧａＮ層４４およびｎ−ＧａＮ層４５よりなる半導体層を上面から下層のｎ−ＧａＮ層４３の一部にかけて２００ｎｍ程度彫り込む。この結果、図１６Ａに示すように、個々の縦型ＭＯＳＦＥＴ４の素子分離がなされる。なお、ｐ−ＧａＮ層４４のＭｇ濃度は、たとえば１×１０１７／ｃｍ３程度とすることができる。
【００７２】
つぎに、素子分離の際にマスクとして使用したレジストＭ４１をアセトンなどの除去液を用いて除去した後、実施の形態１において図２Ｂを用いて説明した工程と同様の工程を経ることで、上層のｎ−ＧａＮ層４５から下層のｎ−ＧａＮ層４３の一部にかけて彫り込まれたゲートリセス用のトレンチＴ４１を形成する。
【００７３】
つぎに、トレンチＴ４１形成時にマスクとして用いたＳｉＯ２膜をたとえばフッ酸系水溶液にて除去した後、図１６Ｂに示すように、トレンチＴ４１が形成された基板全体を、たとえば濃度が２５％で温度が８０℃にコントロールされたＴＭＡＨ溶液Ｓ４１にたとえば５分間浸し（浸液処理）、その後、基板全体を超純粋でリンスする。
【００７４】
その後、実施の形態１において図２Ｄ〜図２Ｆを用いて説明した工程と略同様の工程を経ることで、すくなくともトレンチＴ４１の側面および底面を覆うゲート絶縁膜４６と、ゲート絶縁膜４６上のゲート電極４９と、上層のｎ−ＧａＮ層４５とオーミック接触する２つのソース電極４７をそれぞれ形成する。つづいて、基板裏面にたとえばＴｉ／Ａｌの積層金属膜よりなるドレイン電極４８を形成し、その後、図１６Ａに示す素子分離の際に形成した溝にしたがって個片化することで、図１５に示す縦型ＭＯＳＦＥＴ４が製造される。なお、ドレイン電極４８には、Ｔｉ／Ａｌの積層金属膜に代えて、Ｐ原子がドーピングされたポリシリコン膜や、ＡｕやＰｔＮｉなどの金属膜、またはこれらの合金膜などを適用することが可能である。
【００７５】
以上のように、本実施の形態４によれば、上述の実施の形態１と同様に、絶縁膜（ゲート絶縁膜４６）が形成される半導体層（ｎ−ＧａＮ層４３）表面における平均のテラス幅が０．２μｍ以上１μｍ未満となるように、この表面をＴＭＡＨ溶液などの強アルカリにて平坦化処理する。これにより、実施の形態１と同様に、ＴＭＡＨ処理をしない場合と比較して、界面特性の大幅な劣化を招くことなく、ＡモードおよびＢモードの発生率（累積故障率）を大幅に改善することが可能となる。すなわち、装置信頼性と装置性能との両方を実用レベルに維持することが可能になる。また、より好ましくは、平均テラス幅を０．２μｍ以上０．３μｍ以下とする。これにより、装置性能を低下させることなく、装置信頼性を大幅に向上することが可能となる。さらに、本実施の形態４では、実施の形態１と同様に、キンクの高さを、原理的に最低値である１原子層以上とし、最大でも３原子層以下にとどめることで、半導体層（ｎ−ＧａＮ層４３）と絶縁膜（ゲート絶縁膜４６）との間の界面準位の増加による装置性能劣化を防止することができる。
【００７６】
その他の構成および製造方法は、上述の実施の形態１と同様であるため、ここでは詳細な説明を省略する。
【００７７】
また、上記実施の形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。例えば各実施の形態に対して適宜例示した変形例は、他の実施の形態に対して適用することも可能であることは言うまでもない。
【符号の説明】
【００７８】
１ ＨＦＥＴ
２ ＭＯＳＦＥＴ
３ ＳＢＤ
４ 縦型ＭＯＳＦＥＴ
１１、３１ シリコン基板
１２、３２、４２ バッファ層
１３、３３ ＧａＮ層
１４、３４ ＡｌＧａＮ層
１５、２５、４６ ゲート絶縁膜
１６、２６、４９ ゲート電極
１７、２７、４７ ソース電極
１８、２８、４８ ドレイン電極
２１ サファイア基板
２２ ｐ−ＧａＮ層
２３ ソース
２４ ドレイン
２４Ａ ＲＥＳＵＲＦ
３５ 絶縁膜
３６ カソード電極
３７ アノード電極
４１ ｎ−シリコン基板
４３、４５ ｎ−ＧａＮ層
４４ ｐ−ＧａＮ層
Ａ１１、２３ａ、２４ａ、２４ｂ 開口
Ｍ１１、Ｍ１３、Ｍ１４ レジスト
Ｍ１２、Ｍ２１、Ｍ２２ ＳｉＯ２膜
Ｔ４１ トレンチ
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にＩＩＩ族窒化物半導体を用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＩＩＩ族窒化物半導体を用いた横型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開発されている。特にＩＩＩ族窒化物半導体としてＧａＮを用いた横型ＭＯＳＦＥＴ（以下、ＧａＮ系横型ＭＯＳＦＥＴという）では、ゲートとドレイン間にＮ−層が配置されたＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）−ＭＯＳＦＥＴでは、９４０Ｖの耐圧が実現されている（たとえば以下に示す非特許文献１参照）。ＲＥＳＵＲＦ−ＭＯＳＦＥＴは、ゲートからドレイン方向に形成されたｐ−ｎ−−ｎ＋構造を備える。ｐ−ｎ−−ｎ＋構造ではｐ−ｎ−接合部とｎ−−ｎ＋接合部とのそれぞれで段階的なポテンシャルの傾きが生じるため、電界集中を２箇所に分散することが可能となる。この結果、ＭＯＳＦＥＴの高耐圧化が実現される。
【０００３】
また、ＩＩＩ族窒化物半導体を用いたＭＯＳＦＥＴとしては、縦型ＭＯＳＦＥＴも開発されている（たとえば以下に示す特許文献１、２参照）。ＧａＮ系縦型ＭＯＳＦＥＴは、ＧａＮなどの導電性基板上にｎ−ｐ−ｎ構造が積層された構造を備える。ｎ−ｐ−ｎ構造の一部には、上層のｎ層からｐ層の一部まで切削することによってトレンチ構造が形成される。切削により露出したｐ層上には、ゲート絶縁膜とゲート電極とが形成される。これにより、ｐ層とゲート絶縁膜とゲート電極とからなるＭＯＳ構造が形成される。また、ドレイン電極は、導電性基板の裏面に形成される。
【０００４】
さらに、ＩＩＩ族窒化物半導体を用いた半導体素子としては、２端子のダイオードも存在する（たとえば以下に示す特許文献３参照）。さらにまた、近年では、アノードとカソードとの間にＡｌＧａＮ／ＧａＮ／ＡｌＧａＮの積層構造を有したナチュラルダイオードが開発されている（たとえば以下に示す非特許文献２参照）。
【０００５】
このように、ゲート絶縁膜を金属と半導体でサンドイッチした構造を備えたＭＯＳＦＥＴにおいては、ゲート絶縁膜に電圧が印加される。また、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）やダイオードにおいても、耐圧を向上させるために、電極を階段状にし、電極の一部の下と半導体表面との間に絶縁膜を配置する構造（フィールドプレート構造）が知られている（たとえば以下に示す非特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１７７１１０号公報
【特許文献２】特開２００９−１８８０４１号公報
【特許文献３】特開２００８−１６６６３９号公報
【非特許文献】
【０００７】
【非特許文献１】Huang W, Khan T, Chow T P, “Enhancement-Mode n-Channel GaN MOFETs on p and n- GaN/Sapphire substrates”, 18th International Symposium on Power Semiconductor Devices and ICs (ISPSD), June 6th, 2006, Italy, 10-1
【非特許文献２】Panasonic, IEDM08, p.145
【非特許文献３】W. Saito et al., “Design Optimization of High Breakdown Voltage AlGaN-GaN Power HEMT on an Insulating Substrate for RonA-Vb Tradeoff Characteristics,” IEEE Trans. Elect. Dev. 52 (2005) 106.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＧａＮやＡｌＧａＮなどの半導体表面上に形成されたＳｉＯ２膜に電圧を印加すると、所望の耐圧条件を満たさず所望の電圧を印加した際に故障してしまう初期故障（Ａモード）や実用レベルでの寿命を迎える前に故障してしまう偶発故障（Ｂモード）が多く発生するという問題が存在することが、長期信頼性試験であるＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｃｅ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試験やＴＺＤＢ（Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試験から明らかになった。
【０００９】
そこで本発明は、上記の問題に鑑みてなされたものであり、初期故障や偶発故障の発生を低減することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
かかる目的を達成するために、本発明による半導体装置は、ＩＩＩ族窒化物半導体層と、前記ＩＩＩ族窒化物半導体層上に形成された絶縁膜と、前記絶縁膜上に形成された電極と、を備え、少なくとも前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面に、原子層ステップが形成されており、前記原子層ステップのテラス幅の平均値が、０．２μｍ以上１μｍ未満であることを特徴とする。
【００１１】
上記した本発明による半導体装置は、前記平均値が、さらに０．３μｍ以下であることを特徴とする。
【００１２】
上記した本発明による半導体装置は、前記ＩＩＩ族窒化物半導体層に、底面が該ＩＩＩ族窒化物半導体層の最上面よりも下方に位置するトレンチが形成され、前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面が、前記トレンチの前記底面を含むことを特徴とする。
【００１３】
上記した本発明による半導体装置は、前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面が、該ＩＩＩ族窒化物半導体層の結晶格子におけるＣ面であることを特徴とする。
【００１４】
上記した本発明による半導体装置は、前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面における原子層ステップのキンクの高さが、１原子層以上３原子層以下であることを特徴とする。
【００１５】
上記した本発明による半導体装置は、前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面における原子層ステップの曲率の最大値が、１２０Ｒ以上１８０Ｒ以下であることを特徴とする。
【００１６】
上記した本発明による半導体装置は、前記絶縁膜が、ＳｉＯ２膜、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜およびＧｄＯｘ膜のいずれか、または、ＳｉＯ２膜、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜およびＧｄＯｘ膜のうち少なくとも１つを含む積層膜であることを特徴とする。
【００１７】
上記した本発明による半導体装置は、前記ＩＩＩ族窒化物半導体層が、接触面にヘテロ接合界面を形成する多層構造のＩＩＩ族窒化物半導体層であることを特徴とする。
【００１８】
上記した本発明による半導体装置は、ＨＦＥＴ、ＭＯＳＦＥＴ、ダイオードまたは縦型ＭＯＳＦＥＴのいずれかであることを特徴とする。
【００１９】
また、本発明による半導体装置の製造方法は、ＩＩＩ族窒化物半導体層表面を強アルカリ液に浸液することで該ＩＩＩ族窒化物半導体層の上面における原子層ステップのテラス幅の平均値を０．２μｍ以上１μｍ未満とする工程と、前記ＩＩＩ族窒化物半導体層上に絶縁膜を形成する工程と、前記絶縁膜上に電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、絶縁膜と接触するＩＩＩ族窒化物半導体層上面における原子層ステップのテラス幅の平均値を０．２μｍ以上１μｍ未満とするため、絶縁膜の薄い箇所に電界が集中することで生じる絶縁破壊を低減しつつ、絶縁膜とＩＩＩ族窒化物半導体層との間の界面特性の劣化を低減することが可能となるため、初期故障や偶発故障の発生を低減することが可能な半導体装置および半導体装置の製造方法を実現することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態１によるＩＩＩ族窒化物半導体を用いたＨＦＥＴの構成を示す断面図である。
【図２Ａ】図２Ａは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その１）。
【図２Ｂ】図２Ｂは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その２）。
【図２Ｃ】図２Ｃは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その３）。
【図２Ｄ】図２Ｄは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その４）。
【図２Ｅ】図２Ｅは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その５）。
【図２Ｆ】図２Ｆは、本実施の形態１による半導体装置の製造方法を示すプロセス図である（その６）。
【図３】図３は、本実施の形態１においてＧａＮ層表面に形成されるステップ構造を示す模式図である。
【図４】図４は、本実施の形態１によるＨＦＥＴのソース・ゲート間に電圧をステップ印加する様子を示す模式図である。
【図５】図５は、図４に示す測定の結果から得られた浸液時間に対するテラス幅とＧａＮ層とゲート絶縁膜（ＳｉＯ２）との界面における界面トラップ密度Ｄｉｔとの関係を示す相関図である。
【図６】図６は、図４に示す測定の結果から得られたテラス幅に対する界面トラップ密度Ｄｉｔ（装置性能）とＡモードおよびＢモードの合計の発生率との関係を示す相関図である。
【図７】図７は、本実施の形態１における浸液時間とＨＦＥＴの累積故障率との関係を示すワイブル分布図である。
【図８】図８は、本実施の形態１における浸液時間とＧａＮ層表面の粗さの自乗平均（自乗平均面粗さｒｍｓ）との関係を示す図である。
【図９】図９は、本実施の形態１における浸液時間とＧａＮ層表面に形成された原子層ステップの最大高低差ＰＶとの関係を示す図である。
【図１０】図１０は、本実施の形態１における浸液時間と最大高低差ＰＶ／自乗平均面粗さｒｍｓとの関係を示す図である。
【図１１】図１１は、本発明の実施の形態２によるＩＩＩ族窒化物半導体を用いたＭＯＳＦＥＴの構成を示す断面図である。
【図１２Ａ】図１２Ａは、本実施の形態２による半導体装置の製造方法を示すプロセス図である（その１）。
【図１２Ｂ】図１２Ｂは、本実施の形態２による半導体装置の製造方法を示すプロセス図である（その２）。
【図１２Ｃ】図１２Ｃは、本実施の形態２による半導体装置の製造方法を示すプロセス図である（その３）。
【図１３】図１３は、本発明の実施の形態３によるＩＩＩ族窒化物半導体を用いたＳＢＤの構成を示す断面図である。
【図１４Ａ】図１４Ａは、本実施の形態３による半導体装置の製造方法を示すプロセス図である（その１）。
【図１４Ｂ】図１４Ｂは、本実施の形態３による半導体装置の製造方法を示すプロセス図である（その２）。
【図１５】図１５は、本発明の実施の形態４によるＩＩＩ族窒化物半導体を用いた縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図１６Ａ】図１６Ａは、本実施の形態４による半導体装置の製造方法を示すプロセス図である（その１）。
【図１６Ｂ】図１６Ｂは、本実施の形態４による半導体装置の製造方法を示すプロセス図である（その２）。
【発明を実施するための形態】
【００２２】
以下、本発明を実施するための形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【００２３】
（実施の形態１）
以下、本発明の実施の形態１による半導体装置および半導体装置の製造方法を、図面を参照して詳細に説明する。なお、本実施の形態１では、半導体装置としてＨＦＥＴ（Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１を例に挙げる。
【００２４】
図１は、本実施の形態１によるＩＩＩ族窒化物半導体を用いたＨＦＥＴの構成を示す断面図である。図１に示すように、ＨＦＥＴ１は、支持基板としてのシリコン基板１１と、シリコン基板１１上に形成された下層のＧａＮ層１３と上層のＡｌＧａＮ層１４とからなるＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造と、シリコン基板１１とＧａＮ層１３との間に生じる内部応力を緩和して両者の接着強度を向上するバッファ層１２と、を備える。ＨＥＭＴ構造の一部には、上層のＡｌＧａＮ層１４から下層のＧａＮ層１３の一部までを切削することでトレンチＴ１が形成される。少なくともトレンチＴ１の内側壁および底面には、酸化シリコン（ＳｉＯ２）などの絶縁体で形成されたゲート絶縁膜１５が形成される。ゲート絶縁膜１５上には、ゲート電極１６が形成される。また、ＨＥＭＴ構造における上層のＡｌＧａＮ層１４上には、トレンチＴ１を挟むように一対のソース電極１７およびドレイン電極１８が形成される。ドレイン電極１８は、耐圧特性の向上を目的として、ソース・ゲート間よりも離間して形成される。また、ＨＥＭＴ構造におけるＧａＮ層１３とＡｌＧａＮ層１４との間には、２次元電子ガスが発生する。
【００２５】
上記の構成において、トレンチＴ１の底面を形成するＧａＮ層１３の表面は、図３に示すようなステップ構造を有しており、平均のテラス幅が１μｍ未満である程度に平坦な面である。このため、この表面上に形成されるゲート絶縁膜１５の膜厚が均一となる。この結果、ゲート絶縁膜１５の薄い箇所に電界が集中することで生じる絶縁破壊を低減することが可能となるため、ＴＤＤＢでの寿命が向上して、装置信頼性が向上する。さらに、本実施の形態１では、ＧａＮ層１３表面の平均テラス幅を、０．３μｍ以下とすることが好ましい。これにより、ＧａＮ層１３表面上に形成されるゲート絶縁膜１５の膜厚をより均一化することが可能となるため、装置信頼性をより向上することができる。
【００２６】
ただし、ＧａＮ層１３表面の平均テラス幅を０．２μｍよりも小さくすると、ＧａＮ層１３表面における界面準位が増加してしまう場合がある。界面準位の増加は、キャリア移動度を低下させ、結果的に装置性能を劣化させるため、避けた方が好ましい。そこで、本発明者らは、ＧａＮ層１３表面の平均テラス幅の下限を０．２μｍとした。このように、ＧａＮ層１３表面の平均テラス幅を０．２μｍ以上１μｍ未満、より好ましくは０．２μｍ以上０．３μｍ以下とすることで、本実施の形態１では、装置性能の劣化を抑えつつ装置信頼性が向上されたＨＦＥＴ１が実現される。
【００２７】
なお、本説明において、テラス幅とは、半導体層表面に形成された原子層ステップのうち、隣接する原子層ステップ間の垂直距離の一番広い箇所を指す。原子層ステップが曲成されている場合は、弧が隣接する原子層ステップで閉じている箇所を１つのテラスとする。また、平均テラス幅とは、たとえばＡＦＭ（原子間力顕微鏡）により得られた画像に基づいて観察された隣接する原子層ステップ間の垂直距離の一番広い箇所の幅の平均値である。ただし、これに限定されず、半導体層と絶縁膜との間に形成された原子層ステップの形状や配置を特定できる如何なる方法を用いても、本実施の形態１および以下の実施の形態にて有効なテラス幅および平均テラス幅を求めることが可能である。
【００２８】
また、本発明者らは、ＧａＮ層１３表面に形成された原子層ステップのキンクが高いと、Ｃ面以外の面方位成分の占有率が大きくなり、結果、界面準位が増加することを発見した。そこで、本実施の形態１では、ＳｉＯ２膜（１５）が形成される面（上面）を半導体層（ＧａＮ層１３）の結晶格子におけるＣ面とし、このＣ面のキンクの高さを、原理的に最低値である１原子層以上とし且つ最大でも３原子層以下にとどめる。これにより、ＧａＮ層（１３）とＳｉＯ２層（１５）との間の界面準位の増加による装置性能劣化を防止することができる。
【００２９】
さらに、本発明者らは、ＧａＮ層１３表面における原子層ステップの曲率の最大値を１２０Ｒ以上１８０Ｒ以下とすることで、ＧａＮ層１３表面と平行な面における電界集中を低減することが可能となり、結果、ＨＦＥＴ１の耐圧特性が向上することを見出した。そこで、本実施の形態１では、ＧａＮ層１３表面における原子層ステップの曲率の最大値を１２０Ｒ以上１８０Ｒ以下とする。これにより、ＧａＮ層１３表面と平行な面における電界集中が低減され、結果、耐圧特性が向上されたＨＦＥＴ１を実現することができる。
【００３０】
つぎに、本実施の形態１による半導体装置の製造方法について、図面を参照して詳細に説明する。図２Ａ〜図２Ｆは、本実施の形態１による半導体装置の製造方法を示すプロセス図である。なお、以下の説明において、基板上面とは、基板（本実施の形態１ではシリコン基板１１）に対して半導体素子を形成する側の面を指す。
【００３１】
本製造方法では、まず、シリコン基板１１上に、ＡｌＧａＮの薄膜とＧａＮの薄膜との繰り返しよりなる積層構造のバッファ層１２を、たとえばＭＯＣＶＤ法（有機金属気相成長法）にて成長する。つづいて、バッファ層１２上に、マグネシウム（Ｍｇ）をドーパントとして含むＧａＮ層１３を、たとえばＭＯＣＶＤ法にて１．５μｍ程度成長する。この際、Ｍｇ濃度を１×１０１７／ｃｍ３程度に制御する。つづいて、ＧａＮ層１３上に、ＡｌＧａＮ層１４を、たとえばＭＯＣＶＤ法にて３０μｍ程度成長する。ここで、ＡｌＧａＮ／ＧａＮのようにヘテロ結合の場合、格子定数の違いに起因して、ＡｌＧａＮ層１４の表面が荒れた状態になる。なお、シリコン基板１１に代えて、サファイア基板やＳｉＣ基板やＺｒＢ２基板などを用いてもよい。また、バッファ層１２、ＧａＮ層１３およびＡｌＧａＮ層１４の成長には、ＭＯＣＶＤ法に代えて、ＨＶＰＥ法（ハライド気相成長法）やＭＢＥ法（分子線エピタキシー法）などを用いても良い。
【００３２】
つぎに、フォトリソグラフィ工程を経ることで、ＡｌＧａＮ層１４上に半導体素子に対応した所定パターンのレジストＭ１１を形成し、つづいてレジストＭ１１をマスクとして用いつつ、ＡｌＧａＮ層１４側からＧａＮ層１３の一部までをドライエッチングする。これにより、図２Ａに示すように、ＡｌＧａＮ層１４とＧａＮ層１３とを含む半導体層がＡｌＧａＮ層１４上面から２００ｎｍ程度彫り込まれ、この結果、個々のＨＦＥＴ１の素子分離がなされる。なお、ドライエッチングには、たとえばＲＩＥ（反応性イオンエッチング）やＩＣＰ（誘導結合方式）−ＲＩＥなどを用いることができる。
【００３３】
つぎに、ＡｌＧａＮ層１４上のレジストをたとえばアセトンなどの除去液を用いて除去した後、基板上面全体に、たとえばＣＶＤ（化学気相成長法）法にてＳｉＯ２を３００ｎｍ程度堆積する。つづいて、形成されたＳｉＯ２膜Ｍ１２をフォトリソグラフィにてパターニングすることで、これにゲートリセス用の開口パターンを転写する。つづいて、開口パターンが転写されたＳｉＯ２膜Ｍ１２をマスクとして用いつつ、ＡｌＧａＮ層１４側からＧａＮ層１３の一部までをドライエッチングする。これにより、図２Ｂに示すように、ＡｌＧａＮ層１４とＧａＮ層１３とを含む半導体層がＡｌＧａＮ層１４上面から６０ｎｍ程度彫り込まれ、この結果、ゲートリセス用のトレンチＴ１が形成される。なお、この段階でトレンチＴ１底面のＧａＮ層１３表面をＡＦＭにて観察すると、ＧａＮ層１３表面にはプロトリュージョンと呼ばれる無数の突起が存在する。
【００３４】
つぎに、マスクとして用いたＳｉＯ２膜Ｍ１２をたとえばフッ酸系水溶液にて除去した後、図２Ｃに示すように、トレンチＴ１が形成された基板全体を、たとえば濃度が２５％で温度が８０℃にコントロールされたＴＭＡＨ溶液Ｓ１１に５分以上３０分以下浸し（浸液処理）、その後、基板全体を超純粋でリンスする。この段階でトレンチＴ１底面のＧａＮ層１３表面をＡＦＭにて観察すると、平均テラス幅が０．２μｍ以上０．３μｍ以下のステップ構造が見られる。
【００３５】
つぎに、トレンチＴ１が形成された基板上面全体に、たとえばＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法にてＳｉＯ２膜よりなるゲート絶縁膜１５を６０ｎｍ程度成長する。ただし、ＳｉＯ２膜に限らず、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜、ＧｄＯｘ膜などの絶縁膜、あるいはこれらのうちいずれかを含む積層膜であってもよい。つづいて、フォトリソグラフィ工程を経ることで、ゲート絶縁膜１５上にソース電極１７およびドレイン電極１８に対応した所定パターンのレジストＭ１３を形成し、さらに、このレジストＭ１３をマスクとして用いつつ、ゲート絶縁膜１５をエッチングすることで、図２Ｄに示すように、ゲート絶縁膜１５に、ＡｌＧａＮ層１４を露出するソース・ドレイン用の開口Ａ１１を形成する。
【００３６】
つぎに、図２Ｅに示すように、ゲート絶縁膜１５の開口Ａ１１から露出するＡｌＧａＮ層１４上に、ＡｌＧａＮ層１４とオーミック接触するソース電極１７およびドレイン電極１８をそれぞれ形成する。このソース電極１７およびドレイン電極１８としては、たとえばＴｉ／Ａｌの積層金属膜を用いることができる。ただし、これに限定されず、ＡｌＧａＮ層１４とオーミック接合あるいはオーミック接合に近い低抵抗の接合をする導体膜であれば如何なるものも適用することが可能である。また、ソース電極１７およびドレイン電極１８の形成には、リフトオフ法や選択成長法などを適用することが可能である。
【００３７】
つぎに、ソース電極１７およびドレイン電極１８が形成された基板上面全体に、たとえばＬＰＣＶＤ法（減圧化学気相成長法）にてポリシリコン膜を形成する。つづいて、ポリシリコン膜が形成された基板を、ＰＯＣｌ３ガスが封入された熱拡散炉内で、９００℃に２０分間過熱することで、ポリシリコン膜へドーパントとしてのリン（Ｐ）をドーピングする。これにより、ポリシリコン膜が導電性を示す。つぎに、フォトリソグラフィ工程を経ることで、ポリシリコン膜上にゲート電極１６に対応した所定パターンのレジストＭ１４を形成し、つづいてレジストＭ１４をマスクとして用いつつ、ポリシリコン膜をエッチングすることで、図２Ｆに示すように、トレンチＴ１内のゲート絶縁膜１５上にゲート電極１６を形成する。その後、図２Ａに示す素子分離の際に形成した溝にしたがって個片化することで、図１に示すＨＦＥＴ１が製造される。なお、ポリシリコン膜へのＰ原子のドーピングは、ポリシリコン膜表面にＰ原子を蒸着させ、その後、熱拡散によってポリシリコン膜内へＰ原子を拡散させる方法であってもよい。また、ゲート電極１６には、Ｐ原子がドーピングされたポリシリコン膜の他に、金（Ａｕ）や白金（Ｐｔ）やニッケル（Ｎｉ）などの金属膜、またはこれらの合金膜なども適用することが可能である。
【００３８】
ここで、図４は、本実施の形態１によるＨＦＥＴのソース・ゲート間に電圧をステップ印加する様子を示す模式図である。図５は、図４に示す測定の結果から得られた浸液時間に対するテラス幅とＧａＮ層とゲート絶縁膜（ＳｉＯ２）との界面における界面トラップ密度Ｄｉｔとの関係を示す相関図である。図６は、図４に示す測定の結果から得られたテラス幅に対する界面トラップ密度Ｄｉｔ（装置性能）とＡモードおよびＢモードの合計の発生率との関係を示す相関図である。
【００３９】
図５に示すように、浸液時間を長くすればするほど、ＧａＮ層表面のテラス幅は狭くなるものの、ＨＦＥＴ１の装置性能に直結するＧａＮ層とゲート絶縁膜（ＳｉＯ２）との界面における界面トラップ密度Ｄｉｔは大きくなる。これは、浸液時間を長くすればするほど、装置性能が低下していることを示している。なお、図５では、実線がテラス幅を示し、破線が界面トラップ密度Ｄｉｔを示している。
【００４０】
次に、図６に示すように、テラス幅を狭くすると、ＡモードおよびＢモードの合計の発生率が低下して装置信頼性は向上する。しかしながら、上述の通り、テラス幅を狭くすると、ＧａＮ層とゲート絶縁膜（ＳｉＯ２）との界面における界面トラップ密度Ｄｉｔが大きくなり、装置性能が低下する。すなわち、装置信頼性と装置性能とは、テラス幅に対してトレードオフの関係にある。なお、図６では、実線がＡモードおよびＢモードの合計の発生率を示し、破線が界面トラップ密度Ｄｉｔを示している。
【００４１】
これらのことから、本実施の形態１では、上述したように、絶縁膜（ゲート絶縁膜１５）が形成される半導体層（トレンチＴ１底部のＧａＮ層１３を含む）表面における平均のテラス幅を０．２μｍ以上１μｍ未満とする。これにより、本実施の形態１では、図７に示すＴＺＤＢ試験の結果のように、強アルカリを用いた平坦化処理をしない場合（図７中、塗りつぶされた菱形）と比較して、界面特性の大幅な劣化を招くことなく、ＡモードおよびＢモードの発生率を大幅に改善することが可能となる。すなわち、装置信頼性と装置性能との両方を実用レベルに維持することが可能になる。また、より好ましくは、平均テラス幅を０．２μｍ以上０．３μｍ以下とする。これにより、装置性能を低下させることなく、装置信頼性を大幅に向上することが可能となる。ここで、ＡモードおよびＢモードの発生率はについて説明する。図７に示すように、電流−電圧特性において、絶縁破壊が発生した電界と累積故障率をワイブルプロットで描画すると、通常、３つの傾きを有するグラフとなる。電界が低い側から、Ａモード、Ｂモード、Ｃモードという名称が付いている。例えば、図７の黒点の場合、Ａモードは０ＭＶ／ｃｍから４ＭＶ／ｃｍ、Ｂモードは４ＭＶ／ｃｍから７．５ＭＶ／ｃｍ、Ｃモードは７．５ＭＶ／ｃｍ以上となる。これらのＡモード、Ｂモード、およびＣモードは、通電試験（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｃｅ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ)時の初期故障、偶発故障、および磨耗故障に該当する。さらに、本実施の形態１では、キンクの高さを、原理的に最低値である１原子層以上とし、最大でも３原子層以下にとどめることで、半導体層（ＧａＮ層１３）と絶縁膜（ゲート絶縁膜１５）との間の界面準位の増加による装置性能劣化を防止することができる。
【００４２】
また、図８は、本実施の形態１における浸液時間とＧａＮ層表面の粗さの自乗平均（自乗平均面粗さｒｍｓ）との関係を示す図であり、図９は、本実施の形態１における浸液時間とＧａＮ層表面に形成された原子層ステップの最大高低差ＰＶとの関係を示す図であり、図１０は、本実施の形態１における浸液時間と最大高低差ＰＶ／自乗平均面粗さｒｍｓとの関係を示す図である。なお、図８〜図１０では、ＧａＮ層表面における０．５μｍ四方と１μｍ四方と３μｍ四方と５μｍ四方と１０μｍ四方とのそれぞれの領域に対する測定により得られた結果を示す。
【００４３】
ＧａＮ層表面における自乗平均面粗さ（ｒｍｓ）や最大高低差（ＰＶ）や最大高低差（ＰＶ）を自乗平均面粗さ（ｒｍｓ）で除算した値（ＰＶ／ｒｍｓ）は、それぞれＧａＮ層表面がどの程度平坦であるかを示す指標である。すなわち、ｒｍｓ、ＰＶおよびＰＶ／ｒｍｓが小さいほど、ＧａＮ層表面が平坦である。平坦な表面では、ステップのキンクが低いため、上述したように、Ｃ面以外の面方位成分の占有率を小さくなり、結果、界面準位を低減できる。そこで、図８〜図１０を参照すると明らかなように、ＴＭＡＨ溶液に長い時間浸液すればするほど、ｒｍｓ、ＰＶおよびＰＶ／ｒｍｓが小さくなる傾向にある。このことは、３μｍ四方に限らず、０．５μｍ四方〜１０μｍ四方のいずれにおいても同様である。このことから、浸液時間を長くすればするほど、原子層ステップのキンクを低くしてＣ面以外の面方位成分の占有率を小さくし、結果、界面準位を低減できることが分かる。
【００４４】
また、本実施の形態１は、例示したＨＦＥＴに限らず、ゲート金属−酸化膜−半導体構造やダイオードやＨＦＥＴ等のフィールドプレート構造にも適用することができることは言うまでもない。これは、以下に示す他の実施の形態でも同様である。
【００４５】
（実施の形態２）
以下、本発明の実施の形態２による半導体装置および半導体装置の製造方法を、図面を参照して詳細に説明する。なお、本実施の形態２では、半導体装置としてＭＯＳＦＥＴ２を例に挙げる。
【００４６】
図１１は、本実施の形態２によるＩＩＩ族窒化物半導体を用いたＭＯＳＦＥＴの構成を示す断面図である。図１１に示すように、ＭＯＳＦＥＴ２は、支持基板としてのサファイア基板２１と、サファイア基板２１上に形成されたｐ−ＧａＮ層２２と、を備える。ｐ−ＧａＮとは、ｐ型のドーパントを含むＧａＮである。サファイア基板２１とｐ−ＧａＮ層２２との間には、これらの間に生じる内部応力を緩和して両者の接着強度を向上するバッファ層を設けてもよい。ｐ−ＧａＮ層２２上には、ソース電極２７およびドレイン電極２８が互いに離間しつつ形成される。また、ｐ−ＧａＮ層２２上であってソース電極２７およびドレイン電極２８の間には、ゲート絶縁膜２５が形成され、ゲート絶縁膜２５上にはゲート電極が形成される。ｐ−ＧａＮ層２２の表面を含む上層には、ソース電極２７下からゲート電極２６下の一部にかけて、ｎ型のドーパントが比較的高濃度にドープされたソース２３が形成される。一方、ドレイン電極２８下には、ｎ型のドーパントが比較的高濃度にドープされたドレイン２４が形成される。ソース２３とソース電極２７と、ならびにドレイン２４とドレイン電極２８とは、それぞれオーミック接触する。ｐ−ＧａＮ層２２の表面を含む上層であってドレイン２４からゲート電極２６下の一部にかけては、ｎ型のドーパントが比較的低濃度にドープされたＲＥＳＵＲＦ２４Ａが形成される。このＲＥＳＵＲＦ２４Ａは、ゲート・ドレイン間においてゲートに集中する電界を分散するためのドープ領域である。したがって、このＲＥＳＵＲＦ２４Ａを設けることによって、ＭＯＳＦＥＴ２の耐圧特性が向上する。
【００４７】
本実施の形態２においても、上述した実施の形態１と同様に、ｐ−ＧａＮ層２２表面における平均テラス幅を０．２μｍ以上１μｍ未満、より好ましくは０．２μｍ以上０．３μｍ以下とすることで、装置性能の劣化を抑えつつ装置信頼性が向上されたＭＯＳＦＥＴ２が実現される。
【００４８】
つぎに、本実施の形態２による半導体装置の製造方法について、図面を参照して詳細に説明する。図１２Ａ〜図１２Ｃは、本実施の形態２による半導体装置の製造方法を示すプロセス図である。ただし、上述の実施の形態１による半導体装置の製造方法と同様の工程については、これを引用することで、その詳細な説明を省略する。
【００４９】
本製造方法では、まず、サファイア基板２１上に、ｐ型のドーパントを含むｐ−ＧａＮ層２２を、たとえばＭＯＣＶＤ法にて３μｍ程度成長する。なお、サファイア基板２１に代えて、シリコン基板やＳｉＣ基板やＺｒＢ２基板などを用いてもよい。また、ｐ−ＧａＮ層２２の成長には、ＭＯＣＶＤ法に代えて、ＨＶＰＥ法やＭＢＥ法などを用いてもよい。さらに、ｐ型のドーパントとしては、ＢｅやＺｎやＣなどを用いることができる。つぎに、実施の形態１において図２Ａを用いて説明した工程と同様の工程を経ることで、ｐ−ＧａＮ層２２よりなる半導体層を上面から２００ｎｍ程度彫り込む。この結果、個々のＭＯＳＦＥＴ２の素子分離がなされる。
【００５０】
つぎに、基板上面全体に、たとえばＣＶＤ法にてＳｉＯ２を１０００ｎｍ程度堆積する。つづいて、形成されたＳｉＯ２膜Ｍ２１をフォトリソグラフィにてパターニングすることで、ソース２３およびドレイン２４を形成する領域上に、ｐ−ＧａＮ層２２を露出させる開口２３ａおよび２４ａをそれぞれ形成する。つづいて、ＳｉＯ２膜Ｍ２１をマスクとして用いつつ、開口２３ａおよび２４ａによって露出されたｐ−ＧａＮ層２２の上層にｎ型のドーパントであるＳｉイオンを注入することで、図１２Ａに示すように、ソース２３およびドレイン２４をそれぞれ形成する。なお、ソース２３およびドレイン２４にＳｉイオンを注入する際のドーズ量は、たとえば３×１０１５／ｃｍ２程度とする。
【００５１】
つぎに、マスクとして用いたＳｉＯ２膜Ｍ２１をたとえばフッ酸系水溶液にて除去した後、再度、基板上面全体に、たとえばＣＶＤ法にてＳｉＯ２を１０００ｎｍ程度堆積する。つづいて、形成されたＳｉＯ２膜Ｍ２２をフォトリソグラフィにてパターニングすることで、ＲＥＳＵＲＦ２４Ａを形成する領域上に、ｐ−ＧａＮ層２２を露出させる開口２４ｂを形成する。つづいて、ＳｉＯ２膜Ｍ２２をマスクとして用いつつ、開口２４ｂによって露出されたｐ−ＧａＮ層２２の上層にｎ型のドーパントであるＳｉイオンを注入することで、図１２Ｂに示すように、ＲＥＳＵＲＦ２４Ａを形成する。なお、ＲＥＳＵＲＦ２４ＡにＳｉイオンを注入する際のドーズ量は、たとえば６×１０１３／ｃｍ２程度とする。
【００５２】
つぎに、マスクとして用いたＳｉＯ２膜Ｍ２２をたとえばフッ酸系水溶液にて除去した後、基板上面全体に、たとえばＣＶＤ法にてＳｉＯ２を５００ｎｍ程度堆積する。その後、たとえばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いて、基板上面全体を、１２６０℃、３０分間、活性化アニールすることで、ソース２３およびドレイン２４ならびにＲＥＳＵＲＦ２４Ａに注入されたＳｉイオンを活性化させる。なお、この工程におけるＳｉＯ２膜は、ｐ−ＧａＮ層２２表面に注入したＳｉイオンが活性化アニールによってｐ−ＧａＮ層２２から発散してしまうことを防止するための防止膜として機能する。
【００５３】
つぎに、防止膜として用いたＳｉＯ２膜をたとえばフッ酸系水溶液にて除去した後、図１２Ｃに示すように、ソース２３、ドレイン２４およびＲＥＳＵＲＦ２４Ａが形成された基板全体を、たとえば濃度が２５％で温度が８０℃にコントロールされたＴＭＡＨ溶液Ｓ２１にたとえば５分間浸し（浸液処理）、その後、基板全体を超純粋でリンスする。
【００５４】
その後、上述の実施の形態１と同様に、ＰＥＣＶＤ法およびフォトリソグラフィ工程にてソース電極２７およびドレイン電極２８に対応した領域が開口されたＳｉＯ２膜よりなる６０ｎｍ程度のゲート絶縁膜２５を形成し、つづいて開口から露出するｐ−ＧａＮ層２２上にこれとオーミック接触するソース電極２７およびドレイン電極２８をそれぞれ形成する。その後、ソース電極２７およびドレイン電極２８間のゲート絶縁膜２５上にドーパントとしてＰを含むポリシリコンよりなるゲート電極を形成した後、素子分離の際に形成した溝にしたがってこれを個片化することで、図１１に示すＭＯＳＦＥＴ２を製造する。
【００５５】
以上のように、本実施の形態２によれば、上述の実施の形態１と同様に、絶縁膜（ゲート絶縁膜２５）が形成される半導体層（ｐ−ＧａＮ層２２）表面における平均のテラス幅が０．２μｍ以上１μｍ未満となるように、この表面をＴＭＡＨ溶液などの強アルカリにて平坦化処理する。これにより、実施の形態１と同様に、ＴＭＡＨ処理をしない場合と比較して、界面特性の大幅な劣化を招くことなく、ＡモードおよびＢモードの発生率（累積故障率）を大幅に改善することが可能となる。すなわち、装置信頼性と装置性能との両方を実用レベルに維持することが可能になる。また、より好ましくは、平均テラス幅を０．２μｍ以上０．３μｍ以下とする。これにより、装置性能を低下させることなく、装置信頼性を大幅に向上することが可能となる。さらに、本実施の形態２では、実施の形態１と同様に、キンクの高さを、原理的に最低値である１原子層以上とし、最大でも３原子層以下にとどめることで、半導体層（ｐ−ＧａＮ層２２）と絶縁膜（ゲート絶縁膜２５）との間の界面準位の増加による装置性能劣化を防止することができる。
【００５６】
その他の構成および製造方法は、上述の実施の形態１と同様であるため、ここでは詳細な説明を省略する。
【００５７】
（実施の形態３）
以下、本発明の実施の形態３による半導体装置および半導体装置の製造方法を、図面を参照して詳細に説明する。なお、本実施の形態３では、半導体装置としてＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）３を例に挙げる。
【００５８】
図１３は、本実施の形態３によるＩＩＩ族窒化物半導体を用いたＳＢＤの構成を示す断面図である。図１３に示すように、ＳＢＤ３は、支持基板としてのシリコン基板３１と、シリコン基板３１上に形成された下層のＧａＮ層３３と上層のＡｌＧａＮ層３４とからなるＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造と、シリコン基板３１とＧａＮ層３３との間に生じる内部応力を緩和して両者の接着強度を向上するバッファ層３２と、を備える。ＨＥＭＴ構造における上層のＡｌＧａＮ層３４上には、ＡｌＧａＮ層３４とショットキー接触するカソード電極３６とオーミック接触するアノード電極３７とが離間して形成される。また、カソード電極３６とアノード電極３７との間には、パッシベーションとしての絶縁膜３５が形成されている。カソード電極３６は、一部が絶縁膜３５上まで延在する、いわゆるフィールドプレート構造を有している。このフィールドプレート構造を採用することで、ＳＢＤ３の耐圧特性が向上されている。
【００５９】
本実施の形態３においても、上述した実施の形態１と同様に、ＡｌＧａＮ層３４表面における平均テラス幅を０．２μｍ以上１μｍ未満、より好ましくは０．２μｍ以上０．３μｍ以下とすることで、装置性能の劣化を抑えつつ装置信頼性が向上されたＳＢＤ３が実現される。
【００６０】
つぎに、本実施の形態３による半導体装置の製造方法について、図面を参照して詳細に説明する。図１４Ａおよび図１４Ｂは、本実施の形態３による半導体装置の製造方法を示すプロセス図である。ただし、上述の実施の形態１または２による半導体装置の製造方法と同様の工程については、これを引用することで、その詳細な説明を省略する。
【００６１】
本製造方法では、まず、実施の形態１において図２Ａを用いて説明した工程と同様の工程を経ることで、シリコン基板３１上にバッファ層３２、ＧａＮ層３３およびＡｌＧａＮ層３４を形成するとともに、バッファ層３２上のＧａＮ層３３およびＡｌＧａＮ層３４よりなる半導体層を上面から２００ｎｍ程度彫り込む。この結果、個々のＳＢＤ３の素子分離がなされる。
【００６２】
つぎに、素子分離の際にマスクとして使用したレジストをアセトンなどの除去液を用いて除去した後、図１４Ａに示すように、基板全体を、たとえば濃度が２５％で温度が８０℃にコントロールされたＴＭＡＨ溶液Ｓ３１にたとえば５分間浸し（浸液処理）、その後、基板全体を超純粋でリンスする。
【００６３】
つぎに、基板上面全体に、たとえばＬＰＣＶＤ法にてＳｉＯ２を３００ｎｍ程度堆積する。つづいて、図１４Ｂに示すように、形成されたＳｉＯ２よりなる絶縁膜３５をフォトリソグラフィにてパターニングすることで、アノード電極３７を形成する領域上に、ＡｌＧａＮ層３４を露出させる開口を形成し、この開口内にＡｌＧａＮ層３４とオーミック接触するアノード電極３７を形成する。このアノード電極３７としては、たとえばＴｉ／Ａｌの積層金属膜を用いることができる。ただし、これに限定されず、ＡｌＧａＮ層３４とオーミック接合あるいはオーミック接合に近い低抵抗の接合をする導体膜であれば如何なるものも適用することが可能である。また、アノード電極３７の形成には、リフトオフ法や選択成長法などを適用することが可能である。
【００６４】
つぎに、再度、絶縁膜３５をフォトリソグラフィにてパターニングすることで、カソード電極３６を形成する領域上に、ＡｌＧａＮ層３４を露出させる開口を形成し、この開口内から絶縁膜３５上の一部にかけて、ＡｌＧａＮ層３４とショットキー接触するカソード電極３６を形成する。このカソード電極３６としては、たとえばＮｉ／Ａｕの積層金属膜を用いることができる。ただし、これに限定されず、ＡｌＧａＮ層３４とショットキー接合する導体膜であれば如何なるものも適用することが可能である。また、カソード電極３６の形成には、リフトオフ法や選択成長法などを適用することが可能である。その後、素子分離の際に形成した溝にしたがってこれを個片化することで、図１３に示すＳＢＤ３を製造する。
【００６５】
以上のように、本実施の形態３によれば、上述の実施の形態１と同様に、絶縁膜（絶縁膜３５）が形成される半導体層（ＡｌＧａＮ層３４）表面における平均のテラス幅が０．２μｍ以上１μｍ未満となるように、この表面をＴＭＡＨ溶液などの強アルカリにて平坦化処理する。これにより、実施の形態１と同様に、ＴＭＡＨ処理をしない場合と比較して、界面特性の大幅な劣化を招くことなく、ＡモードおよびＢモードの発生率（累積故障率）を大幅に改善することが可能となる。すなわち、装置信頼性と装置性能との両方を実用レベルに維持することが可能になる。また、より好ましくは、平均テラス幅を０．２μｍ以上０．３μｍ以下とする。これにより、装置性能を低下させることなく、装置信頼性を大幅に向上することが可能となる。さらに、本実施の形態３では、実施の形態１と同様に、キンクの高さを、原理的に最低値である１原子層以上とし、最大でも３原子層以下にとどめることで、半導体層（ＡｌＧａＮ層３４）と絶縁膜（絶縁膜３５）との間の界面準位の増加による装置性能劣化を防止することができる。
【００６６】
その他の構成および製造方法は、上述の実施の形態１と同様であるため、ここでは詳細な説明を省略する。
【００６７】
（実施の形態４）
以下、本発明の実施の形態４による半導体装置および半導体装置の製造方法を、図面を参照して詳細に説明する。なお、本実施の形態４では、半導体装置として縦型ＭＯＳＦＥＴ４を例に挙げる。
【００６８】
図１５は、本実施の形態４によるＩＩＩ族窒化物半導体を用いた縦型ＭＯＳＦＥＴの構成を示す断面図である。図１５に示すように、縦型ＭＯＳＦＥＴ４は、ｎ型のドーパントがドープされたｎ−シリコン基板４１と、ｎ−シリコン基板４１上に形成された下層のｎ−ＧａＮ層４３と中層のｐ−ＧａＮ層４４と上層のｎ−ＧａＮ層４５とからなる半導体層と、ｎ−シリコン基板４１とｎ−ＧａＮ層４３との間に生じる内部応力を緩和して両者の接着強度を向上するバッファ層４２と、を備える。半導体層の一部には、上層のｎ−ＧａＮ層４５から下層のｎ−ＧａＮ層４３の一部までを切削することでトレンチＴ４１が形成される。少なくともトレンチＴ４１の内側壁および底面には、酸化シリコン（ＳｉＯ２）などの絶縁体で形成されたゲート絶縁膜４６が形成される。ゲート絶縁膜４６上には、ゲート電極４９が形成される。また、半導体層における上層のｎ−ＧａＮ層４５上には、トレンチＴ４１を挟むように一対のソース電極４７が形成される。一方、ドレイン電極４８は、ｎ−シリコン基板４１の裏面に形成される。したがって、縦型ＭＯＳＦＥＴ４では、駆動時に、上層のｎ−ＧａＮ層４５からｎ−シリコン基板４１にかけてチャネルが形成される。
【００６９】
本実施の形態４においても、上述した実施の形態１と同様に、トレンチＴ４１底面を形成するｎ−ＧａＮ層４３表面における平均テラス幅を０．２μｍ以上１μｍ未満、より好ましくは０．２μｍ以上０．３μｍ以下とすることで、装置性能の劣化を抑えつつ装置信頼性が向上された縦型ＭＯＳＦＥＴ４が実現される。
【００７０】
つぎに、本実施の形態４による半導体装置の製造方法について、図面を参照して詳細に説明する。図１６Ａおよび図１６Ｂは、本実施の形態４による半導体装置の製造方法を示すプロセス図である。ただし、上述の実施の形態１〜３のいずれかによる半導体装置の製造方法と同様の工程については、これを引用することで、その詳細な説明を省略する。
【００７１】
本製造方法では、まず、実施の形態１において図２Ａを用いて説明した工程と略同様の工程を経ることで、ｎ−シリコン基板４１上にバッファ層４２、下層に位置する５００ｎｍ程度のｎ−ＧａＮ層４３、中層に位置するＭｇがドープされた５００ｎｍ程度のｐ−ＧａＮ層４４、および上層に位置するｎ−ＧａＮ層４５を順次形成するとともに、バッファ層４２上のｎ−ＧａＮ層４３、ｐ−ＧａＮ層４４およびｎ−ＧａＮ層４５よりなる半導体層を上面から下層のｎ−ＧａＮ層４３の一部にかけて２００ｎｍ程度彫り込む。この結果、図１６Ａに示すように、個々の縦型ＭＯＳＦＥＴ４の素子分離がなされる。なお、ｐ−ＧａＮ層４４のＭｇ濃度は、たとえば１×１０１７／ｃｍ３程度とすることができる。
【００７２】
つぎに、素子分離の際にマスクとして使用したレジストＭ４１をアセトンなどの除去液を用いて除去した後、実施の形態１において図２Ｂを用いて説明した工程と同様の工程を経ることで、上層のｎ−ＧａＮ層４５から下層のｎ−ＧａＮ層４３の一部にかけて彫り込まれたゲートリセス用のトレンチＴ４１を形成する。
【００７３】
つぎに、トレンチＴ４１形成時にマスクとして用いたＳｉＯ２膜をたとえばフッ酸系水溶液にて除去した後、図１６Ｂに示すように、トレンチＴ４１が形成された基板全体を、たとえば濃度が２５％で温度が８０℃にコントロールされたＴＭＡＨ溶液Ｓ４１にたとえば５分間浸し（浸液処理）、その後、基板全体を超純粋でリンスする。
【００７４】
その後、実施の形態１において図２Ｄ〜図２Ｆを用いて説明した工程と略同様の工程を経ることで、すくなくともトレンチＴ４１の側面および底面を覆うゲート絶縁膜４６と、ゲート絶縁膜４６上のゲート電極４９と、上層のｎ−ＧａＮ層４５とオーミック接触する２つのソース電極４７をそれぞれ形成する。つづいて、基板裏面にたとえばＴｉ／Ａｌの積層金属膜よりなるドレイン電極４８を形成し、その後、図１６Ａに示す素子分離の際に形成した溝にしたがって個片化することで、図１５に示す縦型ＭＯＳＦＥＴ４が製造される。なお、ドレイン電極４８には、Ｔｉ／Ａｌの積層金属膜に代えて、Ｐ原子がドーピングされたポリシリコン膜や、ＡｕやＰｔＮｉなどの金属膜、またはこれらの合金膜などを適用することが可能である。
【００７５】
以上のように、本実施の形態４によれば、上述の実施の形態１と同様に、絶縁膜（ゲート絶縁膜４６）が形成される半導体層（ｎ−ＧａＮ層４３）表面における平均のテラス幅が０．２μｍ以上１μｍ未満となるように、この表面をＴＭＡＨ溶液などの強アルカリにて平坦化処理する。これにより、実施の形態１と同様に、ＴＭＡＨ処理をしない場合と比較して、界面特性の大幅な劣化を招くことなく、ＡモードおよびＢモードの発生率（累積故障率）を大幅に改善することが可能となる。すなわち、装置信頼性と装置性能との両方を実用レベルに維持することが可能になる。また、より好ましくは、平均テラス幅を０．２μｍ以上０．３μｍ以下とする。これにより、装置性能を低下させることなく、装置信頼性を大幅に向上することが可能となる。さらに、本実施の形態４では、実施の形態１と同様に、キンクの高さを、原理的に最低値である１原子層以上とし、最大でも３原子層以下にとどめることで、半導体層（ｎ−ＧａＮ層４３）と絶縁膜（ゲート絶縁膜４６）との間の界面準位の増加による装置性能劣化を防止することができる。
【００７６】
その他の構成および製造方法は、上述の実施の形態１と同様であるため、ここでは詳細な説明を省略する。
【００７７】
また、上記実施の形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。例えば各実施の形態に対して適宜例示した変形例は、他の実施の形態に対して適用することも可能であることは言うまでもない。
【符号の説明】
【００７８】
１ ＨＦＥＴ
２ ＭＯＳＦＥＴ
３ ＳＢＤ
４ 縦型ＭＯＳＦＥＴ
１１、３１ シリコン基板
１２、３２、４２ バッファ層
１３、３３ ＧａＮ層
１４、３４ ＡｌＧａＮ層
１５、２５、４６ ゲート絶縁膜
１６、２６、４９ ゲート電極
１７、２７、４７ ソース電極
１８、２８、４８ ドレイン電極
２１ サファイア基板
２２ ｐ−ＧａＮ層
２３ ソース
２４ ドレイン
２４Ａ ＲＥＳＵＲＦ
３５ 絶縁膜
３６ カソード電極
３７ アノード電極
４１ ｎ−シリコン基板
４３、４５ ｎ−ＧａＮ層
４４ ｐ−ＧａＮ層
Ａ１１、２３ａ、２４ａ、２４ｂ 開口
Ｍ１１、Ｍ１３、Ｍ１４ レジスト
Ｍ１２、Ｍ２１、Ｍ２２ ＳｉＯ２膜
Ｔ４１ トレンチ
【特許請求の範囲】
【請求項１】
ＩＩＩ族窒化物半導体層と、
前記ＩＩＩ族窒化物半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成された電極と、
を備え、
少なくとも前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面には、原子層ステップが形成されており、前記原子層ステップのテラス幅の平均値は、０．２μｍ以上１μｍ未満であることを特徴とする半導体装置。
【請求項２】
前記平均値は、さらに０．３μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＩＩＩ族窒化物半導体層には、底面が該ＩＩＩ族窒化物半導体層の最上面よりも下方に位置するトレンチが形成され、
前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面は、前記トレンチの前記底面を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面は、該ＩＩＩ族窒化物半導体層の結晶格子におけるＣ面であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面における原子層ステップのキンクの高さは、１原子層以上３原子層以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面における原子層ステップの曲率の最大値は、１２０Ｒ以上１８０Ｒ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記絶縁膜は、ＳｉＯ２膜、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜およびＧｄＯｘ膜のいずれか、または、ＳｉＯ２膜、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜およびＧｄＯｘ膜のうち少なくとも１つを含む積層膜であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記ＩＩＩ族窒化物半導体層は、接触面にヘテロ接合界面を形成する多層構造のＩＩＩ族窒化物半導体層であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
ＨＦＥＴ、ＭＯＳＦＥＴ、ダイオードまたは縦型ＭＯＳＦＥＴのいずれかであることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
ＩＩＩ族窒化物半導体層表面を強アルカリ液に浸液することで該ＩＩＩ族窒化物半導体層の上面における原子層ステップのテラス幅の平均値を０．２μｍ以上１μｍ未満とする工程と、
前記ＩＩＩ族窒化物半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１】
ＩＩＩ族窒化物半導体層と、
前記ＩＩＩ族窒化物半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成された電極と、
を備え、
少なくとも前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面には、原子層ステップが形成されており、前記原子層ステップのテラス幅の平均値は、０．２μｍ以上１μｍ未満であることを特徴とする半導体装置。
【請求項２】
前記平均値は、さらに０．３μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＩＩＩ族窒化物半導体層には、底面が該ＩＩＩ族窒化物半導体層の最上面よりも下方に位置するトレンチが形成され、
前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面は、前記トレンチの前記底面を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面は、該ＩＩＩ族窒化物半導体層の結晶格子におけるＣ面であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面における原子層ステップのキンクの高さは、１原子層以上３原子層以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記絶縁膜と接触する前記ＩＩＩ族窒化物半導体層上面における原子層ステップの曲率の最大値は、１２０Ｒ以上１８０Ｒ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記絶縁膜は、ＳｉＯ２膜、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜およびＧｄＯｘ膜のいずれか、または、ＳｉＯ２膜、ＳｉＮｘ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＧａＯｘ膜およびＧｄＯｘ膜のうち少なくとも１つを含む積層膜であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記ＩＩＩ族窒化物半導体層は、接触面にヘテロ接合界面を形成する多層構造のＩＩＩ族窒化物半導体層であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
ＨＦＥＴ、ＭＯＳＦＥＴ、ダイオードまたは縦型ＭＯＳＦＥＴのいずれかであることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
ＩＩＩ族窒化物半導体層表面を強アルカリ液に浸液することで該ＩＩＩ族窒化物半導体層の上面における原子層ステップのテラス幅の平均値を０．２μｍ以上１μｍ未満とする工程と、
前記ＩＩＩ族窒化物半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【公開番号】特開２０１１−１９２８３４（Ｐ２０１１−１９２８３４Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５８２６９（Ｐ２０１０−５８２６９）
【出願日】平成２２年３月１５日（２０１０．３．１５）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１５日（２０１０．３．１５）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
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