半導体装置の製造方法
【課題】ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ゲート電極、ソース電極またはドレイン電極にタングステン（Ｗ）膜を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート電極、ソース電極またはドレイン電極の低抵抗化を図る技術として、表面に自己整合的に金属シリサイド膜を形成する、いわゆるサリサイド（Self-Aligned Silicide）プロセスが知られている。サリサイドプロセスにおいてシリコン（Ｓｉ）と反応させる金属材料としては、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などが用いられている。
【０００３】
サリサイドプロセスの場合、下地のシリコンと反応させるため、金属材料がソース／ドレイン拡散層を浸食していく。このため、半導体装置の微細化に伴い、ソース／ドレイン拡散層が薄くなっていくと、接合リークを増大させる懸念があった。また、ニッケルシリサイド（ＮｉＳｉ）を形成する場合、高抵抗でスパイク状のニッケルダイシリサイド（ＮｉＳｉ2）相が形成され、接合リーク電流がさらに増加する問題もあった。
【０００４】
ところで、サリサイドプロセスの代替手段として、ゲート電極とソース／ドレイン拡散層上に選択的にタングステン膜を成膜するプロセスが知られている（たとえば、非特許文献１参照）。タングステンは、ニッケルなどとは異なり、シリコンを浸食せずにソース／ドレイン拡散層上に成長させることができる。つまり、ソース／ドレイン拡散層をそのまま保持できるメリットがあり、特にソース／ドレイン拡散層が薄い場合に適しており、注目されている。
【非特許文献１】E. K. Broadbent et al., J. Electrochem. Soc., Vol. 131, No. 6, pp. 1427 (1984)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、タングステン膜をＣＭＯＳＦＥＴ（Complementary Metallic Oxide Semiconductor Field Effect Transistor）に用いた場合、以下のような問題があった。
図１８は、ＣＭＯＳＦＥＴにタングステン膜を形成する場合の各工程を示す断面図である。
【０００６】
まず、図１８（Ａ）に示すように、シリコン基板８０に絶縁膜が充填されたＳＴＩ（Shallow Trench Isolation）８１を形成し、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）領域８２ａとｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）領域８２ｂを画定した後、各領域にゲート絶縁膜８３ａ，８３ｂ、ゲート電極８４ａ，８４ｂ及び側壁絶縁膜８５ａ，８５ｂを形成する。その後、ｎＭＯＳ領域８２ａとｐＭＯＳ領域８２ｂに交互にイオン注入を施し、ソース／ドレイン拡散層８６ａ，８６ｂを形成する。
【０００７】
次に、図１８（Ｂ）に示すように、タングステン膜８７をＣＶＤ（Chemical Vapor Deposition）を用いて、ゲート電極８４ａ，８４ｂ及びソース／ドレイン拡散層８６ａ，８６ｂ上に同時に選択的に成膜する。このとき、ｎＭＯＳ領域８２ａとｐＭＯＳ領域８２ｂとではタングステン膜８７の成膜レートが異なり、ｎＭＯＳ領域８２ａよりもｐＭＯＳ領域８２ｂのほうが薄い膜厚になる。
【０００８】
これにより、ｐＭＯＳ側のほうがｎＭＯＳ側よりも、高抵抗となってしまう問題があった。
ｐＭＯＳ側のタングステン膜８７の抵抗を低くするために、タングステン膜８７の膜厚を厚くすると、今度はｎＭＯＳ側で、ゲート電極８４ａ上のタングステン膜８７がソース／ドレイン拡散層８６ａ上のものと、接触してしまう問題があった。
【０００９】
そこで、本発明者らは、ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、以下のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、前記第１のタングステン膜を覆うように、絶縁膜を形成する工程と、前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜上に、第２のタングステン膜を選択的に形成する工程と、を有する。
【００１１】
また、上記目的を達成するために、以下のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、前記第１のタングステン膜を覆うように、絶縁膜を形成する工程と、前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜を除去する工程と、前記ｎチャネル型ＭＯＳＦＥＴの前記ゲート電極及び前記ソース／ドレイン拡散層上に、第２のタングステン膜を選択的に形成する工程と、を有する。
【００１２】
また、上記目的を達成するために、以下のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、前記ゲート電極及び前記ソース／ドレイン拡散層上に、タングステン膜を選択的に形成する工程と、前記タングステン膜を覆うように、絶縁膜を形成する工程と、前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記タングステン膜を除去する工程と、前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記ゲート電極及び前記ソース／ドレイン拡散層上に、シリサイド膜を形成する工程と、を有する。
【発明の効果】
【００１３】
ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減できる。
【発明を実施するための最良の形態】
【００１４】
以下、本実施の形態を図面を参照して詳細に説明する。
図１乃至図３は、第１の実施の形態の半導体装置の製造方法の各工程における断面図である。
【００１５】
まず、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎＭＯＳ及びｐＭＯＳを形成する工程を行う。たとえば、図１（Ａ）に示すように、所定の導電型のウェル（図示せず）が形成されたシリコン基板１０に、素子分離領域として、たとえば、シリコン酸化膜が充填されたＳＴＩ１１を形成し、ｎＭＯＳ領域１２ａとｐＭＯＳ領域１２ｂを画定する。その後、各領域にゲート絶縁膜１３ａ，１３ｂ、ゲート電極１４ａ，１４ｂ及び側壁絶縁膜１５ａ，１５ｂを形成する。その後、ｎＭＯＳ領域１２ａとｐＭＯＳ領域１２ｂに交互にイオン注入を施し、ソース／ドレイン拡散層１６ａ，１６ｂを形成する。
【００１６】
ゲート絶縁膜１３ａ，１３ｂの材料は特に限定はされないが、たとえば、熱酸化法により、たとえば、２ｎｍ程度のシリコン酸化膜を形成する。
ゲート電極１４ａ，１４ｂは、ポリシリコン膜またはアモルファスシリコン膜を用いて、たとえば、ＣＶＤ法により、１００ｎｍ程度の膜厚で形成し、その後、イオン注入法によりドーパント不純物をポリシリコン膜またはアモルファスシリコン膜に導入したものを用いる。ｎＭＯＳのゲート電極１４ａを形成する場合には、ｎ型のドーパント不純物として、たとえば、リン（Ｐ）を用い、たとえば、加速電圧を５ｋｅＶ、ドーズ量を１×１０16ｃｍ-2としてイオン注入する。ｐＭＯＳのゲート電極１４ｂを形成する場合には、ｐ型のドーパント不純物として、たとえば、ボロン（Ｂ）を用い、たとえば、加速電圧を０．５ｋｅＶ、ドーズ量を５×１０15ｃｍ-2としてイオン注入する。その後、フォトリソグラフィ及びドライエッチングにより、パターニングする。
【００１７】
ソース／ドレイン拡散層１６ａ，１６ｂのうち、浅い不純物拡散領域であるエクステンション領域は、ゲート電極１４ａ，１４ｂのパターニング後に形成する。ゲート電極１４ａ，１４ｂをマスクとして、たとえば、イオン注入法により、ゲート電極１４ａ，１４ｂの両側のシリコン基板１０に、ドーパント不純物を注入することにより形成する。ｎＭＯＳを形成する場合、ｎ型のドーパント不純物として、たとえば、砒素（Ａｓ）を用い、たとえば、加速電圧を１ｋｅＶ，ドーズ量を１×１０15ｃｍ-2としてイオン注入する。ｐＭＯＳを形成する場合、ｐ型のドーパント不純物として、たとえば、ボロンを用い、たとえば、加速電圧を０．５ｋｅＶ、ドーズ量を１×１０15ｃｍ-2としてイオン注入する。
【００１８】
側壁絶縁膜１５ａ，１５ｂは、エクステンション領域形成後のシリコン基板１０の全面に、たとえば、シリコン酸化膜を、ＣＶＤ法により１００ｎｍ形成し、その後、たとえば、ＲＩＥ（Reactive Ion Etching）法により、異方性エッチングすることによって形成する。なお、側壁絶縁膜１５ａ，１５ｂは、シリコン酸化膜に限らず、他の絶縁膜を用いてもよい。
【００１９】
ソース／ドレイン拡散層１６ａ，１６ｂのうち、深い不純物拡散層は、ゲート電極１４ａ，１４ｂ及び側壁絶縁膜１５ａ，１５ｂをマスクとして、たとえば、イオン注入法により、側壁絶縁膜１５ａ，１５ｂの両側のシリコン基板１０にドーパント不純物を注入することにより形成する。ｎＭＯＳを形成する場合、ｎ型のドーパント不純物として、たとえば、リンを用い、加速電圧を８ｋｅＶ、ドーズ量を１×１０16ｃｍ-2としてイオン注入する。ｐＭＯＳを形成する場合、ｐ型のドーパント不純物として、たとえば、ボロンを用い、加速電圧を５ｋｅＶ、ドーズ量を５×１０15ｃｍ-2としてイオン注入する。その後、所定の温度で熱処理を行うことにより、不純物拡散領域に導入されたドーパント不純物を活性化する。
【００２０】
続いて、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ゲート電極１４ａ，１４ｂの表面及びソース／ドレイン拡散層１６ａ，１６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。そして、タングステン膜１７を、ゲート電極１４ａ，１４ｂ、ソース／ドレイン拡散層１６ａ，１６ｂ上に選択的に成膜する。タングステン膜１７は、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン（ＷＦ6）及びシラン（ＳｉＨ4）として、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで、５〜４０ｎｍ程度の膜厚で成膜する。このとき、成膜レートの違いによって、ｎＭＯＳ領域１２ａよりも、ｐＭＯＳ領域１２ｂのほうが薄い膜厚になる。
【００２１】
さらに、タングステン膜１７を覆うように、ｎＭＯＳ領域１２ａ、ｐＭＯＳ領域１２ｂに、エッチングストップシリコン酸化膜１８と引張応力をもつシリコン窒化膜１９を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜１８は、１〜２０ｎｍ程度成膜し、シリコン窒化膜１９は、１０〜１００ｎｍ程度成膜する。
【００２２】
次に、ｎＭＯＳ領域１２ａをフォトレジストマスク（図示せず）でマスクして、ドライエッチングすることによって、図１（Ｂ）に示すように、ｐＭＯＳ領域１２ｂのシリコン窒化膜１９及びエッチングストップシリコン酸化膜１８を除去する。
【００２３】
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ｐＭＯＳ領域１２ｂのゲート電極１４ｂの表面及びソース／ドレイン拡散層１６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。
【００２４】
そして、図１（Ｃ）に示すように、タングステン膜２０を、ｐＭＯＳ領域１２ｂのゲート電極１４ｂ、ソース／ドレイン拡散層１６ｂ上のタングステン膜１７上に選択的に成膜する。タングステン膜２０は、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで５〜４０ｎｍ程度の膜厚で成膜する。
【００２５】
このような工程によって、シリコン窒化膜１９で覆われたままのｎＭＯＳ領域１２ａには、タングステン膜２０は成膜されず、ｐＭＯＳ領域１２ｂのタングステン膜１７上にのみ、所望の膜厚でタングステン膜２０を成膜することができる。つまり、ｎＭＯＳ領域１２ａのタングステン膜１７の膜厚と、ｐＭＯＳ領域１２ｂのタングステン膜１７，２０による膜厚とを等しくすることが可能になる。
【００２６】
続いて、図２（Ａ）、図２（Ｂ）に示すように、タングステン膜２０を覆うように、ｎＭＯＳ領域１２ａのシリコン窒化膜１９、ｐＭＯＳ領域１２ｂ上に、エッチングストップシリコン酸化膜２１と圧縮応力をもつシリコン窒化膜２２を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜２１は、１〜２０ｎｍ程度成膜し、シリコン窒化膜２２は、２０〜１００ｎｍ程度成膜する。
【００２７】
そして、ｐＭＯＳ領域１２ｂをフォトレジストマスク（図示せず）でマスクして、ドライエッチングすることによって、図３に示すように、ｎＭＯＳ領域１２ａのシリコン窒化膜２２及びエッチングストップシリコン酸化膜２１を除去する。
【００２８】
ｎＭＯＳに対しては、引張応力をもつシリコン窒化膜１９で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、ｎＭＯＳの動作速度の向上を図ることができる。ｐＭＯＳに対しては、圧縮応力をもつシリコン窒化膜２２で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、ｐＭＯＳの動作速度の向上を図ることができる。
【００２９】
以上のような工程で作成した半導体装置において、タングステン膜のシート抵抗を測定した結果を以下に示す。
まず、比較例として、図１８で示した工程で形成したタングステン膜８７のシート抵抗を示す。
【００３０】
図４は、図１８の工程で形成したタングステン膜のシート抵抗を示す図であり、（Ａ）はｎＭＯＳのシート抵抗、（Ｂ）はｐＭＯＳのシート抵抗を示す図である。
横軸はシート抵抗〔ｏｈｍ／ｓｑ．〕、縦軸は累積確率〔％〕である。タングステン膜８７は、長さ（Ｌ）１００μｍ、幅（Ｗ）０．１４μｍで、ブランケットｎ型シリコン基板上で２０ｎｍ成膜する条件で堆積させたものを測定した。
【００３１】
図４（Ａ）のように、ｎＭＯＳでのシート抵抗は２０〔ｏｈｍ／ｓｑ．〕以上、ｐＭＯＳでのシート抵抗は１５０〔ｏｈｍ／ｓｑ．〕以上であり、図４（Ｂ）のように、ｐＭＯＳでのシート抵抗はｎＭＯＳに対して約７．５倍にも達した。
【００３２】
図５は、本実施の形態の工程で形成したタングステン膜のシート抵抗を示す図であり、（Ａ）はｎＭＯＳのシート抵抗、（Ｂ）はｐＭＯＳのシート抵抗を示す図である。
横軸はシート抵抗〔ｏｈｍ／ｓｑ．〕、縦軸は累積確率〔％〕である。タングステン膜１７，２０は、長さ（Ｌ）１００μｍ、幅（Ｗ）０．１１μｍで、タングステン膜１７，２０ともブランケットｎ型シリコン基板上で３０ｎｍ成膜する条件で堆積させたものを測定した。
【００３３】
図５（Ａ）のように、ｎＭＯＳでのシート抵抗は、４〔ｏｈｍ／ｓｑ．〕以上、図５（Ｂ）のように、ｐＭＯＳでのシート抵抗は、５〔ｏｈｍ／ｓｑ．〕以上であった。すなわち、ｐＭＯＳでのシート抵抗はｎＭＯＳに対して１．２５倍であり、本実施の形態の半導体装置の製造方法によれば、ｐＭＯＳにおいて、タングステン膜１７，２０の抵抗を下げることができ、ｎＭＯＳ，ｐＭＯＳ間の抵抗差を大幅に少なくできたことがわかった。
【００３４】
なお、ＳＴＥＭ（Scanning Transmission Electron Microscope）測定を行った結果、図４の条件で形成したタングステン膜の膜厚は、ｎＭＯＳで２６．１ｎｍ、ｐＭＯＳで１１．８ｎｍであり、膜厚差は、ｐＭＯＳに対してｎＭＯＳが約２．２倍厚くなっていた。それに対して、図５の条件で形成した本実施の形態の半導体装置のタングステン膜の膜厚は、ｎＭＯＳで４０．４ｎｍであるのに対して、ｐＭＯＳでは３１．４ｎｍであり、膜厚差は、ｐＭＯＳに対してｎＭＯＳが約１．２５倍厚くなっていた。一般的に、ｐＭＯＳとｎＭＯＳ間での膜厚差の許容範囲は、約１．５倍以下であるので、１．２５倍は許容範囲内である。
【００３５】
次に、第２の実施の形態の半導体装置の製造方法を説明する。
第２の実施の形態の半導体装置の製造方法は、ｐＭＯＳのソース／ドレイン拡散層とゲート電極にシリコンゲルマニウム（ＳｉＧｅ）を用いた例であり、その他は第１の実施の形態の半導体装置の製造方法とほぼ同様である。
【００３６】
図６乃至図９は、第２の実施の形態の半導体装置の製造方法の各工程における断面図である。
まず、第１の実施の形態の半導体装置の製造方法と同一の工程で、半導体基板上にｎＭＯＳ及びｐＭＯＳの各領域を形成する。たとえば、図６（Ａ）に示すように、シリコン基板３０上に素子分離領域として、たとえば、シリコン酸化膜が充填されたＳＴＩ３１を形成し、ｎＭＯＳ領域３２ａとｐＭＯＳ領域３２ｂを画定する。その後、各領域にゲート絶縁膜３３ａ，３３ｂ、ゲート電極３４ａ，３４ｂ及び側壁絶縁膜３５ａ，３５ｂを形成する。その後、ｎＭＯＳ領域３２ａとｐＭＯＳ領域３２ｂに交互にイオン注入を施し、ソース／ドレイン拡散層３６ａ，３６ｂを形成する。以上の工程における製造条件などは、第１の実施の形態の半導体装置の製造方法と同様であるので説明を省略する。
【００３７】
その後、ｎＭＯＳ領域３２ａとｐＭＯＳ領域３２ｂの全面に、たとえば、ＣＶＤ法により、膜厚４０ｎｍ程度のシリコン酸化膜３７を形成する。続いて、図６（Ｂ）に示すように、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜３７をパターニングして、ｎＭＯＳ領域３２ａ上は残し、ｐＭＯＳ領域３２ｂ上は除去する。そして、パターニングしたシリコン酸化膜３７をマスクとして、たとえば、ＲＩＥ法により、シリコン酸化膜３７に対して高い選択比でシリコン基板３０をエッチングする。これにより、ｐＭＯＳ領域３２ｂの側壁絶縁膜３５ｂの両側のソース／ドレイン拡散層３６ｂ内に、たとえば、深さ５０μｍの凹部を形成する。なお、このとき、ポリシリコン膜またはアモルファスシリコン膜よりなるゲート電極３４ｂの上部も若干エッチングで除去される。
【００３８】
次に、凹部が形成されたシリコン基板３０の表面を、希フッ酸（たとえば、ＨＦ：Ｈ2Ｏ＝５：１００）を用いて、たとえば、５秒間クリーニングする。この後、図６（Ｃ）に示すように、シリコン酸化膜３７をマスクとして、たとえば、ＣＶＤ法により、ゲート電極３４ｂの上部及びソース／ドレイン拡散層３６ｂの上部の凹部内に、ドーパント不純物が導入されたシリコンゲルマニウム膜（Ｓｉ1-xＧｅx膜）３８を選択的にエピタキシャル成長する。ドーパント不純物としては、たとえば、ボロンを用いる。ゲルマニウムの組成比ｘは、０＜ｘ＜１の範囲で適宜設定することができる。
【００３９】
シリコンゲルマニウムの格子定数がシリコンの格子定数より大きいため、ｐＭＯＳのチャネル領域には圧縮歪みが加えられる。これにより、高いホール移動度が実現され、ｐＭＯＳの動作速度の向上を図ることができる。
【００４０】
次に、ｎＭＯＳ領域３２ａに形成されているシリコン酸化膜３７をエッチング除去した後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ゲート電極３４ａ，３４ｂの表面及びソース／ドレイン拡散層３６ａ，３６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。そして、図７（Ａ）に示すように、タングステン膜３９を、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで、ゲート電極３４ａ，３４ｂ及びソース／ドレイン拡散層３６ａ，３６ｂ上に選択的に５〜４０ｎｍ程度の膜厚で成膜する。
【００４１】
このとき、ｎＭＯＳ領域３２ａとｐＭＯＳ領域３２ｂでは成膜レートが異なり、ｎＭＯＳ領域３２ａよりもｐＭＯＳ領域３２ｂのほうが薄い膜厚になる。ここでは、ｎＭＯＳ領域３２ａのタングステン膜３９の膜厚を最適値（たとえば、目標のシート抵抗になるような膜厚値）となるように成膜する。
【００４２】
さらに、図７（Ｂ）に示すように、タングステン膜３９を覆うように、ｎＭＯＳ領域３２ａ、ｐＭＯＳ領域３２ｂに、エッチングストップシリコン酸化膜４０と引張応力をもつシリコン窒化膜４１を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜４０は、１〜２０ｎｍ程度成膜し、シリコン窒化膜４１は、２０〜１００ｎｍ程度成膜する。
【００４３】
次に、ｎＭＯＳ領域３２ａをフォトレジストマスク（図示せず）でマスクして、ドライエッチングすることで、図７（Ｃ）に示すように、ｐＭＯＳ領域３２ｂのシリコン窒化膜４１及びエッチングストップシリコン酸化膜４０を除去する。
【００４４】
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ｐＭＯＳ領域３２ｂのゲート電極３４ｂの表面及びソース／ドレイン拡散層３６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。
【００４５】
そして、図８（Ａ）に示すように、タングステン膜４２を、ｐＭＯＳ領域３２ｂのゲート電極３４ｂ、ソース／ドレイン拡散層３６ｂ上のタングステン膜３９上に選択的に成膜する。タングステン膜４２は、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで５〜４０ｎｍ程度の膜厚で成膜する。
【００４６】
このような工程によって、シリコン窒化膜４１で覆われたままのｎＭＯＳ領域３２ａには、タングステン膜４２は成膜されず、ｐＭＯＳ領域３２ｂのタングステン膜３９上にのみ、所望の膜厚でタングステン膜４２を追加堆積することができる。これにより、最適値としたｎＭＯＳ領域３２ａのタングステン膜３９の膜厚と同程度にできる。
【００４７】
その後は、図８（Ｂ）に示すように、タングステン膜４２を覆うように、ｎＭＯＳ領域３２ａのシリコン窒化膜４１、ｐＭＯＳ領域３２ｂ上に、エッチングストップシリコン酸化膜４３と圧縮応力をもつシリコン窒化膜４４を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜４３は、１〜２０ｎｍ程度成膜し、シリコン窒化膜４４は、２０〜１００ｎｍ程度成膜する。
【００４８】
そして、図９に示すように、ｐＭＯＳ領域３２ｂをフォトレジストマスク（図示せず）でマスクして、ｎＭＯＳ領域３２ａをドライエッチングすることによってｎＭＯＳ領域３２ａのシリコン窒化膜４４及びエッチングストップシリコン酸化膜４３を除去する。
【００４９】
ｎＭＯＳに対しては、引張応力をもつシリコン窒化膜４１で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、ｎＭＯＳの動作速度の向上を図ることができる。ｐＭＯＳに対しては、圧縮応力をもつシリコン窒化膜４４で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、ｐＭＯＳの動作速度の向上を図ることができる。
【００５０】
上記のように、第２の実施の形態の半導体装置の製造方法においても、第１の実施の形態の半導体装置の製造方法と同様に、ｐＭＯＳ領域３２ｂのタングステン膜３９上にタングステン膜４２を選択的に追加堆積させることができるので、ｎＭＯＳ，ｐＭＯＳ間の抵抗差を少なくすることができる。
【００５１】
次に、第３の実施の形態の半導体装置の製造方法を説明する。
前述した第１及び第２の実施の形態の半導体装置の製造方法は、ｎＭＯＳ領域と比べて薄く形成されてしまうｐＭＯＳ領域のタングステン膜を追加堆積させるものであった。これに対して、第３の実施の形態の半導体装置の製造方法は、ｎＭＯＳ領域とｐＭＯＳ領域に同時にタングステン膜を形成する際、ｐＭＯＳ領域のタングステン膜を目的の厚さになるように形成し、厚くなりすぎるｎＭＯＳ領域のタングステン膜を除去して、ｎＭＯＳ領域のみに再び目的の膜厚でタングステン膜を形成するものである。
【００５２】
図１０乃至図１３は、第３の実施の形態の半導体装置の製造方法の各工程における断面図である。
まず、第２の実施の形態の半導体装置の製造方法と同一の工程で、半導体基板上にｎＭＯＳ及びｐＭＯＳの各領域を形成する。たとえば、図１０（Ａ）に示すように、シリコン基板５０上に素子分離領域として、たとえば、シリコン酸化膜が充填されたＳＴＩ５１を形成し、ｎＭＯＳ領域５２ａとｐＭＯＳ領域５２ｂを画定する。その後、各領域にゲート絶縁膜５３ａ，５３ｂ、ゲート電極５４ａ，５４ｂ及び側壁絶縁膜５５ａ，５５ｂを形成する。その後、ｎＭＯＳ領域５２ａとｐＭＯＳ領域５２ｂに交互にイオン注入を施し、ソース／ドレイン拡散層５６ａ，５６ｂを形成する。その後、ｐＭＯＳ領域５２ｂのゲート電極５４ｂ及びソース／ドレイン拡散層５６ｂ上に、シリコンゲルマニウム膜５７を形成する。以上の工程における製造条件などは、第２の実施の形態の半導体装置の製造方法と同様であるので説明を省略する。
【００５３】
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ゲート電極５４ａ，５４ｂの表面及びソース／ドレイン拡散層５６ａ，５６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。そして、図１０（Ｂ）に示すように、タングステン膜５８を、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで、ゲート電極５４ａ，５４ｂ及びソース／ドレイン拡散層５６ａ，５６ｂ上に選択的に５〜４０ｎｍ程度の膜厚で成膜する。
【００５４】
このとき、ｎＭＯＳ領域５２ａとｐＭＯＳ領域５２ｂでは成膜レートが異なり、ｎＭＯＳ領域５２ａよりもｐＭＯＳ領域５２ｂのほうが薄い膜厚になる。ここでは、第１及び第２の実施の形態の半導体装置の製造方法と異なり、ｐＭＯＳ領域５２ｂのタングステン膜５８の膜厚を最適値となるように成膜する。
【００５５】
さらに、図１１（Ａ）に示すように、タングステン膜５８を覆うように、ｎＭＯＳ領域５２ａ、ｐＭＯＳ領域５２ｂにエッチングストップシリコン酸化膜５９と圧縮応力をもつシリコン窒化膜６０を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜５９は、１〜２０ｎｍ程度成膜し、シリコン窒化膜６０は、２０〜１００ｎｍ程度成膜する。
【００５６】
次に、ｐＭＯＳ領域５２ｂをフォトレジストマスク（図示せず）でマスクして、図１１（Ｂ）に示すように、ドライエッチングすることで、ｎＭＯＳ領域５２ａのシリコン窒化膜６０及びエッチングストップシリコン酸化膜５９を除去する。
【００５７】
そして、ｎＭＯＳ領域５２ａのゲート電極５４ａ及びソース／ドレイン拡散層５６ａ上に形成されたタングステン膜５８を、硫酸過水、塩酸過水、アンモニア過水のいずれか、もしくはその組み合わせを用いた薬液処理で除去する。たとえば、硫酸過水を用いる場合の硫酸（Ｈ2ＳＯ4）の組成は、たとえば、５０〜９５％とし、塩酸過水における塩酸（ＨＣｌ）の組成は、たとえば、０．１〜２５％とし、アンモニア過水におけるアンモニア（ＮＨ4ＯＨ）の組成は、たとえば、０．１〜２５％とし、薬液の温度はいずれの薬液処理も、たとえば、３０〜１５０℃である。
【００５８】
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ｎＭＯＳ領域５２ａのゲート電極５４ａの表面及びソース／ドレイン拡散層５６ａの表面に形成されている自然酸化膜（図示せず）を除去する。
【００５９】
そして、図１２（Ａ）に示すように、タングステン膜６１を、ｎＭＯＳ領域５２ａのゲート電極５４ａ、ソース／ドレイン拡散層５６ａ上に選択的に成膜する。タングステン膜６１は、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで５〜４０ｎｍ程度の膜厚で成膜する。
【００６０】
このような工程によって、シリコン窒化膜６０で覆われたままのｐＭＯＳ領域５２ｂには、タングステン膜６１は成膜されず、ｎＭＯＳ領域５２ａにのみ、所望の膜厚でタングステン膜６１を堆積することができる。これにより、最適値としたｐＭＯＳ領域５２ｂのタングステン膜５８の膜厚と同程度にできる。
【００６１】
その後は、図１２（Ｂ）に示すように、タングステン膜６１を覆うように、ｐＭＯＳ領域５２ｂのシリコン窒化膜６０と、ｎＭＯＳ領域５２ａ上に、エッチングストップシリコン酸化膜６２と引張応力をもつシリコン窒化膜６３を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜６２は、１〜２０ｎｍ程度成膜し、シリコン窒化膜６３は、２０〜１００ｎｍ程度成膜する。
【００６２】
そして、ｎＭＯＳ領域５２ａをフォトレジストマスク（図示せず）でマスクして、図１３に示すように、ｐＭＯＳ領域５２ｂをドライエッチングすることによってｐＭＯＳ領域５２ｂのシリコン窒化膜６３及びエッチングストップシリコン酸化膜６２を除去する。
【００６３】
ｎＭＯＳに対しては、引張応力をもつシリコン窒化膜６３で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、ｎＭＯＳの動作速度の向上を図ることができる。ｐＭＯＳに対しては、圧縮応力をもつシリコン窒化膜６０で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、ｐＭＯＳの動作速度の向上を図ることができる。
【００６４】
上記のように、第３の実施の形態の半導体装置の製造方法では、ｎＭＯＳ領域５２ａとｐＭＯＳ領域５２ｂに同時にタングステン膜５８を形成する際、ｐＭＯＳ領域５２ｂのタングステン膜５８を目的の厚さになるように形成し、厚くなりすぎるｎＭＯＳ領域５２ａのタングステン膜５８は除去して、ｎＭＯＳ領域５２ａのみに再び目的の膜厚でタングステン膜６１を形成する。これにより、ｎＭＯＳ領域５２ａのタングステン膜６１が厚くなりすぎて、ゲート電極５４ａ上のタングステン膜６１とソース／ドレイン拡散層５６ａのタングステン膜６１とが接触する恐れを少なくでき、ｐＭＯＳ領域５２ｂのタングステン膜５８と同程度の膜厚にすることができるので、ｎＭＯＳ，ｐＭＯＳ間の抵抗差を少なくすることができる。
【００６５】
なお、第３の実施の形態の半導体装置の製造方法では、第１の実施の形態の半導体装置の製造方法と同様に、ｐＭＯＳ領域５２ｂのゲート電極５４ｂと、ソース／ドレイン拡散層５６上にシリコンゲルマニウム膜５７を形成したが、第１の実施の形態の半導体装置の製造方法のように、シリコンゲルマニウム膜５７を形成しないようにしてもよい。
【００６６】
次に、第４の実施の形態の半導体装置の製造方法を説明する。
第４の実施の形態の半導体装置の製造方法は、ｎＭＯＳ領域とｐＭＯＳ領域に同時にタングステン膜を形成する際、ｎＭＯＳ領域よりも薄くなるｐＭＯＳ領域のタングステン膜を除去して、代わりにニッケルシリサイドを形成することで、ｎＭＯＳ，ｐＭＯＳ間の抵抗差を少なくするものである。
【００６７】
図１４乃至図１７は、第４の実施の形態の半導体装置の製造方法の各工程における断面図である。
図１４（Ａ）は、図７（Ｃ）に示した断面図と同じであり、この工程までは、第２の実施の形態の半導体装置の製造方法と同じである。次に、第２の実施の形態の半導体装置の製造方法では、ｐＭＯＳ領域３２ｂのタングステン膜を追加堆積したが、第４の実施の形態の半導体装置の製造方法では、図１４（Ｂ）に示すように、ｐＭＯＳ領域３２ｂのタングステン膜３９を除去する。
【００６８】
タングステン膜３９の除去は、硫酸過水、塩酸過水、アンモニア過水のいずれか、もしくはその組み合わせを用いた薬液処理で除去する。たとえば、硫酸過水を用いる場合の硫酸の組成は、たとえば、５０〜９５％とし、塩酸過水における塩酸の組成は、たとえば、０．１〜２５％とし、アンモニア過水におけるアンモニアの組成は、たとえば、０．１〜２５％とし、薬液の温度はいずれの薬液処理も、たとえば、３０〜１５０℃である。
【００６９】
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ｐＭＯＳ領域３２ｂのゲート電極３４ｂの表面及びソース／ドレイン拡散層３６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。
【００７０】
次に、図１５（Ａ）に示すように、ｎＭＯＳ領域３２ａのシリコン窒化膜４１とｐＭＯＳ領域３２ｂのゲート電極３４ｂ及びソース／ドレイン拡散層３６ｂを覆うように、金属膜、たとえば、ニッケル膜７０を、５〜３０ｎｍ、ニッケル膜７０の酸化防止膜として５〜３０ｎｍの窒化チタン（ＴｉＮ）膜７１をＰＶＤ（Physical Vapor Deposition）法によって成膜する。ここでニッケル膜７０の成膜の際には、たとえば、白金（Ｐｔ）が１〜１０ａｔｏｍ％添加されたニッケルターゲットを用いたスパッタ法を用いてもよい。また、酸化防止膜として、たとえば、膜厚が５〜３０ｎｍのチタン膜を用いてもよい。
【００７１】
次に、図１５（Ｂ）に示すように、第１の熱処理、たとえば、２００〜４００℃を１０〜３００秒間行うことにより、ｐＭＯＳ領域３２ｂのニッケル膜７０と、ゲート電極３４ｂの上部及びソース／ドレイン拡散層３６ｂの上部と、を反応させ、シリサイド膜、たとえば、ダイニッケルシリサイド（Ｎｉ2Ｓｉ）膜７２を形成する。
【００７２】
次に、図１６（Ａ）に示すように、ニッケル膜７０のうちの未反応の部分と、窒化チタン膜７１を薬液処理で除去する。たとえば、硫酸過水、塩酸過水、アンモニア過水、王水のいずれか、もしくはその組み合わせを用いた薬液処理で除去する。たとえば、硫酸過水を用いる場合の硫酸の組成は、たとえば、５０〜９５％とし、塩酸過水における塩酸の組成は、たとえば、０．１〜２５％とし、アンモニア過水におけるアンモニアの組成は、たとえば、０．１〜２５％とし、薬液の温度はいずれの薬液処理も、たとえば、３０〜１５０℃である。
【００７３】
その後、たとえば、３００〜５００℃、１０〜３００秒で第２の熱処理を行い、ダイニッケルシリサイド膜７２を相変態させて、図１６（Ｂ）に示すように、ニッケルモノシリサイド（ＮｉＳｉ）膜７３を形成する。
【００７４】
このとき、シリコン窒化膜４１で覆われたままのｎＭＯＳ領域３２ａにはシリサイドは形成されず、ｐＭＯＳ領域３２ｂにだけシリサイド膜を形成することができる。
次に、図１７（Ａ）に示すように、ニッケルモノシリサイド膜７３と、ｎＭＯＳ領域３２ａのシリコン窒化膜４１を覆うようにｎＭＯＳ領域３２ａ、ｐＭＯＳ領域３２ｂ上に、エッチングストップシリコン酸化膜７４と圧縮応力をもつシリコン窒化膜７５を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜７４は、１〜２０ｎｍ程度堆積し、シリコン窒化膜７５は、２０〜１００ｎｍ程度堆積する。
【００７５】
そして、図１７（Ｂ）に示すように、ｐＭＯＳ領域３２ｂをフォトレジストマスク（図示せず）でマスクして、ｎＭＯＳ領域３２ａをドライエッチングすることによってｎＭＯＳ領域３２ａのシリコン窒化膜７５及びエッチングストップシリコン酸化膜７４を除去する。
【００７６】
ｎＭＯＳに対しては、引張応力をもつシリコン窒化膜４１で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、ｎＭＯＳの動作速度の向上を図ることができる。ｐＭＯＳに対しては、圧縮応力をもつシリコン窒化膜７５で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、ｐＭＯＳの動作速度の向上を図ることができる。
【００７７】
上記のように、第４の実施の形態の半導体装置の製造方法では、ｎＭＯＳ領域３２ａとｐＭＯＳ領域３２ｂに同時にタングステン膜３９を形成する際、ｎＭＯＳ領域３２ａよりも薄くなるｐＭＯＳ領域３２ｂのタングステン膜３９を除去して、代わりにシリサイド膜（上記の例ではニッケルモノシリサイド膜７３）を所望の膜厚で形成することで、ｐＭＯＳの抵抗を下げることができ、ｎＭＯＳ，ｐＭＯＳ間の抵抗差を少なくすることができる。
【００７８】
なお、上記の説明では、比較的低い温度の熱処理でダイニッケルシリサイド膜７２を形成した後、高温の熱処理でニッケルモノシリサイド膜７３を形成しているが、１回の熱処理でニッケルモノシリサイド膜７３を形成するようにしてもよい。
【００７９】
また、上記の説明では、金属膜としてニッケル膜７０を用いてニッケルモノシリサイド膜７３を形成しているが、これに限定されない。たとえば、コバルト、タンタル（Ｔａ）、レニウム（Ｒｅ）、ジルコニウム（Ｚｒ）、チタン、ハフニウム（Ｈｆ）、タングステン、白金、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）のうち、いずれか１つまたはそれ以上の金属からなる金属膜を用いてもよい。
【００８０】
そして、形成されるシリサイド膜も上記の金属の１つまたはそれ以上からなるシリサイド膜としてもよい。
また、保護膜も、窒化チタン膜７１に限定されず、上記の金属または、その窒化物を用いてもよい。
【００８１】
なお、第４の実施の形態の半導体装置の製造方法では、第２の実施の形態の半導体装置の製造方法と同様に、ｐＭＯＳ領域３２ｂのゲート電極３４ｂと、ソース／ドレイン拡散層３６ｂ上にシリコンゲルマニウム膜３８を形成しているが、第１の実施の形態の半導体装置の製造方法のように、シリコンゲルマニウム膜３８を形成しなくてもよい。
【００８２】
なお、上記の第２乃至第４の実施の形態の半導体装置の製造方法では、ｐＭＯＳのソース／ドレイン拡散層とゲート電極上にシリコンゲルマニウム膜を形成した場合について説明したが、ｎＭＯＳのソース／ドレイン拡散層とゲート電極上に、組成比ｘが０＜ｘ＜１であるシリコンカーボン（Ｓｉ1-xＣx）膜を形成するようにしてもよい。
【００８３】
また、エッチングストッパとして、エッチングストップシリコン酸化膜を用いているが、必ずしも必要ない。
（付記１） 半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、
前記第１のタングステン膜を覆うように絶縁膜を形成する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜上に、第２のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８４】
（付記２） 前記絶縁膜は引張応力膜であり、前記第２のタングステン膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする付記１記載の半導体装置の製造方法。
【００８５】
（付記３） 半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、
前記第１のタングステン膜を覆うように、絶縁膜を形成する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜を除去する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの前記ゲート電極及び前記ソース／ドレイン拡散層上に、第２のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８６】
（付記４） 前記絶縁膜は圧縮応力膜であり、前記第２のタングステン膜を覆うように引張応力膜を形成する工程をさらに有することを特徴とする付記３記載の半導体装置の製造方法。
【００８７】
（付記５） 半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、タングステン膜を選択的に形成する工程と、
前記タングステン膜を覆うように、絶縁膜を形成する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記タングステン膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記ゲート電極及び前記ソース／ドレイン拡散層上に、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８８】
（付記６） 前記絶縁膜は引張応力膜であり、前記シリサイド膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする付記５記載の半導体装置の製造方法。
（付記７） 前記シリサイド膜形成に用いる金属膜は、ニッケル、コバルト、タンタル、レニウム、ジルコニウム、チタン、ハフニウム、タングステン、コバルト、白金、クロム、パラジウム、バナジウム及びニオビウムのうち、いずれか１つまたはそれ以上の金属からなることを特徴とする付記５または６記載の半導体装置の製造方法。
【００８９】
（付記８） 前記金属膜上に、ニッケル、コバルト、タンタル、レニウム、ジルコニウム、チタン、ハフニウム、タングステン、コバルト、白金、クロム、パラジウム、バナジウム及びニオビウムのうち、いずれか１つまたはそれ以上の金属または、その窒化物からなる保護膜を堆積することを特徴とする付記７記載の半導体装置の製造方法。
【００９０】
（付記９） 前記シリサイド膜は、ニッケル、コバルト、タンタル、レニウム、ジルコニウム、チタン、ハフニウム、タングステン、コバルト、白金、クロム、パラジウム、バナジウム及びニオビウムのうち、いずれか１つまたはそれ以上の金属からなるシリサイドであることを特徴とする付記５乃至８のいずれか一項に記載の半導体装置の製造方法。
【００９１】
（付記１０） 前記第１のタングステン膜または前記タングステン膜を除去する工程では、硫酸過水、塩酸過水、アンモニア過水のいずれか、もしくはその組み合わせを用いた薬液処理にて前記第１のタングステン膜または前記タングステン膜を除去することを特徴とする付記３乃至９のいずれか一項に記載の半導体装置の製造方法。
【００９２】
（付記１１） 前記ｐチャネル型ＭＯＳＦＥＴまたはｎチャネル型ＭＯＳＦＥＴまたはいずれの前記ゲート電極または前記ソース／ドレイン拡散層の上部に、組成比ｘが０＜ｘ＜１であるＳｉ1-xＧｅx膜または組成比ｘが０＜ｘ＜１であるＳｉ1-xＣx膜を形成することを特徴とする付記１乃至１０のいずれか一項に記載の半導体装置の製造方法。
【００９３】
（付記１２） 前記絶縁膜は、窒化膜と酸化膜の積層であることを特徴とする付記１乃至１１のいずれか一項に記載の半導体装置の製造方法。
（付記１３） 前記ゲート電極は、ポリシリコンまたはアモルファスシリコンであることを特徴とする付記１乃至１２のいずれか一項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９４】
【図１】第１の実施の形態の半導体装置の製造方法の各工程における断面図である（その１）。
【図２】第１の実施の形態の半導体装置の製造方法の各工程における断面図である（その２）。
【図３】第１の実施の形態の半導体装置の製造方法の各工程における断面図である（その３）。
【図４】図１８の工程で形成したタングステン膜のシート抵抗を示す図であり、（Ａ）はｎＭＯＳのシート抵抗、（Ｂ）はｐＭＯＳのシート抵抗を示す図である。
【図５】本実施の形態の工程で形成したタングステン膜のシート抵抗を示す図であり、（Ａ）はｎＭＯＳのシート抵抗、（Ｂ）はｐＭＯＳのシート抵抗を示す図である。
【図６】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その１）。
【図７】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その２）。
【図８】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その３）。
【図９】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その４）。
【図１０】第３の実施の形態の半導体装置の製造方法の各工程における断面図であるその１）。
【図１１】第３の実施の形態の半導体装置の製造方法の各工程における断面図であるその２）。
【図１２】第３の実施の形態の半導体装置の製造方法の各工程における断面図であるその３）。
【図１３】第３の実施の形態の半導体装置の製造方法の各工程における断面図であるその４）。
【図１４】第４の実施の形態の半導体装置の製造方法の各工程における断面図であるその１）。
【図１５】第４の実施の形態の半導体装置の製造方法の各工程における断面図であるその２）。
【図１６】第４の実施の形態の半導体装置の製造方法の各工程における断面図であるその３）。
【図１７】第４の実施の形態の半導体装置の製造方法の各工程における断面図であるその４）。
【図１８】ＣＭＯＳＦＥＴにタングステン膜を形成する場合の各工程を示す断面図である。
【符号の説明】
【００９５】
１０ シリコン基板
１１ ＳＴＩ
１２ａ ｎＭＯＳ領域
１２ｂ ｐＭＯＳ領域
１３ａ，１３ｂ ゲート絶縁膜
１４ａ，１４ｂ ゲート電極
１５ａ，１５ｂ 側壁絶縁膜
１６ａ，１６ｂ ソース／ドレイン拡散層
１７，２０ タングステン膜
１８，２１ エッチングストップシリコン酸化膜
１９，２２ シリコン窒化膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ゲート電極、ソース電極またはドレイン電極にタングステン（Ｗ）膜を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート電極、ソース電極またはドレイン電極の低抵抗化を図る技術として、表面に自己整合的に金属シリサイド膜を形成する、いわゆるサリサイド（Self-Aligned Silicide）プロセスが知られている。サリサイドプロセスにおいてシリコン（Ｓｉ）と反応させる金属材料としては、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などが用いられている。
【０００３】
サリサイドプロセスの場合、下地のシリコンと反応させるため、金属材料がソース／ドレイン拡散層を浸食していく。このため、半導体装置の微細化に伴い、ソース／ドレイン拡散層が薄くなっていくと、接合リークを増大させる懸念があった。また、ニッケルシリサイド（ＮｉＳｉ）を形成する場合、高抵抗でスパイク状のニッケルダイシリサイド（ＮｉＳｉ2）相が形成され、接合リーク電流がさらに増加する問題もあった。
【０００４】
ところで、サリサイドプロセスの代替手段として、ゲート電極とソース／ドレイン拡散層上に選択的にタングステン膜を成膜するプロセスが知られている（たとえば、非特許文献１参照）。タングステンは、ニッケルなどとは異なり、シリコンを浸食せずにソース／ドレイン拡散層上に成長させることができる。つまり、ソース／ドレイン拡散層をそのまま保持できるメリットがあり、特にソース／ドレイン拡散層が薄い場合に適しており、注目されている。
【非特許文献１】E. K. Broadbent et al., J. Electrochem. Soc., Vol. 131, No. 6, pp. 1427 (1984)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、タングステン膜をＣＭＯＳＦＥＴ（Complementary Metallic Oxide Semiconductor Field Effect Transistor）に用いた場合、以下のような問題があった。
図１８は、ＣＭＯＳＦＥＴにタングステン膜を形成する場合の各工程を示す断面図である。
【０００６】
まず、図１８（Ａ）に示すように、シリコン基板８０に絶縁膜が充填されたＳＴＩ（Shallow Trench Isolation）８１を形成し、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）領域８２ａとｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）領域８２ｂを画定した後、各領域にゲート絶縁膜８３ａ，８３ｂ、ゲート電極８４ａ，８４ｂ及び側壁絶縁膜８５ａ，８５ｂを形成する。その後、ｎＭＯＳ領域８２ａとｐＭＯＳ領域８２ｂに交互にイオン注入を施し、ソース／ドレイン拡散層８６ａ，８６ｂを形成する。
【０００７】
次に、図１８（Ｂ）に示すように、タングステン膜８７をＣＶＤ（Chemical Vapor Deposition）を用いて、ゲート電極８４ａ，８４ｂ及びソース／ドレイン拡散層８６ａ，８６ｂ上に同時に選択的に成膜する。このとき、ｎＭＯＳ領域８２ａとｐＭＯＳ領域８２ｂとではタングステン膜８７の成膜レートが異なり、ｎＭＯＳ領域８２ａよりもｐＭＯＳ領域８２ｂのほうが薄い膜厚になる。
【０００８】
これにより、ｐＭＯＳ側のほうがｎＭＯＳ側よりも、高抵抗となってしまう問題があった。
ｐＭＯＳ側のタングステン膜８７の抵抗を低くするために、タングステン膜８７の膜厚を厚くすると、今度はｎＭＯＳ側で、ゲート電極８４ａ上のタングステン膜８７がソース／ドレイン拡散層８６ａ上のものと、接触してしまう問題があった。
【０００９】
そこで、本発明者らは、ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、以下のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、前記第１のタングステン膜を覆うように、絶縁膜を形成する工程と、前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜上に、第２のタングステン膜を選択的に形成する工程と、を有する。
【００１１】
また、上記目的を達成するために、以下のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、前記第１のタングステン膜を覆うように、絶縁膜を形成する工程と、前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜を除去する工程と、前記ｎチャネル型ＭＯＳＦＥＴの前記ゲート電極及び前記ソース／ドレイン拡散層上に、第２のタングステン膜を選択的に形成する工程と、を有する。
【００１２】
また、上記目的を達成するために、以下のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、前記ゲート電極及び前記ソース／ドレイン拡散層上に、タングステン膜を選択的に形成する工程と、前記タングステン膜を覆うように、絶縁膜を形成する工程と、前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記タングステン膜を除去する工程と、前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記ゲート電極及び前記ソース／ドレイン拡散層上に、シリサイド膜を形成する工程と、を有する。
【発明の効果】
【００１３】
ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減できる。
【発明を実施するための最良の形態】
【００１４】
以下、本実施の形態を図面を参照して詳細に説明する。
図１乃至図３は、第１の実施の形態の半導体装置の製造方法の各工程における断面図である。
【００１５】
まず、半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎＭＯＳ及びｐＭＯＳを形成する工程を行う。たとえば、図１（Ａ）に示すように、所定の導電型のウェル（図示せず）が形成されたシリコン基板１０に、素子分離領域として、たとえば、シリコン酸化膜が充填されたＳＴＩ１１を形成し、ｎＭＯＳ領域１２ａとｐＭＯＳ領域１２ｂを画定する。その後、各領域にゲート絶縁膜１３ａ，１３ｂ、ゲート電極１４ａ，１４ｂ及び側壁絶縁膜１５ａ，１５ｂを形成する。その後、ｎＭＯＳ領域１２ａとｐＭＯＳ領域１２ｂに交互にイオン注入を施し、ソース／ドレイン拡散層１６ａ，１６ｂを形成する。
【００１６】
ゲート絶縁膜１３ａ，１３ｂの材料は特に限定はされないが、たとえば、熱酸化法により、たとえば、２ｎｍ程度のシリコン酸化膜を形成する。
ゲート電極１４ａ，１４ｂは、ポリシリコン膜またはアモルファスシリコン膜を用いて、たとえば、ＣＶＤ法により、１００ｎｍ程度の膜厚で形成し、その後、イオン注入法によりドーパント不純物をポリシリコン膜またはアモルファスシリコン膜に導入したものを用いる。ｎＭＯＳのゲート電極１４ａを形成する場合には、ｎ型のドーパント不純物として、たとえば、リン（Ｐ）を用い、たとえば、加速電圧を５ｋｅＶ、ドーズ量を１×１０16ｃｍ-2としてイオン注入する。ｐＭＯＳのゲート電極１４ｂを形成する場合には、ｐ型のドーパント不純物として、たとえば、ボロン（Ｂ）を用い、たとえば、加速電圧を０．５ｋｅＶ、ドーズ量を５×１０15ｃｍ-2としてイオン注入する。その後、フォトリソグラフィ及びドライエッチングにより、パターニングする。
【００１７】
ソース／ドレイン拡散層１６ａ，１６ｂのうち、浅い不純物拡散領域であるエクステンション領域は、ゲート電極１４ａ，１４ｂのパターニング後に形成する。ゲート電極１４ａ，１４ｂをマスクとして、たとえば、イオン注入法により、ゲート電極１４ａ，１４ｂの両側のシリコン基板１０に、ドーパント不純物を注入することにより形成する。ｎＭＯＳを形成する場合、ｎ型のドーパント不純物として、たとえば、砒素（Ａｓ）を用い、たとえば、加速電圧を１ｋｅＶ，ドーズ量を１×１０15ｃｍ-2としてイオン注入する。ｐＭＯＳを形成する場合、ｐ型のドーパント不純物として、たとえば、ボロンを用い、たとえば、加速電圧を０．５ｋｅＶ、ドーズ量を１×１０15ｃｍ-2としてイオン注入する。
【００１８】
側壁絶縁膜１５ａ，１５ｂは、エクステンション領域形成後のシリコン基板１０の全面に、たとえば、シリコン酸化膜を、ＣＶＤ法により１００ｎｍ形成し、その後、たとえば、ＲＩＥ（Reactive Ion Etching）法により、異方性エッチングすることによって形成する。なお、側壁絶縁膜１５ａ，１５ｂは、シリコン酸化膜に限らず、他の絶縁膜を用いてもよい。
【００１９】
ソース／ドレイン拡散層１６ａ，１６ｂのうち、深い不純物拡散層は、ゲート電極１４ａ，１４ｂ及び側壁絶縁膜１５ａ，１５ｂをマスクとして、たとえば、イオン注入法により、側壁絶縁膜１５ａ，１５ｂの両側のシリコン基板１０にドーパント不純物を注入することにより形成する。ｎＭＯＳを形成する場合、ｎ型のドーパント不純物として、たとえば、リンを用い、加速電圧を８ｋｅＶ、ドーズ量を１×１０16ｃｍ-2としてイオン注入する。ｐＭＯＳを形成する場合、ｐ型のドーパント不純物として、たとえば、ボロンを用い、加速電圧を５ｋｅＶ、ドーズ量を５×１０15ｃｍ-2としてイオン注入する。その後、所定の温度で熱処理を行うことにより、不純物拡散領域に導入されたドーパント不純物を活性化する。
【００２０】
続いて、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ゲート電極１４ａ，１４ｂの表面及びソース／ドレイン拡散層１６ａ，１６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。そして、タングステン膜１７を、ゲート電極１４ａ，１４ｂ、ソース／ドレイン拡散層１６ａ，１６ｂ上に選択的に成膜する。タングステン膜１７は、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン（ＷＦ6）及びシラン（ＳｉＨ4）として、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで、５〜４０ｎｍ程度の膜厚で成膜する。このとき、成膜レートの違いによって、ｎＭＯＳ領域１２ａよりも、ｐＭＯＳ領域１２ｂのほうが薄い膜厚になる。
【００２１】
さらに、タングステン膜１７を覆うように、ｎＭＯＳ領域１２ａ、ｐＭＯＳ領域１２ｂに、エッチングストップシリコン酸化膜１８と引張応力をもつシリコン窒化膜１９を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜１８は、１〜２０ｎｍ程度成膜し、シリコン窒化膜１９は、１０〜１００ｎｍ程度成膜する。
【００２２】
次に、ｎＭＯＳ領域１２ａをフォトレジストマスク（図示せず）でマスクして、ドライエッチングすることによって、図１（Ｂ）に示すように、ｐＭＯＳ領域１２ｂのシリコン窒化膜１９及びエッチングストップシリコン酸化膜１８を除去する。
【００２３】
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ｐＭＯＳ領域１２ｂのゲート電極１４ｂの表面及びソース／ドレイン拡散層１６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。
【００２４】
そして、図１（Ｃ）に示すように、タングステン膜２０を、ｐＭＯＳ領域１２ｂのゲート電極１４ｂ、ソース／ドレイン拡散層１６ｂ上のタングステン膜１７上に選択的に成膜する。タングステン膜２０は、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで５〜４０ｎｍ程度の膜厚で成膜する。
【００２５】
このような工程によって、シリコン窒化膜１９で覆われたままのｎＭＯＳ領域１２ａには、タングステン膜２０は成膜されず、ｐＭＯＳ領域１２ｂのタングステン膜１７上にのみ、所望の膜厚でタングステン膜２０を成膜することができる。つまり、ｎＭＯＳ領域１２ａのタングステン膜１７の膜厚と、ｐＭＯＳ領域１２ｂのタングステン膜１７，２０による膜厚とを等しくすることが可能になる。
【００２６】
続いて、図２（Ａ）、図２（Ｂ）に示すように、タングステン膜２０を覆うように、ｎＭＯＳ領域１２ａのシリコン窒化膜１９、ｐＭＯＳ領域１２ｂ上に、エッチングストップシリコン酸化膜２１と圧縮応力をもつシリコン窒化膜２２を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜２１は、１〜２０ｎｍ程度成膜し、シリコン窒化膜２２は、２０〜１００ｎｍ程度成膜する。
【００２７】
そして、ｐＭＯＳ領域１２ｂをフォトレジストマスク（図示せず）でマスクして、ドライエッチングすることによって、図３に示すように、ｎＭＯＳ領域１２ａのシリコン窒化膜２２及びエッチングストップシリコン酸化膜２１を除去する。
【００２８】
ｎＭＯＳに対しては、引張応力をもつシリコン窒化膜１９で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、ｎＭＯＳの動作速度の向上を図ることができる。ｐＭＯＳに対しては、圧縮応力をもつシリコン窒化膜２２で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、ｐＭＯＳの動作速度の向上を図ることができる。
【００２９】
以上のような工程で作成した半導体装置において、タングステン膜のシート抵抗を測定した結果を以下に示す。
まず、比較例として、図１８で示した工程で形成したタングステン膜８７のシート抵抗を示す。
【００３０】
図４は、図１８の工程で形成したタングステン膜のシート抵抗を示す図であり、（Ａ）はｎＭＯＳのシート抵抗、（Ｂ）はｐＭＯＳのシート抵抗を示す図である。
横軸はシート抵抗〔ｏｈｍ／ｓｑ．〕、縦軸は累積確率〔％〕である。タングステン膜８７は、長さ（Ｌ）１００μｍ、幅（Ｗ）０．１４μｍで、ブランケットｎ型シリコン基板上で２０ｎｍ成膜する条件で堆積させたものを測定した。
【００３１】
図４（Ａ）のように、ｎＭＯＳでのシート抵抗は２０〔ｏｈｍ／ｓｑ．〕以上、ｐＭＯＳでのシート抵抗は１５０〔ｏｈｍ／ｓｑ．〕以上であり、図４（Ｂ）のように、ｐＭＯＳでのシート抵抗はｎＭＯＳに対して約７．５倍にも達した。
【００３２】
図５は、本実施の形態の工程で形成したタングステン膜のシート抵抗を示す図であり、（Ａ）はｎＭＯＳのシート抵抗、（Ｂ）はｐＭＯＳのシート抵抗を示す図である。
横軸はシート抵抗〔ｏｈｍ／ｓｑ．〕、縦軸は累積確率〔％〕である。タングステン膜１７，２０は、長さ（Ｌ）１００μｍ、幅（Ｗ）０．１１μｍで、タングステン膜１７，２０ともブランケットｎ型シリコン基板上で３０ｎｍ成膜する条件で堆積させたものを測定した。
【００３３】
図５（Ａ）のように、ｎＭＯＳでのシート抵抗は、４〔ｏｈｍ／ｓｑ．〕以上、図５（Ｂ）のように、ｐＭＯＳでのシート抵抗は、５〔ｏｈｍ／ｓｑ．〕以上であった。すなわち、ｐＭＯＳでのシート抵抗はｎＭＯＳに対して１．２５倍であり、本実施の形態の半導体装置の製造方法によれば、ｐＭＯＳにおいて、タングステン膜１７，２０の抵抗を下げることができ、ｎＭＯＳ，ｐＭＯＳ間の抵抗差を大幅に少なくできたことがわかった。
【００３４】
なお、ＳＴＥＭ（Scanning Transmission Electron Microscope）測定を行った結果、図４の条件で形成したタングステン膜の膜厚は、ｎＭＯＳで２６．１ｎｍ、ｐＭＯＳで１１．８ｎｍであり、膜厚差は、ｐＭＯＳに対してｎＭＯＳが約２．２倍厚くなっていた。それに対して、図５の条件で形成した本実施の形態の半導体装置のタングステン膜の膜厚は、ｎＭＯＳで４０．４ｎｍであるのに対して、ｐＭＯＳでは３１．４ｎｍであり、膜厚差は、ｐＭＯＳに対してｎＭＯＳが約１．２５倍厚くなっていた。一般的に、ｐＭＯＳとｎＭＯＳ間での膜厚差の許容範囲は、約１．５倍以下であるので、１．２５倍は許容範囲内である。
【００３５】
次に、第２の実施の形態の半導体装置の製造方法を説明する。
第２の実施の形態の半導体装置の製造方法は、ｐＭＯＳのソース／ドレイン拡散層とゲート電極にシリコンゲルマニウム（ＳｉＧｅ）を用いた例であり、その他は第１の実施の形態の半導体装置の製造方法とほぼ同様である。
【００３６】
図６乃至図９は、第２の実施の形態の半導体装置の製造方法の各工程における断面図である。
まず、第１の実施の形態の半導体装置の製造方法と同一の工程で、半導体基板上にｎＭＯＳ及びｐＭＯＳの各領域を形成する。たとえば、図６（Ａ）に示すように、シリコン基板３０上に素子分離領域として、たとえば、シリコン酸化膜が充填されたＳＴＩ３１を形成し、ｎＭＯＳ領域３２ａとｐＭＯＳ領域３２ｂを画定する。その後、各領域にゲート絶縁膜３３ａ，３３ｂ、ゲート電極３４ａ，３４ｂ及び側壁絶縁膜３５ａ，３５ｂを形成する。その後、ｎＭＯＳ領域３２ａとｐＭＯＳ領域３２ｂに交互にイオン注入を施し、ソース／ドレイン拡散層３６ａ，３６ｂを形成する。以上の工程における製造条件などは、第１の実施の形態の半導体装置の製造方法と同様であるので説明を省略する。
【００３７】
その後、ｎＭＯＳ領域３２ａとｐＭＯＳ領域３２ｂの全面に、たとえば、ＣＶＤ法により、膜厚４０ｎｍ程度のシリコン酸化膜３７を形成する。続いて、図６（Ｂ）に示すように、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜３７をパターニングして、ｎＭＯＳ領域３２ａ上は残し、ｐＭＯＳ領域３２ｂ上は除去する。そして、パターニングしたシリコン酸化膜３７をマスクとして、たとえば、ＲＩＥ法により、シリコン酸化膜３７に対して高い選択比でシリコン基板３０をエッチングする。これにより、ｐＭＯＳ領域３２ｂの側壁絶縁膜３５ｂの両側のソース／ドレイン拡散層３６ｂ内に、たとえば、深さ５０μｍの凹部を形成する。なお、このとき、ポリシリコン膜またはアモルファスシリコン膜よりなるゲート電極３４ｂの上部も若干エッチングで除去される。
【００３８】
次に、凹部が形成されたシリコン基板３０の表面を、希フッ酸（たとえば、ＨＦ：Ｈ2Ｏ＝５：１００）を用いて、たとえば、５秒間クリーニングする。この後、図６（Ｃ）に示すように、シリコン酸化膜３７をマスクとして、たとえば、ＣＶＤ法により、ゲート電極３４ｂの上部及びソース／ドレイン拡散層３６ｂの上部の凹部内に、ドーパント不純物が導入されたシリコンゲルマニウム膜（Ｓｉ1-xＧｅx膜）３８を選択的にエピタキシャル成長する。ドーパント不純物としては、たとえば、ボロンを用いる。ゲルマニウムの組成比ｘは、０＜ｘ＜１の範囲で適宜設定することができる。
【００３９】
シリコンゲルマニウムの格子定数がシリコンの格子定数より大きいため、ｐＭＯＳのチャネル領域には圧縮歪みが加えられる。これにより、高いホール移動度が実現され、ｐＭＯＳの動作速度の向上を図ることができる。
【００４０】
次に、ｎＭＯＳ領域３２ａに形成されているシリコン酸化膜３７をエッチング除去した後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ゲート電極３４ａ，３４ｂの表面及びソース／ドレイン拡散層３６ａ，３６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。そして、図７（Ａ）に示すように、タングステン膜３９を、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで、ゲート電極３４ａ，３４ｂ及びソース／ドレイン拡散層３６ａ，３６ｂ上に選択的に５〜４０ｎｍ程度の膜厚で成膜する。
【００４１】
このとき、ｎＭＯＳ領域３２ａとｐＭＯＳ領域３２ｂでは成膜レートが異なり、ｎＭＯＳ領域３２ａよりもｐＭＯＳ領域３２ｂのほうが薄い膜厚になる。ここでは、ｎＭＯＳ領域３２ａのタングステン膜３９の膜厚を最適値（たとえば、目標のシート抵抗になるような膜厚値）となるように成膜する。
【００４２】
さらに、図７（Ｂ）に示すように、タングステン膜３９を覆うように、ｎＭＯＳ領域３２ａ、ｐＭＯＳ領域３２ｂに、エッチングストップシリコン酸化膜４０と引張応力をもつシリコン窒化膜４１を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜４０は、１〜２０ｎｍ程度成膜し、シリコン窒化膜４１は、２０〜１００ｎｍ程度成膜する。
【００４３】
次に、ｎＭＯＳ領域３２ａをフォトレジストマスク（図示せず）でマスクして、ドライエッチングすることで、図７（Ｃ）に示すように、ｐＭＯＳ領域３２ｂのシリコン窒化膜４１及びエッチングストップシリコン酸化膜４０を除去する。
【００４４】
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ｐＭＯＳ領域３２ｂのゲート電極３４ｂの表面及びソース／ドレイン拡散層３６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。
【００４５】
そして、図８（Ａ）に示すように、タングステン膜４２を、ｐＭＯＳ領域３２ｂのゲート電極３４ｂ、ソース／ドレイン拡散層３６ｂ上のタングステン膜３９上に選択的に成膜する。タングステン膜４２は、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで５〜４０ｎｍ程度の膜厚で成膜する。
【００４６】
このような工程によって、シリコン窒化膜４１で覆われたままのｎＭＯＳ領域３２ａには、タングステン膜４２は成膜されず、ｐＭＯＳ領域３２ｂのタングステン膜３９上にのみ、所望の膜厚でタングステン膜４２を追加堆積することができる。これにより、最適値としたｎＭＯＳ領域３２ａのタングステン膜３９の膜厚と同程度にできる。
【００４７】
その後は、図８（Ｂ）に示すように、タングステン膜４２を覆うように、ｎＭＯＳ領域３２ａのシリコン窒化膜４１、ｐＭＯＳ領域３２ｂ上に、エッチングストップシリコン酸化膜４３と圧縮応力をもつシリコン窒化膜４４を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜４３は、１〜２０ｎｍ程度成膜し、シリコン窒化膜４４は、２０〜１００ｎｍ程度成膜する。
【００４８】
そして、図９に示すように、ｐＭＯＳ領域３２ｂをフォトレジストマスク（図示せず）でマスクして、ｎＭＯＳ領域３２ａをドライエッチングすることによってｎＭＯＳ領域３２ａのシリコン窒化膜４４及びエッチングストップシリコン酸化膜４３を除去する。
【００４９】
ｎＭＯＳに対しては、引張応力をもつシリコン窒化膜４１で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、ｎＭＯＳの動作速度の向上を図ることができる。ｐＭＯＳに対しては、圧縮応力をもつシリコン窒化膜４４で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、ｐＭＯＳの動作速度の向上を図ることができる。
【００５０】
上記のように、第２の実施の形態の半導体装置の製造方法においても、第１の実施の形態の半導体装置の製造方法と同様に、ｐＭＯＳ領域３２ｂのタングステン膜３９上にタングステン膜４２を選択的に追加堆積させることができるので、ｎＭＯＳ，ｐＭＯＳ間の抵抗差を少なくすることができる。
【００５１】
次に、第３の実施の形態の半導体装置の製造方法を説明する。
前述した第１及び第２の実施の形態の半導体装置の製造方法は、ｎＭＯＳ領域と比べて薄く形成されてしまうｐＭＯＳ領域のタングステン膜を追加堆積させるものであった。これに対して、第３の実施の形態の半導体装置の製造方法は、ｎＭＯＳ領域とｐＭＯＳ領域に同時にタングステン膜を形成する際、ｐＭＯＳ領域のタングステン膜を目的の厚さになるように形成し、厚くなりすぎるｎＭＯＳ領域のタングステン膜を除去して、ｎＭＯＳ領域のみに再び目的の膜厚でタングステン膜を形成するものである。
【００５２】
図１０乃至図１３は、第３の実施の形態の半導体装置の製造方法の各工程における断面図である。
まず、第２の実施の形態の半導体装置の製造方法と同一の工程で、半導体基板上にｎＭＯＳ及びｐＭＯＳの各領域を形成する。たとえば、図１０（Ａ）に示すように、シリコン基板５０上に素子分離領域として、たとえば、シリコン酸化膜が充填されたＳＴＩ５１を形成し、ｎＭＯＳ領域５２ａとｐＭＯＳ領域５２ｂを画定する。その後、各領域にゲート絶縁膜５３ａ，５３ｂ、ゲート電極５４ａ，５４ｂ及び側壁絶縁膜５５ａ，５５ｂを形成する。その後、ｎＭＯＳ領域５２ａとｐＭＯＳ領域５２ｂに交互にイオン注入を施し、ソース／ドレイン拡散層５６ａ，５６ｂを形成する。その後、ｐＭＯＳ領域５２ｂのゲート電極５４ｂ及びソース／ドレイン拡散層５６ｂ上に、シリコンゲルマニウム膜５７を形成する。以上の工程における製造条件などは、第２の実施の形態の半導体装置の製造方法と同様であるので説明を省略する。
【００５３】
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ゲート電極５４ａ，５４ｂの表面及びソース／ドレイン拡散層５６ａ，５６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。そして、図１０（Ｂ）に示すように、タングステン膜５８を、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで、ゲート電極５４ａ，５４ｂ及びソース／ドレイン拡散層５６ａ，５６ｂ上に選択的に５〜４０ｎｍ程度の膜厚で成膜する。
【００５４】
このとき、ｎＭＯＳ領域５２ａとｐＭＯＳ領域５２ｂでは成膜レートが異なり、ｎＭＯＳ領域５２ａよりもｐＭＯＳ領域５２ｂのほうが薄い膜厚になる。ここでは、第１及び第２の実施の形態の半導体装置の製造方法と異なり、ｐＭＯＳ領域５２ｂのタングステン膜５８の膜厚を最適値となるように成膜する。
【００５５】
さらに、図１１（Ａ）に示すように、タングステン膜５８を覆うように、ｎＭＯＳ領域５２ａ、ｐＭＯＳ領域５２ｂにエッチングストップシリコン酸化膜５９と圧縮応力をもつシリコン窒化膜６０を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜５９は、１〜２０ｎｍ程度成膜し、シリコン窒化膜６０は、２０〜１００ｎｍ程度成膜する。
【００５６】
次に、ｐＭＯＳ領域５２ｂをフォトレジストマスク（図示せず）でマスクして、図１１（Ｂ）に示すように、ドライエッチングすることで、ｎＭＯＳ領域５２ａのシリコン窒化膜６０及びエッチングストップシリコン酸化膜５９を除去する。
【００５７】
そして、ｎＭＯＳ領域５２ａのゲート電極５４ａ及びソース／ドレイン拡散層５６ａ上に形成されたタングステン膜５８を、硫酸過水、塩酸過水、アンモニア過水のいずれか、もしくはその組み合わせを用いた薬液処理で除去する。たとえば、硫酸過水を用いる場合の硫酸（Ｈ2ＳＯ4）の組成は、たとえば、５０〜９５％とし、塩酸過水における塩酸（ＨＣｌ）の組成は、たとえば、０．１〜２５％とし、アンモニア過水におけるアンモニア（ＮＨ4ＯＨ）の組成は、たとえば、０．１〜２５％とし、薬液の温度はいずれの薬液処理も、たとえば、３０〜１５０℃である。
【００５８】
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ｎＭＯＳ領域５２ａのゲート電極５４ａの表面及びソース／ドレイン拡散層５６ａの表面に形成されている自然酸化膜（図示せず）を除去する。
【００５９】
そして、図１２（Ａ）に示すように、タングステン膜６１を、ｎＭＯＳ領域５２ａのゲート電極５４ａ、ソース／ドレイン拡散層５６ａ上に選択的に成膜する。タングステン膜６１は、ＣＶＤ法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度２００〜４００℃、圧力０．１〜１０Ｐａで５〜４０ｎｍ程度の膜厚で成膜する。
【００６０】
このような工程によって、シリコン窒化膜６０で覆われたままのｐＭＯＳ領域５２ｂには、タングステン膜６１は成膜されず、ｎＭＯＳ領域５２ａにのみ、所望の膜厚でタングステン膜６１を堆積することができる。これにより、最適値としたｐＭＯＳ領域５２ｂのタングステン膜５８の膜厚と同程度にできる。
【００６１】
その後は、図１２（Ｂ）に示すように、タングステン膜６１を覆うように、ｐＭＯＳ領域５２ｂのシリコン窒化膜６０と、ｎＭＯＳ領域５２ａ上に、エッチングストップシリコン酸化膜６２と引張応力をもつシリコン窒化膜６３を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜６２は、１〜２０ｎｍ程度成膜し、シリコン窒化膜６３は、２０〜１００ｎｍ程度成膜する。
【００６２】
そして、ｎＭＯＳ領域５２ａをフォトレジストマスク（図示せず）でマスクして、図１３に示すように、ｐＭＯＳ領域５２ｂをドライエッチングすることによってｐＭＯＳ領域５２ｂのシリコン窒化膜６３及びエッチングストップシリコン酸化膜６２を除去する。
【００６３】
ｎＭＯＳに対しては、引張応力をもつシリコン窒化膜６３で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、ｎＭＯＳの動作速度の向上を図ることができる。ｐＭＯＳに対しては、圧縮応力をもつシリコン窒化膜６０で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、ｐＭＯＳの動作速度の向上を図ることができる。
【００６４】
上記のように、第３の実施の形態の半導体装置の製造方法では、ｎＭＯＳ領域５２ａとｐＭＯＳ領域５２ｂに同時にタングステン膜５８を形成する際、ｐＭＯＳ領域５２ｂのタングステン膜５８を目的の厚さになるように形成し、厚くなりすぎるｎＭＯＳ領域５２ａのタングステン膜５８は除去して、ｎＭＯＳ領域５２ａのみに再び目的の膜厚でタングステン膜６１を形成する。これにより、ｎＭＯＳ領域５２ａのタングステン膜６１が厚くなりすぎて、ゲート電極５４ａ上のタングステン膜６１とソース／ドレイン拡散層５６ａのタングステン膜６１とが接触する恐れを少なくでき、ｐＭＯＳ領域５２ｂのタングステン膜５８と同程度の膜厚にすることができるので、ｎＭＯＳ，ｐＭＯＳ間の抵抗差を少なくすることができる。
【００６５】
なお、第３の実施の形態の半導体装置の製造方法では、第１の実施の形態の半導体装置の製造方法と同様に、ｐＭＯＳ領域５２ｂのゲート電極５４ｂと、ソース／ドレイン拡散層５６上にシリコンゲルマニウム膜５７を形成したが、第１の実施の形態の半導体装置の製造方法のように、シリコンゲルマニウム膜５７を形成しないようにしてもよい。
【００６６】
次に、第４の実施の形態の半導体装置の製造方法を説明する。
第４の実施の形態の半導体装置の製造方法は、ｎＭＯＳ領域とｐＭＯＳ領域に同時にタングステン膜を形成する際、ｎＭＯＳ領域よりも薄くなるｐＭＯＳ領域のタングステン膜を除去して、代わりにニッケルシリサイドを形成することで、ｎＭＯＳ，ｐＭＯＳ間の抵抗差を少なくするものである。
【００６７】
図１４乃至図１７は、第４の実施の形態の半導体装置の製造方法の各工程における断面図である。
図１４（Ａ）は、図７（Ｃ）に示した断面図と同じであり、この工程までは、第２の実施の形態の半導体装置の製造方法と同じである。次に、第２の実施の形態の半導体装置の製造方法では、ｐＭＯＳ領域３２ｂのタングステン膜を追加堆積したが、第４の実施の形態の半導体装置の製造方法では、図１４（Ｂ）に示すように、ｐＭＯＳ領域３２ｂのタングステン膜３９を除去する。
【００６８】
タングステン膜３９の除去は、硫酸過水、塩酸過水、アンモニア過水のいずれか、もしくはその組み合わせを用いた薬液処理で除去する。たとえば、硫酸過水を用いる場合の硫酸の組成は、たとえば、５０〜９５％とし、塩酸過水における塩酸の組成は、たとえば、０．１〜２５％とし、アンモニア過水におけるアンモニアの組成は、たとえば、０．１〜２５％とし、薬液の温度はいずれの薬液処理も、たとえば、３０〜１５０℃である。
【００６９】
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ｐＭＯＳ領域３２ｂのゲート電極３４ｂの表面及びソース／ドレイン拡散層３６ｂの表面に形成されている自然酸化膜（図示せず）を除去する。
【００７０】
次に、図１５（Ａ）に示すように、ｎＭＯＳ領域３２ａのシリコン窒化膜４１とｐＭＯＳ領域３２ｂのゲート電極３４ｂ及びソース／ドレイン拡散層３６ｂを覆うように、金属膜、たとえば、ニッケル膜７０を、５〜３０ｎｍ、ニッケル膜７０の酸化防止膜として５〜３０ｎｍの窒化チタン（ＴｉＮ）膜７１をＰＶＤ（Physical Vapor Deposition）法によって成膜する。ここでニッケル膜７０の成膜の際には、たとえば、白金（Ｐｔ）が１〜１０ａｔｏｍ％添加されたニッケルターゲットを用いたスパッタ法を用いてもよい。また、酸化防止膜として、たとえば、膜厚が５〜３０ｎｍのチタン膜を用いてもよい。
【００７１】
次に、図１５（Ｂ）に示すように、第１の熱処理、たとえば、２００〜４００℃を１０〜３００秒間行うことにより、ｐＭＯＳ領域３２ｂのニッケル膜７０と、ゲート電極３４ｂの上部及びソース／ドレイン拡散層３６ｂの上部と、を反応させ、シリサイド膜、たとえば、ダイニッケルシリサイド（Ｎｉ2Ｓｉ）膜７２を形成する。
【００７２】
次に、図１６（Ａ）に示すように、ニッケル膜７０のうちの未反応の部分と、窒化チタン膜７１を薬液処理で除去する。たとえば、硫酸過水、塩酸過水、アンモニア過水、王水のいずれか、もしくはその組み合わせを用いた薬液処理で除去する。たとえば、硫酸過水を用いる場合の硫酸の組成は、たとえば、５０〜９５％とし、塩酸過水における塩酸の組成は、たとえば、０．１〜２５％とし、アンモニア過水におけるアンモニアの組成は、たとえば、０．１〜２５％とし、薬液の温度はいずれの薬液処理も、たとえば、３０〜１５０℃である。
【００７３】
その後、たとえば、３００〜５００℃、１０〜３００秒で第２の熱処理を行い、ダイニッケルシリサイド膜７２を相変態させて、図１６（Ｂ）に示すように、ニッケルモノシリサイド（ＮｉＳｉ）膜７３を形成する。
【００７４】
このとき、シリコン窒化膜４１で覆われたままのｎＭＯＳ領域３２ａにはシリサイドは形成されず、ｐＭＯＳ領域３２ｂにだけシリサイド膜を形成することができる。
次に、図１７（Ａ）に示すように、ニッケルモノシリサイド膜７３と、ｎＭＯＳ領域３２ａのシリコン窒化膜４１を覆うようにｎＭＯＳ領域３２ａ、ｐＭＯＳ領域３２ｂ上に、エッチングストップシリコン酸化膜７４と圧縮応力をもつシリコン窒化膜７５を順に積層する。たとえば、ＣＶＤ法を用いて、エッチングストップシリコン酸化膜７４は、１〜２０ｎｍ程度堆積し、シリコン窒化膜７５は、２０〜１００ｎｍ程度堆積する。
【００７５】
そして、図１７（Ｂ）に示すように、ｐＭＯＳ領域３２ｂをフォトレジストマスク（図示せず）でマスクして、ｎＭＯＳ領域３２ａをドライエッチングすることによってｎＭＯＳ領域３２ａのシリコン窒化膜７５及びエッチングストップシリコン酸化膜７４を除去する。
【００７６】
ｎＭＯＳに対しては、引張応力をもつシリコン窒化膜４１で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、ｎＭＯＳの動作速度の向上を図ることができる。ｐＭＯＳに対しては、圧縮応力をもつシリコン窒化膜７５で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、ｐＭＯＳの動作速度の向上を図ることができる。
【００７７】
上記のように、第４の実施の形態の半導体装置の製造方法では、ｎＭＯＳ領域３２ａとｐＭＯＳ領域３２ｂに同時にタングステン膜３９を形成する際、ｎＭＯＳ領域３２ａよりも薄くなるｐＭＯＳ領域３２ｂのタングステン膜３９を除去して、代わりにシリサイド膜（上記の例ではニッケルモノシリサイド膜７３）を所望の膜厚で形成することで、ｐＭＯＳの抵抗を下げることができ、ｎＭＯＳ，ｐＭＯＳ間の抵抗差を少なくすることができる。
【００７８】
なお、上記の説明では、比較的低い温度の熱処理でダイニッケルシリサイド膜７２を形成した後、高温の熱処理でニッケルモノシリサイド膜７３を形成しているが、１回の熱処理でニッケルモノシリサイド膜７３を形成するようにしてもよい。
【００７９】
また、上記の説明では、金属膜としてニッケル膜７０を用いてニッケルモノシリサイド膜７３を形成しているが、これに限定されない。たとえば、コバルト、タンタル（Ｔａ）、レニウム（Ｒｅ）、ジルコニウム（Ｚｒ）、チタン、ハフニウム（Ｈｆ）、タングステン、白金、クロム（Ｃｒ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）及びニオビウム（Ｎｂ）のうち、いずれか１つまたはそれ以上の金属からなる金属膜を用いてもよい。
【００８０】
そして、形成されるシリサイド膜も上記の金属の１つまたはそれ以上からなるシリサイド膜としてもよい。
また、保護膜も、窒化チタン膜７１に限定されず、上記の金属または、その窒化物を用いてもよい。
【００８１】
なお、第４の実施の形態の半導体装置の製造方法では、第２の実施の形態の半導体装置の製造方法と同様に、ｐＭＯＳ領域３２ｂのゲート電極３４ｂと、ソース／ドレイン拡散層３６ｂ上にシリコンゲルマニウム膜３８を形成しているが、第１の実施の形態の半導体装置の製造方法のように、シリコンゲルマニウム膜３８を形成しなくてもよい。
【００８２】
なお、上記の第２乃至第４の実施の形態の半導体装置の製造方法では、ｐＭＯＳのソース／ドレイン拡散層とゲート電極上にシリコンゲルマニウム膜を形成した場合について説明したが、ｎＭＯＳのソース／ドレイン拡散層とゲート電極上に、組成比ｘが０＜ｘ＜１であるシリコンカーボン（Ｓｉ1-xＣx）膜を形成するようにしてもよい。
【００８３】
また、エッチングストッパとして、エッチングストップシリコン酸化膜を用いているが、必ずしも必要ない。
（付記１） 半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、
前記第１のタングステン膜を覆うように絶縁膜を形成する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜上に、第２のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８４】
（付記２） 前記絶縁膜は引張応力膜であり、前記第２のタングステン膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする付記１記載の半導体装置の製造方法。
【００８５】
（付記３） 半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、
前記第１のタングステン膜を覆うように、絶縁膜を形成する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜を除去する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの前記ゲート電極及び前記ソース／ドレイン拡散層上に、第２のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８６】
（付記４） 前記絶縁膜は圧縮応力膜であり、前記第２のタングステン膜を覆うように引張応力膜を形成する工程をさらに有することを特徴とする付記３記載の半導体装置の製造方法。
【００８７】
（付記５） 半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、タングステン膜を選択的に形成する工程と、
前記タングステン膜を覆うように、絶縁膜を形成する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記タングステン膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記ゲート電極及び前記ソース／ドレイン拡散層上に、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８８】
（付記６） 前記絶縁膜は引張応力膜であり、前記シリサイド膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする付記５記載の半導体装置の製造方法。
（付記７） 前記シリサイド膜形成に用いる金属膜は、ニッケル、コバルト、タンタル、レニウム、ジルコニウム、チタン、ハフニウム、タングステン、コバルト、白金、クロム、パラジウム、バナジウム及びニオビウムのうち、いずれか１つまたはそれ以上の金属からなることを特徴とする付記５または６記載の半導体装置の製造方法。
【００８９】
（付記８） 前記金属膜上に、ニッケル、コバルト、タンタル、レニウム、ジルコニウム、チタン、ハフニウム、タングステン、コバルト、白金、クロム、パラジウム、バナジウム及びニオビウムのうち、いずれか１つまたはそれ以上の金属または、その窒化物からなる保護膜を堆積することを特徴とする付記７記載の半導体装置の製造方法。
【００９０】
（付記９） 前記シリサイド膜は、ニッケル、コバルト、タンタル、レニウム、ジルコニウム、チタン、ハフニウム、タングステン、コバルト、白金、クロム、パラジウム、バナジウム及びニオビウムのうち、いずれか１つまたはそれ以上の金属からなるシリサイドであることを特徴とする付記５乃至８のいずれか一項に記載の半導体装置の製造方法。
【００９１】
（付記１０） 前記第１のタングステン膜または前記タングステン膜を除去する工程では、硫酸過水、塩酸過水、アンモニア過水のいずれか、もしくはその組み合わせを用いた薬液処理にて前記第１のタングステン膜または前記タングステン膜を除去することを特徴とする付記３乃至９のいずれか一項に記載の半導体装置の製造方法。
【００９２】
（付記１１） 前記ｐチャネル型ＭＯＳＦＥＴまたはｎチャネル型ＭＯＳＦＥＴまたはいずれの前記ゲート電極または前記ソース／ドレイン拡散層の上部に、組成比ｘが０＜ｘ＜１であるＳｉ1-xＧｅx膜または組成比ｘが０＜ｘ＜１であるＳｉ1-xＣx膜を形成することを特徴とする付記１乃至１０のいずれか一項に記載の半導体装置の製造方法。
【００９３】
（付記１２） 前記絶縁膜は、窒化膜と酸化膜の積層であることを特徴とする付記１乃至１１のいずれか一項に記載の半導体装置の製造方法。
（付記１３） 前記ゲート電極は、ポリシリコンまたはアモルファスシリコンであることを特徴とする付記１乃至１２のいずれか一項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９４】
【図１】第１の実施の形態の半導体装置の製造方法の各工程における断面図である（その１）。
【図２】第１の実施の形態の半導体装置の製造方法の各工程における断面図である（その２）。
【図３】第１の実施の形態の半導体装置の製造方法の各工程における断面図である（その３）。
【図４】図１８の工程で形成したタングステン膜のシート抵抗を示す図であり、（Ａ）はｎＭＯＳのシート抵抗、（Ｂ）はｐＭＯＳのシート抵抗を示す図である。
【図５】本実施の形態の工程で形成したタングステン膜のシート抵抗を示す図であり、（Ａ）はｎＭＯＳのシート抵抗、（Ｂ）はｐＭＯＳのシート抵抗を示す図である。
【図６】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その１）。
【図７】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その２）。
【図８】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その３）。
【図９】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その４）。
【図１０】第３の実施の形態の半導体装置の製造方法の各工程における断面図であるその１）。
【図１１】第３の実施の形態の半導体装置の製造方法の各工程における断面図であるその２）。
【図１２】第３の実施の形態の半導体装置の製造方法の各工程における断面図であるその３）。
【図１３】第３の実施の形態の半導体装置の製造方法の各工程における断面図であるその４）。
【図１４】第４の実施の形態の半導体装置の製造方法の各工程における断面図であるその１）。
【図１５】第４の実施の形態の半導体装置の製造方法の各工程における断面図であるその２）。
【図１６】第４の実施の形態の半導体装置の製造方法の各工程における断面図であるその３）。
【図１７】第４の実施の形態の半導体装置の製造方法の各工程における断面図であるその４）。
【図１８】ＣＭＯＳＦＥＴにタングステン膜を形成する場合の各工程を示す断面図である。
【符号の説明】
【００９５】
１０ シリコン基板
１１ ＳＴＩ
１２ａ ｎＭＯＳ領域
１２ｂ ｐＭＯＳ領域
１３ａ，１３ｂ ゲート絶縁膜
１４ａ，１４ｂ ゲート電極
１５ａ，１５ｂ 側壁絶縁膜
１６ａ，１６ｂ ソース／ドレイン拡散層
１７，２０ タングステン膜
１８，２１ エッチングストップシリコン酸化膜
１９，２２ シリコン窒化膜
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、
前記第１のタングステン膜を覆うように絶縁膜を形成する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜上に、第２のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜は引張応力膜であり、前記第２のタングステン膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、
前記第１のタングステン膜を覆うように、絶縁膜を形成する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜を除去する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの前記ゲート電極及び前記ソース／ドレイン拡散層上に、第２のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記絶縁膜は圧縮応力膜であり、前記第２のタングステン膜を覆うように引張応力膜を形成する工程をさらに有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、タングステン膜を選択的に形成する工程と、
前記タングステン膜を覆うように、絶縁膜を形成する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記タングステン膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記ゲート電極及び前記ソース／ドレイン拡散層上に、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記絶縁膜は引張応力膜であり、前記シリサイド膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ｐチャネル型ＭＯＳＦＥＴまたはｎチャネル型ＭＯＳＦＥＴまたはいずれの前記ゲート電極または前記ソース／ドレイン拡散層の上部に、組成比ｘが０＜ｘ＜１であるＳｉ1-xＧｅx膜または組成比ｘが０＜ｘ＜１であるＳｉ1-xＣx膜を形成することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、
前記第１のタングステン膜を覆うように絶縁膜を形成する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜上に、第２のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜は引張応力膜であり、前記第２のタングステン膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、第１のタングステン膜を選択的に形成する工程と、
前記第１のタングステン膜を覆うように、絶縁膜を形成する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの形成領域の前記第１のタングステン膜を除去する工程と、
前記ｎチャネル型ＭＯＳＦＥＴの前記ゲート電極及び前記ソース／ドレイン拡散層上に、第２のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記絶縁膜は圧縮応力膜であり、前記第２のタングステン膜を覆うように引張応力膜を形成する工程をさらに有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板上に、ゲート電極とソース／ドレイン拡散層とを有するｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴを形成する工程と、
前記ゲート電極及び前記ソース／ドレイン拡散層上に、タングステン膜を選択的に形成する工程と、
前記タングステン膜を覆うように、絶縁膜を形成する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記絶縁膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記タングステン膜を除去する工程と、
前記ｐチャネル型ＭＯＳＦＥＴの形成領域の前記ゲート電極及び前記ソース／ドレイン拡散層上に、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記絶縁膜は引張応力膜であり、前記シリサイド膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ｐチャネル型ＭＯＳＦＥＴまたはｎチャネル型ＭＯＳＦＥＴまたはいずれの前記ゲート電極または前記ソース／ドレイン拡散層の上部に、組成比ｘが０＜ｘ＜１であるＳｉ1-xＧｅx膜または組成比ｘが０＜ｘ＜１であるＳｉ1-xＣx膜を形成することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００９−１５２４５９（Ｐ２００９−１５２４５９Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００７−３３０３４５（Ｐ２００７−３３０３４５）
【出願日】平成１９年１２月２１日（２００７．１２．２１）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成１９年１２月２１日（２００７．１２．２１）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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