【課題】３次元形の半導体素子において、オン抵抗をより効果的に低減できる半導体素子及び半導体素子の製造方法を提供する。
【解決手段】半導体素子は、ドレイン層と、ドレイン層内に選択的に設けられたドリフト領域と、ドリフト領域内に選択的に設けられたベース領域と、ベース領域内に選択的に設けられたソース領域と、ソース領域又はドレイン層の少なくとも一方の内部に、ソース領域又はドレイン層の少なくとも一方に選択的に設けられた第１，第２の金属層と、ドレイン層の表面に対して略平行な方向に、ソース領域の一部から、ソース領域の少なくとも一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、第１の金属層に接続されたソース電極と、ドレイン層又は第２の金属層に接続されたドレイン電極と、を備える。 （もっと読む）

【課題】ゲート電極上のキャップ膜が厚く、隣接するトランジスタ間の空間のアスペクト比が大きいトランジスタに、適切な濃度プロファイルを有するハロー領域を形成することのできる半導体装置の製造方法を提供する。
【解決手段】一実施の形態による半導体装置の製造方法は、基板上に第１および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極下に第１および第２のハロー領域をそれぞれ形成する工程と、前記第１および第２の絶縁膜に底面および側面をそれぞれ覆われた第１および第２のキャップ膜を形成する工程と、を含む。前記第１のハロー領域は、第１の不純物を、前記第２の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。前記第２のハロー領域は、第２の不純物を、前記第１の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。 （もっと読む）

【課題】ゲート電極を形成してからチャネル形成用半導体部を形成する方法において、結晶品質の良い単結晶Ｓｉを用いて良質なゲート絶縁膜を形成した縦型半導体装置を提供する。
【解決手段】単結晶半導体基板に少なくとも第１絶縁層を有する積層体を形成する工程Ｓ１と、前記積層体に、前記単結晶半導体基板が露出する孔を形成する工程Ｓ２と、前記孔の底面に露出している前記単結晶半導体基板を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程Ｓ３と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板を再び露出させる工程Ｓ４と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程Ｓ５と、前記孔にチャネル形成用半導体部を形成する工程Ｓ６と、を有する半導体装置の製造方法。 （もっと読む）

【課題】 半導体装置に関し、ソース・ドレイン領域を実効的に埋込Ｓｉ混晶層で構成する際の電気的特性を向上する
【解決手段】 一導電型シリコン基体と、一導電型シリコン基体上に設けたゲート絶縁膜と、ゲート絶縁膜の上に設けたゲート電極とゲート電極の両側の一導電型シリコン基体に設けた逆導電型エクステンション領域と、逆導電型エクステンション領域に接するとともに、一導電型シリコン基体に形成された凹部に埋め込まれた逆導電型Ｓｉ混晶層とを備えた半導体装置であって、逆導電型Ｓｉ混晶層が、第１不純物濃度Ｓｉ混晶層／第２不純物濃度Ｓｉ混晶層／第３不純物濃度Ｓｉ混晶層を有し、第２不純物濃度を第１不純物濃度及び第３不純物濃度よりも高くする。 （もっと読む）

【課題】
微細化したＭＯＳトランジスタを含む半導体装置において、リーク／ショートの可能性を抑制する。
【解決手段】
半導体装置の製造方法は、活性領域上に、ゲート絶縁膜とシリコン膜とを形成し、シリコン膜上方にゲート電極用レジストパターンを形成し、レジストパターンをマスクとして、シリコン膜を厚さの途中までエッチングしてレジストパターン下方に凸部を残し、レジストパターンを除去した後シリコン膜を覆うダミー膜を形成し、ダミー膜を異方性エッチングして、凸部の側壁にダミー膜を残存させつつ、平坦面上のダミー膜を除去し、ダミー膜をマスクとして、シリコン膜の残りの厚さをエッチングしてゲート電極を形成し、ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成し、シリコン領域にシリサイドを形成する。 （もっと読む）

【課題】チャネルに大きな歪を生じさせることができ、制御を容易に行うことができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に、絶縁膜３、多結晶シリコン膜４及びアモルファスシリコン膜５を含む積層体を、ゲート電極の平面形状に形成する。多結晶シリコン膜４及びアモルファスシリコン膜５の側方にサイドウォール６を形成する。サイドウォール６をマスクとして半導体基板１の表面にｐ型不純物を導入して不純物導入領域７を形成する。サイドウォール６をマスクとして不純物導入領域７の表面に溝８を形成する。溝８内にＳｉＧｅ層９を選択成長させる。アモルファスシリコン膜５を選択的に除去して、多結晶シリコン膜４を露出する。多結晶シリコン膜４上に導電層１１を形成する。 （もっと読む）

【課題】ゲート絶縁膜破壊が抑制された半導体装置を提供する。
【解決手段】ゲート電極給電用シリコンピラー５の表面を覆うゲート電極８と重なる位置に設けられたコンタクトホール１３を備え、コンタクトホール１３には、コンタクトホール１３の底部から少なくともゲート電極８の上面よりも上方まで充填されたゲートリフトポリシリコン１４と、ゲートリフトポリシリコン１４上に配置されたゲートコンタクト１５とが設けられていることを特徴とする半導体装置を採用する。 （もっと読む）

【課題】ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制と共にリーク電流の低減をはかる。
【解決手段】チャネル領域を構成する第１の半導体領域１２と、第１の半導体領域１２上にゲート絶縁膜１５を介して形成されたゲート電極１６と、第１の半導体領域１２をチャネル長方向から挟んで形成された金属シリサイドからなるソース・ドレイン電極１４と、を具備してなる電界効果トランジスタであって、ソース・ドレイン電極１４は、チャネル領域の平均的な不純物濃度よりも高い不純物濃度を有し、且つチャネル領域との界面又は界面近傍に前記不純物濃度のピークを持ち、チャネル領域は、ソース・ドレイン電極との界面又は界面近傍に前記不純物濃度のピークを持つ。 （もっと読む）

【課題】
歪み技術を用いたＭＯＳトランジスタにおいて、リーク電流を抑える。
【解決手段】
半導体装置は、第１の格子定数を有する第１の半導体で形成された半導体基板に形成され、活性領域を画定する素子分離領域と、活性領域の中間位置を横断して、半導体基板上方にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極側壁上に形成されたサイドウォールスペーサとを含むゲート電極構造と、ゲート電極構造両側の活性領域と素子分離領域との界面が半導体基板の表面に表出した境界の一部を覆って半導体基板の表面上方に配置された他のゲート電極構造であって、他のゲート電極と該他のゲート電極の側壁上に形成された他のサイドウォールスペーサとを含む他のゲート電極構造と、ゲート電極構造と他のゲート電極構造の間の活性領域をエッチして形成されたリセスと、リセスを埋めてエピタキシャル成長され、第１の格子定数と異なる第２の格子定数を有する第２の半導体で形成された半導体層と、を有する。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴ領域とｎ型ＭＯＳＦＥＴ領域とで、選択的にシリコン・ゲルマニウム層を形成する。
【解決手段】シリコン層のｐウェル上に第１導電層が形成され、シリコン層のｎウェル上に第２導電層が形成される。ｐウェルおよびｎウェルの両方にフッ素イオンが注入される。ｐウェルおよびｎウェルの両方が水酸化アンモニウムおよび過酸化物に晒される。シリコン層上にボロン添加されたシリコン・ゲルマニウム層をエピタキシャル成長させる。 （もっと読む）

【課題】 大幅なプロセスコスト増を伴うことなく、チャネルに歪を発生させることが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する。（ｂ）ゲートパターンをマスクとして、半導体基板の表層部に、ソース及びドレイン用の不純物を注入する。（ｃ）ゲートパターンをマスクとして、半導体基板内に、ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する。（ｄ）半導体基板を熱処理し、歪形成用の不純物が注入された領域を再結晶化させる。 （もっと読む）

【課題】ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。 （もっと読む）

【課題】ホウ素（Ｂ）のゲート絶縁膜の突き抜けや金属シリサイド膜による不純物の吸収によって生じるポリシリコン膜中の不純物の空乏化を防止する。
【解決手段】半導体装置１００は、ゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４とを備える。ゲート電極１４は、ドープドポリシリコン膜２１ａ、２１ｂ、２１ｃと、金属シリサイド膜２２ａとを備えている。ドープドポリシリコン膜２１ａ、２１ｃは、第１の不純物を含んでおり、ドープドポリシリコン膜２１ｂは、反対の導電型を有する第２の不純物を含んでいる。これにより、ポリシリコン中の不純物の拡散工程やその後の熱負荷工程において、第２のドープドポリシリコン膜中の不純物の過度な拡散が抑制され、金属シリサイド膜が不純物を吸収することによるポリシリコン膜中の不純物の空乏化が防止される。 （もっと読む）

【課題】ｐ型ＦＥＴにおいて、浅いエクステンション層を維持しながら、接合リークを抑制しつつ、ソース・ドレイン層上にシリサイド層を形成した半導体装置を提供する。
【解決手段】半導体装置は、ゲート２と、エクステンション層４と、ソース・ドレイン層６と、シリサイド層８とを具備する。ゲート２は、ｎ型の半導体基板１上にゲート絶縁膜３を介して設けられている。エクステンション層４は、前記ゲート２の両側面のサイドウォール５下部に設けられ、ｐ型である。ソース・ドレイン層６は、エクステンション層４の外側に接して設けられ、ｐ型である。シリサイド層８は、ソース・ドレイン層８の表面部分に設けられている。エクステンション層４は、エクステンション層４のｐ型の不純物の拡散を抑制する抑制元素を含む。シリサイド層８は、抑制元素を含まない。 （もっと読む）

【課題】微細化されたゲートを有するＣＭＯＳトランジスタにおいて、ＭＯＳトランジスタのチャネル不純物濃度を低く維持し、かつ短チャネル効果を抑制する半導体装置及びその製造方法を提供する。
【解決手段】第１のゲート絶縁膜を介して形成され、対向する１対の側壁面上に１対の第１の側壁絶縁膜をそれぞれ担持する第１のゲート電極を有するＮＭＯＳトランジスタと、第２のゲート絶縁膜を介して形成され、対向する１対の側壁面上に１対の第２の側壁絶縁膜をそれぞれ担持する第２のゲート電極を有する、前記ＮＭＯＳトランジスタとともに１対で用いられるＰＭＯＳトランジスタと、を備え、前記第２の側壁絶縁膜と前記シリコン基板との距離が、前記第１の側壁絶縁膜と前記シリコン基板との距離よりも大きくなるように構成されていることを特徴とする半導体装置。 （もっと読む）

基板の表面上にシリコン含有材料をエピタキシャルに形成する方法は、プロセスチャンバー温度及び圧力の調整を通じてハロゲン含有ガスをエッチングガス及び担体ガスの両方として使用する。ＨＣｌをハロゲン含有ガスとして使用するのが有益である。なぜなら、ＨＣｌを担体ガスからエッチングガスへ変換することが、チャンバー圧力の調整で容易に遂行できるからである。 （もっと読む）

【課題】浅い接合領域上に、浅いニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜で画成されたシリコン面上に金属ニッケル膜を堆積し、シラン雰囲気中、２２０℃を超えない温度で熱処理し、組成がＮｉ₂Ｓｉのシリサイド層を、接合領域との界面および金属ニッケル膜表面に、未反応の金属ニッケル膜が残るように形成した後、前記未反応の金属ニッケル膜をエッチング除去し、熱処理してニッケルモノシリサイド層に変換する。 （もっと読む）

【課題】接合リークの問題なく、Ｎｉシリサイドプロセスを適用できる半導体装置、及びその製造方法を提供する。
【解決手段】ソース・ドレイン拡散層９の表層部に、Ｎｉ₂Ｓｉであるシリサイド膜１１を形成する。続いて、シリコン基板１の全面に、アモルファスシリコン膜１２を堆積後、２ｎｄ−ＲＴＡを行う。２ｎｄ−ＲＴＡによるシリサイド反応の進行時に消費されるシリコンが、シリサイド膜１１下部のシリコン基板１のみではなく、上部のアモルファスシリコン膜１２からも供給されるため、シリサイド反応をアモルファスシリコン膜１２側にも進めることができる。その結果、シリコン基板１側へのシリサイドの侵入を抑制し、接合リークを低減することができる。 （もっと読む）

【課題】シリコン基板の表面から非常に浅い領域に高濃度の不純物を導入することができる半導体装置の製造方法を提供する。
【解決手段】ｐ型シリコン基板１上の所定の位置に形成された所定形状のゲート絶縁膜４とゲート電極５を含むゲート構造のゲート長方向両側に浅い接合のソース／ドレイン領域を形成する半導体装置の製造方法であって、ソース／ドレイン領域の形成領域を、所定の深さにエッチングするエッチング工程と、ｐ型シリコン基板１上に所定の組成の³⁰Ｓｉ層を堆積させ、ソース／ドレイン領域の形成領域に³⁰Ｓｉ層２１を選択エピタキシャル成長させる³⁰Ｓｉ層形成工程と、ｐ型シリコン基板１に中性子線５０を照射して、³⁰Ｓｉ層２１中に所定の濃度の³¹Ｐを形成する中性子線照射工程と、を含む。 （もっと読む）

【課題】 ポリメタルゲート構造及びデュアルゲート構造のゲート電極を有する半導体装置において、ポリシリコン層中の不純物の相互拡散を防止すると共に、Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極の抵抗を共に低くすることが可能な半導体装置の製造方法を提供する。
【解決手段】 Ｐ型ポリメタルゲート電極１０ｐが、Ｐ型ポリシリコン層１０４ｐと、Ｐ型ポリシリコン層１０４ｐ上に不連続に配置された複数のタングステンシリサイド（ＷＳｉ_２）粒子１０５ｇからなるＷＳｉ_２層１０５と、ＷＳｉ_２層１０５の不連続部分に露出したＰ型シリコン層１０４ｐ上及びＷＳｉ_２層１０５（ＷＳｉ_２粒子１０５ｇ）表面に連続的に形成されたシリコン膜１０６と、窒化タングステン（ＷＮ）層１０７と、タングステン（Ｗ）層１０８とを備えて構成される。 （もっと読む）