半導体装置の製造方法
【課題】ゲート電極上のキャップ膜が厚く、隣接するトランジスタ間の空間のアスペクト比が大きいトランジスタに、適切な濃度プロファイルを有するハロー領域を形成することのできる半導体装置の製造方法を提供する。
【解決手段】一実施の形態による半導体装置の製造方法は、基板上に第１および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極下に第１および第２のハロー領域をそれぞれ形成する工程と、前記第１および第２の絶縁膜に底面および側面をそれぞれ覆われた第１および第２のキャップ膜を形成する工程と、を含む。前記第１のハロー領域は、第１の不純物を、前記第２の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。前記第２のハロー領域は、第２の不純物を、前記第１の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。
【解決手段】一実施の形態による半導体装置の製造方法は、基板上に第１および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極下に第１および第２のハロー領域をそれぞれ形成する工程と、前記第１および第２の絶縁膜に底面および側面をそれぞれ覆われた第１および第２のキャップ膜を形成する工程と、を含む。前記第１のハロー領域は、第１の不純物を、前記第２の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。前記第２のハロー領域は、第２の不純物を、前記第１の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の技術として、トランジスタの短チャネル効果を抑制するハロー領域を傾斜イオン注入（基板の表面に垂直な方向から傾斜した方向に沿ったイオン注入）により形成するものが知られている。
【０００３】
しかし、メモリセル用トランジスタのように、狭い間隔で配置されるトランジスタのハロー領域を形成する場合、隣接するトランジスタに遮られないように不純物を注入するために、垂直方向基準とした注入角度を相当に小さくしなければならない。特に、ゲート電極上のキャップ膜が厚い場合は、隣接するトランジスタ間の空間のアスペクト比がより大きくなるため、イオン注入の注入角度がより小さくなる。
【０００４】
このような場合、不純物の注入される領域がゲート電極から離れているため、注入した不純物をゲート電極下に向けて横方向に長距離拡散させなければならない。このため、短チャネル効果を抑制するために適切な濃度プロファイルを有するハロー領域を得ることが困難になる。また、注入した不純物を長距離拡散させるため、不純物の注入量を高くする必要があり、製造コストが高くなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３４９５３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、ゲート電極上のキャップ膜が厚く、隣接するトランジスタ間の空間のアスペクト比が大きいトランジスタに、適切な濃度プロファイルを有するハロー領域を形成することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体装置の製造方法は、基板上に第１および第２のゲート絶縁膜を介して第１および第２のゲート電極をそれぞれ形成する工程と、前記第１および第２のゲート電極の周囲に前記第１および第２のゲート電極を埋めるように堆積膜を形成する工程と、前記第１および第２のゲート電極の高さを、前記堆積膜の前記第１および第２のゲート電極に隣接する部分の高さより下げて、前記第１および第２のゲート電極上にそれぞれ第１および第２の溝を形成する工程と、前記第１の溝の底面および側面に沿って第１の絶縁膜を形成し、前記第２の溝の底面および側面に沿って第２の絶縁膜を形成する工程と、前記堆積膜を除去した後、第１の不純物を、前記第２の絶縁膜を貫通させて前記基板の第１の領域に打ち込んで第１のハロー領域を形成し、第２の不純物を、前記第１の絶縁膜を貫通させて前記基板の第２の領域に打ち込んで第２のハロー領域を形成する工程と、前記第１および第２のハロー領域を形成した後、前記第１の絶縁膜に底面および側面を覆われた第１のキャップ膜、ならびに前記第２の絶縁膜に底面および側面を覆われた第２のキャップ膜を形成する工程と、を含む。前記第１の領域は、前記第１のゲート電極の前記第２のゲート電極側側面の下方に位置する前記基板中の領域であり、前記第２の領域は、前記第２のゲート電極の前記第１のゲート電極側側面の下方に位置する前記基板中の領域である。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体装置の垂直断面図。
【図２Ａ】（ａ）〜（ｄ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図２Ｂ】（ｅ）〜（ｈ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図２Ｃ】（ｉ）〜（ｌ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図２Ｄ】（ｍ）〜（ｏ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図３】第２の実施の形態に係る半導体装置の垂直断面図。
【図４Ａ】（ａ）〜（ｄ）は、第２の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図４Ｂ】（ｅ）〜（ｈ）は、第２の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図４Ｃ】（ｉ）〜（ｌ）は、第２の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図４Ｄ】（ｍ）〜（ｏ）は、第２の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図５】第３の実施の形態に係る半導体装置の垂直断面図。
【図６】第３の実施の形態に係る半導体装置の上面図。
【図７Ａ】（ａ）、（ｂ）は、それぞれ第３の実施の形態に係る半導体装置の製造工程を示す垂直断面図および上面図。
【図７Ｂ】（ａ）、（ｂ）は、それぞれ第３の実施の形態に係る半導体装置の製造工程を示す垂直断面図および上面図。
【図７Ｃ】（ａ）、（ｂ）は、それぞれ第３の実施の形態に係る半導体装置の製造工程を示す垂直断面図および上面図。
【発明を実施するための形態】
【０００９】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、第１の実施の形態に係る半導体装置１００の垂直断面図である。半導体装置１００は、半導体基板１と、半導体基板１上のトランジスタ１００ａ、１００ｂを有する。
【００１０】
半導体基板１は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１１】
トランジスタ１００ａ、１００ｂは、メモリセル用トランジスタ等の狭い間隔で配置されるトランジスタである。
【００１２】
トランジスタ１００ａ、１００ｂは、半導体基板１上にゲート絶縁膜１１を介して形成された半導体電極１２と、半導体電極１２上の金属電極１３と、金属電極１３上の保護膜１４と、保護膜１４上のキャップ膜１５と、オフセットスペーサ１６と、側壁スペーサ１７と、ソース・ドレイン領域のエクステンション領域１８と、ソース・ドレイン領域の高濃度領域１９を有する。
【００１３】
ゲート絶縁膜１１は、例えば、ＳｉＯ２、ＳｉＯＮ、Ｈｉｇｈ−ｋ材料等の絶縁材料からなる。
【００１４】
半導体電極１２および金属電極１３は、トランジスタ１００ａ、１００ｂのゲート電極を構成する。トランジスタ１００ａ、１００ｂは、半導体電極１２と金属電極１３のいずれか一方のみを有してもよい。
【００１５】
半導体電極１２は、例えば、導電型不純物を含む多結晶Ｓｉ等のＳｉ系多結晶からなる。また、半導体電極１２の代わりに金属電極を用いてもよい。
【００１６】
金属電極１３は、Ｗ、Ａｌ、Ｃｕ等の金属からなる。また、半導体電極１２の上部または全部をシリサイド化することにより形成される金属シリサイドからなってもよい。
【００１７】
保護膜１４、キャップ膜１５、オフセットスペーサ１６および側壁スペーサ１７は、ＳｉＮ等の絶縁材料からなる。これらの材料は同じでも異なってもよい。
【００１８】
保護膜１４は、金属電極１３の上面とオフセットスペーサ１６の内側側面に接する。保護膜１４は、金属電極１３の上面を保護する。
【００１９】
キャップ膜１５の底面および側面は保護膜１４に接する。
【００２０】
オフセットスペーサ１６は、ゲート絶縁膜１１、半導体電極１２、金属電極１３、および保護膜１４の側面上に形成される。
【００２１】
側壁スペーサ１７は、オフセットスペーサ１６の外側側面上に形成される。
【００２２】
ソース・ドレイン領域のエクステンション領域１８および高濃度領域１９は、半導体基板１に注入された導電型不純物により構成される。エクステンション領域１８は、導電型不純物の濃度が低く、導電型不純物の分布が浅い領域である。高濃度領域１９は、導電型不純物の濃度が高く、導電型不純物の分布が深い領域である。エクステンション領域１８は、高濃度領域１９よりもゲート絶縁膜１１に近い。
【００２３】
図１に示されるように、トランジスタ１００ａとトランジスタ１００ｂの間のエクステンション領域１８および高濃度領域１９は、トランジスタ１００ａとトランジスタ１００ｂに共有されてもよい。
【００２４】
さらに、半導体基板１中にハロー領域２０が形成される。ハロー領域２０は、エクステンション領域１８および高濃度領域１９を構成する導電型不純物と異なる導電型の不純物から構成され、短チャネル効果を抑制することができる。ハロー領域２０は、主に半導体基板１中のエクステンション領域１８下の領域に形成される。
【００２５】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００２６】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）、図２Ｃ（ｉ）〜（ｌ）、図２Ｄ（ｍ）〜（ｏ）は、第１の実施の形態に係る半導体装置１００の製造工程を示す垂直断面図である。
【００２７】
まず、図２Ａ（ａ）に示すように、ゲート絶縁膜１１、半導体電極１２、およびオフセットスペーサ１６を半導体基板１上に形成する。
【００２８】
ゲート絶縁膜１１、半導体電極１２、およびオフセットスペーサ１６の形成方法の一例を以下に示す。まず、半導体基板１の表面を熱酸化してＳｉＯ２膜を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ２膜上に多結晶Ｓｉ膜を形成する。ここで、多結晶Ｓｉ膜はＳｉＯ２膜と比べて十分に厚く、例えば３００ｎｍの厚さを有する。次に、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて多結晶ＳｉおよびＳｉＯ２膜をパターニングして、それぞれ半導体電極１２およびゲート絶縁膜１１に加工する。次に、ＣＶＤ法によりＳｉＮ膜を半導体基板１上の全面に形成する。次に、ＲＩＥ法によりＳｉＮ膜をエッチングして、半導体電極１２の側面上のオフセットスペーサ１６に加工する。オフセットスペーサ１６の底部のゲート長方向の幅は、例えば、５ｎｍである。
【００２９】
次に、図２Ａ（ｂ）に示すように、ＣＶＤ法によりＳｉＯ２等を半導体基板１上の全面に堆積させ、堆積膜２を形成する。堆積膜２は、半導体電極１２およびオフセットスペーサ１６を覆うように形成される。
【００３０】
次に、図２Ａ（ｃ）に示すように、ＲＩＥ法により堆積膜２をエッチングし、半導体電極１２の上面を露出させる。その結果、堆積膜２は半導体電極１２およびオフセットスペーサ１６を埋めるように半導体電極１２およびオフセットスペーサ１６の周囲に位置する。
【００３１】
次に、図２Ａ（ｄ）に示すように、ＲＩＥ法により半導体電極１２を選択的にエッチングし、高さを下げる。このとき、堆積膜２およびオフセットスペーサ１６に対するエッチング選択性を有する条件で半導体電極１２をエッチングする。
【００３２】
これにより、半導体電極１２の高さは、堆積膜２の半導体電極１２に隣接する部分の高さよりも低くなり、半導体電極１２上に溝３が形成される。溝３の底面は半導体電極１２の上面であり、溝３の側面はオフセットスペーサ１６の内側側面の上部である。
【００３３】
次に、図２Ｂ（ｅ）に示すように、選択的Ｗ−ＣＶＤ法（例えば、山本裕司他、「Ｗの低温選択成長とその初期過程」、信学技法 SDM96-139, 1996.11, pp.51-55、またはT. Morita et al., IEDM 83, pp.550-553 を参照）により、半導体電極１２上にＷを選択的に堆積させ、金属電極１３を形成する。
【００３４】
次に、図２Ｂ（ｆ）に示すように、ＣＶＤ法により半導体基板１の全面にＳｉＮを堆積させ、絶縁膜４を形成する。絶縁膜４は、溝３の底面および側面、すなわち金属電極１３の上面およびオフセットスペーサ１６の内側側面の上部を覆う。また、絶縁膜４は、被覆性の悪い条件下で形成され、不均一な膜厚を有し、溝３を満たさない。
【００３５】
次に、図２Ｂ（ｇ）に示すように、ウェットエッチングにより絶縁膜４を部分的に除去し、金属電極１３の上面上およびオフセットスペーサ１６の内側側面上に残す。これにより、保護膜１４が得られる。
【００３６】
その後、ウェットエッチングにより堆積膜２を除去する。堆積膜２は、保護膜１４およびオフセットスペーサ１６に対するエッチング選択性を有する条件でエッチングされる。
【００３７】
次に、図２Ｂ（ｈ）に示すように、傾斜イオン注入により半導体基板１に導電型不純物を注入し、ハロー領域２０を形成する。
【００３８】
導電型不純物は、図２Ｂ（ｈ）中の矢印で表されるような軌道で打ち込まれ、所定のトランジスタの保護膜１４およびオフセットスペーサ１６を貫通し、隣接するトランジスタのハロー領域２０を形成する。
【００３９】
例えば、トランジスタ１００ａの保護膜１４およびオフセットスペーサ１６を貫通した導電型不純物は、トランジスタ１００ｂの半導体電極１２のトランジスタ１００ａ側側面の下方に位置する半導体基板１の領域に注入され、トランジスタ１００ｂのハロー領域２０を形成する。また、トランジスタ１００ｂの保護膜１４およびオフセットスペーサ１６を貫通した導電型不純物は、トランジスタ１００ａの半導体電極１２のトランジスタ１００ｂ側側面の下方に位置する半導体基板１の領域に注入され、トランジスタ１００ａのハロー領域２０を形成する。
【００４０】
なお、従来の方法のように、ゲート電極上にキャップ膜が形成された状態でイオン注入法によりハロー領域を形成する場合、キャップ膜により遮られないような角度で導電型不純物を注入するために、注入角度（基板の表面に垂直な方向を基準とした角度）を相当に小さくしなければならない。このため、キャップ層が厚く、隣接するトランジスタ間の空間のアスペクト比（高さ／幅）が大きい場合、適切な濃度プロファイルを有するハロー領域を形成することが困難になる。
【００４１】
本実施の形態においては、保護膜１４およびオフセットスペーサ１６が十分に薄く、不純物を貫通させることができるため、イオン注入の注入角度が保護膜１４およびオフセットスペーサ１６の高さに依存しない。すなわち、イオン注入の注入角度がキャップ膜１５の高さに依存しない。このため、キャップ膜１５が厚く、トランジスタ１００ａ、１００ｂ等の隣接するトランジスタ間の空間のアスペクト比が大きい場合であっても、適切な濃度プロファイルを有するハロー領域２０を形成することができる。
【００４２】
例えば、半導体電極１２の厚さが８０ｎｍ、金属電極１３の厚さが５０ｎｍ、トランジスタ１００ａの半導体電極１２とトランジスタ１００ｂの半導体電極１２との間のゲート長方向の距離が５０ｎｍである場合、半導体基板１の表面に垂直な方向を基準とした注入角度は、ａｒｃｔａｎ（５０／１３０）≒２１°である。
【００４３】
次に、図２Ｃ（ｉ）に示すように、イオン注入法により半導体基板１に導電型不純物を打ち込み、エクステンション領域１８を形成する。この不純物は、半導体基板１の表面にほぼ垂直な方向に沿って打ち込まれる。なお、ハロー領域２０を形成する前にエクステンション領域１８を形成してもよい。
【００４４】
次に、図２Ｃ（ｊ）に示すように、半導体基板１の上面を下地としてＳｉ系結晶をオフセットスペーサ１６とほぼ同じ高さまでエピタキシャル成長させ、結晶層５を形成する。このとき、金属電極１３の上面は保護膜１４に覆われているため、金属電極１３上にはＳｉ系結晶が成長しない。
【００４５】
結晶層５を構成するＳｉ系結晶は、半導体基板１を構成するＳｉ系結晶と異なる。例えば、半導体基板１がＳｉ結晶からなる場合は、ＳｉＧｅ結晶、ＳｉＣ結晶等のＳｉ結晶以外のＳｉ系結晶を結晶層５に用いる。このため、後の工程で結晶層５をエッチングにより除去する際、半導体基板１に対するエッチング選択性を有する条件で結晶層５をエッチングして選択的に除去することができる。例えば、Ｓｉ結晶上のＳｉＧｅ結晶を選択的に除去する技術が、A. H. Krist et al., Appl. Phys. Lett. 58 (17), 29 April 1991, pp.1899-1901、または、G. K. Chang et al., J. Electrochem. Soc., Vol.138, No.1, January 1991, pp.202-204 に記載されている。
【００４６】
次に、図２Ｃ（ｋ）に示すように、ＣＶＤ法により半導体基板１の全面にＳｉＮを堆積させ、絶縁膜６を形成する。絶縁膜６は、溝３内に満たされる。
【００４７】
次に、図２Ｃ（ｌ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）やＲＩＥ等により溝３の外側の絶縁膜６を除去し、絶縁膜６をキャップ膜１５に加工する。
【００４８】
次に、図２Ｄ（ｍ）に示すように、ウェットエッチングにより結晶層５を除去する。結晶層５は、半導体基板１に対するエッチング選択性を有する条件でエッチングされ、選択的に除去される。
【００４９】
次に、図２Ｄ（ｎ）に示すように、オフセットスペーサ１６の外側側面上に側壁スペーサ１７を形成する。
【００５０】
側壁スペーサ１７の形成方法の一例を以下に示す。まず、ＣＶＤ法によりＳｉＮ膜を半導体基板１上の全面に形成する。次に、ＲＩＥ法によりＳｉＮ膜をエッチングして、オフセットスペーサ１６の外側側面上の側壁スペーサ１７に加工する。
【００５１】
次に、図２Ｄ（ｏ）に示すように、イオン注入法により半導体基板１に導電型不純物を打ち込み、高濃度領域１９を形成する。この不純物は、半導体基板１の表面にほぼ垂直な方向に沿って打ち込まれる。その結果、トランジスタ１００ａ、１００ｂが得られる。なお、高濃度領域１９上にシリサイド層を形成してもよい。
【００５２】
〔第２の実施の形態〕
第２の実施の形態は、オフセットスペーサ１６を形成しない点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
【００５３】
（半導体装置の構成）
図３は、第２の実施の形態に係る半導体装置２００の垂直断面図である。半導体装置２００は、半導体基板１と、半導体基板１上のトランジスタ２００ａ、２００ｂを有する。
【００５４】
トランジスタ２００ａ、２００ｂは、メモリセル用トランジスタ等の狭い間隔で配置されるトランジスタである。
【００５５】
トランジスタ２００ａ、２００ｂは、半導体基板１上にゲート絶縁膜１１を介して形成された半導体電極１２と、半導体電極１２上の金属電極１３と、金属電極１３上の保護膜１４と、保護膜１４上のキャップ膜１５と、側壁スペーサ１７と、ソース・ドレイン領域のエクステンション領域１８と、ソース・ドレイン領域の高濃度領域１９を有する。トランジスタ２００ａ、２００ｂは第１の実施の形態のトランジスタ１００ａ、１００ｂと異なり、オフセットスペーサ１６を有さない。
【００５６】
保護膜１４は、金属電極１３の上面と側壁スペーサ１７の内側側面に接する。保護膜１４は、金属電極１３の上面を保護する。
【００５７】
側壁スペーサ１７は、ゲート絶縁膜１１、半導体電極１２、金属電極１３、および保護膜１４の側面上に形成される。
【００５８】
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
【００５９】
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）〜（ｈ）、図４Ｃ（ｉ）〜（ｌ）、図４Ｄ（ｍ）〜（ｏ）は、第２の実施の形態に係る半導体装置２００の製造工程を示す垂直断面図である。
【００６０】
まず、図４Ａ（ａ）に示すように、ゲート絶縁膜１１および半導体電極１２を半導体基板１上に形成する。
【００６１】
次に、図４Ａ（ｂ）に示すように、ＣＶＤ法によりＳｉＯ２等を半導体基板１上の全面に堆積させ、堆積膜２を形成する。堆積膜２は、半導体電極１２を覆うように形成される。
【００６２】
次に、図４Ａ（ｃ）に示すように、ＲＩＥ法により堆積膜２をエッチングし、半導体電極１２の上面を露出させる。その結果、堆積膜２は半導体電極１２を埋めるように半導体電極１２の周囲に位置する。
【００６３】
次に、図４Ａ（ｄ）に示すように、ＲＩＥ法により半導体電極１２を選択的にエッチングし、高さを下げる。このとき、堆積膜２に対するエッチング選択性を有する条件で半導体電極１２をエッチングする。
【００６４】
これにより、半導体電極１２の高さは、堆積膜２の半導体電極１２に隣接する部分の高さよりも低くなり、半導体電極１２上に溝３が形成される。溝３の底面は半導体電極１２の上面であり、溝３の側面は堆積膜２の内側側面の上部である。
【００６５】
次に、図４Ｂ（ｅ）に示すように、選択的Ｗ−ＣＶＤ法により、半導体電極１２上にＷを選択的に堆積させ、金属電極１３を形成する。
【００６６】
次に、図４Ｂ（ｆ）に示すように、ＣＶＤ法により半導体基板１の全面にＳｉＮを堆積させ、絶縁膜４を形成する。絶縁膜４は、溝３の底面および側面、すなわち金属電極１３の上面および堆積膜２の内側側面の上部を覆う。また、絶縁膜４は、被覆性の悪い条件下で形成され、不均一な膜厚を有し、溝３を満たさない。
【００６７】
次に、図４Ｂ（ｇ）に示すように、ウェットエッチングにより絶縁膜４を部分的に除去し、金属電極１３の上面上および堆積膜２の内側側面上に残す。これにより、保護膜１４が得られる。
【００６８】
その後、ウェットエッチングにより堆積膜２を除去する。堆積膜２は、保護膜１４に対するエッチング選択性を有する条件でエッチングされる。
【００６９】
次に、図４Ｂ（ｈ）に示すように、傾斜イオン注入により半導体基板１に導電型不純物を注入し、ハロー領域２０を形成する。
【００７０】
導電型不純物は、図４Ｂ（ｈ）中の矢印のような軌道で打ち込まれ、所定のトランジスタの保護膜１４を貫通し、隣接するトランジスタのハロー領域２０を形成する。
【００７１】
例えば、トランジスタ２００ａの保護膜１４を貫通した導電型不純物は、トランジスタ２００ｂの半導体電極１２のトランジスタ２００ａ側側面の下方に位置する半導体基板１の領域に注入され、トランジスタ２００ｂのハロー領域２０を形成する。また、トランジスタ２００ｂの保護膜１４を貫通した導電型不純物は、トランジスタ２００ａの半導体電極１２のトランジスタ２００ｂ側側面の下方に位置する半導体基板１の領域に注入され、トランジスタ２００ａのハロー領域２０を形成する。
【００７２】
本実施の形態においては、保護膜１４が十分に薄く、不純物を貫通させることができるため、イオン注入の注入角度が保護膜１４の高さに依存しない。すなわち、イオン注入の注入角度がキャップ膜１５の高さに依存しない。このため、キャップ膜１５が厚く、トランジスタ２００ａ、２００ｂ等の隣接するトランジスタ間の空間のアスペクト比が大きい場合であっても、適切な濃度プロファイルを有するハロー領域２０を形成することができる。
【００７３】
次に、図４Ｃ（ｉ）に示すように、イオン注入法により半導体基板１に導電型不純物を打ち込み、エクステンション領域１８を形成する。
【００７４】
次に、図４Ｃ（ｊ）に示すように、半導体基板１の上面を下地としてＳｉ系結晶を保護膜１４とほぼ同じ高さまでエピタキシャル成長させ、結晶層５を形成する。
【００７５】
次に、図４Ｃ（ｋ）に示すように、ＣＶＤ法により半導体基板１の全面にＳｉＮを堆積させ、絶縁膜６を形成する。絶縁膜６は、溝３内に満たされる。
【００７６】
次に、図４Ｃ（ｌ）に示すように、ＣＭＰにより溝３の外側の絶縁膜６を除去し、絶縁膜６をキャップ膜１５に加工する。
【００７７】
次に、図４Ｄ（ｍ）に示すように、ウェットエッチングにより結晶層５を除去する。結晶層５は、半導体基板１に対するエッチング選択性を有する条件でエッチングされ、選択的に除去される。
【００７８】
次に、図４Ｄ（ｎ）に示すように、ゲート絶縁膜１１、半導体電極１２、金属電極１３、保護膜１４およびキャップ膜１５の側面上に側壁スペーサ１７を形成する。
【００７９】
次に、図４Ｄ（ｏ）に示すように、イオン注入法により半導体基板１に導電型不純物を打ち込み、高濃度領域１９を形成する。その結果、トランジスタ２００ａ、２００ｂが得られる。なお、高濃度領域１９上にシリサイド層を形成してもよい。
【００８０】
〔第３の実施の形態〕
第３の実施の形態は、トランジスタ１００ａとトランジスタ１００ｂとの間にセルフアラインコンタクトを形成する点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
【００８１】
（半導体装置の構成）
図５は、第３の実施の形態に係る半導体装置３００の垂直断面図である。図６は、半導体装置３００の上面図である。図５に示される断面は、図６の線分Ｖ−Ｖに沿った垂直断面に相当する。
【００８２】
半導体装置３００は、半導体基板１と、半導体基板１上のトランジスタ１００ａ、１００ｂおよび層間絶縁膜８を有する。なお、トランジスタ１００ａ、１００ｂの代わりに第２の実施の形態のトランジスタ２００ａ、２００ｂを用いてもよい。
【００８３】
トランジスタ１００ａとトランジスタ１００ｂとの間のエクステンション領域１８および高濃度領域１９は、トランジスタ１００ａとトランジスタ１００ｂに共有され、上面にセルフアラインコンタクト７が接続される。セルフアラインコンタクト７は、トランジスタ１００ａの側壁スペーサ１７の外側側面とトランジスタ１００ｂの側壁スペーサ１７の外側側面に接する。
【００８４】
セルフアラインコンタクト７は、Ｗ等の導電材料からなる。セルフアラインコンタクト７の上面には、例えば、他のコンタクトプラグが接続される。
【００８５】
ここで、セルフアラインコンタクトとは、隣接する２つのトランジスタ間に自己整合的に形成されるコンタクトプラグである。後述するように、セルフアラインコンタクトを形成する場合、その製造工程上、ゲート電極上のキャップ膜が比較的厚いことが求められる。すなわち、セルフアラインコンタクトを形成する場合、隣接するトランジスタ間の空間のアスペクト比が大きくなる。
【００８６】
層間絶縁膜８は、ＳｉＯ２等の絶縁材料からなり、トランジスタ１００ａ、１００ｂおよびセルフアラインコンタクト７を含むように形成される。
【００８７】
以下に、本実施の形態に係る半導体装置３００の製造方法の一例を示す。
【００８８】
（半導体装置の製造）
図７Ａ（ａ）、図７Ｂ（ａ）、図７Ｃ（ａ）は、第３の実施の形態に係る半導体装置３００の製造工程を示す垂直断面図である。図７Ａ（ｂ）、図７Ｂ（ｂ）、図７Ｃ（ｂ）は、半導体装置３００の製造工程を示す上面図である。ここで、図７Ａ（ａ）に示される断面は、図７Ａ（ｂ）の線分Ａ−Ａに沿った垂直断面に相当し、図７Ｂ（ａ）に示される断面は、図７Ｂ（ｂ）の線分Ｂ−Ｂに沿った垂直断面に相当し、図７Ｃ（ａ）に示される断面は、図７Ｃ（ｂ）の線分Ｃ−Ｃに沿った垂直断面に相当する。
【００８９】
まず、図２Ａ（ａ）〜図２Ｄ（ｏ）に示されるトランジスタ１００ａ、１００ｂを形成するまでの工程を第１の実施の形態と同様に行う。
【００９０】
次に、図７Ａ（ａ）、（ｂ）に示すように、ＣＶＤ法によりＳｉＯ２等を半導体基板１上の全面に堆積させ、層間絶縁膜８を形成する。層間絶縁膜８は、トランジスタ１００ａ、１００ｂを覆うように形成される。
【００９１】
次に、図７Ｂ（ａ）、（ｂ）に示すように、層間絶縁膜８上にエッチングマスク９を形成する。エッチングマスク９は、長さ方向がトランジスタ１００ａ、１００ｂのゲート長方向に平行な開口パターンを有する。
【００９２】
次に、図７Ｃ（ａ）、（ｂ）に示すように、エッチングマスク９をマスクとして用いて、ＲＩＥ法により層間絶縁膜８をエッチングし、底面に高濃度領域１９の一部が露出するコンタクトホール１０を形成する。
【００９３】
このとき、層間絶縁膜８は、キャップ膜１５および側壁スペーサ１７に対するエッチング選択性を有する条件でエッチングされるが、ある程度削られて厚さが減少する。ただし、セルフアラインコンタクト７と金属電極１３の短絡を防ぐため、キャップ膜１５が除去されて金属電極１３が露出することを防ぐ必要がある。このため、キャップ膜１５は、コンタクトホール１０を形成する際に削られても金属電極１３が露出しないような比較的大きい厚さを有することが求められる。
【００９４】
その後、コンタクトホール１０を満たすようにＷ等の導電材料を半導体基板１上の全面に堆積させ、平坦化処理やエッチングによりコンタクトホール１０の外側の導電材料を除去することにより、セルフアラインコンタクト７が得られる。その結果、図５、６に示した半導体装置３００が得られる。なお、セルフアラインコンタクト７の形成方法は、上述のものに限られない。
【００９５】
（実施の形態の効果）
第１〜３の実施の形態によれば、ゲート電極上のキャップ膜が厚く、隣接するトランジスタ間の空間のアスペクト比が大きい場合であっても、適切な濃度プロファイルを有するハロー領域を形成し、短チャネル効果を効果的に抑制することができる。
【００９６】
また、短チャネル効果を効果的に抑制することにより、ロールオフ特性（ゲート長が短く、短チャネル効果が十分に抑制できていないトランジスタの閾値電圧が低下する特性）を改善して、閾値電圧のバラツキを抑えることができる。
【００９７】
また、上記実施の形態によれば、基板に注入した不純物を長距離拡散させる必要がないため、不純物の注入量を抑え、製造コストを抑えることができる。
【００９８】
上記実施の形態におけるトランジスタは、例えば、メモリセル用のトランジスタであるが、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は比較的狭い間隔で配置されるメモリであるため、ＤＲＡＭセル用トランジスタを形成する場合に、本発明の効果がより発揮される。
【００９９】
〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、半導体装置の製造工程の順序は、上記実施の形態に示されるものに限定されない。
【符号の説明】
【０１００】
１００、２００、３００ 半導体装置、 １００ａ、１００ｂ、２００ａ、２００ｂ、３００ａ、３００ｂ トランジスタ、 １ 半導体基板、 ２ 堆積膜、 ３ 溝、 ４ 絶縁膜、 ５ 結晶層、 ７ セルフアラインコンタクト、 １１ ゲート絶縁膜、 １２ 半導体電極、 １３ 金属電極、 １４ 保護膜、 １５ キャップ膜、 １６ オフセットスペーサ、 １７ 側壁スペーサ、 ２０ ハロー領域
【技術分野】
【０００１】
本発明の実施の形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の技術として、トランジスタの短チャネル効果を抑制するハロー領域を傾斜イオン注入（基板の表面に垂直な方向から傾斜した方向に沿ったイオン注入）により形成するものが知られている。
【０００３】
しかし、メモリセル用トランジスタのように、狭い間隔で配置されるトランジスタのハロー領域を形成する場合、隣接するトランジスタに遮られないように不純物を注入するために、垂直方向基準とした注入角度を相当に小さくしなければならない。特に、ゲート電極上のキャップ膜が厚い場合は、隣接するトランジスタ間の空間のアスペクト比がより大きくなるため、イオン注入の注入角度がより小さくなる。
【０００４】
このような場合、不純物の注入される領域がゲート電極から離れているため、注入した不純物をゲート電極下に向けて横方向に長距離拡散させなければならない。このため、短チャネル効果を抑制するために適切な濃度プロファイルを有するハロー領域を得ることが困難になる。また、注入した不純物を長距離拡散させるため、不純物の注入量を高くする必要があり、製造コストが高くなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３４９５３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、ゲート電極上のキャップ膜が厚く、隣接するトランジスタ間の空間のアスペクト比が大きいトランジスタに、適切な濃度プロファイルを有するハロー領域を形成することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体装置の製造方法は、基板上に第１および第２のゲート絶縁膜を介して第１および第２のゲート電極をそれぞれ形成する工程と、前記第１および第２のゲート電極の周囲に前記第１および第２のゲート電極を埋めるように堆積膜を形成する工程と、前記第１および第２のゲート電極の高さを、前記堆積膜の前記第１および第２のゲート電極に隣接する部分の高さより下げて、前記第１および第２のゲート電極上にそれぞれ第１および第２の溝を形成する工程と、前記第１の溝の底面および側面に沿って第１の絶縁膜を形成し、前記第２の溝の底面および側面に沿って第２の絶縁膜を形成する工程と、前記堆積膜を除去した後、第１の不純物を、前記第２の絶縁膜を貫通させて前記基板の第１の領域に打ち込んで第１のハロー領域を形成し、第２の不純物を、前記第１の絶縁膜を貫通させて前記基板の第２の領域に打ち込んで第２のハロー領域を形成する工程と、前記第１および第２のハロー領域を形成した後、前記第１の絶縁膜に底面および側面を覆われた第１のキャップ膜、ならびに前記第２の絶縁膜に底面および側面を覆われた第２のキャップ膜を形成する工程と、を含む。前記第１の領域は、前記第１のゲート電極の前記第２のゲート電極側側面の下方に位置する前記基板中の領域であり、前記第２の領域は、前記第２のゲート電極の前記第１のゲート電極側側面の下方に位置する前記基板中の領域である。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体装置の垂直断面図。
【図２Ａ】（ａ）〜（ｄ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図２Ｂ】（ｅ）〜（ｈ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図２Ｃ】（ｉ）〜（ｌ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図２Ｄ】（ｍ）〜（ｏ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図３】第２の実施の形態に係る半導体装置の垂直断面図。
【図４Ａ】（ａ）〜（ｄ）は、第２の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図４Ｂ】（ｅ）〜（ｈ）は、第２の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図４Ｃ】（ｉ）〜（ｌ）は、第２の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図４Ｄ】（ｍ）〜（ｏ）は、第２の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図５】第３の実施の形態に係る半導体装置の垂直断面図。
【図６】第３の実施の形態に係る半導体装置の上面図。
【図７Ａ】（ａ）、（ｂ）は、それぞれ第３の実施の形態に係る半導体装置の製造工程を示す垂直断面図および上面図。
【図７Ｂ】（ａ）、（ｂ）は、それぞれ第３の実施の形態に係る半導体装置の製造工程を示す垂直断面図および上面図。
【図７Ｃ】（ａ）、（ｂ）は、それぞれ第３の実施の形態に係る半導体装置の製造工程を示す垂直断面図および上面図。
【発明を実施するための形態】
【０００９】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、第１の実施の形態に係る半導体装置１００の垂直断面図である。半導体装置１００は、半導体基板１と、半導体基板１上のトランジスタ１００ａ、１００ｂを有する。
【００１０】
半導体基板１は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１１】
トランジスタ１００ａ、１００ｂは、メモリセル用トランジスタ等の狭い間隔で配置されるトランジスタである。
【００１２】
トランジスタ１００ａ、１００ｂは、半導体基板１上にゲート絶縁膜１１を介して形成された半導体電極１２と、半導体電極１２上の金属電極１３と、金属電極１３上の保護膜１４と、保護膜１４上のキャップ膜１５と、オフセットスペーサ１６と、側壁スペーサ１７と、ソース・ドレイン領域のエクステンション領域１８と、ソース・ドレイン領域の高濃度領域１９を有する。
【００１３】
ゲート絶縁膜１１は、例えば、ＳｉＯ２、ＳｉＯＮ、Ｈｉｇｈ−ｋ材料等の絶縁材料からなる。
【００１４】
半導体電極１２および金属電極１３は、トランジスタ１００ａ、１００ｂのゲート電極を構成する。トランジスタ１００ａ、１００ｂは、半導体電極１２と金属電極１３のいずれか一方のみを有してもよい。
【００１５】
半導体電極１２は、例えば、導電型不純物を含む多結晶Ｓｉ等のＳｉ系多結晶からなる。また、半導体電極１２の代わりに金属電極を用いてもよい。
【００１６】
金属電極１３は、Ｗ、Ａｌ、Ｃｕ等の金属からなる。また、半導体電極１２の上部または全部をシリサイド化することにより形成される金属シリサイドからなってもよい。
【００１７】
保護膜１４、キャップ膜１５、オフセットスペーサ１６および側壁スペーサ１７は、ＳｉＮ等の絶縁材料からなる。これらの材料は同じでも異なってもよい。
【００１８】
保護膜１４は、金属電極１３の上面とオフセットスペーサ１６の内側側面に接する。保護膜１４は、金属電極１３の上面を保護する。
【００１９】
キャップ膜１５の底面および側面は保護膜１４に接する。
【００２０】
オフセットスペーサ１６は、ゲート絶縁膜１１、半導体電極１２、金属電極１３、および保護膜１４の側面上に形成される。
【００２１】
側壁スペーサ１７は、オフセットスペーサ１６の外側側面上に形成される。
【００２２】
ソース・ドレイン領域のエクステンション領域１８および高濃度領域１９は、半導体基板１に注入された導電型不純物により構成される。エクステンション領域１８は、導電型不純物の濃度が低く、導電型不純物の分布が浅い領域である。高濃度領域１９は、導電型不純物の濃度が高く、導電型不純物の分布が深い領域である。エクステンション領域１８は、高濃度領域１９よりもゲート絶縁膜１１に近い。
【００２３】
図１に示されるように、トランジスタ１００ａとトランジスタ１００ｂの間のエクステンション領域１８および高濃度領域１９は、トランジスタ１００ａとトランジスタ１００ｂに共有されてもよい。
【００２４】
さらに、半導体基板１中にハロー領域２０が形成される。ハロー領域２０は、エクステンション領域１８および高濃度領域１９を構成する導電型不純物と異なる導電型の不純物から構成され、短チャネル効果を抑制することができる。ハロー領域２０は、主に半導体基板１中のエクステンション領域１８下の領域に形成される。
【００２５】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００２６】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）、図２Ｃ（ｉ）〜（ｌ）、図２Ｄ（ｍ）〜（ｏ）は、第１の実施の形態に係る半導体装置１００の製造工程を示す垂直断面図である。
【００２７】
まず、図２Ａ（ａ）に示すように、ゲート絶縁膜１１、半導体電極１２、およびオフセットスペーサ１６を半導体基板１上に形成する。
【００２８】
ゲート絶縁膜１１、半導体電極１２、およびオフセットスペーサ１６の形成方法の一例を以下に示す。まず、半導体基板１の表面を熱酸化してＳｉＯ２膜を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ２膜上に多結晶Ｓｉ膜を形成する。ここで、多結晶Ｓｉ膜はＳｉＯ２膜と比べて十分に厚く、例えば３００ｎｍの厚さを有する。次に、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて多結晶ＳｉおよびＳｉＯ２膜をパターニングして、それぞれ半導体電極１２およびゲート絶縁膜１１に加工する。次に、ＣＶＤ法によりＳｉＮ膜を半導体基板１上の全面に形成する。次に、ＲＩＥ法によりＳｉＮ膜をエッチングして、半導体電極１２の側面上のオフセットスペーサ１６に加工する。オフセットスペーサ１６の底部のゲート長方向の幅は、例えば、５ｎｍである。
【００２９】
次に、図２Ａ（ｂ）に示すように、ＣＶＤ法によりＳｉＯ２等を半導体基板１上の全面に堆積させ、堆積膜２を形成する。堆積膜２は、半導体電極１２およびオフセットスペーサ１６を覆うように形成される。
【００３０】
次に、図２Ａ（ｃ）に示すように、ＲＩＥ法により堆積膜２をエッチングし、半導体電極１２の上面を露出させる。その結果、堆積膜２は半導体電極１２およびオフセットスペーサ１６を埋めるように半導体電極１２およびオフセットスペーサ１６の周囲に位置する。
【００３１】
次に、図２Ａ（ｄ）に示すように、ＲＩＥ法により半導体電極１２を選択的にエッチングし、高さを下げる。このとき、堆積膜２およびオフセットスペーサ１６に対するエッチング選択性を有する条件で半導体電極１２をエッチングする。
【００３２】
これにより、半導体電極１２の高さは、堆積膜２の半導体電極１２に隣接する部分の高さよりも低くなり、半導体電極１２上に溝３が形成される。溝３の底面は半導体電極１２の上面であり、溝３の側面はオフセットスペーサ１６の内側側面の上部である。
【００３３】
次に、図２Ｂ（ｅ）に示すように、選択的Ｗ−ＣＶＤ法（例えば、山本裕司他、「Ｗの低温選択成長とその初期過程」、信学技法 SDM96-139, 1996.11, pp.51-55、またはT. Morita et al., IEDM 83, pp.550-553 を参照）により、半導体電極１２上にＷを選択的に堆積させ、金属電極１３を形成する。
【００３４】
次に、図２Ｂ（ｆ）に示すように、ＣＶＤ法により半導体基板１の全面にＳｉＮを堆積させ、絶縁膜４を形成する。絶縁膜４は、溝３の底面および側面、すなわち金属電極１３の上面およびオフセットスペーサ１６の内側側面の上部を覆う。また、絶縁膜４は、被覆性の悪い条件下で形成され、不均一な膜厚を有し、溝３を満たさない。
【００３５】
次に、図２Ｂ（ｇ）に示すように、ウェットエッチングにより絶縁膜４を部分的に除去し、金属電極１３の上面上およびオフセットスペーサ１６の内側側面上に残す。これにより、保護膜１４が得られる。
【００３６】
その後、ウェットエッチングにより堆積膜２を除去する。堆積膜２は、保護膜１４およびオフセットスペーサ１６に対するエッチング選択性を有する条件でエッチングされる。
【００３７】
次に、図２Ｂ（ｈ）に示すように、傾斜イオン注入により半導体基板１に導電型不純物を注入し、ハロー領域２０を形成する。
【００３８】
導電型不純物は、図２Ｂ（ｈ）中の矢印で表されるような軌道で打ち込まれ、所定のトランジスタの保護膜１４およびオフセットスペーサ１６を貫通し、隣接するトランジスタのハロー領域２０を形成する。
【００３９】
例えば、トランジスタ１００ａの保護膜１４およびオフセットスペーサ１６を貫通した導電型不純物は、トランジスタ１００ｂの半導体電極１２のトランジスタ１００ａ側側面の下方に位置する半導体基板１の領域に注入され、トランジスタ１００ｂのハロー領域２０を形成する。また、トランジスタ１００ｂの保護膜１４およびオフセットスペーサ１６を貫通した導電型不純物は、トランジスタ１００ａの半導体電極１２のトランジスタ１００ｂ側側面の下方に位置する半導体基板１の領域に注入され、トランジスタ１００ａのハロー領域２０を形成する。
【００４０】
なお、従来の方法のように、ゲート電極上にキャップ膜が形成された状態でイオン注入法によりハロー領域を形成する場合、キャップ膜により遮られないような角度で導電型不純物を注入するために、注入角度（基板の表面に垂直な方向を基準とした角度）を相当に小さくしなければならない。このため、キャップ層が厚く、隣接するトランジスタ間の空間のアスペクト比（高さ／幅）が大きい場合、適切な濃度プロファイルを有するハロー領域を形成することが困難になる。
【００４１】
本実施の形態においては、保護膜１４およびオフセットスペーサ１６が十分に薄く、不純物を貫通させることができるため、イオン注入の注入角度が保護膜１４およびオフセットスペーサ１６の高さに依存しない。すなわち、イオン注入の注入角度がキャップ膜１５の高さに依存しない。このため、キャップ膜１５が厚く、トランジスタ１００ａ、１００ｂ等の隣接するトランジスタ間の空間のアスペクト比が大きい場合であっても、適切な濃度プロファイルを有するハロー領域２０を形成することができる。
【００４２】
例えば、半導体電極１２の厚さが８０ｎｍ、金属電極１３の厚さが５０ｎｍ、トランジスタ１００ａの半導体電極１２とトランジスタ１００ｂの半導体電極１２との間のゲート長方向の距離が５０ｎｍである場合、半導体基板１の表面に垂直な方向を基準とした注入角度は、ａｒｃｔａｎ（５０／１３０）≒２１°である。
【００４３】
次に、図２Ｃ（ｉ）に示すように、イオン注入法により半導体基板１に導電型不純物を打ち込み、エクステンション領域１８を形成する。この不純物は、半導体基板１の表面にほぼ垂直な方向に沿って打ち込まれる。なお、ハロー領域２０を形成する前にエクステンション領域１８を形成してもよい。
【００４４】
次に、図２Ｃ（ｊ）に示すように、半導体基板１の上面を下地としてＳｉ系結晶をオフセットスペーサ１６とほぼ同じ高さまでエピタキシャル成長させ、結晶層５を形成する。このとき、金属電極１３の上面は保護膜１４に覆われているため、金属電極１３上にはＳｉ系結晶が成長しない。
【００４５】
結晶層５を構成するＳｉ系結晶は、半導体基板１を構成するＳｉ系結晶と異なる。例えば、半導体基板１がＳｉ結晶からなる場合は、ＳｉＧｅ結晶、ＳｉＣ結晶等のＳｉ結晶以外のＳｉ系結晶を結晶層５に用いる。このため、後の工程で結晶層５をエッチングにより除去する際、半導体基板１に対するエッチング選択性を有する条件で結晶層５をエッチングして選択的に除去することができる。例えば、Ｓｉ結晶上のＳｉＧｅ結晶を選択的に除去する技術が、A. H. Krist et al., Appl. Phys. Lett. 58 (17), 29 April 1991, pp.1899-1901、または、G. K. Chang et al., J. Electrochem. Soc., Vol.138, No.1, January 1991, pp.202-204 に記載されている。
【００４６】
次に、図２Ｃ（ｋ）に示すように、ＣＶＤ法により半導体基板１の全面にＳｉＮを堆積させ、絶縁膜６を形成する。絶縁膜６は、溝３内に満たされる。
【００４７】
次に、図２Ｃ（ｌ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）やＲＩＥ等により溝３の外側の絶縁膜６を除去し、絶縁膜６をキャップ膜１５に加工する。
【００４８】
次に、図２Ｄ（ｍ）に示すように、ウェットエッチングにより結晶層５を除去する。結晶層５は、半導体基板１に対するエッチング選択性を有する条件でエッチングされ、選択的に除去される。
【００４９】
次に、図２Ｄ（ｎ）に示すように、オフセットスペーサ１６の外側側面上に側壁スペーサ１７を形成する。
【００５０】
側壁スペーサ１７の形成方法の一例を以下に示す。まず、ＣＶＤ法によりＳｉＮ膜を半導体基板１上の全面に形成する。次に、ＲＩＥ法によりＳｉＮ膜をエッチングして、オフセットスペーサ１６の外側側面上の側壁スペーサ１７に加工する。
【００５１】
次に、図２Ｄ（ｏ）に示すように、イオン注入法により半導体基板１に導電型不純物を打ち込み、高濃度領域１９を形成する。この不純物は、半導体基板１の表面にほぼ垂直な方向に沿って打ち込まれる。その結果、トランジスタ１００ａ、１００ｂが得られる。なお、高濃度領域１９上にシリサイド層を形成してもよい。
【００５２】
〔第２の実施の形態〕
第２の実施の形態は、オフセットスペーサ１６を形成しない点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
【００５３】
（半導体装置の構成）
図３は、第２の実施の形態に係る半導体装置２００の垂直断面図である。半導体装置２００は、半導体基板１と、半導体基板１上のトランジスタ２００ａ、２００ｂを有する。
【００５４】
トランジスタ２００ａ、２００ｂは、メモリセル用トランジスタ等の狭い間隔で配置されるトランジスタである。
【００５５】
トランジスタ２００ａ、２００ｂは、半導体基板１上にゲート絶縁膜１１を介して形成された半導体電極１２と、半導体電極１２上の金属電極１３と、金属電極１３上の保護膜１４と、保護膜１４上のキャップ膜１５と、側壁スペーサ１７と、ソース・ドレイン領域のエクステンション領域１８と、ソース・ドレイン領域の高濃度領域１９を有する。トランジスタ２００ａ、２００ｂは第１の実施の形態のトランジスタ１００ａ、１００ｂと異なり、オフセットスペーサ１６を有さない。
【００５６】
保護膜１４は、金属電極１３の上面と側壁スペーサ１７の内側側面に接する。保護膜１４は、金属電極１３の上面を保護する。
【００５７】
側壁スペーサ１７は、ゲート絶縁膜１１、半導体電極１２、金属電極１３、および保護膜１４の側面上に形成される。
【００５８】
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
【００５９】
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）〜（ｈ）、図４Ｃ（ｉ）〜（ｌ）、図４Ｄ（ｍ）〜（ｏ）は、第２の実施の形態に係る半導体装置２００の製造工程を示す垂直断面図である。
【００６０】
まず、図４Ａ（ａ）に示すように、ゲート絶縁膜１１および半導体電極１２を半導体基板１上に形成する。
【００６１】
次に、図４Ａ（ｂ）に示すように、ＣＶＤ法によりＳｉＯ２等を半導体基板１上の全面に堆積させ、堆積膜２を形成する。堆積膜２は、半導体電極１２を覆うように形成される。
【００６２】
次に、図４Ａ（ｃ）に示すように、ＲＩＥ法により堆積膜２をエッチングし、半導体電極１２の上面を露出させる。その結果、堆積膜２は半導体電極１２を埋めるように半導体電極１２の周囲に位置する。
【００６３】
次に、図４Ａ（ｄ）に示すように、ＲＩＥ法により半導体電極１２を選択的にエッチングし、高さを下げる。このとき、堆積膜２に対するエッチング選択性を有する条件で半導体電極１２をエッチングする。
【００６４】
これにより、半導体電極１２の高さは、堆積膜２の半導体電極１２に隣接する部分の高さよりも低くなり、半導体電極１２上に溝３が形成される。溝３の底面は半導体電極１２の上面であり、溝３の側面は堆積膜２の内側側面の上部である。
【００６５】
次に、図４Ｂ（ｅ）に示すように、選択的Ｗ−ＣＶＤ法により、半導体電極１２上にＷを選択的に堆積させ、金属電極１３を形成する。
【００６６】
次に、図４Ｂ（ｆ）に示すように、ＣＶＤ法により半導体基板１の全面にＳｉＮを堆積させ、絶縁膜４を形成する。絶縁膜４は、溝３の底面および側面、すなわち金属電極１３の上面および堆積膜２の内側側面の上部を覆う。また、絶縁膜４は、被覆性の悪い条件下で形成され、不均一な膜厚を有し、溝３を満たさない。
【００６７】
次に、図４Ｂ（ｇ）に示すように、ウェットエッチングにより絶縁膜４を部分的に除去し、金属電極１３の上面上および堆積膜２の内側側面上に残す。これにより、保護膜１４が得られる。
【００６８】
その後、ウェットエッチングにより堆積膜２を除去する。堆積膜２は、保護膜１４に対するエッチング選択性を有する条件でエッチングされる。
【００６９】
次に、図４Ｂ（ｈ）に示すように、傾斜イオン注入により半導体基板１に導電型不純物を注入し、ハロー領域２０を形成する。
【００７０】
導電型不純物は、図４Ｂ（ｈ）中の矢印のような軌道で打ち込まれ、所定のトランジスタの保護膜１４を貫通し、隣接するトランジスタのハロー領域２０を形成する。
【００７１】
例えば、トランジスタ２００ａの保護膜１４を貫通した導電型不純物は、トランジスタ２００ｂの半導体電極１２のトランジスタ２００ａ側側面の下方に位置する半導体基板１の領域に注入され、トランジスタ２００ｂのハロー領域２０を形成する。また、トランジスタ２００ｂの保護膜１４を貫通した導電型不純物は、トランジスタ２００ａの半導体電極１２のトランジスタ２００ｂ側側面の下方に位置する半導体基板１の領域に注入され、トランジスタ２００ａのハロー領域２０を形成する。
【００７２】
本実施の形態においては、保護膜１４が十分に薄く、不純物を貫通させることができるため、イオン注入の注入角度が保護膜１４の高さに依存しない。すなわち、イオン注入の注入角度がキャップ膜１５の高さに依存しない。このため、キャップ膜１５が厚く、トランジスタ２００ａ、２００ｂ等の隣接するトランジスタ間の空間のアスペクト比が大きい場合であっても、適切な濃度プロファイルを有するハロー領域２０を形成することができる。
【００７３】
次に、図４Ｃ（ｉ）に示すように、イオン注入法により半導体基板１に導電型不純物を打ち込み、エクステンション領域１８を形成する。
【００７４】
次に、図４Ｃ（ｊ）に示すように、半導体基板１の上面を下地としてＳｉ系結晶を保護膜１４とほぼ同じ高さまでエピタキシャル成長させ、結晶層５を形成する。
【００７５】
次に、図４Ｃ（ｋ）に示すように、ＣＶＤ法により半導体基板１の全面にＳｉＮを堆積させ、絶縁膜６を形成する。絶縁膜６は、溝３内に満たされる。
【００７６】
次に、図４Ｃ（ｌ）に示すように、ＣＭＰにより溝３の外側の絶縁膜６を除去し、絶縁膜６をキャップ膜１５に加工する。
【００７７】
次に、図４Ｄ（ｍ）に示すように、ウェットエッチングにより結晶層５を除去する。結晶層５は、半導体基板１に対するエッチング選択性を有する条件でエッチングされ、選択的に除去される。
【００７８】
次に、図４Ｄ（ｎ）に示すように、ゲート絶縁膜１１、半導体電極１２、金属電極１３、保護膜１４およびキャップ膜１５の側面上に側壁スペーサ１７を形成する。
【００７９】
次に、図４Ｄ（ｏ）に示すように、イオン注入法により半導体基板１に導電型不純物を打ち込み、高濃度領域１９を形成する。その結果、トランジスタ２００ａ、２００ｂが得られる。なお、高濃度領域１９上にシリサイド層を形成してもよい。
【００８０】
〔第３の実施の形態〕
第３の実施の形態は、トランジスタ１００ａとトランジスタ１００ｂとの間にセルフアラインコンタクトを形成する点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
【００８１】
（半導体装置の構成）
図５は、第３の実施の形態に係る半導体装置３００の垂直断面図である。図６は、半導体装置３００の上面図である。図５に示される断面は、図６の線分Ｖ−Ｖに沿った垂直断面に相当する。
【００８２】
半導体装置３００は、半導体基板１と、半導体基板１上のトランジスタ１００ａ、１００ｂおよび層間絶縁膜８を有する。なお、トランジスタ１００ａ、１００ｂの代わりに第２の実施の形態のトランジスタ２００ａ、２００ｂを用いてもよい。
【００８３】
トランジスタ１００ａとトランジスタ１００ｂとの間のエクステンション領域１８および高濃度領域１９は、トランジスタ１００ａとトランジスタ１００ｂに共有され、上面にセルフアラインコンタクト７が接続される。セルフアラインコンタクト７は、トランジスタ１００ａの側壁スペーサ１７の外側側面とトランジスタ１００ｂの側壁スペーサ１７の外側側面に接する。
【００８４】
セルフアラインコンタクト７は、Ｗ等の導電材料からなる。セルフアラインコンタクト７の上面には、例えば、他のコンタクトプラグが接続される。
【００８５】
ここで、セルフアラインコンタクトとは、隣接する２つのトランジスタ間に自己整合的に形成されるコンタクトプラグである。後述するように、セルフアラインコンタクトを形成する場合、その製造工程上、ゲート電極上のキャップ膜が比較的厚いことが求められる。すなわち、セルフアラインコンタクトを形成する場合、隣接するトランジスタ間の空間のアスペクト比が大きくなる。
【００８６】
層間絶縁膜８は、ＳｉＯ２等の絶縁材料からなり、トランジスタ１００ａ、１００ｂおよびセルフアラインコンタクト７を含むように形成される。
【００８７】
以下に、本実施の形態に係る半導体装置３００の製造方法の一例を示す。
【００８８】
（半導体装置の製造）
図７Ａ（ａ）、図７Ｂ（ａ）、図７Ｃ（ａ）は、第３の実施の形態に係る半導体装置３００の製造工程を示す垂直断面図である。図７Ａ（ｂ）、図７Ｂ（ｂ）、図７Ｃ（ｂ）は、半導体装置３００の製造工程を示す上面図である。ここで、図７Ａ（ａ）に示される断面は、図７Ａ（ｂ）の線分Ａ−Ａに沿った垂直断面に相当し、図７Ｂ（ａ）に示される断面は、図７Ｂ（ｂ）の線分Ｂ−Ｂに沿った垂直断面に相当し、図７Ｃ（ａ）に示される断面は、図７Ｃ（ｂ）の線分Ｃ−Ｃに沿った垂直断面に相当する。
【００８９】
まず、図２Ａ（ａ）〜図２Ｄ（ｏ）に示されるトランジスタ１００ａ、１００ｂを形成するまでの工程を第１の実施の形態と同様に行う。
【００９０】
次に、図７Ａ（ａ）、（ｂ）に示すように、ＣＶＤ法によりＳｉＯ２等を半導体基板１上の全面に堆積させ、層間絶縁膜８を形成する。層間絶縁膜８は、トランジスタ１００ａ、１００ｂを覆うように形成される。
【００９１】
次に、図７Ｂ（ａ）、（ｂ）に示すように、層間絶縁膜８上にエッチングマスク９を形成する。エッチングマスク９は、長さ方向がトランジスタ１００ａ、１００ｂのゲート長方向に平行な開口パターンを有する。
【００９２】
次に、図７Ｃ（ａ）、（ｂ）に示すように、エッチングマスク９をマスクとして用いて、ＲＩＥ法により層間絶縁膜８をエッチングし、底面に高濃度領域１９の一部が露出するコンタクトホール１０を形成する。
【００９３】
このとき、層間絶縁膜８は、キャップ膜１５および側壁スペーサ１７に対するエッチング選択性を有する条件でエッチングされるが、ある程度削られて厚さが減少する。ただし、セルフアラインコンタクト７と金属電極１３の短絡を防ぐため、キャップ膜１５が除去されて金属電極１３が露出することを防ぐ必要がある。このため、キャップ膜１５は、コンタクトホール１０を形成する際に削られても金属電極１３が露出しないような比較的大きい厚さを有することが求められる。
【００９４】
その後、コンタクトホール１０を満たすようにＷ等の導電材料を半導体基板１上の全面に堆積させ、平坦化処理やエッチングによりコンタクトホール１０の外側の導電材料を除去することにより、セルフアラインコンタクト７が得られる。その結果、図５、６に示した半導体装置３００が得られる。なお、セルフアラインコンタクト７の形成方法は、上述のものに限られない。
【００９５】
（実施の形態の効果）
第１〜３の実施の形態によれば、ゲート電極上のキャップ膜が厚く、隣接するトランジスタ間の空間のアスペクト比が大きい場合であっても、適切な濃度プロファイルを有するハロー領域を形成し、短チャネル効果を効果的に抑制することができる。
【００９６】
また、短チャネル効果を効果的に抑制することにより、ロールオフ特性（ゲート長が短く、短チャネル効果が十分に抑制できていないトランジスタの閾値電圧が低下する特性）を改善して、閾値電圧のバラツキを抑えることができる。
【００９７】
また、上記実施の形態によれば、基板に注入した不純物を長距離拡散させる必要がないため、不純物の注入量を抑え、製造コストを抑えることができる。
【００９８】
上記実施の形態におけるトランジスタは、例えば、メモリセル用のトランジスタであるが、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は比較的狭い間隔で配置されるメモリであるため、ＤＲＡＭセル用トランジスタを形成する場合に、本発明の効果がより発揮される。
【００９９】
〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、半導体装置の製造工程の順序は、上記実施の形態に示されるものに限定されない。
【符号の説明】
【０１００】
１００、２００、３００ 半導体装置、 １００ａ、１００ｂ、２００ａ、２００ｂ、３００ａ、３００ｂ トランジスタ、 １ 半導体基板、 ２ 堆積膜、 ３ 溝、 ４ 絶縁膜、 ５ 結晶層、 ７ セルフアラインコンタクト、 １１ ゲート絶縁膜、 １２ 半導体電極、 １３ 金属電極、 １４ 保護膜、 １５ キャップ膜、 １６ オフセットスペーサ、 １７ 側壁スペーサ、 ２０ ハロー領域
【特許請求の範囲】
【請求項１】
基板上に第１および第２のゲート絶縁膜を介して第１および第２のゲート電極をそれぞれ形成する工程と、
前記第１および第２のゲート電極の周囲に前記第１および第２のゲート電極を埋めるように堆積膜を形成する工程と、
前記第１および第２のゲート電極の高さを、前記堆積膜の前記第１および第２のゲート電極に隣接する部分の高さより下げて、前記第１および第２のゲート電極上にそれぞれ第１および第２の溝を形成する工程と、
前記第１の溝の底面および側面に沿って第１の絶縁膜を形成し、前記第２の溝の底面および側面に沿って第２の絶縁膜を形成する工程と、
前記堆積膜を除去した後、第１の不純物を、前記第２の絶縁膜を貫通させて前記第１のゲート電極の前記第２のゲート電極側側面の下方に位置する前記基板の第１の領域に打ち込んで第１のハロー領域を形成し、第２の不純物を、前記第１の絶縁膜を貫通させて前記第２のゲート電極の前記第１のゲート電極側側面の下方に位置する前記基板の第２の領域に打ち込んで第２のハロー領域を形成する工程と、
前記第１および第２のハロー領域を形成した後、前記第１の絶縁膜に底面および側面を覆われた第１のキャップ膜、ならびに前記第２の絶縁膜に底面および側面を覆われた第２のキャップ膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１および第２のゲート電極の側面に第１および第２のオフセットスペーサをそれぞれ形成する工程をさらに含み、
前記堆積膜は前記第１および第２のオフセットスペーサの外側側面に接するように形成され、
前記第１および第２の溝の側面は、前記第１および第２のオフセットスペーサの内側側面の上部であり、
前記第１および第２の絶縁膜は、前記第１および第２のオフセットスペーサの内側側面に接するように形成され、
前記第１の不純物は、前記第２の絶縁膜および前記第２のオフセットスペーサを貫通して前記第１の領域に打ち込まれ、
前記第２の不純物は、前記第１の絶縁膜および前記第１のオフセットスペーサを貫通して前記第２の領域に打ち込まれる、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１および第２のキャップ膜を形成する工程は、前記基板上にシリコン系結晶をエピタキシャル成長させる工程と、前記シリコン系結晶上および前記第１および第２のキャップ膜上に第３の絶縁膜を堆積させる工程と、平坦化処理により前記第３の絶縁膜の前記シリコン系結晶上の部分を除去して前記第３の絶縁膜を前記第１および第２のキャップ膜に加工する工程と、前記加工後、前記基板に対するエッチング選択性を有する条件で前記シリコン系結晶をエッチングして選択的に除去する工程と、を含む、
請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記基板はＳｉ結晶からなり、前記シリコン系結晶はＳｉＧｅ結晶またはＳｉＣ結晶である、
請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記基板中の前記第１のゲート電極と前記第２のゲート電極との間の領域にソース・ドレイン領域を形成する工程と、
前記第１および第２のキャップ膜を形成した後、前記ソース・ドレイン領域に接続されるセルフアラインコンタクトを形成する工程と、
をさらに含む請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項１】
基板上に第１および第２のゲート絶縁膜を介して第１および第２のゲート電極をそれぞれ形成する工程と、
前記第１および第２のゲート電極の周囲に前記第１および第２のゲート電極を埋めるように堆積膜を形成する工程と、
前記第１および第２のゲート電極の高さを、前記堆積膜の前記第１および第２のゲート電極に隣接する部分の高さより下げて、前記第１および第２のゲート電極上にそれぞれ第１および第２の溝を形成する工程と、
前記第１の溝の底面および側面に沿って第１の絶縁膜を形成し、前記第２の溝の底面および側面に沿って第２の絶縁膜を形成する工程と、
前記堆積膜を除去した後、第１の不純物を、前記第２の絶縁膜を貫通させて前記第１のゲート電極の前記第２のゲート電極側側面の下方に位置する前記基板の第１の領域に打ち込んで第１のハロー領域を形成し、第２の不純物を、前記第１の絶縁膜を貫通させて前記第２のゲート電極の前記第１のゲート電極側側面の下方に位置する前記基板の第２の領域に打ち込んで第２のハロー領域を形成する工程と、
前記第１および第２のハロー領域を形成した後、前記第１の絶縁膜に底面および側面を覆われた第１のキャップ膜、ならびに前記第２の絶縁膜に底面および側面を覆われた第２のキャップ膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１および第２のゲート電極の側面に第１および第２のオフセットスペーサをそれぞれ形成する工程をさらに含み、
前記堆積膜は前記第１および第２のオフセットスペーサの外側側面に接するように形成され、
前記第１および第２の溝の側面は、前記第１および第２のオフセットスペーサの内側側面の上部であり、
前記第１および第２の絶縁膜は、前記第１および第２のオフセットスペーサの内側側面に接するように形成され、
前記第１の不純物は、前記第２の絶縁膜および前記第２のオフセットスペーサを貫通して前記第１の領域に打ち込まれ、
前記第２の不純物は、前記第１の絶縁膜および前記第１のオフセットスペーサを貫通して前記第２の領域に打ち込まれる、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１および第２のキャップ膜を形成する工程は、前記基板上にシリコン系結晶をエピタキシャル成長させる工程と、前記シリコン系結晶上および前記第１および第２のキャップ膜上に第３の絶縁膜を堆積させる工程と、平坦化処理により前記第３の絶縁膜の前記シリコン系結晶上の部分を除去して前記第３の絶縁膜を前記第１および第２のキャップ膜に加工する工程と、前記加工後、前記基板に対するエッチング選択性を有する条件で前記シリコン系結晶をエッチングして選択的に除去する工程と、を含む、
請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記基板はＳｉ結晶からなり、前記シリコン系結晶はＳｉＧｅ結晶またはＳｉＣ結晶である、
請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記基板中の前記第１のゲート電極と前記第２のゲート電極との間の領域にソース・ドレイン領域を形成する工程と、
前記第１および第２のキャップ膜を形成した後、前記ソース・ドレイン領域に接続されるセルフアラインコンタクトを形成する工程と、
をさらに含む請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【公開番号】特開２０１２−５９９４６（Ｐ２０１２−５９９４６Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０２１０９（Ｐ２０１０−２０２１０９）
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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