【課題】第1の領域において、第２の絶縁膜からゲート絶縁膜への酸化剤の侵入を防止する。第２の領域において、複数の第１の配線間に設けられた第２の絶縁膜を第１の絶縁膜に対して選択的に除去する。
【解決手段】半導体装置の製造方法では、基板の第１の領域には第１の積層体を形成し第２の領域には複数の第１の配線を形成する。第1の絶縁膜をマスクとして、第1の領域の主面に第１の不純物のイオン注入を施す。第１の積層体の側壁を覆いかつ複数の第１の配線間を埋設するように第２の絶縁膜を形成する。第２の絶縁膜をマスクとして、第1の領域の主面に第２の不純物のイオン注入を施す。第1のエッチングにより、第２の絶縁膜を第１の絶縁膜に対して選択的に除去した後、基板に熱処理を行う。 （もっと読む）

【課題】信頼性の高い半導体装置を製造する。
【解決手段】半導体装置の製造方法は、半導体基板５０上に絶縁膜を形成する工程と、絶縁膜上に、ゲート電極２０およびハードマスク３４を順に積層してなる積層体１０を形成する工程と、積層体１０をマスクとして、半導体基板５０にイオン注入を行う工程と、積層体１０の側面上に保護膜４４を形成する工程と、エッチングによりハードマスク３４を除去する工程と、エッチングにより保護膜４４を除去する工程と、を備える。 （もっと読む）

【課題】 デバイスのゲートとソースとの間の低い直列抵抗を維持し、同時に、ゲートからドレインへの過剰なオーバーラップによって形成される悪影響を最小限にするＦＥＴデバイスの製造を可能にする。
【解決手段】半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサ１１４を備えるゲート構造体１０２の上にスペーサ層１３２を形成するステップであって、ゲート構造体は、スペーサ層がゲート構造体間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、第２の厚さは第１の厚さより厚い、ステップと、１対の隣接して離間配置されたゲート構造体のオフセット・スペーサに隣接して非対称スペーサ構造体１２４ａ、ｂを形成するようにスペーサ層をエッチングするステップとを含み、非対称スペーサ構造体は、ソース及びドレイン領域の画定において用いられる。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【解決手段】まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去し、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。 （もっと読む）

【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】ゲート電極１４０は素子形成領域１０４に形成されている。サイドウォール層１６０は、ゲート電極１４０の側壁を覆っている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、及びゲート電極１４０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。ゲート電極１４０のうちコンタクト２１０と隣に位置する部分は、サイドウォール層１６０より低く形成されている。絶縁層２００は、ゲート電極１４０のうちコンタクト２１０と隣に位置する部分上かつ、サイドウォール層１６０同士の間に形成されている間隙に埋設される。 （もっと読む）

【課題】高集積化を図ることができる半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程とを備える。 （もっと読む）

【課題】１回のリソグラフィ工程によりセルフアラインでトンネルトランジスタを製造する方法を提供する。
【解決手段】ゲート絶縁膜及びゲート電極が積層された半導体基板上に第１の絶縁膜を形成しリソグラフィにより第１の絶縁膜の端部に第１の絶縁膜とは薬品選択性が異なりゲート電極位置を画定する第２の絶縁膜を形成する工程と、第１及び第２の絶縁膜をマスクにゲート電極の一端を画定する工程と、第１及び第２の絶縁膜をマスクにして第１導電型不純物を半導体基板に導入しソースを形成する工程と、半導体基板全面に第１の絶縁膜とは薬品選択性が異なる第３の絶縁膜を被覆する工程と、該第３の絶縁膜の一部を除去することにより該第１の絶縁膜を選択的に除去する工程と、第２及び第３の絶縁膜をマスクにしてゲート電極を形成した後、第２導電型不純物を半導体基板に導入しドレインを形成する工程を含むトンネルトランジスタの製造方法。 （もっと読む）

【課題】駆動電流を向上したｎＭＯＳトランジスタを備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板の素子領域１０１の上にゲート絶縁膜１１１を介在させて形成されたゲート電極１１２と、素子領域１０１におけるゲート電極１１２の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域１２２とを備えている。ソースドレイン領域１２２を構成するシリコン及びソースドレイン領域１２２に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高い。 （もっと読む）

【課題】 収率が低下することなくＣＭＯＳ集積回路の特性を最適可能な半導体素子の製造方法を提供する。
【解決手段】 半導体基板１の上の第１領域Ａ内及び第２領域Ｂ内に各々形成された第１グルーブ１５ａ及び第２グルーブ１５ｂを有する層間絶縁膜１５を形成する。次に、半導体基板１上に積層金属膜２２を形成し、積層金属膜２２上に非感光性を有する平坦化膜２３を第１グルーブ１５ａ及び第２グルーブ１５ｂを充填するように形成する。第１領域Ａ内の平坦化膜２３を乾式エッチングによって選択的に除去し、第１領域Ａ内の積層金属膜２２を露出させ、第２領域Ｂ内の積層金属膜２２を覆う平坦化膜パターン２３ｐを形成する。これにより、第１領域Ａ内の最上部金属膜を容易に除去することができるので、収率が低下することなく異なる仕事関数を有する第１金属ゲート電極及び第２金属ゲート電極を形成できる。 （もっと読む）

【課題】半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制する。
【解決手段】ゲート電極部Ｇｎ，Ｇｐを覆うように、半導体基板１の主面上に薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜１０および第２ＯＳＳ膜１２を順次形成した後、異方性エッチングにより、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第２ＯＳＳ膜１２を残して、他の部分に位置する第２ＯＳＳ膜１２を除去する。そして、ゲート電極部Ｇｎ，Ｇｐと、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第１ＯＳＳ膜１０および第２ＯＳＳ膜１２と、をマスクにして、半導体基板１に不純物をイオン注入した後、半導体基板１を薬液により洗浄して、露出している第１ＯＳＳ膜１０を除去する。 （もっと読む）

【課題】フラッシュメモリセルと低電圧動作トランジスタや高電圧動作トランジスタを集積化し、異種トランジスタを混載する半導体装置の製造法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）トンネル絶縁膜、Ｆゲート電極膜、電極間絶縁膜を堆積したＦゲート電極構造を形成し（ｂ）ゲート絶縁膜を形成し（ｃ）導電膜、エッチストッパ膜を堆積し（ｄ）エッチストッパ膜、導電膜をエッチングした積層ゲート電極構造を形成し（ｅ）積層ゲート電極構造の側壁上に第１絶縁膜を形成し（ｆ）積層ゲート電極側壁上に第１サイドウォールスペーサ層を形成し（ｇ）エッチストッパ層を除去し（ｈ）他の領域の導電層から、ゲート電極構造を形成し（ｉ）積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを形成し（ｊ）希弗酸水溶液で半導体基板表面を露出し（ｋ）半導体基板表面にシリサイド層を形成する。 （もっと読む）

【課題】ゲート電極上のキャップ膜が厚く、隣接するトランジスタ間の空間のアスペクト比が大きいトランジスタに、適切な濃度プロファイルを有するハロー領域を形成することのできる半導体装置の製造方法を提供する。
【解決手段】一実施の形態による半導体装置の製造方法は、基板上に第１および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極下に第１および第２のハロー領域をそれぞれ形成する工程と、前記第１および第２の絶縁膜に底面および側面をそれぞれ覆われた第１および第２のキャップ膜を形成する工程と、を含む。前記第１のハロー領域は、第１の不純物を、前記第２の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。前記第２のハロー領域は、第２の不純物を、前記第１の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。 （もっと読む）

【課題】本発明は、ゲート絶縁膜の一方の側のみに、容易に、かつ精度良く、バーズビークを形成可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】斜めイオン注入により、マスク膜にイオンを注入することで、シリコン酸化膜及びシリコン窒化膜を介して、ゲート絶縁膜の第１の側面と第１の不純物拡散領域の上面とで構成される角部に形成されたマスク膜のエッチング速度を、他の部分に形成されたマスク膜よりも速くし、次いで、ウエットエッチングにより、角部に形成されたマスク膜を選択的に除去して、シリコン窒化膜の表面の一部を露出させ、次いで、ウエットエッチングにより、マスク膜から露出されたシリコン窒化膜を選択的に除去して、シリコン酸化膜の表面の一部を露出させ、その後、熱酸化法により、ゲート絶縁膜の第１の側面側にバーズビークを形成する。 （もっと読む）

【課題】導電材料のゲートトレンチへの埋め込みが容易な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上の絶縁膜と、絶縁膜に設けられた凹部と、凹部の底部であって半導体基板上に設けられたゲート絶縁膜とを形成する工程と、凹部の内壁面上と絶縁膜の上面上に、第１金属を含む導電材料で第１ゲート電極膜を形成する工程と、第１ゲート電極膜上に、凹部の側面部分の一部は覆わないように、導電材料の融点よりも高い融点を持つ材料でカバー膜を形成する工程と、カバー膜が形成された状態で、熱処理を行って、第１ゲート電極膜をリフローさせる工程とを有する。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】電界効果トランジスタにおけるゲート電極の汚染を防止し、かつゲート電極上に形成されるマスク膜の膜厚を薄くする。
【解決手段】基板１０上にゲート絶縁膜１００を形成する。次いでゲート絶縁膜１００上にゲート電極膜１２０を形成する。ゲート電極膜１２０の一部上にマスク膜２３０を形成する。マスク膜２３０をマスクとしたエッチングによりゲート電極膜１２０を選択的に除去する。そして、マスク膜２３０とゲート電極膜１２０の側面に接するようゲート側壁膜１３０を形成する。マスク膜２３０は少なくとも第１膜２００、第２膜２１０、及び第３膜２２０をこの順に積層した積層膜により構成される。第２膜２１０は、ゲート側壁膜１３０に対して第３膜２２０よりも高いエッチング選択比を有する。第３膜２２０は、ゲート電極膜１２０に対して第２膜２１０よりも高いエッチング選択比を有する。 （もっと読む）

【課題】ポリシリコンゲート電極の意図しないフルシリサイド化を防止する。
【解決手段】基板１７上に、ゲート絶縁膜１２およびシリコン層１０をこの順に積層した積層体（１０、１２）を形成する工程と、積層体（１０、１２）の側壁沿いにＳｉＮ膜を有するオフセットスペーサ１３を形成する工程と、その後、シリコン層１０の上面を、薬液を用いて洗浄する工程と、その後、少なくともシリコン層１０の上面を覆う金属膜１９を形成する工程と、その後、加熱する工程と、を有し、オフセットスペーサ１３が有するＳｉＮ膜は、ＡＬＤ法を用いて４５０℃以上で成膜されたＳｉＮ膜、または、１Ｇｐａ以上の引張／圧縮応力を有するＳｉＮ膜であり、前記薬液は、重量比率で、ＨＦ／Ｈ_２Ｏ＝１／１００以上であるＤＨＦ、または、バッファードフッ酸である半導体装置の製造方法を提供する。 （もっと読む）

【課題】バリアメタルの膜厚を抑制しながらメタルゲートの拡散性材料が高誘電率誘電体に拡散することを防ぐ。
【解決手段】半導体装置がゲート積層体構造を含む。ゲート積層体構造は、半導体基板５の上に形成された界面層４と、界面層４の上に形成された高誘電率誘電体３と、拡散性材料と不純物金属を含み、高誘電率誘電体の上方に形成されたシリサイドゲート１と、拡散性材料に対するバリア効果を持ち、高誘電率誘電体３とシリサイドゲート１の間に形成されたバリアメタル２とを備えている。不純物金属は、シリサイドゲート１の拡散性材料が高誘電率誘電体に導入されることを防ぐことができるような、拡散性材料に対するバリア効果を有している。 （もっと読む）

【課題】マルチフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、半導体基板と、半導体基板上のFinFETと、を含む。FinFETは、半導体フィンと、半導体フィンの頂面および側壁上のゲート誘電体と、ゲート誘電体上のゲート電極と、半導体フィン一端に位置するソース/ドレイン領域と、を備える。一対の第一STI領域は、ソース/ドレイン領域の一部分の真下に位置する部分を含み、一対の第一STI領域は、半導体ストリップにより分離され、且つ、半導体ストリップに隣接する。一対の第一STI領域は、更に、第一頂面を有する。一対の第二STI領域は、ゲート電極の真下に位置する部分を含み、一対の第二STI領域は、半導体ストリップにより互いに分離され、且つ、半導体ストリップに隣接する。第二STI領域は、第一頂面より高い第二頂面を有する。 （もっと読む）