トランジスタ及びその製造方法
【課題】駆動電流を向上したｎＭＯＳトランジスタを備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板の素子領域１０１の上にゲート絶縁膜１１１を介在させて形成されたゲート電極１１２と、素子領域１０１におけるゲート電極１１２の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域１２２とを備えている。ソースドレイン領域１２２を構成するシリコン及びソースドレイン領域１２２に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高い。
【解決手段】半導体装置は、半導体基板の素子領域１０１の上にゲート絶縁膜１１１を介在させて形成されたゲート電極１１２と、素子領域１０１におけるゲート電極１１２の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域１２２とを備えている。ソースドレイン領域１２２を構成するシリコン及びソースドレイン領域１２２に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にチャネルに歪みを加えたｎＭＯＳトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高速化及び高集積化に伴い、トランジスタの微細化が進められている。しかし、微細なレジストマスクを形成するリソグラフィー装置の価格は高騰しており、微細化における半導体装置のコストパフォーマンスが悪化している。このため、微細化によらない半導体装置の高速化が検討されている。例えば、ゲート絶縁膜に高誘電体膜を用いることにより、ゲート絶縁膜の実効膜厚を薄く且つゲートリーク電流を抑える技術が報告されている。また、ソースドレイン領域にシリコン原子よりも格子間隔が大きいゲルマニウムを導入することによりゲート絶縁膜の下側のシリコン格子に圧縮歪を加え、正孔の移動度を向上させて、ｐ型金酸化膜半導体（ｐＭＯＳ）トランジスタの動作を高速化する技術が報告されている（例えば、特許文献１を参照。）。また、シリコン原子よりも格子間隔が小さい炭素をソースドレイン領域に導入することによりゲート絶縁膜の下側のシリコン格子に引っ張り歪みを加え、電子の移動度を向上させて、ｎ型金属酸化膜半導体（ｎＭＯＳ）トランジスタ動作を高速化させる技術も報告されている。
【０００３】
ソースドレイン領域に炭素を導入する方法としては、例えば、基板のソースドレイン領域となる部分にリセスを形成し、シラン系のシリコンソースガスと、モノメチルシラン等の炭素ソースガスとを用いてリセスに炭素を含むシリコンエピタキシャル層を形成する方法が知られている。また、炭素をソースドレイン領域にイオン注入した後、９００℃程度の熱処理を行うことにより固相成長させ、シリコンと炭素とを結合させる方法が報告されている（例えば、特許文献２、非特許文献１及び２を参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１９６５４９号公報
【特許文献２】特開２００６−２１６９５５号公報
【非特許文献】
【０００５】
【非特許文献１】Yee-Chia Yeo, SSDM., p.162-163, 2006年
【非特許文献２】Yaocheng Liu et al., VLSI Tech Dig., p.44-45, 2007年
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来のソースドレン領域に炭素を導入することによりｎＭＯＳトランジスタの動作を高速化する方法には、以下のような問題がある。炭素は、原子半径がシリコンの７０％程度しかなく、炭素はシリコンの格子間に存在することができる。このため、ソースドレイン領域に炭素を導入しても、炭素とシリコンとが結合した結晶格子が形成されにくく、十分な引っ張り歪みを発生させることが困難である。
【０００７】
また、トランジスタを形成する際には、イオン注入された不純物の活性化処理、フォトレジストを除去するアッシング処理及びシリサイド化処理等の熱処理が行われる。熱処理の際に、ソースドレイン領域に形成されたエピタキシャル層において歪みの状態が不完全となり、格子間の緩和が生じる。このため、十分な引っ張り歪みを発生させることができず、電子の移動度を向上できない。
【０００８】
本発明は、前記の問題を解決し、電子の移動度を向上したｎＭＯＳトランジスタを備えた半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置を、ｎＭＯＳトランジスタのソースドレイン領域において、シリコン及び炭素の少なくとも一方について主同位体よりも質量が大きい同位体の存在比を天然存在比よりも高くした構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、半導体基板の素子領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、素子領域におけるゲート電極の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域とを備え、ソースドレイン領域を構成するシリコン及びソースドレイン領域に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高い。
【００１１】
本発明に係る半導体装置は、ソースドレイン領域を構成するシリコン及びソースドレイン領域に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高い。このため、ソースドレイン領域においてシリコンと炭素との原子間距離が縮小し、ソースドレイン領域が通常よりも収縮する。従って、チャネルに十分な引っ張り歪みが加わり、電子の移動度を向上させることができる。その結果、駆動電流が向上しトランジスタを高速化できる。
【００１２】
本発明の半導体装置において、ソースドレイン領域は、ゲート電極の両側方に形成された凹部に埋め込まれたシリコンを含む結晶成長層であり、ソースドレイン領域を構成するシリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が８原子％以上であればよい。
【００１３】
本発明の半導体装置において、ソースドレイン領域に含まれる炭素は、質量数が１３の同位体の存在比が２原子％以上であればよく、９０原子％以上であってもよい。
【００１４】
本発明の半導体装置において、ソースドレイン領域を構成するシリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が９０原子％以上であってもよい。
【００１５】
本発明の半導体装置において、ｎ型不純物は、ヒ素及びリンの少なくとも一方であることが好ましい。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板の素子領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、素子領域におけるゲート電極の両側方に、炭素を注入する工程と、素子領域におけるゲート電極の両側方に、ｎ型不純物を注入する工程と、ｎ型不純物及び炭素を活性化する工程とを備え、炭素は、質量数が１３の同位体の存在比が天然存在比よりも高い。
【００１７】
本発明の半導体装置の製造方法において、炭素を注入する工程では、質量数が１３の同位体の存在比が天然存在比よりも高い炭素モノマーイオン、炭素クラスターイオン又は炭素を含んだ分子状のイオンを注入することが好ましい。
【００１８】
本発明に係る半導体装置の製造方法は、半導体基板の素子領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、素子領域におけるゲート電極の両側方に凹部を形成する工程と、凹部にシリコン及び炭素を含む層を結晶成長する工程と、シリコン及び炭素を含む層にｎ型不純物を導入する工程と、ｎ型不純物を活性化する工程とを備え、シリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が天然存在比よりも高い。
【００１９】
本発明の半導体装置の製造方法において、シリコン及び炭素を含む層を結晶成長する工程では、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が天然存在比よりも高いシリコンを含むシリコンソースガスと、炭素ソースガスとを用いることが好ましい。
【００２０】
本発明の半導体装置の製造方法において、炭素ソースガスは、質量数が１３の同位体の存在比が天然存在比よりも高い炭素を含むことが好ましい。
【００２１】
本発明の半導体装置の製造方法において、ｎ型不純物は、ヒ素又はリンの少なくとも一方であることが好ましい。
【発明の効果】
【００２２】
本発明に係る半導体装置によれば、ソースドレイン領域に十分な引っ張り歪みを発生させ、電子の移動度を向上したｎＭＯＳトランジスタを備えた半導体装置を実現できる。
【図面の簡単な説明】
【００２３】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】イオン注入装置を示す概略図である。
【図６】13Ｃにより構成された炭素イオンを注入した場合の昇温脱ガス特性を示す図である。
【図７】ポテンシャルエネルギーと原子間距離との関係を示す図である。
【図８】トランジスタの駆動能力を示す図である。
【図９】（ａ）及び（ｂ）は第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００２４】
（第１の実施形態）
第１の実施形態に係る半導体装置は、図１に示すようにｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタは、シリコン基板の素子領域１０１の上にゲート絶縁膜１１１を介在させて形成されたゲート電極１１２を有している。素子領域１０１にはｐ型不純物が注入されたｐウェル（図示せず）が形成されている。図示していないがシリコン基板には複数の素子領域が形成されており、素子領域同士はシリコン酸化膜等からなる素子分離領域により互いに分離されている。
【００２５】
ゲート絶縁膜１１１は、水蒸気酸化又は酸素を酸化種とする加湿酸化等により形成したシリコン酸化膜（ＳｉＯ2）とすればよい。また、ハフニウム酸化（ＨｆＯ2）膜、ハフニウムシリコン酸窒化（ＨｆＳｉＯＮ）膜、ジルコニウム酸化（ＺｒＯ2）膜又はランタン酸化（Ｌａ2Ｏ3）膜等の、高誘電率（ｈｉｇｈ−ｋ）膜を用いてもよい。ゲート電極１１２は、窒化タンタル（ＴａＮ）膜又は窒化チタン（ＴｉＮ）膜等の金属膜１１３とポリシリコン膜１１４とを積層した積層ゲート電極とすればよい。但し、積層ゲート電極に限らず、ポリシリコン電極又はメタルゲート電極等としてもよい。ポリシリコン膜１１４の上部には、シリサイド層１１５が形成されている。シリサイド層１１５は、コバルトシリサイド又はニッケルシリサイド等とすればよい。
【００２６】
ゲート電極１１２の側面上にはシリコン窒化膜（ＳｉＮ膜）からなるオフセットスペーサ１１７を介在させて、ＳｉＯ2膜からなるサイドウォール１１８が形成されている。素子領域１０１のゲート電極１１２の両側方には、リン又はヒ素等のｎ型不純物を含むｎ型のエクステンション領域１２１が形成されている。エクステンション領域１２１の外側方には、エクステンション領域１２１よりも高濃度のｎ型不純物を含むｎ型のソースドレイン領域１２２が形成されている。ソースドレイン領域は、一方がトランジスタのソースとなり、他方がドレインとなる。ソースドレイン領域１２２の上部には、シリサイド層１２３が形成されている。シリサイド層１２３はコバルトシリサイド又はニッケルシリサイド等とすればよい。
【００２７】
ゲート電極１１２及びサイドウォール１１８を覆うように、ＳｉＮ膜からなるコンタクトエッチストッパー１３２が形成され、コンタクトエッチストッパー１３２の上には、層間膜１３３が形成されている。層間膜１３３の上には配線（図示せず）が形成されており、配線とシリサイド層１２３とを接続するコンタクトプラグ１３４が形成されている。また、図示していないが、配線とシリサイド層１１５とを接続するコンタクトプラグも形成されている。
【００２８】
本実施形態の半導体装置は、ソースドレイン領域１２２がｎ型不純物だけでなく、炭素を含んでいる。ソースドレイン領域１２２に含まれる炭素は、主同位体である質量数が１２の同位体（12Ｃ）よりも質量数が大きい安定同位体である質量数が１３の同位体（13Ｃ）の存在比が天然存在比よりも高い。ソースドレイン領域１２２が13Ｃの存在比が天然存在比よりも高い炭素を含んでいることにより、通常の炭素を含んでいる場合よりも、チャネルに加わる引っ張り歪みを大きくし、ｎＭＯＳトランジスタの駆動電流を向上できる。
【００２９】
自然界に通常存在している炭素における同位体の存在比である天然存在比は、主同位体である12Ｃが９８．９原子％であり、主同位体よりも質量数が大きい安定同位体である13Ｃが１．１原子％である。ソースドレイン領域１２２に含まれる炭素は、13Ｃの存在比が天然存在比よりも大きければよく、少なくとも２原子％以上であることが好ましい。引っ張り歪みを発生させる効果を大きくするためには13Ｃの存在比を５０原子％以上とすることが好ましく、13Ｃの存在比を９０原子％以上とすることにより、引っ張り歪みをさらに効果的に発生させることが可能となる。
【００３０】
本実施形態の半導体装置は以下のようにして形成すればよい。まず、図２（ａ）に示すように、素子領域１０１の上にゲート絶縁膜１１１、ゲート電極１１２となる金属膜１１３及びポリシリコン膜１１４並びに炭素注入の際のマスクとなるＳｉＮ膜１３１を順次形成する。素子領域１０１は、シリコンを主成分とする半導体基板に素子分離領域（図示せず）を設けて他の領域と分離して形成すればよい。また、素子領域１０１には、ｐ型の不純物をイオン注入してｐウェル（図示せず）を形成する。ゲート絶縁膜１１１は、ＳｉＯ2膜とすればよく水蒸気酸化又は酸素雰囲気での酸化により形成すればよい。ゲート絶縁膜１１１は、ＳｉＯ2膜に代えてｈｉｇｈ−ｋ材料である、ＨｆＯ2膜、ＨｆＳｉＯＮ膜、ＺｒＯ2膜又はＬａ2Ｏ3膜等としてもよい。金属膜１１３はＴａＮ膜又はＴｉＮ膜等とすればい。ポリシリコン膜１１４中には、ホウ素等のｐ型不純物をイオン注入すればよい。ＳｉＮ膜１３１は膜厚を５０ｎｍ程度とし、ジクロロシランをシリコンソースとした減圧ＣＶＤ法等により形成すればよい。
【００３１】
次に、図２（ｂ）に示すように、ＳｉＮ膜１３１、ポリシリコン膜１１４、金属膜１１３及びゲート絶縁膜１１１をリソグラフィー及びドライエッチングにより選択的に除去して、ゲートスタックを形成する。ゲートスタックは、例えばゲート幅の最小寸法を３２ｎｍとし、ゲート高さの最小寸法を１５０ｎｍとすればよい。
【００３２】
次に、図２（ｃ）に示すように、ゲートスタックを覆うように、膜厚が２ｎｍ〜１０ｎｍ程度のＳｉＮ膜を形成した後、異方性ドライエッチングを行い、ゲートスタックの側面上にオフセットスペーサ１１７を形成する。オフセットスペーサ１１７となるＳｉＮ膜は、シラン又はジクロロシランをシリコンソースとした減圧ＣＶＤ法により形成すればよい。この後、ゲートスタック及びオフセットスペーサ１１７をマスクとして、素子領域１０１にリン又はヒ素等の不純物をイオン注入してｎ型のエクステンション領域１２１を形成する。
【００３３】
次に、ゲートスタック及びオフセットスペーサ１１７を覆うように、厚さが２ｎｍ〜１０ｎｍ程度のＳｉＯ2膜及び厚さが１０ｎｍ〜３０ｎｍ程度のＳｉＮ膜を順次堆積する。この後、図３（ａ）に示すようにＳｉＯ2膜をエッチング阻止層としてＳｉＮ膜を異方性エッチングした後、ＳｉＯ2膜をエッチングすることにより、断面Ｌ字状のサイドウォール１１８と、サイドウォール１１８を覆う外側サイドウォール１１９とを形成する。外側サイドウォール１１９となるＳｉＮ膜は、低温成膜が可能な原子層堆積（ＡＬＤ）法又は減圧化学気相堆積（ＣＶＤ）法等により形成すればよい。ＡＬＤ法の場合は、シリコンソースガスとしてジクロロシランを用い、窒素ソースとしてリモートプラズマ処理されたアンモニア（ＮＨ3）を用いればよい。減圧ＣＶＤ法の場合には、シリコンソースにビスターシャルブチルアミノシラン（ＢＴＢＡＳ）を用い、窒素ソースにアンモニアを用いればよい。なお、サイドウォール１１８は断面Ｌ字状に限らず、断面Ｉ字状であってもよい。
【００３４】
次に、図３（ｂ）に示すようにゲートスタック及びその側面上に形成されたサイドウォールをマスクとして、素子領域１０１に同位体分離等により13Ｃの存在比を天然存在比よりも高くした炭素イオンを注入する。炭素イオンの注入は、炭素クラスターイオン、炭素モノマーイオン又は分子状の炭素イオン等により行えばよい。炭素イオンの基板中におけるピーク濃度が１原子％〜３原子％程度となるような条件でイオン注入を行うことが好ましい。続いて、リン又はヒ素等のｎ型不純物をイオン注入して、ｎ型のソースドレイン領域１２２を形成する。炭素イオンを５×１０15atoms／ｃｍ2〜５×１０16atoms／ｃｍ2程度注入することにより素子領域１０１の上部はアモルファス化されるため、ソースドレイン領域１２２を浅いイオン注入層とすることができる。この後、熱処理を行い注入した炭素及び不純物の活性化を行う。注入種を活性化するための熱処理は、注入種の拡散を小さくし、活性化率を上げるために瞬間的に１０００℃以上の高温熱処理を加えるスパイクランプアニール又はさらに熱処理時間を短くしたレーザーアニール若しくはフラッシュアニール等のミリセックアニールを用いることが好ましい。
【００３５】
次に、図３（ｃ）に示すように燐酸洗浄にて、ゲートスタック上のＳｉＮ膜１３１及び外側サイドウォール１１９を除去する。なお、外側サイドウォール１１９は除去しなくてもよい。
【００３６】
次に、図４（ａ）に示すように、ポリシリコン膜１１４及びソースドレイン領域１２２の上に形成された自然酸化膜を洗浄又はケミカルドライエッチング処理にて除去した後、ポリシリコン膜１１４及びソースドレイン領域１２２の上部にそれぞれ、シリサイド層１１５及びシリサイド層１２３を形成する。シリサイド層１１５及びシリサイド層１２３は、ニッケル又はコバルトを堆積した後、熱処理を行うことにより形成する。熱処理の温度は５５０℃以下とすることが好ましく、例えば３５０℃にて１回目の熱処理をした後、未反応のニッケル等を除去し、５５０℃にて２回目の熱処理を行えばよい。ニッケルを堆積する際には、スパッタターゲットとしてのニッケル金属中に５％程度の白金を含んだニッケル白金の合金を用いてもよい。
【００３７】
次に、図４（ｂ）に示すように、少なくとも素子領域１０１の上に厚さが５０ｎｍ程度のＳｉＮ膜からなるコンタクトエッチストッパー１３２を形成する。コンタクトエッチストッパー１３２は、高い内部応力を持つＳｉＮ膜を用いるのが好ましく、例えば１５００ＭＰａ以上の引っ張り応力を持つＳｉＮ膜を形成すればよい。このようにすれば、チャネル領域により効果的に引っ張り応力を加えることができる。
【００３８】
次に、図４（ｃ）に示すように、コンタクトエッチストッパー１３２の上に厚さが５００ｎｍ程度のＳｉＯ2膜からなる層間膜１３３を、純常圧ＣＶＤ法等を用いて形成する。層間膜１３３は、成膜後に化学機械的研磨（ＣＭＰ）法等により平坦化し、リソグラフィー及びドライエッチングによりコンタクトホール１３３ａを形成する。ドライエッチングは、層間膜１３３をエッチングする第１ステップと、コンタクトエッチストッパー１３２をエッチングする第２ステップとを有する。第２ステップにおいて、ソースドレイン領域のシリサイド層１２３が露出する。このため、第２ステップのエッチングガスに酸素が含まれていると、シリサイド層１２３が酸化されて抵抗が上昇する。また、ソースドレイン領域１２２に酸素が拡散して、結晶格子の緩和が生じ易くなる。このため、第２ステップにおいては酸素を含まないエッチングガスを用いることが好ましい。この後、コンタクトホール１３３ａを埋めるようにコンタクトプラグを形成する。さらに必要に応じて配線層を形成する。
【００３９】
以下に、炭素イオンの注入についてさらに詳細に説明する。炭素イオンの注入には、例えば図５に示すようなイオン注入装置を用いればよい。二酸化炭素（ＣＯ2）等を用いてイオン源において発生させた炭素モノマーイオンは、引き出し電極により加速されて電磁レンズを通過した後、同位体分離器に導入される。同位体分離器は分析電磁石を有し、炭素モノマーイオンを質量に応じて異なる軌道に導くことができる。12Ｃにより構成された炭素モノマーイオンと13Ｃにより構成された炭素モノマーイオンとは質量が異なるため、異なる軌道を進む。従って、12Ｃにより構成された炭素モノマーイオンと13Ｃにより構成された炭素モノマーイオンとを分離し、13Ｃからなる炭素モノマーイオンのみをソースドレイン領域に注入することができる。炭素モノマーイオンに限らず、炭素を含んだ分子状のイオンについても、同様に13Ｃと12Ｃとを分離することができる。Ｃ5Ｈ5又はＣ7Ｈ7等の炭素クラスターイオンを用いる場合は、13Ｃのみを含んだクラスターイオンをイオン源から引き出すことは効率が悪いため、あらかじめ13Ｃのみにより構成されたＣ5Ｈ5又はＣ7Ｈ7等を作成し、これをソースドレイン領域にイオン注入すればよい。
【００４０】
図６は、13Ｃからなる炭素モノマーイオンをシリコン基板にイオン注入した後、７００℃で３０秒間ランプアニールして固相成長させたサンプルを、昇温脱離ガス法（ＴＤＳ）により分析した例を示している。昇温速度は５℃／ｓとした。脱離したガス中の12Ｃはバックグラウンドレベルであり、13Ｃのみがイオン注入されていることが明らかである。但し、注入する炭素イオンの全てが13Ｃとなっている必要はない、最終的にソースドレイン領域に含まれる炭素において13Ｃの存在比を、天然存在比よりも大きくすることができればよく、２原子％以上とすることが好ましく、５０原子％以上とすることがより好ましく、９０原子％以上とすることがさらに好ましい。
【００４１】
次に、ソースドレイン領域に含まれる炭素において13Ｃの存在比を天然存在比よりも高くすることにより、ｎＭＯＳトランジスタの駆動力が向上する理由を説明する。一般に、化合物中の原子を同位体に置換すると元の原子との質量の違いにより結合エネルギーが変化し、質量数が大きい同位体ほど結合エネルギーは強くなる。このため、主同位体を質量数が大きい同位体に置換した場合には、反応速度が遅くなる一次の同位体効果が生じる。
【００４２】
シリコンと炭素との結合の場合、シリコンの最外殻の電子雲（ｓｐ3混成軌道）と、炭素の最外殻の電子雲（ｓｐ3混成軌道）との重なりにより共有結合が形成される。図７に示すようにポテンシャルエネルギーは、原子間距離により変化し、ポテンシャルエネルギーが最も低い原子間距離において安定する。このポテンシャルエネルギーを結合エネルギーと呼び、シリコンと炭素の単結合の場合、結合エネルギーは次の式（１）により表される。
【００４３】
Ｓｉ−Ｃ＝Ｓｉ＋Ｃ−４５１ｋＪ／ｍｏｌ・・・（１）
自然界に通常存在する炭素とシリコンとの結合の場合には、ポテンシャルエネルギーと原子間距離とは、図７において破線で示すようになる。一方、炭素を質量数が大きい13Ｃに置換すると、図７において実線で示すように結合エネルギーが増大する。これは、電子雲の重なり密度が増加するためであり、２重結合や３重結合に見られるように、原子―原子間距離が縮小する。シリコンと炭素との原子間距離が縮小することによりソースドレイン領域全体が圧縮されるため、チャネル部分の引っ張り歪が増加する。その結果、チャネルにおける電子の移動度が向上し、ｎＮＭＯＳトランジスタの駆動能力が向上する。
【００４４】
図８においてＡのラインに示すように、ソースドレイン領域が13Ｃの存在比が１．１原子％である通常の炭素を含む場合には、オフ電流（Ｉｏｆｆ）を２００ｐＡ／μｍとした際のオン電流（Ｉｏｎ）は約５６０μＡ／μｍであった。一方、ソースドレイン領域に含まれる炭素における13Ｃの存在比を約９０原子％とした場合には、Ｂのラインに示すようにオフ電流を２００ｐＡ／μｍとした際のオン電流が約５９５μＡ／μｍとなり、６．３％増加した。このように、ソースドレイン領域に含まれる炭素において、12Ｃと比べて質量が８．３％大きい13Ｃの存在比を天然存在比よりも高くすることにより、ｎＭＯＳトランジスタの駆動電流を増大させることが可能となる。
【００４５】
（第２の実施形態）
第１の実施形態においては、ソースドレイン領域に含まれる炭素を主同位体よりも質量数が大きい安定同位体に置換することにより、炭素とシリコンとの原子間距離を小さくする例を示したが、ソースドレイン領域を構成するシリコンを主同位体よりも質量数が大きい安定同位体に置換してもよい。シリコンを質量数が大きい同位体に置換した場合にもシリコンと炭素との原子間距離を小さくし、チャネルに加わる引っ張り歪を増大させることができる。また、炭素とシリコンとの両方を質量数が大きい同位体に置換してもよい。
【００４６】
自然界に通常存在しているシリコンの同位体の存在比である天然存在比は、主同位体である質量数が２８の同位体（28Ｓｉ）が９２．２原子％、質量数が２９の同位体（29Ｓｉ）が４．６原子％、質量数が３０の同位体（30Ｓｉ）が３．１原子％である。ソースドレイン領域におけるシリコンは、主同位体よりも質量数が大きい安定同位体の存在比が天然存在比よりも大きければよく、29Ｓｉ及び30Ｓｉの存在比の和が８原子％以上であることが好ましい。引っ張り歪みを発生させる効果を大きくするためには29Ｓｉ及び30Ｓｉの存在比の和を５０原子％以上とすることが好ましく、９０原子％以上とすることにより、引っ張り歪みをさらに効果的に発生させることが可能となる。29Ｓｉの存在比だけを天然存在比より高くしても、30Ｓｉの存在比だけを天然存在比より高くしても、29Ｓｉ及び30Ｓｉの両方の存在比を天然存在比より高くしてもよい。
【００４７】
ソースドレイン領域においてシリコンを質量数が大きい同位体に置換する場合には、以下のようにすればよい。図３（ａ）までの工程と同様にして、ゲートスタックの側面上にサイドウォールを形成した後、図９（ａ）に示すように四フッ化炭素（ＣＦ4）とオゾン（Ｏ3）とを用いて、素子領域１０１の露出した部分を等方的にエッチングしてリセス１４１を形成する。なお、異方性エッチングにより、上端部と下端部とのサイズがほぼ等しいリセスを形成してもよい。
【００４８】
次に、図９（ｂ）に示すようにリセス１４１において、結晶性シリコンをエピタキシャル成長させる。エピタキシャル成長の際に、シリコンソースと共に炭素ソースを供給することにより炭素含有シリコン層１５１とする。シリコンソースにはトリシラン（Ｓｉ3Ｈ8）、ジクロロシラン（ＳｉＨ2Ｃｌ2）又はモノシラン（ＳｉＨ4）等のシラン系のガスを用い、炭素ソースにはモノメチルシラン（ＣＨ3ＳｉＨ3）又はジメチルシラン（（ＣＨ3）2ＳｉＨ2）等を用いればよい。炭素ソースの供給量は、炭素含有シリコン層１５１における炭素の含有量が１原子％〜３原子％程度となるように調整すればよい。
【００４９】
シリコンソースには、シリコン原子が29Ｓｉ又は30Ｓｉに置換された化合物を用いる。シリコンソースにおける29Ｓｉ及び30Ｓｉの存在比は高い方が好ましいが、29Ｓｉ及び30Ｓｉの存在比の和が天然存在比よりも大きければよい。29Ｓｉの天然存在比は４．６原子％であり、30Ｓｉの天然存在比は３．１原子％であるため、29Ｓｉ及び30Ｓｉの存在比の和を８原子％程度以上とすればよい。より効率的に引っ張り歪みを発生させるためには、29Ｓｉ及び30Ｓｉの存在比の和を５０原子％以上とすることが好ましく、９０原子％以上とすることがさらに好ましい。
【００５０】
また、炭素ソースに、炭素原子が13Ｃに置換された化合物を用いれば、シリコンと炭素との両方を質量数が大きい同位体とすることができ、シリコンと炭素との原子間距離をより小さくでき、引っ張り歪みをさらに効果的に発生させることが可能となる。炭素ソースにおける13Ｃの存在比は高い方が好ましいが、13Ｃの存在比が天然存在比よりも高ければよい。13Ｃの天然存在比は１．１原子％であるから、２原子％程度以上とすればよい。より効果的に引っ張り歪みを発生させるためには13Ｃの存在比を５０％以上とすることが好ましく、９０原子％以上とすることがさらに好ましい。
【００５１】
炭素含有シリコン膜１５１をエピタキシャル成長する際には、サイドウォール等の上にアモルファスシリコン膜が副成されるが、エピタキシャル成長の際に、塩酸ガス又は塩素ガスを加えることにより、アモルファスシリコン膜を除去することができる。この場合、エピタキシャル成長を行うチャンバー内は、アモルファスシリコン膜と塩素原子とが反応し気化する圧力及び温度に設定する。例えば、温度を７００℃、圧力を１０Ｔｏｒｒ（約１３００Ｐａ）とすればよい。このようにすれば、エピタキシャル膜とアモルファス膜とのエッチング選択比を１対１０以上とすることができる。
【００５２】
炭素含有シリコン膜１５１を形成した後、リン又はヒ素等のｎ型不純物を注入してソースドレイン領域を形成し、熱処理を行いソースドレイン領域の活性化を行う。この後、図３（ｃ）〜図４（ｃ）に示した工程と同様にして、層間絶縁膜の形成及びコンタクトの形成等を行えばよい。
【００５３】
炭素含有シリコン膜を30Ｓｉの存在比が５０原子％（28Ｓｉの存在比は約４８原子％、28Ｓｉの存在比は約２原子％）のモノシランからなるシリコンソースと、13Ｃの存在比が９０原子％のモノメチルシランからなる炭素ソースとを用いて、エピタキシャル成長させたｎＭＯＳトランジスタについて駆動電流を測定した。図８においてＡのラインに示すように、ソースドレイン領域を構成するシリコンが通常のシリコンであり、ソースドレイン領域に含まれる炭素が通常の炭素であるｎＭＯＳトランジスタの場合には、オフ電流が２００ｐＡ／μｍの際のオン電流が５６０μＡ／μｍであった。一方、Ｃのラインに示すようにソースドレイン領域において30Ｓｉの存在比及び13Ｃの存在比を天然存在比よりも高くした場合には、オン電流が６２５μＡ／μｍとなり、１１．６％増大した。
【００５４】
第２の実施形態において、ソースドレイン領域を形成する際に供給する炭素ソースは、必ずしも13Ｃの存在比が天然存在比よりも高い必要はない。28Ｓｉを30Ｓｉとすることにより質量が約７．１増大するため、引っ張り歪みの増大が期待される。
【００５５】
エピタキシャル成長の際に炭素を供給することにより、ソースドレイン領域に炭素を導入する例を示したが、結晶性シリコンからなるエピタキシャル成長層を形成した後、第１の実施形態と同様にして炭素イオンをエピタキシャル成長層に注入してもよい。この場合には、13Ｃに置換された炭素イオンを注入することが好ましいが、通常の炭素原子からなる炭素イオンであってもよい。
【００５６】
エピタキシャル成長の際に、リン等の不純物をドープしてもよい。リンをドープする場合にはシリコンソース及び炭素ソースと共にフォスヒン（ＰＨ3）を供給すればよい。また、原料ガスにゲルマン（ＧｅＨ4）を添加することにより、炭素含有シリコンゲルマニウム層を形成してもよい。
【００５７】
第１の実施形態及び第２の実施形態において、ｎＭＯＳトランジスタについてのみ説明したが、基板上にはｐＭＯＳトランジスタ等の他の半導体素子が形成されていてもよい。また、基板上に存在する全てのｎＭＯＳトランジスタのソースドレイン領域に炭素を導入する必要はない。
【００５８】
第１の実施形態及び第２の実施形態の半導体装置は、同位体の存在比を制御できるため、熱処理の際に生じるシリコン―炭素格子振動のウェハ面内におけるばらつきを低減できる。このため、ウェハ面内におけるトランジスタの駆動能力のばらつきを低減することができるという利点も得られる。
【産業上の利用可能性】
【００５９】
本発明に係る半導体装置及びその製造方法は、ソースドレイン領域に十分な引っ張り歪みを発生させさせることができ、駆動電流を向上したｎＭＯＳトランジスタを備えた半導体装置等として有用である。
【符号の説明】
【００６０】
１０１ 素子領域
１１１ ゲート絶縁膜
１１２ ゲート電極
１１３ 金属膜
１１４ ポリシリコン膜
１１５ シリサイド層
１１７ オフセットスペーサ
１１８ サイドウォール
１１９ 外側サイドウォール
１２１ エクステンション領域
１２２ ソースドレイン領域
１２３ シリサイド層
１３１ ＳｉＮ膜
１３２ コンタクトエッチストッパー
１３３ 層間膜
１３４ コンタクトプラグ
１４１ リセス
１５１ 炭素含有シリコン膜
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にチャネルに歪みを加えたｎＭＯＳトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高速化及び高集積化に伴い、トランジスタの微細化が進められている。しかし、微細なレジストマスクを形成するリソグラフィー装置の価格は高騰しており、微細化における半導体装置のコストパフォーマンスが悪化している。このため、微細化によらない半導体装置の高速化が検討されている。例えば、ゲート絶縁膜に高誘電体膜を用いることにより、ゲート絶縁膜の実効膜厚を薄く且つゲートリーク電流を抑える技術が報告されている。また、ソースドレイン領域にシリコン原子よりも格子間隔が大きいゲルマニウムを導入することによりゲート絶縁膜の下側のシリコン格子に圧縮歪を加え、正孔の移動度を向上させて、ｐ型金酸化膜半導体（ｐＭＯＳ）トランジスタの動作を高速化する技術が報告されている（例えば、特許文献１を参照。）。また、シリコン原子よりも格子間隔が小さい炭素をソースドレイン領域に導入することによりゲート絶縁膜の下側のシリコン格子に引っ張り歪みを加え、電子の移動度を向上させて、ｎ型金属酸化膜半導体（ｎＭＯＳ）トランジスタ動作を高速化させる技術も報告されている。
【０００３】
ソースドレイン領域に炭素を導入する方法としては、例えば、基板のソースドレイン領域となる部分にリセスを形成し、シラン系のシリコンソースガスと、モノメチルシラン等の炭素ソースガスとを用いてリセスに炭素を含むシリコンエピタキシャル層を形成する方法が知られている。また、炭素をソースドレイン領域にイオン注入した後、９００℃程度の熱処理を行うことにより固相成長させ、シリコンと炭素とを結合させる方法が報告されている（例えば、特許文献２、非特許文献１及び２を参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１９６５４９号公報
【特許文献２】特開２００６−２１６９５５号公報
【非特許文献】
【０００５】
【非特許文献１】Yee-Chia Yeo, SSDM., p.162-163, 2006年
【非特許文献２】Yaocheng Liu et al., VLSI Tech Dig., p.44-45, 2007年
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来のソースドレン領域に炭素を導入することによりｎＭＯＳトランジスタの動作を高速化する方法には、以下のような問題がある。炭素は、原子半径がシリコンの７０％程度しかなく、炭素はシリコンの格子間に存在することができる。このため、ソースドレイン領域に炭素を導入しても、炭素とシリコンとが結合した結晶格子が形成されにくく、十分な引っ張り歪みを発生させることが困難である。
【０００７】
また、トランジスタを形成する際には、イオン注入された不純物の活性化処理、フォトレジストを除去するアッシング処理及びシリサイド化処理等の熱処理が行われる。熱処理の際に、ソースドレイン領域に形成されたエピタキシャル層において歪みの状態が不完全となり、格子間の緩和が生じる。このため、十分な引っ張り歪みを発生させることができず、電子の移動度を向上できない。
【０００８】
本発明は、前記の問題を解決し、電子の移動度を向上したｎＭＯＳトランジスタを備えた半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置を、ｎＭＯＳトランジスタのソースドレイン領域において、シリコン及び炭素の少なくとも一方について主同位体よりも質量が大きい同位体の存在比を天然存在比よりも高くした構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、半導体基板の素子領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、素子領域におけるゲート電極の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域とを備え、ソースドレイン領域を構成するシリコン及びソースドレイン領域に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高い。
【００１１】
本発明に係る半導体装置は、ソースドレイン領域を構成するシリコン及びソースドレイン領域に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高い。このため、ソースドレイン領域においてシリコンと炭素との原子間距離が縮小し、ソースドレイン領域が通常よりも収縮する。従って、チャネルに十分な引っ張り歪みが加わり、電子の移動度を向上させることができる。その結果、駆動電流が向上しトランジスタを高速化できる。
【００１２】
本発明の半導体装置において、ソースドレイン領域は、ゲート電極の両側方に形成された凹部に埋め込まれたシリコンを含む結晶成長層であり、ソースドレイン領域を構成するシリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が８原子％以上であればよい。
【００１３】
本発明の半導体装置において、ソースドレイン領域に含まれる炭素は、質量数が１３の同位体の存在比が２原子％以上であればよく、９０原子％以上であってもよい。
【００１４】
本発明の半導体装置において、ソースドレイン領域を構成するシリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が９０原子％以上であってもよい。
【００１５】
本発明の半導体装置において、ｎ型不純物は、ヒ素及びリンの少なくとも一方であることが好ましい。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板の素子領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、素子領域におけるゲート電極の両側方に、炭素を注入する工程と、素子領域におけるゲート電極の両側方に、ｎ型不純物を注入する工程と、ｎ型不純物及び炭素を活性化する工程とを備え、炭素は、質量数が１３の同位体の存在比が天然存在比よりも高い。
【００１７】
本発明の半導体装置の製造方法において、炭素を注入する工程では、質量数が１３の同位体の存在比が天然存在比よりも高い炭素モノマーイオン、炭素クラスターイオン又は炭素を含んだ分子状のイオンを注入することが好ましい。
【００１８】
本発明に係る半導体装置の製造方法は、半導体基板の素子領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、素子領域におけるゲート電極の両側方に凹部を形成する工程と、凹部にシリコン及び炭素を含む層を結晶成長する工程と、シリコン及び炭素を含む層にｎ型不純物を導入する工程と、ｎ型不純物を活性化する工程とを備え、シリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が天然存在比よりも高い。
【００１９】
本発明の半導体装置の製造方法において、シリコン及び炭素を含む層を結晶成長する工程では、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が天然存在比よりも高いシリコンを含むシリコンソースガスと、炭素ソースガスとを用いることが好ましい。
【００２０】
本発明の半導体装置の製造方法において、炭素ソースガスは、質量数が１３の同位体の存在比が天然存在比よりも高い炭素を含むことが好ましい。
【００２１】
本発明の半導体装置の製造方法において、ｎ型不純物は、ヒ素又はリンの少なくとも一方であることが好ましい。
【発明の効果】
【００２２】
本発明に係る半導体装置によれば、ソースドレイン領域に十分な引っ張り歪みを発生させ、電子の移動度を向上したｎＭＯＳトランジスタを備えた半導体装置を実現できる。
【図面の簡単な説明】
【００２３】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】イオン注入装置を示す概略図である。
【図６】13Ｃにより構成された炭素イオンを注入した場合の昇温脱ガス特性を示す図である。
【図７】ポテンシャルエネルギーと原子間距離との関係を示す図である。
【図８】トランジスタの駆動能力を示す図である。
【図９】（ａ）及び（ｂ）は第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００２４】
（第１の実施形態）
第１の実施形態に係る半導体装置は、図１に示すようにｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタは、シリコン基板の素子領域１０１の上にゲート絶縁膜１１１を介在させて形成されたゲート電極１１２を有している。素子領域１０１にはｐ型不純物が注入されたｐウェル（図示せず）が形成されている。図示していないがシリコン基板には複数の素子領域が形成されており、素子領域同士はシリコン酸化膜等からなる素子分離領域により互いに分離されている。
【００２５】
ゲート絶縁膜１１１は、水蒸気酸化又は酸素を酸化種とする加湿酸化等により形成したシリコン酸化膜（ＳｉＯ2）とすればよい。また、ハフニウム酸化（ＨｆＯ2）膜、ハフニウムシリコン酸窒化（ＨｆＳｉＯＮ）膜、ジルコニウム酸化（ＺｒＯ2）膜又はランタン酸化（Ｌａ2Ｏ3）膜等の、高誘電率（ｈｉｇｈ−ｋ）膜を用いてもよい。ゲート電極１１２は、窒化タンタル（ＴａＮ）膜又は窒化チタン（ＴｉＮ）膜等の金属膜１１３とポリシリコン膜１１４とを積層した積層ゲート電極とすればよい。但し、積層ゲート電極に限らず、ポリシリコン電極又はメタルゲート電極等としてもよい。ポリシリコン膜１１４の上部には、シリサイド層１１５が形成されている。シリサイド層１１５は、コバルトシリサイド又はニッケルシリサイド等とすればよい。
【００２６】
ゲート電極１１２の側面上にはシリコン窒化膜（ＳｉＮ膜）からなるオフセットスペーサ１１７を介在させて、ＳｉＯ2膜からなるサイドウォール１１８が形成されている。素子領域１０１のゲート電極１１２の両側方には、リン又はヒ素等のｎ型不純物を含むｎ型のエクステンション領域１２１が形成されている。エクステンション領域１２１の外側方には、エクステンション領域１２１よりも高濃度のｎ型不純物を含むｎ型のソースドレイン領域１２２が形成されている。ソースドレイン領域は、一方がトランジスタのソースとなり、他方がドレインとなる。ソースドレイン領域１２２の上部には、シリサイド層１２３が形成されている。シリサイド層１２３はコバルトシリサイド又はニッケルシリサイド等とすればよい。
【００２７】
ゲート電極１１２及びサイドウォール１１８を覆うように、ＳｉＮ膜からなるコンタクトエッチストッパー１３２が形成され、コンタクトエッチストッパー１３２の上には、層間膜１３３が形成されている。層間膜１３３の上には配線（図示せず）が形成されており、配線とシリサイド層１２３とを接続するコンタクトプラグ１３４が形成されている。また、図示していないが、配線とシリサイド層１１５とを接続するコンタクトプラグも形成されている。
【００２８】
本実施形態の半導体装置は、ソースドレイン領域１２２がｎ型不純物だけでなく、炭素を含んでいる。ソースドレイン領域１２２に含まれる炭素は、主同位体である質量数が１２の同位体（12Ｃ）よりも質量数が大きい安定同位体である質量数が１３の同位体（13Ｃ）の存在比が天然存在比よりも高い。ソースドレイン領域１２２が13Ｃの存在比が天然存在比よりも高い炭素を含んでいることにより、通常の炭素を含んでいる場合よりも、チャネルに加わる引っ張り歪みを大きくし、ｎＭＯＳトランジスタの駆動電流を向上できる。
【００２９】
自然界に通常存在している炭素における同位体の存在比である天然存在比は、主同位体である12Ｃが９８．９原子％であり、主同位体よりも質量数が大きい安定同位体である13Ｃが１．１原子％である。ソースドレイン領域１２２に含まれる炭素は、13Ｃの存在比が天然存在比よりも大きければよく、少なくとも２原子％以上であることが好ましい。引っ張り歪みを発生させる効果を大きくするためには13Ｃの存在比を５０原子％以上とすることが好ましく、13Ｃの存在比を９０原子％以上とすることにより、引っ張り歪みをさらに効果的に発生させることが可能となる。
【００３０】
本実施形態の半導体装置は以下のようにして形成すればよい。まず、図２（ａ）に示すように、素子領域１０１の上にゲート絶縁膜１１１、ゲート電極１１２となる金属膜１１３及びポリシリコン膜１１４並びに炭素注入の際のマスクとなるＳｉＮ膜１３１を順次形成する。素子領域１０１は、シリコンを主成分とする半導体基板に素子分離領域（図示せず）を設けて他の領域と分離して形成すればよい。また、素子領域１０１には、ｐ型の不純物をイオン注入してｐウェル（図示せず）を形成する。ゲート絶縁膜１１１は、ＳｉＯ2膜とすればよく水蒸気酸化又は酸素雰囲気での酸化により形成すればよい。ゲート絶縁膜１１１は、ＳｉＯ2膜に代えてｈｉｇｈ−ｋ材料である、ＨｆＯ2膜、ＨｆＳｉＯＮ膜、ＺｒＯ2膜又はＬａ2Ｏ3膜等としてもよい。金属膜１１３はＴａＮ膜又はＴｉＮ膜等とすればい。ポリシリコン膜１１４中には、ホウ素等のｐ型不純物をイオン注入すればよい。ＳｉＮ膜１３１は膜厚を５０ｎｍ程度とし、ジクロロシランをシリコンソースとした減圧ＣＶＤ法等により形成すればよい。
【００３１】
次に、図２（ｂ）に示すように、ＳｉＮ膜１３１、ポリシリコン膜１１４、金属膜１１３及びゲート絶縁膜１１１をリソグラフィー及びドライエッチングにより選択的に除去して、ゲートスタックを形成する。ゲートスタックは、例えばゲート幅の最小寸法を３２ｎｍとし、ゲート高さの最小寸法を１５０ｎｍとすればよい。
【００３２】
次に、図２（ｃ）に示すように、ゲートスタックを覆うように、膜厚が２ｎｍ〜１０ｎｍ程度のＳｉＮ膜を形成した後、異方性ドライエッチングを行い、ゲートスタックの側面上にオフセットスペーサ１１７を形成する。オフセットスペーサ１１７となるＳｉＮ膜は、シラン又はジクロロシランをシリコンソースとした減圧ＣＶＤ法により形成すればよい。この後、ゲートスタック及びオフセットスペーサ１１７をマスクとして、素子領域１０１にリン又はヒ素等の不純物をイオン注入してｎ型のエクステンション領域１２１を形成する。
【００３３】
次に、ゲートスタック及びオフセットスペーサ１１７を覆うように、厚さが２ｎｍ〜１０ｎｍ程度のＳｉＯ2膜及び厚さが１０ｎｍ〜３０ｎｍ程度のＳｉＮ膜を順次堆積する。この後、図３（ａ）に示すようにＳｉＯ2膜をエッチング阻止層としてＳｉＮ膜を異方性エッチングした後、ＳｉＯ2膜をエッチングすることにより、断面Ｌ字状のサイドウォール１１８と、サイドウォール１１８を覆う外側サイドウォール１１９とを形成する。外側サイドウォール１１９となるＳｉＮ膜は、低温成膜が可能な原子層堆積（ＡＬＤ）法又は減圧化学気相堆積（ＣＶＤ）法等により形成すればよい。ＡＬＤ法の場合は、シリコンソースガスとしてジクロロシランを用い、窒素ソースとしてリモートプラズマ処理されたアンモニア（ＮＨ3）を用いればよい。減圧ＣＶＤ法の場合には、シリコンソースにビスターシャルブチルアミノシラン（ＢＴＢＡＳ）を用い、窒素ソースにアンモニアを用いればよい。なお、サイドウォール１１８は断面Ｌ字状に限らず、断面Ｉ字状であってもよい。
【００３４】
次に、図３（ｂ）に示すようにゲートスタック及びその側面上に形成されたサイドウォールをマスクとして、素子領域１０１に同位体分離等により13Ｃの存在比を天然存在比よりも高くした炭素イオンを注入する。炭素イオンの注入は、炭素クラスターイオン、炭素モノマーイオン又は分子状の炭素イオン等により行えばよい。炭素イオンの基板中におけるピーク濃度が１原子％〜３原子％程度となるような条件でイオン注入を行うことが好ましい。続いて、リン又はヒ素等のｎ型不純物をイオン注入して、ｎ型のソースドレイン領域１２２を形成する。炭素イオンを５×１０15atoms／ｃｍ2〜５×１０16atoms／ｃｍ2程度注入することにより素子領域１０１の上部はアモルファス化されるため、ソースドレイン領域１２２を浅いイオン注入層とすることができる。この後、熱処理を行い注入した炭素及び不純物の活性化を行う。注入種を活性化するための熱処理は、注入種の拡散を小さくし、活性化率を上げるために瞬間的に１０００℃以上の高温熱処理を加えるスパイクランプアニール又はさらに熱処理時間を短くしたレーザーアニール若しくはフラッシュアニール等のミリセックアニールを用いることが好ましい。
【００３５】
次に、図３（ｃ）に示すように燐酸洗浄にて、ゲートスタック上のＳｉＮ膜１３１及び外側サイドウォール１１９を除去する。なお、外側サイドウォール１１９は除去しなくてもよい。
【００３６】
次に、図４（ａ）に示すように、ポリシリコン膜１１４及びソースドレイン領域１２２の上に形成された自然酸化膜を洗浄又はケミカルドライエッチング処理にて除去した後、ポリシリコン膜１１４及びソースドレイン領域１２２の上部にそれぞれ、シリサイド層１１５及びシリサイド層１２３を形成する。シリサイド層１１５及びシリサイド層１２３は、ニッケル又はコバルトを堆積した後、熱処理を行うことにより形成する。熱処理の温度は５５０℃以下とすることが好ましく、例えば３５０℃にて１回目の熱処理をした後、未反応のニッケル等を除去し、５５０℃にて２回目の熱処理を行えばよい。ニッケルを堆積する際には、スパッタターゲットとしてのニッケル金属中に５％程度の白金を含んだニッケル白金の合金を用いてもよい。
【００３７】
次に、図４（ｂ）に示すように、少なくとも素子領域１０１の上に厚さが５０ｎｍ程度のＳｉＮ膜からなるコンタクトエッチストッパー１３２を形成する。コンタクトエッチストッパー１３２は、高い内部応力を持つＳｉＮ膜を用いるのが好ましく、例えば１５００ＭＰａ以上の引っ張り応力を持つＳｉＮ膜を形成すればよい。このようにすれば、チャネル領域により効果的に引っ張り応力を加えることができる。
【００３８】
次に、図４（ｃ）に示すように、コンタクトエッチストッパー１３２の上に厚さが５００ｎｍ程度のＳｉＯ2膜からなる層間膜１３３を、純常圧ＣＶＤ法等を用いて形成する。層間膜１３３は、成膜後に化学機械的研磨（ＣＭＰ）法等により平坦化し、リソグラフィー及びドライエッチングによりコンタクトホール１３３ａを形成する。ドライエッチングは、層間膜１３３をエッチングする第１ステップと、コンタクトエッチストッパー１３２をエッチングする第２ステップとを有する。第２ステップにおいて、ソースドレイン領域のシリサイド層１２３が露出する。このため、第２ステップのエッチングガスに酸素が含まれていると、シリサイド層１２３が酸化されて抵抗が上昇する。また、ソースドレイン領域１２２に酸素が拡散して、結晶格子の緩和が生じ易くなる。このため、第２ステップにおいては酸素を含まないエッチングガスを用いることが好ましい。この後、コンタクトホール１３３ａを埋めるようにコンタクトプラグを形成する。さらに必要に応じて配線層を形成する。
【００３９】
以下に、炭素イオンの注入についてさらに詳細に説明する。炭素イオンの注入には、例えば図５に示すようなイオン注入装置を用いればよい。二酸化炭素（ＣＯ2）等を用いてイオン源において発生させた炭素モノマーイオンは、引き出し電極により加速されて電磁レンズを通過した後、同位体分離器に導入される。同位体分離器は分析電磁石を有し、炭素モノマーイオンを質量に応じて異なる軌道に導くことができる。12Ｃにより構成された炭素モノマーイオンと13Ｃにより構成された炭素モノマーイオンとは質量が異なるため、異なる軌道を進む。従って、12Ｃにより構成された炭素モノマーイオンと13Ｃにより構成された炭素モノマーイオンとを分離し、13Ｃからなる炭素モノマーイオンのみをソースドレイン領域に注入することができる。炭素モノマーイオンに限らず、炭素を含んだ分子状のイオンについても、同様に13Ｃと12Ｃとを分離することができる。Ｃ5Ｈ5又はＣ7Ｈ7等の炭素クラスターイオンを用いる場合は、13Ｃのみを含んだクラスターイオンをイオン源から引き出すことは効率が悪いため、あらかじめ13Ｃのみにより構成されたＣ5Ｈ5又はＣ7Ｈ7等を作成し、これをソースドレイン領域にイオン注入すればよい。
【００４０】
図６は、13Ｃからなる炭素モノマーイオンをシリコン基板にイオン注入した後、７００℃で３０秒間ランプアニールして固相成長させたサンプルを、昇温脱離ガス法（ＴＤＳ）により分析した例を示している。昇温速度は５℃／ｓとした。脱離したガス中の12Ｃはバックグラウンドレベルであり、13Ｃのみがイオン注入されていることが明らかである。但し、注入する炭素イオンの全てが13Ｃとなっている必要はない、最終的にソースドレイン領域に含まれる炭素において13Ｃの存在比を、天然存在比よりも大きくすることができればよく、２原子％以上とすることが好ましく、５０原子％以上とすることがより好ましく、９０原子％以上とすることがさらに好ましい。
【００４１】
次に、ソースドレイン領域に含まれる炭素において13Ｃの存在比を天然存在比よりも高くすることにより、ｎＭＯＳトランジスタの駆動力が向上する理由を説明する。一般に、化合物中の原子を同位体に置換すると元の原子との質量の違いにより結合エネルギーが変化し、質量数が大きい同位体ほど結合エネルギーは強くなる。このため、主同位体を質量数が大きい同位体に置換した場合には、反応速度が遅くなる一次の同位体効果が生じる。
【００４２】
シリコンと炭素との結合の場合、シリコンの最外殻の電子雲（ｓｐ3混成軌道）と、炭素の最外殻の電子雲（ｓｐ3混成軌道）との重なりにより共有結合が形成される。図７に示すようにポテンシャルエネルギーは、原子間距離により変化し、ポテンシャルエネルギーが最も低い原子間距離において安定する。このポテンシャルエネルギーを結合エネルギーと呼び、シリコンと炭素の単結合の場合、結合エネルギーは次の式（１）により表される。
【００４３】
Ｓｉ−Ｃ＝Ｓｉ＋Ｃ−４５１ｋＪ／ｍｏｌ・・・（１）
自然界に通常存在する炭素とシリコンとの結合の場合には、ポテンシャルエネルギーと原子間距離とは、図７において破線で示すようになる。一方、炭素を質量数が大きい13Ｃに置換すると、図７において実線で示すように結合エネルギーが増大する。これは、電子雲の重なり密度が増加するためであり、２重結合や３重結合に見られるように、原子―原子間距離が縮小する。シリコンと炭素との原子間距離が縮小することによりソースドレイン領域全体が圧縮されるため、チャネル部分の引っ張り歪が増加する。その結果、チャネルにおける電子の移動度が向上し、ｎＮＭＯＳトランジスタの駆動能力が向上する。
【００４４】
図８においてＡのラインに示すように、ソースドレイン領域が13Ｃの存在比が１．１原子％である通常の炭素を含む場合には、オフ電流（Ｉｏｆｆ）を２００ｐＡ／μｍとした際のオン電流（Ｉｏｎ）は約５６０μＡ／μｍであった。一方、ソースドレイン領域に含まれる炭素における13Ｃの存在比を約９０原子％とした場合には、Ｂのラインに示すようにオフ電流を２００ｐＡ／μｍとした際のオン電流が約５９５μＡ／μｍとなり、６．３％増加した。このように、ソースドレイン領域に含まれる炭素において、12Ｃと比べて質量が８．３％大きい13Ｃの存在比を天然存在比よりも高くすることにより、ｎＭＯＳトランジスタの駆動電流を増大させることが可能となる。
【００４５】
（第２の実施形態）
第１の実施形態においては、ソースドレイン領域に含まれる炭素を主同位体よりも質量数が大きい安定同位体に置換することにより、炭素とシリコンとの原子間距離を小さくする例を示したが、ソースドレイン領域を構成するシリコンを主同位体よりも質量数が大きい安定同位体に置換してもよい。シリコンを質量数が大きい同位体に置換した場合にもシリコンと炭素との原子間距離を小さくし、チャネルに加わる引っ張り歪を増大させることができる。また、炭素とシリコンとの両方を質量数が大きい同位体に置換してもよい。
【００４６】
自然界に通常存在しているシリコンの同位体の存在比である天然存在比は、主同位体である質量数が２８の同位体（28Ｓｉ）が９２．２原子％、質量数が２９の同位体（29Ｓｉ）が４．６原子％、質量数が３０の同位体（30Ｓｉ）が３．１原子％である。ソースドレイン領域におけるシリコンは、主同位体よりも質量数が大きい安定同位体の存在比が天然存在比よりも大きければよく、29Ｓｉ及び30Ｓｉの存在比の和が８原子％以上であることが好ましい。引っ張り歪みを発生させる効果を大きくするためには29Ｓｉ及び30Ｓｉの存在比の和を５０原子％以上とすることが好ましく、９０原子％以上とすることにより、引っ張り歪みをさらに効果的に発生させることが可能となる。29Ｓｉの存在比だけを天然存在比より高くしても、30Ｓｉの存在比だけを天然存在比より高くしても、29Ｓｉ及び30Ｓｉの両方の存在比を天然存在比より高くしてもよい。
【００４７】
ソースドレイン領域においてシリコンを質量数が大きい同位体に置換する場合には、以下のようにすればよい。図３（ａ）までの工程と同様にして、ゲートスタックの側面上にサイドウォールを形成した後、図９（ａ）に示すように四フッ化炭素（ＣＦ4）とオゾン（Ｏ3）とを用いて、素子領域１０１の露出した部分を等方的にエッチングしてリセス１４１を形成する。なお、異方性エッチングにより、上端部と下端部とのサイズがほぼ等しいリセスを形成してもよい。
【００４８】
次に、図９（ｂ）に示すようにリセス１４１において、結晶性シリコンをエピタキシャル成長させる。エピタキシャル成長の際に、シリコンソースと共に炭素ソースを供給することにより炭素含有シリコン層１５１とする。シリコンソースにはトリシラン（Ｓｉ3Ｈ8）、ジクロロシラン（ＳｉＨ2Ｃｌ2）又はモノシラン（ＳｉＨ4）等のシラン系のガスを用い、炭素ソースにはモノメチルシラン（ＣＨ3ＳｉＨ3）又はジメチルシラン（（ＣＨ3）2ＳｉＨ2）等を用いればよい。炭素ソースの供給量は、炭素含有シリコン層１５１における炭素の含有量が１原子％〜３原子％程度となるように調整すればよい。
【００４９】
シリコンソースには、シリコン原子が29Ｓｉ又は30Ｓｉに置換された化合物を用いる。シリコンソースにおける29Ｓｉ及び30Ｓｉの存在比は高い方が好ましいが、29Ｓｉ及び30Ｓｉの存在比の和が天然存在比よりも大きければよい。29Ｓｉの天然存在比は４．６原子％であり、30Ｓｉの天然存在比は３．１原子％であるため、29Ｓｉ及び30Ｓｉの存在比の和を８原子％程度以上とすればよい。より効率的に引っ張り歪みを発生させるためには、29Ｓｉ及び30Ｓｉの存在比の和を５０原子％以上とすることが好ましく、９０原子％以上とすることがさらに好ましい。
【００５０】
また、炭素ソースに、炭素原子が13Ｃに置換された化合物を用いれば、シリコンと炭素との両方を質量数が大きい同位体とすることができ、シリコンと炭素との原子間距離をより小さくでき、引っ張り歪みをさらに効果的に発生させることが可能となる。炭素ソースにおける13Ｃの存在比は高い方が好ましいが、13Ｃの存在比が天然存在比よりも高ければよい。13Ｃの天然存在比は１．１原子％であるから、２原子％程度以上とすればよい。より効果的に引っ張り歪みを発生させるためには13Ｃの存在比を５０％以上とすることが好ましく、９０原子％以上とすることがさらに好ましい。
【００５１】
炭素含有シリコン膜１５１をエピタキシャル成長する際には、サイドウォール等の上にアモルファスシリコン膜が副成されるが、エピタキシャル成長の際に、塩酸ガス又は塩素ガスを加えることにより、アモルファスシリコン膜を除去することができる。この場合、エピタキシャル成長を行うチャンバー内は、アモルファスシリコン膜と塩素原子とが反応し気化する圧力及び温度に設定する。例えば、温度を７００℃、圧力を１０Ｔｏｒｒ（約１３００Ｐａ）とすればよい。このようにすれば、エピタキシャル膜とアモルファス膜とのエッチング選択比を１対１０以上とすることができる。
【００５２】
炭素含有シリコン膜１５１を形成した後、リン又はヒ素等のｎ型不純物を注入してソースドレイン領域を形成し、熱処理を行いソースドレイン領域の活性化を行う。この後、図３（ｃ）〜図４（ｃ）に示した工程と同様にして、層間絶縁膜の形成及びコンタクトの形成等を行えばよい。
【００５３】
炭素含有シリコン膜を30Ｓｉの存在比が５０原子％（28Ｓｉの存在比は約４８原子％、28Ｓｉの存在比は約２原子％）のモノシランからなるシリコンソースと、13Ｃの存在比が９０原子％のモノメチルシランからなる炭素ソースとを用いて、エピタキシャル成長させたｎＭＯＳトランジスタについて駆動電流を測定した。図８においてＡのラインに示すように、ソースドレイン領域を構成するシリコンが通常のシリコンであり、ソースドレイン領域に含まれる炭素が通常の炭素であるｎＭＯＳトランジスタの場合には、オフ電流が２００ｐＡ／μｍの際のオン電流が５６０μＡ／μｍであった。一方、Ｃのラインに示すようにソースドレイン領域において30Ｓｉの存在比及び13Ｃの存在比を天然存在比よりも高くした場合には、オン電流が６２５μＡ／μｍとなり、１１．６％増大した。
【００５４】
第２の実施形態において、ソースドレイン領域を形成する際に供給する炭素ソースは、必ずしも13Ｃの存在比が天然存在比よりも高い必要はない。28Ｓｉを30Ｓｉとすることにより質量が約７．１増大するため、引っ張り歪みの増大が期待される。
【００５５】
エピタキシャル成長の際に炭素を供給することにより、ソースドレイン領域に炭素を導入する例を示したが、結晶性シリコンからなるエピタキシャル成長層を形成した後、第１の実施形態と同様にして炭素イオンをエピタキシャル成長層に注入してもよい。この場合には、13Ｃに置換された炭素イオンを注入することが好ましいが、通常の炭素原子からなる炭素イオンであってもよい。
【００５６】
エピタキシャル成長の際に、リン等の不純物をドープしてもよい。リンをドープする場合にはシリコンソース及び炭素ソースと共にフォスヒン（ＰＨ3）を供給すればよい。また、原料ガスにゲルマン（ＧｅＨ4）を添加することにより、炭素含有シリコンゲルマニウム層を形成してもよい。
【００５７】
第１の実施形態及び第２の実施形態において、ｎＭＯＳトランジスタについてのみ説明したが、基板上にはｐＭＯＳトランジスタ等の他の半導体素子が形成されていてもよい。また、基板上に存在する全てのｎＭＯＳトランジスタのソースドレイン領域に炭素を導入する必要はない。
【００５８】
第１の実施形態及び第２の実施形態の半導体装置は、同位体の存在比を制御できるため、熱処理の際に生じるシリコン―炭素格子振動のウェハ面内におけるばらつきを低減できる。このため、ウェハ面内におけるトランジスタの駆動能力のばらつきを低減することができるという利点も得られる。
【産業上の利用可能性】
【００５９】
本発明に係る半導体装置及びその製造方法は、ソースドレイン領域に十分な引っ張り歪みを発生させさせることができ、駆動電流を向上したｎＭＯＳトランジスタを備えた半導体装置等として有用である。
【符号の説明】
【００６０】
１０１ 素子領域
１１１ ゲート絶縁膜
１１２ ゲート電極
１１３ 金属膜
１１４ ポリシリコン膜
１１５ シリサイド層
１１７ オフセットスペーサ
１１８ サイドウォール
１１９ 外側サイドウォール
１２１ エクステンション領域
１２２ ソースドレイン領域
１２３ シリサイド層
１３１ ＳｉＮ膜
１３２ コンタクトエッチストッパー
１３３ 層間膜
１３４ コンタクトプラグ
１４１ リセス
１５１ 炭素含有シリコン膜
【特許請求の範囲】
【請求項１】
半導体基板の素子領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、
前記素子領域における前記ゲート電極の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域とを備え、
前記ソースドレイン領域を構成するシリコン及び前記ソースドレイン領域に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高いことを特徴とする半導体装置。
【請求項２】
前記ソースドレイン領域は、前記ゲート電極の両側方に形成された凹部に埋め込まれたシリコンを含む結晶成長層であり、
前記ソースドレイン領域を構成するシリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が８原子％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソースドレイン領域に含まれる炭素は、質量数が１３の同位体の存在比が２原子％以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ソースドレイン領域に含まれる炭素は、質量数が１３の同位体の存在比が９０原子％以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記ソースドレイン領域を構成するシリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が９０原子％以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ｎ型不純物は、ヒ素及びリンの少なくとも一方であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板の素子領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記素子領域における前記ゲート電極の両側方に、炭素を注入する工程と、
前記素子領域における前記ゲート電極の両側方に、ｎ型不純物を注入する工程と、
前記ｎ型不純物及び炭素を活性化する工程とを備え、
前記炭素は、質量数が１３の同位体の存在比が天然存在比よりも高いことを特徴とする半導体装置の製造方法。
【請求項８】
前記炭素を注入する工程では、質量数が１３の同位体の存在比が天然存在比よりも高い炭素モノマーイオン、炭素クラスターイオン又は炭素を含んだ分子状のイオンを注入することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板の素子領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記素子領域における前記ゲート電極の両側方に凹部を形成する工程と、
前記凹部にシリコン及び炭素を含む層を結晶成長する工程と、
前記シリコン及び炭素を含む層にｎ型不純物を導入する工程と、
前記ｎ型不純物を活性化する工程とを備え、
前記シリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が天然存在比よりも高いことを特徴とする半導体装置の製造方法。
【請求項１０】
前記シリコン及び炭素を含む層を結晶成長する工程では、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が天然存在比よりも高いシリコンを含むシリコンソースガスと、炭素ソースガスとを用いることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記炭素ソースガスは、質量数が１３の同位体の存在比が天然存在比よりも高い炭素を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ｎ型不純物は、ヒ素又はリンの少なくとも一方であることを特徴とする請求項７〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の素子領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、
前記素子領域における前記ゲート電極の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域とを備え、
前記ソースドレイン領域を構成するシリコン及び前記ソースドレイン領域に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高いことを特徴とする半導体装置。
【請求項２】
前記ソースドレイン領域は、前記ゲート電極の両側方に形成された凹部に埋め込まれたシリコンを含む結晶成長層であり、
前記ソースドレイン領域を構成するシリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が８原子％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソースドレイン領域に含まれる炭素は、質量数が１３の同位体の存在比が２原子％以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ソースドレイン領域に含まれる炭素は、質量数が１３の同位体の存在比が９０原子％以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記ソースドレイン領域を構成するシリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が９０原子％以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ｎ型不純物は、ヒ素及びリンの少なくとも一方であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板の素子領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記素子領域における前記ゲート電極の両側方に、炭素を注入する工程と、
前記素子領域における前記ゲート電極の両側方に、ｎ型不純物を注入する工程と、
前記ｎ型不純物及び炭素を活性化する工程とを備え、
前記炭素は、質量数が１３の同位体の存在比が天然存在比よりも高いことを特徴とする半導体装置の製造方法。
【請求項８】
前記炭素を注入する工程では、質量数が１３の同位体の存在比が天然存在比よりも高い炭素モノマーイオン、炭素クラスターイオン又は炭素を含んだ分子状のイオンを注入することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板の素子領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記素子領域における前記ゲート電極の両側方に凹部を形成する工程と、
前記凹部にシリコン及び炭素を含む層を結晶成長する工程と、
前記シリコン及び炭素を含む層にｎ型不純物を導入する工程と、
前記ｎ型不純物を活性化する工程とを備え、
前記シリコンは、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が天然存在比よりも高いことを特徴とする半導体装置の製造方法。
【請求項１０】
前記シリコン及び炭素を含む層を結晶成長する工程では、質量数が２９の同位体及び質量数が３０の同位体の存在比の和が天然存在比よりも高いシリコンを含むシリコンソースガスと、炭素ソースガスとを用いることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記炭素ソースガスは、質量数が１３の同位体の存在比が天然存在比よりも高い炭素を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ｎ型不純物は、ヒ素又はリンの少なくとも一方であることを特徴とする請求項７〜１１のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１９９３２３（Ｐ２０１２−１９９３２３Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６１４６４（Ｐ２０１１−６１４６４）
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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