【課題】ドーピング密度を増やすことなく、高濃度キャリア走行部を形成でき、高い移動度と低いオン抵抗を実現できる電界効果トランジスタの製造方法および電界効果トランジスタを提供する。
【解決手段】この電界効果トランジスタ１は、窒素ドープｎ型ＳｉＣドリフト層１２のキャリア走行部１４を挟むように形成されたソース１３とドレイン１５とを備える。ソース１３とドレイン１５は、エッチングによってキャリア走行部１４に隣接して形成された段部１６,１７を有する。キャリア走行部１４は、段部１６,１７の段差面１６Ａ,１７Ａに紫外光を照射することによって段部１６,１７から延びるように形成された積層欠陥部１８を有する。積層欠陥部１８は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。 （もっと読む）

【課題】ＦｉｎＦＥＴの隣接するフィン同士のショートを回避しつつ、エピタキシャル層の表面積を広く確保する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンとを備える。さらに、前記装置は、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層を備える。 （もっと読む）

【課題】ヒ素（Ａｓ）を高濃度にドーピングした状態でエクステンション領域のエピタキシャル成長膜表面に凹凸を発生させることなく、平滑な面に形成することを可能とする。
【解決手段】半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３を備え、前記ゲート電極１３の両側の前記半導体基板１１上に形成された不純物を含有してなるエクステンション領域１７、１８を備えた半導体装置１であって、前記エクステンション領域１７、１８は、シリコンゲルマニウムにヒ素を含む状態でエピタキシャル成長されたエピタキシャル成長膜からなり、このエピタキシャル成長膜は、ヒ素をドーピングしながらシリコンとゲルマニウムとを前記半導体基板１１上に選択的にエピタキシャル成長させて形成される。 （もっと読む）

【課題】製造コストの低減、およびプロセス時間の短縮を可能とするｆｉｎＦＥＴの製造方法を提供する。
【解決手段】ｆｉｎＦＥＴは、ソース領域、ドレイン領域、およびソース領域とドレイン領域との間のチャネル領域を有するフィンを備えるように形成される。上記フィンは、半導体ウエハ上でエッチングされる。ゲートスタックは、上記チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを有するように形成される。上記ソース領域および上記ドレイン領域は、上記フィンの第一領域を露出するためにエッチングされる。次に、上記第一領域の一部が、ドーパントでドーピングされる。 （もっと読む）

【課題】シリコン酸化膜の除去後、シリコンゲルマニウム膜の形成までのＱタイムを長くするとともに、シリコンゲルマニウム膜の形成におけるプリベイクの温度を低くする。
【解決手段】基板処理装置１では、酸化膜除去部４にて基板９の一の主面上のシリコン酸化膜が除去された後、シリル化処理部６にてシリル化材料を付与して、当該主面に対してシリル化処理が施される。これにより、シリコン酸化膜の除去後、シリコンゲルマニウム膜の形成までのＱタイムを長くするとともに、シリコンゲルマニウム膜の形成におけるプリベイクの温度を低くすることができる。 （もっと読む）

【課題】フィンＦＥＴデバイスのロバストネスを向上させる。
【解決手段】トランジスタデバイスであって、半導体基板と、半導体基板に形成されたバッファ付き垂直フィン状構造であって、垂直フィン状構造は、ドレーン領域とソース領域512との間にチャンネル領域514を含む上位の半導体層と、上位の半導体層の下のバッファ領域304であって、第１のドーピング極性を有するバッファ領域と、第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域302の少なくとも一部分と、バッファ領域とウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合とを含むバッファ付き垂直フィン状構造と、上位の半導体層のチャンネル領域をおおい形成されたゲートスタックとを備えている。 （もっと読む）

【課題】同一平面上に形成された２つの配線が互いにショートするのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置する縦型のゲート電極用ダミーピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央に位置するゲート電極用ダミーピラー（１ａ）へ給電するために第１の方向（Ｘ）へ延在して配置されたゲート給電配線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつゲート給電配線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】トランジスタ間接続配線が吊りワード線と短絡してしまうのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置するピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央の位置で、第１の方向（Ｘ）へ延在して配置された吊りワード線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつ吊りワード線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】半導体基板における抵抗やコンタクト抵抗を低減させた半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、シリコン層と、シリコン層に形成され、第１不純物を含有する金属シリサイド層と、を備える。シリコン層は、金属シリサイド層が形成されていない領域において、第１不純物に起因するエンド・オブ・レンジ欠陥を有していない。 （もっと読む）

【課題】低ノイズ及び高性能のＬＳＩ素子、レイアウト及びその製造方法を提供する。
【解決手段】ＮＭＯＳ素子及びＰＭＯＳ素子が何れもアナログ及びデジタルモードのような相異なるモードで動作される半導体素子において、これら素子の要求される動作モードによって特定素子にストレスエンジニアリングを選択的に適用する。フォトレジスト160をデジタル回路領域のＰＭＯＳトランジスタのみを覆うように形成し、Ｇｅ、Ｓｉなどのイオン162をストレスコントロール膜150に注入する。デジタル回路領域のＰＭＯＳトランジスタを除くあらゆる領域でストレスコントロール膜150はストレス解除膜またはストレス緩和膜152に変換され、デジタル回路領域のＰＭＯＳトランジスタのチャネル104ｂだけに圧縮応力が印加される状態が残る。 （もっと読む）

【課題】ｆｉｎＦＥＴにおける高集積化可能な、高濃度ソースドレインの形成方法の提供。
【解決手段】ソース領域、ドレイン領域およびソース領域とドレイン領域の間のチャネル領域を有するフィンを形成する。チャネル領域にダイレクトコンタクトする絶縁層と、絶縁層にダイレクトコンタクトする伝導性のゲート物質とを有するゲートスタックを形成する。チャネル領域を残したまま、ソース領域およびドレイン領域をエッチング除去する。ソース領域およびドレイン領域に隣接したチャネル領域の両側にソースエピタキシー領域およびドレインエピタキシー領域を形成する。ソースエピタキシー領域およびドレインエピタキシー領域は、エピタキシャル半導体を成長させながら、その場ドープされる。 （もっと読む）

【課題】ＳＯＩ基板に形成されるＭＯＳトランジスタの特性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に埋込絶縁層２を介して形成される第１半導体層３と、前記第１半導体層３及び前記絶縁層２内に形成され、前記第１半導体層３に接する第２半導体層１２と、前記第２半導体層１２の上に形成されるゲート絶縁膜１３と、前記ゲート絶縁膜１３上に形成されるゲート電極１４ｇと、前記ゲート電極１４ｇの側壁に形成されるサイドウォール７とを有する。 （もっと読む）

【課題】寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。 （もっと読む）

【課題】装置面積を増大させることなく、保護素子を有する半導体装置を提供する。
【解決手段】Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（たとえばＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。 （もっと読む）

【課題】ウルツ鉱型結晶構造の半導体を用いた電界効果トランジスタで、電極との接触抵抗を高くすることなく、バンドギャップエネルギーのより大きな半導体から障壁層が構成できるようにする。
【解決手段】ゲート電極１０４を挟んで各々離間して障壁層１０３の上に接して形成された２つの電流トンネル層１０５と、各々の電流トンネル層１０５の上に形成された２つのキャップ層１０６とを備える。電流トンネル層１０５の分極電荷は、障壁層１０３の分極電荷よりも大きい。 （もっと読む）

【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

【課題】従来の半導体装置においては、シリコンエピタキシャル層に結晶欠陥が生じ易いという問題がある。
【解決手段】半導体装置１は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。シリコン基板１０上には、歪み付与層２０が設けられている。歪み付与層２０上には、シリコン層３０が設けられている。歪み付与層２０は、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みを生じさせる。シリコン層３０中には、ＦＥＴ４０が設けられている。ＦＥＴ４０は、ソース・ドレイン領域４２、ＳＤ ｅｘｔｅｎｓｉｏｎ領域４３、ゲート電極４４およびサイドウォール４６を含んでいる。ソース・ドレイン領域４２と上述の歪み付与層２０とは、互いに離間している。ＦＥＴ４０の周囲には、素子分離領域５０が設けられている。素子分離領域５０は、シリコン層３０を貫通して歪み付与層２０まで達している。 （もっと読む）

【課題】第１および第２のチャネル材料をそれぞれ有する第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴを含むハイブリッドＭＯＳＦＥＴデバイスの製造方法を提供する。
【解決手段】ＩＩＩ−Ｖオン絶縁体スタックは、続いて第１基板に接続される第２基板の上に形成される。ＩＩＩ−Ｖ層１０３および絶縁体層は第１領域から選択的に除去されて、これにより第１基板の半導体層が露出する。第１ＭＯＳＦＥＴの第１ゲートスタック１０９は第１領域の露出した半導体層上に形成される。第２ＭＯＳＦＥＴの第２ゲートスタック１０９’は第２領域のＩＩＩ−Ｖ層の上に形成される。 （もっと読む）

【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）