半導体装置及び半導体装置の製造方法
【課題】装置面積を増大させることなく、保護素子を有する半導体装置を提供する。
【解決手段】Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（たとえばＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。
【解決手段】Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（たとえばＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧向けのトランジスタの半導体材料として、広いバンドギャップを有するIII族窒化物半導体が注目されている。しかし、III族窒化物半導体は、Ｐ型化が困難であり、ＰＮ接合を形成しにくい。そのため、III族窒化物半導体において、同一基板内に保護素子を形成するために、様々な方法が提案されている。
【０００３】
特許文献１（特開２００３−２２９５６６号公報）の図２６には、ＧａＮ系ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース・ドレイン間に、横型のＧａＮ系ショットキーダイオードが接続されている半導体装置が記載されている。これにより、安定動作を保証する高い信頼性と高い効率を備えた電力変換装置を提供することができるとされている。
【０００４】
また、特許文献２（特開２０１０−４０８１４号公報）には、下記のような構成の半導体装置が記載されている。半導体基板には、ＧａＮのＨＦＥＴ（Ｈｅｔｅｒｏ−ＦＥＴ）などの能動素子が形成されている。また、半導体基板における能動素子の下部には、ＰＮダイオードが形成されている。ここで、たとえば、ＧａＮのＨＦＥＴである場合は、ＨＦＥＴのソース電極とドレイン電極との間に、ＰＮダイオードが接続されている。これにより、サージ電圧印加時の保護素子を有するとともに、エピタキシャル層表面の利用効率を上げることができるとされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２２９５６６号公報
【特許文献２】特開２０１０−４０８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術では、横方向にデバイスが形成されているため、半導体装置全体としての面積が大きくなってしまう。また、特許文献２に記載の技術では、ＨＦＥＴのドレイン電極と、ＰＮダイオードの裏面電極を素子の外部において形成しなければならない。そのため、III族窒化物半導体において、省スペースで保護素子を形成することは困難だった。
【課題を解決するための手段】
【０００７】
本発明によれば、
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層と、
前記第１Ｐ型層の一部上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１Ｐ型層内のうち、前記ゲート電極の両脇に設けられたＮ型のソース領域およびドレイン領域と、
前記第１Ｐ型層の下に位置するＮ型のIII族窒化物半導体からなる第１Ｎ型層と、
前記ソース領域および前記第１Ｎ型層と接するように設けられ、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部と、
前記ドレイン領域および前記第１Ｐ型層と接するように設けられたドレイン電極と、
を備える半導体装置が提供される。
【０００８】
本発明によれば、
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層を形成する工程と、
前記第１Ｐ型層の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層を形成する工程と、
前記第１Ｐ型層に、Ｎ型のソース領域およびドレイン領域を形成する工程と、
前記第１Ｐ型層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ドレイン領域および前記第１Ｐ型層と接するように、ドレイン電極を形成する工程と、
を備え、
前記ソース領域および前記第１Ｎ型層と接するように、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部を形成するオーミック接続部形成工程をさらに備える半導体装置の製造方法が提供される。
【０００９】
本発明によれば、ＮチャネルＦＥＴのドレイン電極は、Ｎ型のドレイン領域および第１Ｐ型層と接するように設けられている。一方、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部、またはソース領域は、第１Ｐ型層の下に位置するＮ型の第１Ｎ型層と接するように設けられている。これにより、ドレイン電極は、第１Ｐ型層と接する部分において、保護素子としてショットキーバリアダイオードを形成している。そのショットキーバリアダイオードの下には、第１Ｐ型層と第１Ｎ型層とにより、ＰＮ接合ダイオードを形成している。このように、半導体装置内には、ＦＥＴと並列に保護回路が形成されている。このドレイン電極に降伏電圧以上の高い正電圧が印加された場合、電流は、上記した保護回路のショットキーバリアダイオードからＰＮ接合ダイオードへと流れていく。このようにして、ＦＥＴが破壊されることを防止することができる。したがって、装置面積を増大させることなく、保護素子を有する半導体装置を提供することができる。
【発明の効果】
【００１０】
本発明によれば、装置面積を増大させることなく、保護素子を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第１の実施形態の効果を説明するための図である。
【図７】第１の実施形態の効果を説明するための図である。
【図８】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図９】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１４】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１５】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成を示す図である。この半導体装置１０は、以下のような構成を備えている。Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（後述するＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。以下、詳細を説明する。
【００１４】
図１のように、この半導体装置１０は、ゲート絶縁膜４２０、ゲート電極４４０、ソース領域３４０およびドレイン領域３２０を含むＮチャネルＦＥＴと、ドレイン電極６００、第１Ｐ型層２００、第１Ｎ型層１００およびオーミック接続部（Ｎ型ＧａＮ層５２０）を含む保護回路と、を有している。
【００１５】
ここで、基板は、たとえば、Ｐ型ＧａＮ基板である。したがって、第１の実施形態では、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００は、Ｐ型ＧａＮ基板の一部である。一方、基板がＮ型ＧａＮ基板の場合では、後述するＮ型の第１Ｎ型層１００は、Ｎ型ＧａＮ基板の一部である。このとき、Ｐ型の第１Ｐ型層２００は、基板上にエピタキシャル成長させたＰ型ＧａＮ層であってもよい。なお、第１Ｐ型層２００のホール濃度は、たとえば、１×１０１７ｃｍ−３以上２×１０１８ｃｍ−３以下程度である。
【００１６】
また、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０が設けられている。ここでは、ゲート絶縁膜４２０としては、たとえば、ＳｉＯ２膜である。また、ゲート電極４４０としては、たとえば、Ｔｉ／Ａｕである。
【００１７】
なお、ゲート絶縁膜４２０は、たとえば、ＡｌＧａＮであってもよい。具体的には、アンドープのＡｌＸＧａ１−ｘＮ（０．１５≦Ｘ≦０．３）である。このように、ゲート絶縁膜４２０がＡｌＧａＮで形成されていることにより、チャネルのＧａＮとの間のヘテロ界面において、高密度の２次元電子ガスを発生させることができる。
【００１８】
また、ゲート絶縁膜４２０およびゲート電極４４０を覆うように、ゲート電極保護膜７００が設けられている。ゲート電極保護膜７００としては、たとえば、Ａｌ２Ｏ３である。
【００１９】
第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。ここでは、Ｎ型のソース領域３４０およびドレイン領域３２０は、たとえば、Ｎ型ＧａＮ層である。
【００２０】
また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。第１Ｎ型層１００は、第１Ｐ型層２００よりも抵抗率が低い。これにより、サージ電圧が印加されたときに流れる電流を、第１Ｐ型層２００のチャネル領域ではなく、保護素子の一部である第１Ｎ型層１００を通過させることができる。保護素子の機能については、詳細を後述する。なお、第１Ｎ型層１００の電子濃度は、たとえば、５×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下程度である。
【００２１】
また、第１Ｎ型層１００としては、たとえば、Ｎ型ＧａＮ層である。ここで、基板がＰ型ＧａＮ基板である場合には、第１Ｎ型層１００は、基板の裏面側にエピタキシャル成長させたＮ型ＧａＮ層である。一方、上述のように、基板がＮ型ＧａＮ基板の場合では、後述するＮ型のIII族窒化物半導体からなる第１Ｎ型層１００は、Ｎ型ＧａＮ基板の一部である。このように、第１Ｎ型層１００がＮ型ＧａＮ層であることにより、容易に第１Ｐ型層２００と接するように形成することができる。
【００２２】
オーミック接続部が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。ここでいう「オーミック接続部」とは、Ｎ型のIII族窒化物半導体とオーミック接続する材料から構成される。また、「Ｎ型のIII族窒化物半導体とオーミック接続する材料からなる」とは、Ｎ型のIII族窒化物半導体とオーミック接続する材料であれば、半導体でも金属でもよい。広義として、Ｎ型のIII族窒化物半導体に対して、ショットキー障壁が小さい材料も含まれる。
【００２３】
たとえば、２００℃動作を仮定した場合、ショットキー障壁が（ボルツマン定数）×（絶対温度）＝４０ｍｅＶ程度より低ければ、オーミック接続となる。また、ショットキー障壁が（ボルツマン定数）×（絶対温度）の値より高くても、Ｎ型のIII族窒化物半導体の電子濃度が１×１０１９ｃｍ−３よりも大きい場合、オーミック接続しているものとみなせる。
【００２４】
第１の実施形態では、オーミック接続部としては、Ｎ型のIII族窒化物半導体である。具体的には、オーミック接続部としては、たとえば、Ｎ型ＧａＮ層５２０である。これにより、オーミック接続部であるＮ型ＧａＮ層５２０は、ソース領域３４０および第１Ｎ型層１００と接するとともに、オーミック接続することができる。
【００２５】
また、少なくともオーミック接続部（Ｎ型ＧａＮ層５２０）と接するように、ソース電極５４０が設けられている。
【００２６】
ここで、第１Ｎ型層１００は、オーミック接続部（Ｎ型ＧａＮ層５２０）よりもドレイン電極６００に近い位置に設けられている。逆に、第１Ｎ型層１００がオーミック接続部（Ｎ型ＧａＮ層５２０）よりもドレイン電極６００から離れている場合、サージ電圧が印加された時に、主な電流が第１Ｐ型層２００を通過してしまい、保護素子としての機能が小さくなってしまう。一方、第１の実施形態のような配置であることにより、保護素子の動作時に、電流を第１Ｎ型層１００からオーミック接続部（Ｎ型ＧａＮ層５２０）へと通過させることができる。
【００２７】
また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。これにより、ドレイン電極６００は、第１Ｐ型層２００と接している部分において、ショットキー接合を形成している。すなわち、ドレイン電極６００は、ＦＥＴのドレイン電極としてだけでなく、保護素子であるショットキーバリアダイオードのカソードとしても機能する。保護素子の機能については、詳細を後述する。
【００２８】
ここで、ドレイン電極６００は、第１Ｐ型層２００と接している部分において、ショットキー接合を形成している。このショットキー障壁を制御することにより、降伏電圧を制御することができる。具体的には、ドレイン電極６００の材料、または、第１Ｐ型層２００のＰ型不純物濃度を制御することができる。
【００２９】
また、上記したソース電極５４０およびドレイン電極６００としては、たとえば、Ｔｉ／Ａｌである。なお、この場合、Ｔｉ／Ａｌのドレイン電極６００は、Ｐ型ＧａＮ層の第１Ｐ型層２００と接する部分において、上記したショットキー接合を形成している。
【００３０】
以上のように、第１の実施形態に係る半導体装置１０は、上記した構成を備えている。
【００３１】
次に、図２から図５を用いて、第１の実施形態に係る半導体装置の製造方法について、説明する。図２から図５は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第１の実施形態に係る半導体装置１０の製造方法は、以下のような工程を備えている。まず、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００を形成する。次いで、第１Ｐ型層２００の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００を形成する。次いで、第１Ｐ型層２００に、Ｎ型のソース領域３４０およびドレイン領域３２０を形成する。次いで、第１Ｐ型層２００上に、ゲート絶縁膜４２０を形成する。次いで、ゲート絶縁膜４２０上に、ゲート電極４４０を形成する。次いで、ドレイン領域３２０および第１Ｐ型層２００と接するように、ドレイン電極６００を形成する。さらに、ソース領域３４０および第１Ｎ型層１００と接するように、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（上述したＮ型ＧａＮ層５２０）を形成するオーミック接続部形成工程を備えている。以下詳細を説明する。
【００３２】
まず、図２（ａ）のように、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００を形成する。上記したように、第１の実施形態では、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００は、Ｐ型ＧａＮ基板の一部である。第１の実施形態でいう「第１Ｐ型層２００を形成する工程」とは、Ｐ型ＧａＮ基板を準備する工程を意味する。一方、基板がＮ型ＧａＮ基板の場合では、後述するＮ型のIII族窒化物半導体からなる第１Ｎ型層１００は、Ｎ型ＧａＮ基板の一部である。このとき、Ｐ型の第１Ｐ型層２００として、基板上にＰ型ＧａＮ層をエピタキシャル成長させる方法であってもよい。なお、III族窒化物半導体のエピタキシャル成長には、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が用いられる。
【００３３】
次いで、第１Ｐ型層２００の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００を形成する。Ｐ型ＧａＮ基板の裏面側に、第１Ｎ型層１００として、Ｎ型ＧａＮ層をエピタキシャル成長させる。一方、上述のように、Ｎ型ＧａＮ基板の場合では、後述するＮ型の第１Ｎ型層１００は、Ｎ型ＧａＮ基板の一部である。したがって、上記した第１Ｐ型層２００を形成する工程と、第１Ｎ型層１００を形成する工程は、基板の種類によって、逆の順に行っても良い。
【００３４】
次いで、図２（ｂ）のように、第１Ｐ型層２００に、Ｎ型のソース領域３４０およびドレイン領域３２０を形成する。具体的には、まず、基板上にレジスト膜（不図示）を塗布する。次いで、露光および現像を行い、ソース領域３４０およびドレイン領域３２０となる直上にレジスト膜の開口を形成する。次いで、イオン注入法により、第１Ｐ型層２００に、Ｎ型不純物としてＳｉをイオン注入する。次いで、レジスト膜を剥離する。次いで、Ｎ型不純物の活性化のために、アニール処理を行う。以上により、ソース領域３４０およびドレイン領域３２０を形成する。
【００３５】
次いで、図３（ａ）のように、ソース領域３４０および第１Ｎ型層１００と接するように、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（Ｎ型ＧａＮ層５２０）を形成する（オーミック接続部形成工程）。
【００３６】
このオーミック接続部形成工程において、以下のようにして、基板にＮ型不純物をイオン注入することにより、オーミック接続部（Ｎ型ＧａＮ層５２０）を形成する。まず、基板上にレジスト膜（不図示）を塗布する。次いで、露光および現像を行い、オーミック接続部となる直上にレジスト膜の開口を形成する。次いで、イオン注入法により、Ｎ型不純物としてＳｉをイオン注入する。次いで、レジスト膜を剥離する。次いで、Ｎ型不純物の活性化のために、アニール処理を行う。以上のようにして、オーミック接続部として、Ｎ型ＧａＮ層５２０を形成する。なお、前述のソース領域３４０およびドレイン領域３２０を形成する工程において、Ｎ型不純物を活性化させるために行うアニール処理は、このオーミック接続部形成工程におけるアニール処理と兼ねることができる。
【００３７】
次いで、図３（ｂ）のように、ソース領域３４０およびドレイン領域３２０と、オーミック接続部（Ｎ型ＧａＮ層５２０）が形成されている状態で、第１Ｐ型層２００上に、ゲート絶縁膜４２０となる膜を成膜する。ここでは、ゲート絶縁膜４２０として、たとえば、ＳｉＯ２膜をＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜する。
【００３８】
次いで、ゲート絶縁膜４２０上に、ゲート電極４４０となる膜を成膜する。ここでは、ゲート電極４４０として、たとえば、Ｔｉ／Ａｕをスパッタ法により成膜する。
【００３９】
次いで、上記したゲート電極４４０となる膜が形成された基板上に、レジスト膜を塗布する。次いで、露光および現像を行い、ゲート絶縁膜４２０およびゲート電極４４０となる直上以外の領域に、レジスト膜の開口を形成する。すなわち、ＦＥＴのソース領域３４０およびドレイン領域３２０で挟まれたチャネルとなる領域の直上を残して、レジスト膜の開口を形成する。次いで、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、ゲート絶縁膜４２０およびゲート電極４４０をパターニングする。次いで、レジスト膜を剥離する。以上により、ゲート絶縁膜４２０およびゲート電極４４０を形成する。
【００４０】
次いで、図４（ａ）のように、基板上に、ゲート絶縁膜４２０およびゲート電極４４０を被覆するように、ゲート電極保護膜７００となる膜を成膜する。ここでは、ゲート電極保護膜７００として、Ａｌ２Ｏ３膜をＡＬＤ法により成膜する。
【００４１】
次いで、図４（ｂ）のように、下記のようにして、ゲート電極保護膜７００を形成する。上記したゲート電極保護膜７００となる膜が形成された基板上に、レジスト膜を塗布する。次いで、露光および現像を行い、ゲート絶縁膜４２０およびゲート電極４４０の周囲を残して、レジスト膜の開口を形成する。次いで、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、ゲート電極保護膜７００をパターニングする。次いで、レジスト膜を剥離する。以上により、ゲート電極保護膜７００を形成する。
【００４２】
次いで、図５のように、ソース電極５４０およびドレイン電極６００となる金属膜を成膜する。ここでは、ソース電極５４０およびドレイン電極６００として、たとえば、Ｔｉ／Ａｌをスパッタ法により成膜する。次いで、露光および現像により、ソース電極５４０およびドレイン電極６００をパターニングする。
【００４３】
このとき、ドレイン領域３２０および第１Ｐ型層２００と接するように、ドレイン電極６００を形成する。
【００４４】
以上のようにして、第１の実施形態に係る半導体装置１０を得る。
【００４５】
次に、図６および図７を用い、第１の実施形態の効果について、保護素子の機能に関しても合わせて説明する。図６は、第１の実施形態の効果を説明するための図である。
【００４６】
図６（ａ）は、第１の実施形態に係る半導体装置１０のうち、ドレイン電極６００に高い正電圧（サージ電圧）が印加された場合を示している。まず、第１の実施形態に係る半導体装置１０の保護素子の構成について説明する。
【００４７】
図６（ａ）のように、ドレイン電極６００は、第１Ｐ型層２００と接する部分において、保護素子として、ショットキーバリアダイオード（後述する図６（ｂ）のＳＢＤ）を形成している。なお、ドレイン電極６００は、上記ショットキーバリアダイオード（ＳＢＤ）のカソードとなっている。
【００４８】
さらに、そのショットキーバリアダイオード（ＳＢＤ）の下には、第１Ｐ型層２００と第１Ｎ型層１００とにより、ＰＮ接合ダイオード（後述する図６（ｂ）のＤ１）を形成している。このように、上記したショットキーバリアダイオード（ＳＢＤ）とダイオード（Ｄ１）がアノードを合わせるような形態で、保護回路を形成している。
【００４９】
図６（ｂ）は、第１の実施形態に係る半導体装置１０の等価回路を示している。図６（ｂ）のように、通常の使用状態では、図６（ａ）におけるゲート電極４４０（Ｇ）、ソース電極５４０またはオーミック接続部（Ｎ型ＧａＮ層５２０）（Ｓ）、およびドレイン電極６００（Ｄ）により、ＮチャネルＦＥＴを形成している。
【００５０】
先に述べたように、ドレイン電極６００（Ｄ）およびソース電極５４０またはオーミック接続部（Ｎ型ＧａＮ層５２０）（Ｓ）の間には、ＦＥＴと並列に、上記した保護素子が形成されている。
【００５１】
次に、図７を用いて、第１の実施形態に係る半導体装置１０のうち、ドレイン電極６００に降伏電圧以上の高い正電圧（サージ電圧）が印加された場合を説明する。図７は、第１の実施形態の効果を説明するための図である。図７中、ＥＣは伝導帯の下端の準位を、ＥＶは価電子帯の上端の準位を、ＥＦとは、フェルミ準位を、それぞれ示している。また、図７中、黒丸印は電子を、白抜き丸印はホールを示している。
【００５２】
図７（ａ）および図７（ｂ）は、第１Ｐ型層２００とドレイン電極６００との接合におけるバンド図を示している。そのうち、図７（ａ）は、ＦＥＴの駆動電圧の程度で通常の動作をしている場合を示している。この場合、ＦＥＴを構成するドレイン電極６００（Ｄ）およびソース電極５４０またはオーミック接続部（Ｎ型ＧａＮ層５２０）（Ｓ）の間に電流が流れている状態である。
【００５３】
このとき、ＦＥＴの駆動電圧の程度の電圧が印加された状態では、ドレイン電極６００から第１Ｐ型層２００へのホールに対する障壁が高い。このため、ホールは、ドレイン電極６００から、この障壁を乗り越えることができない。したがって、保護素子のショットキーバリアダイオード（ＳＢＤ）には、ダイオードの逆バイアスが印加された状態となるため、電流は流れない。
【００５４】
一方、図７（ｂ）は、ドレイン電極６００に降伏電圧以上の高い正電圧（サージ電圧）が印加された場合を示している。この場合、ドレイン電極６００と第１Ｐ型層２００とのショットキー障壁は、ＦＥＴの通常動作時におけるショットキー障壁よりも、さらに急峻になる。このため、ショットキー障壁の距離が短くなる。したがって、ホールが、直接トンネルにより、ドレイン電極６００から第１Ｐ型層２００に注入される。これにより、半導体装置１０における主電流は、ＦＥＴを流れる経路から、ＳＢＤを含む保護回路を流れる経路へと変化する。
【００５５】
なお、図７（ｃ）は、比較例として、第１Ｐ型層２００ではなく、半絶縁性ＧａＮ層がドレイン電極６００と接合している場合のバンド図を示している。比較例において、ドレイン電極６００にサージ電圧が印加された場合、半絶縁性ＧａＮ層の空乏層が広く延びる。このため、ショットキー障壁の距離が長いままとなる。したがって、ホールは、ドレイン電極６００から第１Ｐ型層２００にトンネル注入できない。
【００５６】
一方、第１の実施形態では、上記したように、ドレイン電極６００と第１Ｐ型層２００とが接合している。これにより、サージ電圧が印加された際に、ショットキー障壁の距離が短くなり、ホールがドレイン電極６００から第１Ｐ型層２００へトンネル注入される。
【００５７】
また、第１の実施形態では、保護素子のショットキーバリアダイオード（ＳＢＤ）の下には、ダイオード（Ｄ１）が順方向に接続された状態となっている。したがって、サージ電圧が印加された場合、ＳＢＤを流れた電流は、ダイオード（Ｄ１）中の第１Ｐ型層２００から第１Ｎ型層１００へ流れていく。
【００５８】
このとき、第１Ｐ型層２００のうち、ＦＥＴのチャネルを構成している部分には電流は流れない。または、ＦＥＴのチャネルを構成している部分に、流れる電流は少ない。
【００５９】
さらに、サージ電圧により生じた電流は、第１Ｎ型層１００から、オーミック接続部であるＮ型ＧａＮ層５２０およびソース電極５４０へ、障壁で妨げられることなく流れていく。
【００６０】
このようにして、ドレイン電極６００に高い正電圧（サージ電圧）が印加された場合、ＦＥＴが破壊されることを防止することができる。
【００６１】
よって、本実施形態によれば、装置面積を増大させることなく、保護素子を有する半導体装置１０を提供することができる。
【００６２】
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置の構成を示す図である。第２の実施形態は、オーミック接続部が金属からなるソース電極５４０である点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【００６３】
図８のように、第２の実施形態に係る半導体装置１０は、第１の実施形態におけるオーミック接続部の位置に、金属からなるソース電極５４０が形成されている。すなわち、第２の実施形態では、オーミック接続部は、ソース電極５４０を兼ねている。したがって、オーミック接続部であるソース電極５４０は、ソース領域３４０に接しているとともに、第１Ｎ型層１００にも接している。
【００６４】
次に、図９から図１１を用いて、第２の実施形態に係る半導体装置１０の製造方法について説明する。図９から図１１は、第２の実施形態に係る半導体装置１０の製造方法を説明するための図である。第２の実施形態に係る製造方法は、以下の点を除いて、第１の実施形態の製造方法と同様である。ゲート電極４４０を形成する工程の後、オーミック接続部形成工程を行う。このとき、オーミック接続部形成工程において、第１Ｐ型層２００を貫通して第１Ｎ型層１００まで至る第３開口部５６０を形成するとともに、当該第３開口部５６０に金属を埋設することにより、オーミック接続部としてソース電極５４０を形成する。以下詳細を説明する。
【００６５】
まず、図９（ａ）のように、第１の実施形態と同様にして、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００として、Ｐ型ＧａＮ基板を準備する。次いで、第１Ｐ型層２００の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００を形成する。さらに、第１Ｐ型層２００に、Ｎ型のソース領域３４０およびドレイン領域３２０を形成する。
【００６６】
次いで、図９（ｂ）のように、ＦＥＴのソース領域３４０およびドレイン領域３２０で挟まれたチャネルとなる領域の直上に、ゲート絶縁膜４２０およびゲート電極４４０を形成する。
【００６７】
次いで、図１０（ａ）のように、ゲート絶縁膜４２０およびゲート電極４４０を被覆するように、ゲート電極保護膜７００を形成する。
【００６８】
第２の実施形態では、まず、このようにゲート電極４４０を形成する工程を行った後に、下記のように、オーミック接続部形成工程を行う。
【００６９】
次いで、図１０（ｂ）のように、第１Ｐ型層２００を貫通して第１Ｎ型層１００まで至る第３開口部５６０を形成する。具体的には、下記手順により、第３開口部５６０を形成する。まず、基板上に、レジスト膜（不図示）を塗布する。次いで、露光および現像を行い、オーミック接続部であるソース電極５４０となる領域に、レジスト膜の開口を形成する。次いで、ＲＩＥにより、第１Ｐ型層２００を貫通して第１Ｎ型層１００に至るまでエッチングすることにより、第３開口部５６０を形成する。このとき、第３開口部５６０は、基板を貫通しない限り、第１Ｎ型層１００に入り込んでいても構わない。次いで、レジスト膜を剥離する。以上により、第３開口部５６０を形成する。
【００７０】
次いで、図１１のように、第３開口部５６０に金属を埋設することにより、オーミック接続部としてソース電極５４０をパターン形成する。上述のように、埋設する金属は、たとえば、Ｔｉ／Ａｌである。このとき、同時に、ドレイン電極６００を、ドレイン領域３２０および第１Ｐ型層２００と接するように、ドレイン電極６００を形成する。
【００７１】
以上のようにして、第２の実施形態に係る半導体装置１０を得る。
【００７２】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、オーミック接続部として、抵抗の低い金属からなるソース電極５４０が、直接、第１Ｎ型層１００と接している。これにより、第１の実施形態よりも、保護回路の電流経路が短くなる。したがって、ドレイン電極６００に高い正電圧（サージ電圧）が印加された場合、より確実にＦＥＴが破壊されることを防止することができる。
【００７３】
（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置の構成を示す図である。この半導体装置１０は、以下のような構成を備えている。Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００が設けられている。第１Ｐ型層２００上には、ゲート絶縁膜４２０が設けられている。ゲート絶縁膜４２０上には、ゲート電極４４０が設けられている。また、少なくとも第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。また、ドレイン領域３２０および第１Ｐ型層２００もしくはゲート絶縁膜４２０と接するように、ドレイン電極６００が設けられている。ここで、上述のソース領域３４０は、第１Ｎ型層１００と接している。以下、第１の実施形態と同じ部分は説明を省略しながら、詳細を説明する。
【００７４】
図１２のように、この半導体装置１０は、ゲート絶縁膜４２０、ゲート電極４４０、ソース領域３４０およびドレイン領域３２０を含むＮチャネルＦＥＴと、ドレイン電極６００、ゲート絶縁膜４２０、第１Ｐ型層２００、第１Ｎ型層１００およびソース領域３４０を含む保護回路と、を有している。
【００７５】
基板は、たとえば、Ｐ型ＧａＮ基板である。したがって、第１の実施形態と同様に、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００は、Ｐ型ＧａＮ基板の一部である。また、第１Ｐ型層２００上には、ゲート絶縁膜４２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。
【００７６】
第３の実施形態では、ゲート絶縁膜４２０は、たとえば、ＡｌＧａＮである。具体的には、アンドープのＡｌＸＧａ１−ｘＮ（０．１５≦Ｘ≦０．３）である。このように、ゲート絶縁膜４２０がＡｌＧａＮで形成されていることにより、チャネルのＧａＮとの間のヘテロ界面において、高密度の２次元電子ガスを発生させることができる。
【００７７】
また、ゲート絶縁膜４２０上には、ゲート電極４４０が設けられている。また、ゲート絶縁膜４２０およびゲート電極４４０を覆うように、ゲート電極保護膜７００が設けられている。
【００７８】
少なくとも第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。第２の実施形態では、後述するように、ゲート絶縁膜４２０および第１Ｐ型層２００に、第１開口部３５０および第２開口部３３０を形成することにより、それぞれの開口部において、ソース領域３４０およびドレイン領域３２０が形成されている。なお、「少なくとも第１Ｐ型層２００内」とは、ソース領域３４０またはドレイン領域３２０が、第１Ｐ型層２００の上面よりも上に突き出して形成されていても構わないことを意味している。
【００７９】
また、ドレイン領域３２０および第１Ｐ型層２００もしくはゲート絶縁膜４２０と接するように、ドレイン電極６００が設けられている。第２の実施形態では、ドレイン領域３２０およびゲート絶縁膜４２０と接するように、ドレイン電極６００が設けられている。これにより、ドレイン電極６００は、ゲート絶縁膜４２０と接する部分において、保護素子として、ゲート絶縁膜４２０および第１Ｐ型層２００を含むＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ダイオード（以下、ＭＩＳダイオード）を形成している。
【００８０】
なお、ドレイン電極６００と接する部分だけ、ゲート絶縁膜４２０を除去することにより、ドレイン電極６００は第１Ｐ型層２００と接するように形成されていてもよい。この場合、保護素子は、第１の実施形態と同様のショットキーバリアダイオードとなる。
【００８１】
ここで、上述のソース領域３４０は、第１Ｎ型層１００と接している。これにより、ソース領域３４０は、ＦＥＴの拡散領域としてだけでなく、保護回路の電流経路としても機能することができる。
【００８２】
一方、ドレイン領域３２０は、第１Ｐ型層２００内に形成されており、第１Ｎ型層１００とは接していない。すなわち、ドレイン領域３２０は、第１Ｎ型層１００から離間して形成されている。
【００８３】
以上のように、第３の実施形態に係る半導体装置１０は、上記した構成を備えている。
【００８４】
次に、図１３から図１５を用いて、第３の実施形態に係る半導体装置の製造方法について、説明する。図１３から図１５は、第３の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第３の実施形態に係る半導体装置１０の製造方法は、以下のような工程を備えている。まず、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００を形成する。次いで、第１Ｐ型層２００の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００を形成する。次いで、第１Ｐ型層２００上に、ゲート絶縁膜４２０を形成する。次いで、ゲート絶縁膜４２０および第１Ｐ型層２００を貫通して第１Ｎ型層１００まで至る第１開口部３５０を形成するとともに、ゲート絶縁膜４２０を貫通して第１Ｐ型層２００の一部に第２開口部３３０を形成する。次いで、第１開口部３５０と第２開口部３３０とにＮ型のIII族窒化物半導体を選択的に成長させて、それぞれ、第１Ｎ型層１００に接するソース領域３４０と、ドレイン領域３２０とを形成する。次いで、ゲート絶縁膜４２０上に、ゲート電極４４０を形成する。次いで、ドレイン領域３２０および第１Ｐ型層２００もしくはゲート絶縁膜４２０と接するように、ドレイン電極６００を形成する。以下詳細を説明する。
【００８５】
まず、図１３（ａ）のように、第１の実施形態と同様にして、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００として、Ｐ型ＧａＮ基板を準備する。次いで、第１Ｐ型層２００の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００を形成する。
【００８６】
次いで、図１３（ｂ）のように、第１Ｐ型層２００上に、ゲート絶縁膜４２０を形成する。ここでは、ＭＯＣＶＤ法により、ＡｌＧａＮをエピタキシャル成長させる。次いで、マスク層として、たとえば、ＳｉＯ２層８００を成膜する。
【００８７】
次いで、図１４（ａ）のように、ゲート絶縁膜４２０および第１Ｐ型層２００を貫通して第１Ｎ型層１００まで至る第１開口部３５０を形成するとともに、ゲート絶縁膜４２０を貫通して第１Ｐ型層２００の一部に第２開口部３３０を形成する。具体的には、下記手順により、第１開口部３５０および第２開口部３３０を形成する。まず、基板上に、レジスト膜（不図示）を塗布する。次いで、露光および現像を行い、第１開口部３５０となる領域に、レジスト膜の開口を形成する。次いで、ＲＩＥにより、ＳｉＯ２層８００、ゲート絶縁膜４２０および第１Ｐ型層２００を貫通して第１Ｎ型層１００に至るまでエッチングすることにより、第１開口部３５０を形成する。このとき、第１開口部３５０は、基板を貫通しない限り、第１Ｎ型層１００に入り込んでいても構わない。次いで、レジスト膜を剥離する。同様にして、今度は第２開口部３３０となる領域に、レジスト膜の開口をパターン形成する。次いで、ＲＩＥにより、ＳｉＯ２層８００およびゲート絶縁膜４２０を貫通して第１Ｐ型層２００の一部に、第２開口部３３０を形成する。このとき、第２開口部３３０を、第１Ｎ型層１００まで到達しない範囲で形成する。次いで、レジスト膜を剥離する。以上により、第１開口部３５０および第２開口部３３０を形成する。
【００８８】
次いで、図１４（ｂ）のように、第１開口部３５０と第２開口部３３０とにＮ型のIII族窒化物半導体を選択的に成長させて、それぞれ、第１Ｎ型層１００に接するソース領域３４０と、ドレイン領域３２０とを形成する。このとき、ＭＯＣＶＤ法により、たとえば、Ｎ型ＧａＮをエピタキシャル成長させて、ソース領域３４０およびドレイン領域３２０を形成する。
【００８９】
第３の実施形態では、ゲート絶縁膜４２０の上面と同一面を形成するように、ソース領域３４０およびドレイン領域３２０を形成する。具体的には、ドレイン領域３２０がゲート絶縁膜４２０の上面と同じ高さまで成長させた状態で、先に成膜したＳｉＯ２層８００に加え、ドレイン領域３２０上のみにさらにＳｉＯ２層８００を形成する。次いで、ソース領域３４０の残りの部分をエピタキシャル成長させて、ゲート絶縁膜４２０の上面と同一面を形成するように、ソース領域３４０を形成する。最後に、マスク層であるＳｉＯ２層８００を剥離する。以上により、ソース領域３４０およびドレイン領域３２０を形成する。
【００９０】
なお、ソース領域３４０またはドレイン領域３２０を、第１Ｐ型層２００の上面よりも上に突き出して形成しても構わない。また、ドレイン領域３２０を、ソース領域３４０よりも高く形成してもよい。この場合、上記したように、マスク層であるＳｉＯ２層８００を再度成膜する必要がない。
【００９１】
次いで、図１５（ａ）のように、ゲート絶縁膜４２０上に、ゲート電極４４０を形成する。次いで、ゲート絶縁膜４２０およびゲート電極４４０を被覆するように、ゲート電極保護膜７００をパターン形成する。
【００９２】
次いで、図１５（ｂ）のように、ドレイン領域３２０および第１Ｐ型層２００もしくはゲート絶縁膜４２０と接するように、ドレイン電極６００を形成する。ここでは、ドレイン領域３２０およびゲート絶縁膜４２０と接するように、ドレイン電極６００を形成する。なお、ドレイン電極６００と接する部分だけ、ゲート絶縁膜４２０を除去することにより、ドレイン電極６００を第１Ｐ型層２００と接するように形成してもよい。
【００９３】
同時に、ドレイン電極６００とともに、ソース電極５４０を形成する。
【００９４】
以上のようにして、第３の実施形態に係る半導体装置１０を得る。
【００９５】
第３の実施形態によれば、ドレイン領域３２０および第１Ｐ型層２００もしくはゲート絶縁膜４２０と接するように、ドレイン電極６００が設けられている。これにより、保護素子として、ドレイン電極６００、ゲート絶縁膜４２０および第１Ｐ型層２００を含むＭＩＳ型ダイオード、またはドレイン電極６００および第１Ｐ型層２００を含むショットキーバリアダイオードが形成されている。したがって、第１の実施形態と同様の効果を得ることができる。さらに、ＦＥＴを構成するソース領域３４０は、第１Ｎ型層１００と接している。これにより、ソース領域３４０は、ＦＥＴの拡散領域としてだけでなく、保護回路の電流経路としても機能することができる。
【００９６】
以上の実施形態においては、ＭＯＣＶＤ法によって、III族窒化物半導体をエピタキシャル成長させる方法を説明したが、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、またはガスソースＭＢＥ法であってもよい。
【００９７】
以上の実施形態においては、バルクＧａＮ基板を用いた場合を説明したが、サファイア基板上に、第１Ｎ型層１００および第１Ｐ型層２００を順に形成した基板を用いてもよい。
【００９８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００９９】
なお、以上において、第３の実施形態に係る以下の発明も開示されている。
（付記１）
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層と、
前記第１Ｐ型層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
少なくとも前記第１Ｐ型層内に設けられ、前記ゲート電極の両脇に位置するＮ型のソース領域およびドレイン領域と、
前記第１Ｐ型層の下に位置するＮ型のIII族窒化物半導体からなる第１Ｎ型層と、
前記ドレイン領域および前記第１Ｐ型層もしくは前記ゲート絶縁膜と接するように設けられたドレイン電極と、
を備え、
前記ソース領域は、前記第１Ｎ型層と接している半導体装置。
（付記２）
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層を形成する工程と、
前記第１Ｐ型層の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層を形成する工程と、
前記第１Ｐ型層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜および前記第１Ｐ型層を貫通して前記第１Ｎ型層まで至る第１開口部を形成するとともに、前記ゲート絶縁膜を貫通して前記第１Ｐ型層の一部に第２開口部を形成する工程と、
前記第１開口部と前記第２開口部とにＮ型のIII族窒化物半導体を選択的に成長させて、それぞれ、前記第１Ｎ型層に接するソース領域と、ドレイン領域とを形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ドレイン領域および前記第１Ｐ型層もしくは前記ゲート絶縁膜と接するように、ドレイン電極を形成する工程と、
を備える半導体装置の製造方法。
【符号の説明】
【０１００】
１０ 半導体装置
１００ 第１Ｎ型層
２００ 第１Ｐ型層
３２０ ドレイン領域
３３０ 第２開口部
３４０ ソース領域
３５０ 第１開口部
４２０ ゲート絶縁膜
４４０ ゲート電極
５２０ Ｎ型ＧａＮ層（オーミック接続部）
５４０ ソース電極
５６０ 第３開口部
６００ ドレイン電極
７００ ゲート電極保護膜
８００ ＳｉＯ２膜
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧向けのトランジスタの半導体材料として、広いバンドギャップを有するIII族窒化物半導体が注目されている。しかし、III族窒化物半導体は、Ｐ型化が困難であり、ＰＮ接合を形成しにくい。そのため、III族窒化物半導体において、同一基板内に保護素子を形成するために、様々な方法が提案されている。
【０００３】
特許文献１（特開２００３−２２９５６６号公報）の図２６には、ＧａＮ系ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース・ドレイン間に、横型のＧａＮ系ショットキーダイオードが接続されている半導体装置が記載されている。これにより、安定動作を保証する高い信頼性と高い効率を備えた電力変換装置を提供することができるとされている。
【０００４】
また、特許文献２（特開２０１０−４０８１４号公報）には、下記のような構成の半導体装置が記載されている。半導体基板には、ＧａＮのＨＦＥＴ（Ｈｅｔｅｒｏ−ＦＥＴ）などの能動素子が形成されている。また、半導体基板における能動素子の下部には、ＰＮダイオードが形成されている。ここで、たとえば、ＧａＮのＨＦＥＴである場合は、ＨＦＥＴのソース電極とドレイン電極との間に、ＰＮダイオードが接続されている。これにより、サージ電圧印加時の保護素子を有するとともに、エピタキシャル層表面の利用効率を上げることができるとされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２２９５６６号公報
【特許文献２】特開２０１０−４０８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術では、横方向にデバイスが形成されているため、半導体装置全体としての面積が大きくなってしまう。また、特許文献２に記載の技術では、ＨＦＥＴのドレイン電極と、ＰＮダイオードの裏面電極を素子の外部において形成しなければならない。そのため、III族窒化物半導体において、省スペースで保護素子を形成することは困難だった。
【課題を解決するための手段】
【０００７】
本発明によれば、
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層と、
前記第１Ｐ型層の一部上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１Ｐ型層内のうち、前記ゲート電極の両脇に設けられたＮ型のソース領域およびドレイン領域と、
前記第１Ｐ型層の下に位置するＮ型のIII族窒化物半導体からなる第１Ｎ型層と、
前記ソース領域および前記第１Ｎ型層と接するように設けられ、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部と、
前記ドレイン領域および前記第１Ｐ型層と接するように設けられたドレイン電極と、
を備える半導体装置が提供される。
【０００８】
本発明によれば、
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層を形成する工程と、
前記第１Ｐ型層の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層を形成する工程と、
前記第１Ｐ型層に、Ｎ型のソース領域およびドレイン領域を形成する工程と、
前記第１Ｐ型層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ドレイン領域および前記第１Ｐ型層と接するように、ドレイン電極を形成する工程と、
を備え、
前記ソース領域および前記第１Ｎ型層と接するように、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部を形成するオーミック接続部形成工程をさらに備える半導体装置の製造方法が提供される。
【０００９】
本発明によれば、ＮチャネルＦＥＴのドレイン電極は、Ｎ型のドレイン領域および第１Ｐ型層と接するように設けられている。一方、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部、またはソース領域は、第１Ｐ型層の下に位置するＮ型の第１Ｎ型層と接するように設けられている。これにより、ドレイン電極は、第１Ｐ型層と接する部分において、保護素子としてショットキーバリアダイオードを形成している。そのショットキーバリアダイオードの下には、第１Ｐ型層と第１Ｎ型層とにより、ＰＮ接合ダイオードを形成している。このように、半導体装置内には、ＦＥＴと並列に保護回路が形成されている。このドレイン電極に降伏電圧以上の高い正電圧が印加された場合、電流は、上記した保護回路のショットキーバリアダイオードからＰＮ接合ダイオードへと流れていく。このようにして、ＦＥＴが破壊されることを防止することができる。したがって、装置面積を増大させることなく、保護素子を有する半導体装置を提供することができる。
【発明の効果】
【００１０】
本発明によれば、装置面積を増大させることなく、保護素子を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第１の実施形態の効果を説明するための図である。
【図７】第１の実施形態の効果を説明するための図である。
【図８】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図９】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１４】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１５】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成を示す図である。この半導体装置１０は、以下のような構成を備えている。Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（後述するＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。以下、詳細を説明する。
【００１４】
図１のように、この半導体装置１０は、ゲート絶縁膜４２０、ゲート電極４４０、ソース領域３４０およびドレイン領域３２０を含むＮチャネルＦＥＴと、ドレイン電極６００、第１Ｐ型層２００、第１Ｎ型層１００およびオーミック接続部（Ｎ型ＧａＮ層５２０）を含む保護回路と、を有している。
【００１５】
ここで、基板は、たとえば、Ｐ型ＧａＮ基板である。したがって、第１の実施形態では、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００は、Ｐ型ＧａＮ基板の一部である。一方、基板がＮ型ＧａＮ基板の場合では、後述するＮ型の第１Ｎ型層１００は、Ｎ型ＧａＮ基板の一部である。このとき、Ｐ型の第１Ｐ型層２００は、基板上にエピタキシャル成長させたＰ型ＧａＮ層であってもよい。なお、第１Ｐ型層２００のホール濃度は、たとえば、１×１０１７ｃｍ−３以上２×１０１８ｃｍ−３以下程度である。
【００１６】
また、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０が設けられている。ここでは、ゲート絶縁膜４２０としては、たとえば、ＳｉＯ２膜である。また、ゲート電極４４０としては、たとえば、Ｔｉ／Ａｕである。
【００１７】
なお、ゲート絶縁膜４２０は、たとえば、ＡｌＧａＮであってもよい。具体的には、アンドープのＡｌＸＧａ１−ｘＮ（０．１５≦Ｘ≦０．３）である。このように、ゲート絶縁膜４２０がＡｌＧａＮで形成されていることにより、チャネルのＧａＮとの間のヘテロ界面において、高密度の２次元電子ガスを発生させることができる。
【００１８】
また、ゲート絶縁膜４２０およびゲート電極４４０を覆うように、ゲート電極保護膜７００が設けられている。ゲート電極保護膜７００としては、たとえば、Ａｌ２Ｏ３である。
【００１９】
第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。ここでは、Ｎ型のソース領域３４０およびドレイン領域３２０は、たとえば、Ｎ型ＧａＮ層である。
【００２０】
また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。第１Ｎ型層１００は、第１Ｐ型層２００よりも抵抗率が低い。これにより、サージ電圧が印加されたときに流れる電流を、第１Ｐ型層２００のチャネル領域ではなく、保護素子の一部である第１Ｎ型層１００を通過させることができる。保護素子の機能については、詳細を後述する。なお、第１Ｎ型層１００の電子濃度は、たとえば、５×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下程度である。
【００２１】
また、第１Ｎ型層１００としては、たとえば、Ｎ型ＧａＮ層である。ここで、基板がＰ型ＧａＮ基板である場合には、第１Ｎ型層１００は、基板の裏面側にエピタキシャル成長させたＮ型ＧａＮ層である。一方、上述のように、基板がＮ型ＧａＮ基板の場合では、後述するＮ型のIII族窒化物半導体からなる第１Ｎ型層１００は、Ｎ型ＧａＮ基板の一部である。このように、第１Ｎ型層１００がＮ型ＧａＮ層であることにより、容易に第１Ｐ型層２００と接するように形成することができる。
【００２２】
オーミック接続部が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。ここでいう「オーミック接続部」とは、Ｎ型のIII族窒化物半導体とオーミック接続する材料から構成される。また、「Ｎ型のIII族窒化物半導体とオーミック接続する材料からなる」とは、Ｎ型のIII族窒化物半導体とオーミック接続する材料であれば、半導体でも金属でもよい。広義として、Ｎ型のIII族窒化物半導体に対して、ショットキー障壁が小さい材料も含まれる。
【００２３】
たとえば、２００℃動作を仮定した場合、ショットキー障壁が（ボルツマン定数）×（絶対温度）＝４０ｍｅＶ程度より低ければ、オーミック接続となる。また、ショットキー障壁が（ボルツマン定数）×（絶対温度）の値より高くても、Ｎ型のIII族窒化物半導体の電子濃度が１×１０１９ｃｍ−３よりも大きい場合、オーミック接続しているものとみなせる。
【００２４】
第１の実施形態では、オーミック接続部としては、Ｎ型のIII族窒化物半導体である。具体的には、オーミック接続部としては、たとえば、Ｎ型ＧａＮ層５２０である。これにより、オーミック接続部であるＮ型ＧａＮ層５２０は、ソース領域３４０および第１Ｎ型層１００と接するとともに、オーミック接続することができる。
【００２５】
また、少なくともオーミック接続部（Ｎ型ＧａＮ層５２０）と接するように、ソース電極５４０が設けられている。
【００２６】
ここで、第１Ｎ型層１００は、オーミック接続部（Ｎ型ＧａＮ層５２０）よりもドレイン電極６００に近い位置に設けられている。逆に、第１Ｎ型層１００がオーミック接続部（Ｎ型ＧａＮ層５２０）よりもドレイン電極６００から離れている場合、サージ電圧が印加された時に、主な電流が第１Ｐ型層２００を通過してしまい、保護素子としての機能が小さくなってしまう。一方、第１の実施形態のような配置であることにより、保護素子の動作時に、電流を第１Ｎ型層１００からオーミック接続部（Ｎ型ＧａＮ層５２０）へと通過させることができる。
【００２７】
また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。これにより、ドレイン電極６００は、第１Ｐ型層２００と接している部分において、ショットキー接合を形成している。すなわち、ドレイン電極６００は、ＦＥＴのドレイン電極としてだけでなく、保護素子であるショットキーバリアダイオードのカソードとしても機能する。保護素子の機能については、詳細を後述する。
【００２８】
ここで、ドレイン電極６００は、第１Ｐ型層２００と接している部分において、ショットキー接合を形成している。このショットキー障壁を制御することにより、降伏電圧を制御することができる。具体的には、ドレイン電極６００の材料、または、第１Ｐ型層２００のＰ型不純物濃度を制御することができる。
【００２９】
また、上記したソース電極５４０およびドレイン電極６００としては、たとえば、Ｔｉ／Ａｌである。なお、この場合、Ｔｉ／Ａｌのドレイン電極６００は、Ｐ型ＧａＮ層の第１Ｐ型層２００と接する部分において、上記したショットキー接合を形成している。
【００３０】
以上のように、第１の実施形態に係る半導体装置１０は、上記した構成を備えている。
【００３１】
次に、図２から図５を用いて、第１の実施形態に係る半導体装置の製造方法について、説明する。図２から図５は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第１の実施形態に係る半導体装置１０の製造方法は、以下のような工程を備えている。まず、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００を形成する。次いで、第１Ｐ型層２００の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００を形成する。次いで、第１Ｐ型層２００に、Ｎ型のソース領域３４０およびドレイン領域３２０を形成する。次いで、第１Ｐ型層２００上に、ゲート絶縁膜４２０を形成する。次いで、ゲート絶縁膜４２０上に、ゲート電極４４０を形成する。次いで、ドレイン領域３２０および第１Ｐ型層２００と接するように、ドレイン電極６００を形成する。さらに、ソース領域３４０および第１Ｎ型層１００と接するように、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（上述したＮ型ＧａＮ層５２０）を形成するオーミック接続部形成工程を備えている。以下詳細を説明する。
【００３２】
まず、図２（ａ）のように、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００を形成する。上記したように、第１の実施形態では、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００は、Ｐ型ＧａＮ基板の一部である。第１の実施形態でいう「第１Ｐ型層２００を形成する工程」とは、Ｐ型ＧａＮ基板を準備する工程を意味する。一方、基板がＮ型ＧａＮ基板の場合では、後述するＮ型のIII族窒化物半導体からなる第１Ｎ型層１００は、Ｎ型ＧａＮ基板の一部である。このとき、Ｐ型の第１Ｐ型層２００として、基板上にＰ型ＧａＮ層をエピタキシャル成長させる方法であってもよい。なお、III族窒化物半導体のエピタキシャル成長には、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が用いられる。
【００３３】
次いで、第１Ｐ型層２００の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００を形成する。Ｐ型ＧａＮ基板の裏面側に、第１Ｎ型層１００として、Ｎ型ＧａＮ層をエピタキシャル成長させる。一方、上述のように、Ｎ型ＧａＮ基板の場合では、後述するＮ型の第１Ｎ型層１００は、Ｎ型ＧａＮ基板の一部である。したがって、上記した第１Ｐ型層２００を形成する工程と、第１Ｎ型層１００を形成する工程は、基板の種類によって、逆の順に行っても良い。
【００３４】
次いで、図２（ｂ）のように、第１Ｐ型層２００に、Ｎ型のソース領域３４０およびドレイン領域３２０を形成する。具体的には、まず、基板上にレジスト膜（不図示）を塗布する。次いで、露光および現像を行い、ソース領域３４０およびドレイン領域３２０となる直上にレジスト膜の開口を形成する。次いで、イオン注入法により、第１Ｐ型層２００に、Ｎ型不純物としてＳｉをイオン注入する。次いで、レジスト膜を剥離する。次いで、Ｎ型不純物の活性化のために、アニール処理を行う。以上により、ソース領域３４０およびドレイン領域３２０を形成する。
【００３５】
次いで、図３（ａ）のように、ソース領域３４０および第１Ｎ型層１００と接するように、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（Ｎ型ＧａＮ層５２０）を形成する（オーミック接続部形成工程）。
【００３６】
このオーミック接続部形成工程において、以下のようにして、基板にＮ型不純物をイオン注入することにより、オーミック接続部（Ｎ型ＧａＮ層５２０）を形成する。まず、基板上にレジスト膜（不図示）を塗布する。次いで、露光および現像を行い、オーミック接続部となる直上にレジスト膜の開口を形成する。次いで、イオン注入法により、Ｎ型不純物としてＳｉをイオン注入する。次いで、レジスト膜を剥離する。次いで、Ｎ型不純物の活性化のために、アニール処理を行う。以上のようにして、オーミック接続部として、Ｎ型ＧａＮ層５２０を形成する。なお、前述のソース領域３４０およびドレイン領域３２０を形成する工程において、Ｎ型不純物を活性化させるために行うアニール処理は、このオーミック接続部形成工程におけるアニール処理と兼ねることができる。
【００３７】
次いで、図３（ｂ）のように、ソース領域３４０およびドレイン領域３２０と、オーミック接続部（Ｎ型ＧａＮ層５２０）が形成されている状態で、第１Ｐ型層２００上に、ゲート絶縁膜４２０となる膜を成膜する。ここでは、ゲート絶縁膜４２０として、たとえば、ＳｉＯ２膜をＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜する。
【００３８】
次いで、ゲート絶縁膜４２０上に、ゲート電極４４０となる膜を成膜する。ここでは、ゲート電極４４０として、たとえば、Ｔｉ／Ａｕをスパッタ法により成膜する。
【００３９】
次いで、上記したゲート電極４４０となる膜が形成された基板上に、レジスト膜を塗布する。次いで、露光および現像を行い、ゲート絶縁膜４２０およびゲート電極４４０となる直上以外の領域に、レジスト膜の開口を形成する。すなわち、ＦＥＴのソース領域３４０およびドレイン領域３２０で挟まれたチャネルとなる領域の直上を残して、レジスト膜の開口を形成する。次いで、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、ゲート絶縁膜４２０およびゲート電極４４０をパターニングする。次いで、レジスト膜を剥離する。以上により、ゲート絶縁膜４２０およびゲート電極４４０を形成する。
【００４０】
次いで、図４（ａ）のように、基板上に、ゲート絶縁膜４２０およびゲート電極４４０を被覆するように、ゲート電極保護膜７００となる膜を成膜する。ここでは、ゲート電極保護膜７００として、Ａｌ２Ｏ３膜をＡＬＤ法により成膜する。
【００４１】
次いで、図４（ｂ）のように、下記のようにして、ゲート電極保護膜７００を形成する。上記したゲート電極保護膜７００となる膜が形成された基板上に、レジスト膜を塗布する。次いで、露光および現像を行い、ゲート絶縁膜４２０およびゲート電極４４０の周囲を残して、レジスト膜の開口を形成する。次いで、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、ゲート電極保護膜７００をパターニングする。次いで、レジスト膜を剥離する。以上により、ゲート電極保護膜７００を形成する。
【００４２】
次いで、図５のように、ソース電極５４０およびドレイン電極６００となる金属膜を成膜する。ここでは、ソース電極５４０およびドレイン電極６００として、たとえば、Ｔｉ／Ａｌをスパッタ法により成膜する。次いで、露光および現像により、ソース電極５４０およびドレイン電極６００をパターニングする。
【００４３】
このとき、ドレイン領域３２０および第１Ｐ型層２００と接するように、ドレイン電極６００を形成する。
【００４４】
以上のようにして、第１の実施形態に係る半導体装置１０を得る。
【００４５】
次に、図６および図７を用い、第１の実施形態の効果について、保護素子の機能に関しても合わせて説明する。図６は、第１の実施形態の効果を説明するための図である。
【００４６】
図６（ａ）は、第１の実施形態に係る半導体装置１０のうち、ドレイン電極６００に高い正電圧（サージ電圧）が印加された場合を示している。まず、第１の実施形態に係る半導体装置１０の保護素子の構成について説明する。
【００４７】
図６（ａ）のように、ドレイン電極６００は、第１Ｐ型層２００と接する部分において、保護素子として、ショットキーバリアダイオード（後述する図６（ｂ）のＳＢＤ）を形成している。なお、ドレイン電極６００は、上記ショットキーバリアダイオード（ＳＢＤ）のカソードとなっている。
【００４８】
さらに、そのショットキーバリアダイオード（ＳＢＤ）の下には、第１Ｐ型層２００と第１Ｎ型層１００とにより、ＰＮ接合ダイオード（後述する図６（ｂ）のＤ１）を形成している。このように、上記したショットキーバリアダイオード（ＳＢＤ）とダイオード（Ｄ１）がアノードを合わせるような形態で、保護回路を形成している。
【００４９】
図６（ｂ）は、第１の実施形態に係る半導体装置１０の等価回路を示している。図６（ｂ）のように、通常の使用状態では、図６（ａ）におけるゲート電極４４０（Ｇ）、ソース電極５４０またはオーミック接続部（Ｎ型ＧａＮ層５２０）（Ｓ）、およびドレイン電極６００（Ｄ）により、ＮチャネルＦＥＴを形成している。
【００５０】
先に述べたように、ドレイン電極６００（Ｄ）およびソース電極５４０またはオーミック接続部（Ｎ型ＧａＮ層５２０）（Ｓ）の間には、ＦＥＴと並列に、上記した保護素子が形成されている。
【００５１】
次に、図７を用いて、第１の実施形態に係る半導体装置１０のうち、ドレイン電極６００に降伏電圧以上の高い正電圧（サージ電圧）が印加された場合を説明する。図７は、第１の実施形態の効果を説明するための図である。図７中、ＥＣは伝導帯の下端の準位を、ＥＶは価電子帯の上端の準位を、ＥＦとは、フェルミ準位を、それぞれ示している。また、図７中、黒丸印は電子を、白抜き丸印はホールを示している。
【００５２】
図７（ａ）および図７（ｂ）は、第１Ｐ型層２００とドレイン電極６００との接合におけるバンド図を示している。そのうち、図７（ａ）は、ＦＥＴの駆動電圧の程度で通常の動作をしている場合を示している。この場合、ＦＥＴを構成するドレイン電極６００（Ｄ）およびソース電極５４０またはオーミック接続部（Ｎ型ＧａＮ層５２０）（Ｓ）の間に電流が流れている状態である。
【００５３】
このとき、ＦＥＴの駆動電圧の程度の電圧が印加された状態では、ドレイン電極６００から第１Ｐ型層２００へのホールに対する障壁が高い。このため、ホールは、ドレイン電極６００から、この障壁を乗り越えることができない。したがって、保護素子のショットキーバリアダイオード（ＳＢＤ）には、ダイオードの逆バイアスが印加された状態となるため、電流は流れない。
【００５４】
一方、図７（ｂ）は、ドレイン電極６００に降伏電圧以上の高い正電圧（サージ電圧）が印加された場合を示している。この場合、ドレイン電極６００と第１Ｐ型層２００とのショットキー障壁は、ＦＥＴの通常動作時におけるショットキー障壁よりも、さらに急峻になる。このため、ショットキー障壁の距離が短くなる。したがって、ホールが、直接トンネルにより、ドレイン電極６００から第１Ｐ型層２００に注入される。これにより、半導体装置１０における主電流は、ＦＥＴを流れる経路から、ＳＢＤを含む保護回路を流れる経路へと変化する。
【００５５】
なお、図７（ｃ）は、比較例として、第１Ｐ型層２００ではなく、半絶縁性ＧａＮ層がドレイン電極６００と接合している場合のバンド図を示している。比較例において、ドレイン電極６００にサージ電圧が印加された場合、半絶縁性ＧａＮ層の空乏層が広く延びる。このため、ショットキー障壁の距離が長いままとなる。したがって、ホールは、ドレイン電極６００から第１Ｐ型層２００にトンネル注入できない。
【００５６】
一方、第１の実施形態では、上記したように、ドレイン電極６００と第１Ｐ型層２００とが接合している。これにより、サージ電圧が印加された際に、ショットキー障壁の距離が短くなり、ホールがドレイン電極６００から第１Ｐ型層２００へトンネル注入される。
【００５７】
また、第１の実施形態では、保護素子のショットキーバリアダイオード（ＳＢＤ）の下には、ダイオード（Ｄ１）が順方向に接続された状態となっている。したがって、サージ電圧が印加された場合、ＳＢＤを流れた電流は、ダイオード（Ｄ１）中の第１Ｐ型層２００から第１Ｎ型層１００へ流れていく。
【００５８】
このとき、第１Ｐ型層２００のうち、ＦＥＴのチャネルを構成している部分には電流は流れない。または、ＦＥＴのチャネルを構成している部分に、流れる電流は少ない。
【００５９】
さらに、サージ電圧により生じた電流は、第１Ｎ型層１００から、オーミック接続部であるＮ型ＧａＮ層５２０およびソース電極５４０へ、障壁で妨げられることなく流れていく。
【００６０】
このようにして、ドレイン電極６００に高い正電圧（サージ電圧）が印加された場合、ＦＥＴが破壊されることを防止することができる。
【００６１】
よって、本実施形態によれば、装置面積を増大させることなく、保護素子を有する半導体装置１０を提供することができる。
【００６２】
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置の構成を示す図である。第２の実施形態は、オーミック接続部が金属からなるソース電極５４０である点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【００６３】
図８のように、第２の実施形態に係る半導体装置１０は、第１の実施形態におけるオーミック接続部の位置に、金属からなるソース電極５４０が形成されている。すなわち、第２の実施形態では、オーミック接続部は、ソース電極５４０を兼ねている。したがって、オーミック接続部であるソース電極５４０は、ソース領域３４０に接しているとともに、第１Ｎ型層１００にも接している。
【００６４】
次に、図９から図１１を用いて、第２の実施形態に係る半導体装置１０の製造方法について説明する。図９から図１１は、第２の実施形態に係る半導体装置１０の製造方法を説明するための図である。第２の実施形態に係る製造方法は、以下の点を除いて、第１の実施形態の製造方法と同様である。ゲート電極４４０を形成する工程の後、オーミック接続部形成工程を行う。このとき、オーミック接続部形成工程において、第１Ｐ型層２００を貫通して第１Ｎ型層１００まで至る第３開口部５６０を形成するとともに、当該第３開口部５６０に金属を埋設することにより、オーミック接続部としてソース電極５４０を形成する。以下詳細を説明する。
【００６５】
まず、図９（ａ）のように、第１の実施形態と同様にして、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００として、Ｐ型ＧａＮ基板を準備する。次いで、第１Ｐ型層２００の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００を形成する。さらに、第１Ｐ型層２００に、Ｎ型のソース領域３４０およびドレイン領域３２０を形成する。
【００６６】
次いで、図９（ｂ）のように、ＦＥＴのソース領域３４０およびドレイン領域３２０で挟まれたチャネルとなる領域の直上に、ゲート絶縁膜４２０およびゲート電極４４０を形成する。
【００６７】
次いで、図１０（ａ）のように、ゲート絶縁膜４２０およびゲート電極４４０を被覆するように、ゲート電極保護膜７００を形成する。
【００６８】
第２の実施形態では、まず、このようにゲート電極４４０を形成する工程を行った後に、下記のように、オーミック接続部形成工程を行う。
【００６９】
次いで、図１０（ｂ）のように、第１Ｐ型層２００を貫通して第１Ｎ型層１００まで至る第３開口部５６０を形成する。具体的には、下記手順により、第３開口部５６０を形成する。まず、基板上に、レジスト膜（不図示）を塗布する。次いで、露光および現像を行い、オーミック接続部であるソース電極５４０となる領域に、レジスト膜の開口を形成する。次いで、ＲＩＥにより、第１Ｐ型層２００を貫通して第１Ｎ型層１００に至るまでエッチングすることにより、第３開口部５６０を形成する。このとき、第３開口部５６０は、基板を貫通しない限り、第１Ｎ型層１００に入り込んでいても構わない。次いで、レジスト膜を剥離する。以上により、第３開口部５６０を形成する。
【００７０】
次いで、図１１のように、第３開口部５６０に金属を埋設することにより、オーミック接続部としてソース電極５４０をパターン形成する。上述のように、埋設する金属は、たとえば、Ｔｉ／Ａｌである。このとき、同時に、ドレイン電極６００を、ドレイン領域３２０および第１Ｐ型層２００と接するように、ドレイン電極６００を形成する。
【００７１】
以上のようにして、第２の実施形態に係る半導体装置１０を得る。
【００７２】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、オーミック接続部として、抵抗の低い金属からなるソース電極５４０が、直接、第１Ｎ型層１００と接している。これにより、第１の実施形態よりも、保護回路の電流経路が短くなる。したがって、ドレイン電極６００に高い正電圧（サージ電圧）が印加された場合、より確実にＦＥＴが破壊されることを防止することができる。
【００７３】
（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置の構成を示す図である。この半導体装置１０は、以下のような構成を備えている。Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００が設けられている。第１Ｐ型層２００上には、ゲート絶縁膜４２０が設けられている。ゲート絶縁膜４２０上には、ゲート電極４４０が設けられている。また、少なくとも第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。また、ドレイン領域３２０および第１Ｐ型層２００もしくはゲート絶縁膜４２０と接するように、ドレイン電極６００が設けられている。ここで、上述のソース領域３４０は、第１Ｎ型層１００と接している。以下、第１の実施形態と同じ部分は説明を省略しながら、詳細を説明する。
【００７４】
図１２のように、この半導体装置１０は、ゲート絶縁膜４２０、ゲート電極４４０、ソース領域３４０およびドレイン領域３２０を含むＮチャネルＦＥＴと、ドレイン電極６００、ゲート絶縁膜４２０、第１Ｐ型層２００、第１Ｎ型層１００およびソース領域３４０を含む保護回路と、を有している。
【００７５】
基板は、たとえば、Ｐ型ＧａＮ基板である。したがって、第１の実施形態と同様に、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００は、Ｐ型ＧａＮ基板の一部である。また、第１Ｐ型層２００上には、ゲート絶縁膜４２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。
【００７６】
第３の実施形態では、ゲート絶縁膜４２０は、たとえば、ＡｌＧａＮである。具体的には、アンドープのＡｌＸＧａ１−ｘＮ（０．１５≦Ｘ≦０．３）である。このように、ゲート絶縁膜４２０がＡｌＧａＮで形成されていることにより、チャネルのＧａＮとの間のヘテロ界面において、高密度の２次元電子ガスを発生させることができる。
【００７７】
また、ゲート絶縁膜４２０上には、ゲート電極４４０が設けられている。また、ゲート絶縁膜４２０およびゲート電極４４０を覆うように、ゲート電極保護膜７００が設けられている。
【００７８】
少なくとも第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。第２の実施形態では、後述するように、ゲート絶縁膜４２０および第１Ｐ型層２００に、第１開口部３５０および第２開口部３３０を形成することにより、それぞれの開口部において、ソース領域３４０およびドレイン領域３２０が形成されている。なお、「少なくとも第１Ｐ型層２００内」とは、ソース領域３４０またはドレイン領域３２０が、第１Ｐ型層２００の上面よりも上に突き出して形成されていても構わないことを意味している。
【００７９】
また、ドレイン領域３２０および第１Ｐ型層２００もしくはゲート絶縁膜４２０と接するように、ドレイン電極６００が設けられている。第２の実施形態では、ドレイン領域３２０およびゲート絶縁膜４２０と接するように、ドレイン電極６００が設けられている。これにより、ドレイン電極６００は、ゲート絶縁膜４２０と接する部分において、保護素子として、ゲート絶縁膜４２０および第１Ｐ型層２００を含むＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ダイオード（以下、ＭＩＳダイオード）を形成している。
【００８０】
なお、ドレイン電極６００と接する部分だけ、ゲート絶縁膜４２０を除去することにより、ドレイン電極６００は第１Ｐ型層２００と接するように形成されていてもよい。この場合、保護素子は、第１の実施形態と同様のショットキーバリアダイオードとなる。
【００８１】
ここで、上述のソース領域３４０は、第１Ｎ型層１００と接している。これにより、ソース領域３４０は、ＦＥＴの拡散領域としてだけでなく、保護回路の電流経路としても機能することができる。
【００８２】
一方、ドレイン領域３２０は、第１Ｐ型層２００内に形成されており、第１Ｎ型層１００とは接していない。すなわち、ドレイン領域３２０は、第１Ｎ型層１００から離間して形成されている。
【００８３】
以上のように、第３の実施形態に係る半導体装置１０は、上記した構成を備えている。
【００８４】
次に、図１３から図１５を用いて、第３の実施形態に係る半導体装置の製造方法について、説明する。図１３から図１５は、第３の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第３の実施形態に係る半導体装置１０の製造方法は、以下のような工程を備えている。まず、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００を形成する。次いで、第１Ｐ型層２００の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００を形成する。次いで、第１Ｐ型層２００上に、ゲート絶縁膜４２０を形成する。次いで、ゲート絶縁膜４２０および第１Ｐ型層２００を貫通して第１Ｎ型層１００まで至る第１開口部３５０を形成するとともに、ゲート絶縁膜４２０を貫通して第１Ｐ型層２００の一部に第２開口部３３０を形成する。次いで、第１開口部３５０と第２開口部３３０とにＮ型のIII族窒化物半導体を選択的に成長させて、それぞれ、第１Ｎ型層１００に接するソース領域３４０と、ドレイン領域３２０とを形成する。次いで、ゲート絶縁膜４２０上に、ゲート電極４４０を形成する。次いで、ドレイン領域３２０および第１Ｐ型層２００もしくはゲート絶縁膜４２０と接するように、ドレイン電極６００を形成する。以下詳細を説明する。
【００８５】
まず、図１３（ａ）のように、第１の実施形態と同様にして、Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００として、Ｐ型ＧａＮ基板を準備する。次いで、第１Ｐ型層２００の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００を形成する。
【００８６】
次いで、図１３（ｂ）のように、第１Ｐ型層２００上に、ゲート絶縁膜４２０を形成する。ここでは、ＭＯＣＶＤ法により、ＡｌＧａＮをエピタキシャル成長させる。次いで、マスク層として、たとえば、ＳｉＯ２層８００を成膜する。
【００８７】
次いで、図１４（ａ）のように、ゲート絶縁膜４２０および第１Ｐ型層２００を貫通して第１Ｎ型層１００まで至る第１開口部３５０を形成するとともに、ゲート絶縁膜４２０を貫通して第１Ｐ型層２００の一部に第２開口部３３０を形成する。具体的には、下記手順により、第１開口部３５０および第２開口部３３０を形成する。まず、基板上に、レジスト膜（不図示）を塗布する。次いで、露光および現像を行い、第１開口部３５０となる領域に、レジスト膜の開口を形成する。次いで、ＲＩＥにより、ＳｉＯ２層８００、ゲート絶縁膜４２０および第１Ｐ型層２００を貫通して第１Ｎ型層１００に至るまでエッチングすることにより、第１開口部３５０を形成する。このとき、第１開口部３５０は、基板を貫通しない限り、第１Ｎ型層１００に入り込んでいても構わない。次いで、レジスト膜を剥離する。同様にして、今度は第２開口部３３０となる領域に、レジスト膜の開口をパターン形成する。次いで、ＲＩＥにより、ＳｉＯ２層８００およびゲート絶縁膜４２０を貫通して第１Ｐ型層２００の一部に、第２開口部３３０を形成する。このとき、第２開口部３３０を、第１Ｎ型層１００まで到達しない範囲で形成する。次いで、レジスト膜を剥離する。以上により、第１開口部３５０および第２開口部３３０を形成する。
【００８８】
次いで、図１４（ｂ）のように、第１開口部３５０と第２開口部３３０とにＮ型のIII族窒化物半導体を選択的に成長させて、それぞれ、第１Ｎ型層１００に接するソース領域３４０と、ドレイン領域３２０とを形成する。このとき、ＭＯＣＶＤ法により、たとえば、Ｎ型ＧａＮをエピタキシャル成長させて、ソース領域３４０およびドレイン領域３２０を形成する。
【００８９】
第３の実施形態では、ゲート絶縁膜４２０の上面と同一面を形成するように、ソース領域３４０およびドレイン領域３２０を形成する。具体的には、ドレイン領域３２０がゲート絶縁膜４２０の上面と同じ高さまで成長させた状態で、先に成膜したＳｉＯ２層８００に加え、ドレイン領域３２０上のみにさらにＳｉＯ２層８００を形成する。次いで、ソース領域３４０の残りの部分をエピタキシャル成長させて、ゲート絶縁膜４２０の上面と同一面を形成するように、ソース領域３４０を形成する。最後に、マスク層であるＳｉＯ２層８００を剥離する。以上により、ソース領域３４０およびドレイン領域３２０を形成する。
【００９０】
なお、ソース領域３４０またはドレイン領域３２０を、第１Ｐ型層２００の上面よりも上に突き出して形成しても構わない。また、ドレイン領域３２０を、ソース領域３４０よりも高く形成してもよい。この場合、上記したように、マスク層であるＳｉＯ２層８００を再度成膜する必要がない。
【００９１】
次いで、図１５（ａ）のように、ゲート絶縁膜４２０上に、ゲート電極４４０を形成する。次いで、ゲート絶縁膜４２０およびゲート電極４４０を被覆するように、ゲート電極保護膜７００をパターン形成する。
【００９２】
次いで、図１５（ｂ）のように、ドレイン領域３２０および第１Ｐ型層２００もしくはゲート絶縁膜４２０と接するように、ドレイン電極６００を形成する。ここでは、ドレイン領域３２０およびゲート絶縁膜４２０と接するように、ドレイン電極６００を形成する。なお、ドレイン電極６００と接する部分だけ、ゲート絶縁膜４２０を除去することにより、ドレイン電極６００を第１Ｐ型層２００と接するように形成してもよい。
【００９３】
同時に、ドレイン電極６００とともに、ソース電極５４０を形成する。
【００９４】
以上のようにして、第３の実施形態に係る半導体装置１０を得る。
【００９５】
第３の実施形態によれば、ドレイン領域３２０および第１Ｐ型層２００もしくはゲート絶縁膜４２０と接するように、ドレイン電極６００が設けられている。これにより、保護素子として、ドレイン電極６００、ゲート絶縁膜４２０および第１Ｐ型層２００を含むＭＩＳ型ダイオード、またはドレイン電極６００および第１Ｐ型層２００を含むショットキーバリアダイオードが形成されている。したがって、第１の実施形態と同様の効果を得ることができる。さらに、ＦＥＴを構成するソース領域３４０は、第１Ｎ型層１００と接している。これにより、ソース領域３４０は、ＦＥＴの拡散領域としてだけでなく、保護回路の電流経路としても機能することができる。
【００９６】
以上の実施形態においては、ＭＯＣＶＤ法によって、III族窒化物半導体をエピタキシャル成長させる方法を説明したが、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、またはガスソースＭＢＥ法であってもよい。
【００９７】
以上の実施形態においては、バルクＧａＮ基板を用いた場合を説明したが、サファイア基板上に、第１Ｎ型層１００および第１Ｐ型層２００を順に形成した基板を用いてもよい。
【００９８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００９９】
なお、以上において、第３の実施形態に係る以下の発明も開示されている。
（付記１）
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層と、
前記第１Ｐ型層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
少なくとも前記第１Ｐ型層内に設けられ、前記ゲート電極の両脇に位置するＮ型のソース領域およびドレイン領域と、
前記第１Ｐ型層の下に位置するＮ型のIII族窒化物半導体からなる第１Ｎ型層と、
前記ドレイン領域および前記第１Ｐ型層もしくは前記ゲート絶縁膜と接するように設けられたドレイン電極と、
を備え、
前記ソース領域は、前記第１Ｎ型層と接している半導体装置。
（付記２）
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層を形成する工程と、
前記第１Ｐ型層の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層を形成する工程と、
前記第１Ｐ型層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜および前記第１Ｐ型層を貫通して前記第１Ｎ型層まで至る第１開口部を形成するとともに、前記ゲート絶縁膜を貫通して前記第１Ｐ型層の一部に第２開口部を形成する工程と、
前記第１開口部と前記第２開口部とにＮ型のIII族窒化物半導体を選択的に成長させて、それぞれ、前記第１Ｎ型層に接するソース領域と、ドレイン領域とを形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ドレイン領域および前記第１Ｐ型層もしくは前記ゲート絶縁膜と接するように、ドレイン電極を形成する工程と、
を備える半導体装置の製造方法。
【符号の説明】
【０１００】
１０ 半導体装置
１００ 第１Ｎ型層
２００ 第１Ｐ型層
３２０ ドレイン領域
３３０ 第２開口部
３４０ ソース領域
３５０ 第１開口部
４２０ ゲート絶縁膜
４４０ ゲート電極
５２０ Ｎ型ＧａＮ層（オーミック接続部）
５４０ ソース電極
５６０ 第３開口部
６００ ドレイン電極
７００ ゲート電極保護膜
８００ ＳｉＯ２膜
【特許請求の範囲】
【請求項１】
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層と、
前記第１Ｐ型層の一部上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１Ｐ型層内のうち、前記ゲート電極の両脇に設けられたＮ型のソース領域およびドレイン領域と、
前記第１Ｐ型層の下に位置するＮ型のIII族窒化物半導体からなる第１Ｎ型層と、
前記ソース領域および前記第１Ｎ型層と接するように設けられ、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部と、
前記ドレイン領域および前記第１Ｐ型層と接するように設けられたドレイン電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ドレイン電極は、前記第１Ｐ型層と接している部分において、ショットキー接合を形成している半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１Ｎ型層は、前記オーミック接続部よりも前記ドレイン電極に近い位置に設けられている半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第１Ｎ型層は、前記第１Ｐ型層よりも抵抗率が低い半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記オーミック接続部は、Ｎ型のIII族窒化物半導体からなる半導体装置。
【請求項６】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記オーミック接続部は、金属である半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記ゲート絶縁膜は、ＡｌＧａＮである半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置において、
前記第１Ｎ型層は、Ｎ型ＧａＮ層である半導体装置。
【請求項９】
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層を形成する工程と、
前記第１Ｐ型層の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層を形成する工程と、
前記第１Ｐ型層に、Ｎ型のソース領域およびドレイン領域を形成する工程と、
前記第１Ｐ型層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ドレイン領域および前記第１Ｐ型層と接するように、ドレイン電極を形成する工程と、
を備え、
前記ソース領域および前記第１Ｎ型層と接するように、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部を形成するオーミック接続部形成工程をさらに備える半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記ソース領域およびドレイン領域と、前記オーミック接続部が形成されている状態で、前記ゲート絶縁膜を形成する工程を行い、
前記オーミック接続部形成工程において、前記第１Ｐ型層にＮ型不純物をイオン注入することにより、前記オーミック接続部を形成する半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記オーミック接続部形成工程を行い、
前記オーミック接続部形成工程において、前記第１Ｐ型層を貫通して前記第１Ｎ型層まで至る第３開口部を形成するとともに、当該第３開口部に金属を埋設することにより、前記オーミック接続部を形成する半導体装置の製造方法。
【請求項１】
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層と、
前記第１Ｐ型層の一部上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１Ｐ型層内のうち、前記ゲート電極の両脇に設けられたＮ型のソース領域およびドレイン領域と、
前記第１Ｐ型層の下に位置するＮ型のIII族窒化物半導体からなる第１Ｎ型層と、
前記ソース領域および前記第１Ｎ型層と接するように設けられ、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部と、
前記ドレイン領域および前記第１Ｐ型層と接するように設けられたドレイン電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ドレイン電極は、前記第１Ｐ型層と接している部分において、ショットキー接合を形成している半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１Ｎ型層は、前記オーミック接続部よりも前記ドレイン電極に近い位置に設けられている半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第１Ｎ型層は、前記第１Ｐ型層よりも抵抗率が低い半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記オーミック接続部は、Ｎ型のIII族窒化物半導体からなる半導体装置。
【請求項６】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記オーミック接続部は、金属である半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記ゲート絶縁膜は、ＡｌＧａＮである半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置において、
前記第１Ｎ型層は、Ｎ型ＧａＮ層である半導体装置。
【請求項９】
Ｐ型のIII族窒化物半導体からなる第１Ｐ型層を形成する工程と、
前記第１Ｐ型層の下に位置するように、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層を形成する工程と、
前記第１Ｐ型層に、Ｎ型のソース領域およびドレイン領域を形成する工程と、
前記第１Ｐ型層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ドレイン領域および前記第１Ｐ型層と接するように、ドレイン電極を形成する工程と、
を備え、
前記ソース領域および前記第１Ｎ型層と接するように、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部を形成するオーミック接続部形成工程をさらに備える半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記ソース領域およびドレイン領域と、前記オーミック接続部が形成されている状態で、前記ゲート絶縁膜を形成する工程を行い、
前記オーミック接続部形成工程において、前記第１Ｐ型層にＮ型不純物をイオン注入することにより、前記オーミック接続部を形成する半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記オーミック接続部形成工程を行い、
前記オーミック接続部形成工程において、前記第１Ｐ型層を貫通して前記第１Ｎ型層まで至る第３開口部を形成するとともに、当該第３開口部に金属を埋設することにより、前記オーミック接続部を形成する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−４５９４（Ｐ２０１３−４５９４Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３１８３１（Ｐ２０１１−１３１８３１）
【出願日】平成２３年６月１４日（２０１１．６．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１４日（２０１１．６．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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