【課題】同一平面上に形成された２つの配線が互いにショートするのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置する縦型のゲート電極用ダミーピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央に位置するゲート電極用ダミーピラー（１ａ）へ給電するために第１の方向（Ｘ）へ延在して配置されたゲート給電配線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつゲート給電配線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】装置面積を増大させることなく、保護素子を有する半導体装置を提供する。
【解決手段】Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（たとえばＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。 （もっと読む）

【課題】基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することを目的とする。
【解決手段】半導体基板１裏面の表面電極であるソース電極２、ドレイン電極３の裏面に相当する領域に窪み部６を設け、ダイシング領域以外の窪み部６や窪み部６間に金属層５を形成することにより、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができる。 （もっと読む）

【課題】放熱効率が高く低コストでの実装が可能な半導体装置を提供する。
【解決手段】第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 （もっと読む）

【課題】複雑な形状を有しながらも応力分布のばらつきが少ない活性領域を有する半導体装置を提供する。
【解決手段】一実施の形態による半導体装置は、素子分離領域を有する基板と、前記素子分離領域に分離された、不純物拡散領域を有する前記基板上の複数の四角形の活性領域と、前記複数の活性領域の集合からなり、段差を含む輪郭形状を有する大活性領域とを有する。前記複数の活性領域の前記不純物拡散領域のうち、前記素子分離領域を挟んで向かい合う不純物拡散領域は、電気的に接続される。 （もっと読む）

【課題】 電力増幅器に発生するホットキャリアの影響を抑制する。
【解決手段】 一つの実施形態の電力増幅器には、半導体層に形成され、少なくとも１つ以上から構成され、電力増幅動作する第１のグロースリングゲート構造体と、半導体層に形成され、第１のグロースリングゲート構造体を取り囲むように隣接配置され、第１の構造体が電力増幅動作するときに、逆バイアスが印加されて空乏化領域が形成され、第１の構造体を周囲からアイソレートする複数の第２のグロースリングゲート構造体とが設けられる。 （もっと読む）

【課題】耐放射線性を有する絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】一部がチャネル領域をなすｐ型の半導体層１１と、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、チャネル領域にキャリア注入口を介してキャリアを注入するｎ型の第１主電極領域１２と、チャネル領域から、キャリアを排出するキャリア排出口を有するｎ型の第２主電極領域１３と、活性領域２１Ｂの上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に設けられ、第１主電極領域１２と第２主電極領域１３との間を流れるキャリアの流路に直交する主制御部、主制御部に交わる２本のガード部２４１，２４２を有してπ字型をなすゲート電極２４と、第２主電極領域１３のゲート幅方向の両端側に設けられたｐ型のリーク阻止領域６１，６２とを備える。 （もっと読む）

【課題】静電気放電保護装置及び方法を提供する。
【解決手段】本発明の実施例は、静電気放電（ESD）保護装置、及び、ESD保護装置を形成する方法に関する。一実施例は、ESD保護装置で、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域と、からなる。 （もっと読む）

【課題】 半導体装置におけるトランジスタの熱破壊を防止し得るとともに、安全動作領域（ＳＯＡ）を拡大しトランジスタ設計の自由度を高め得る半導体装置及びその製造方法を提供すること。
【解決手段】 トランジスタセルを並列にチップ内に均一に配置した半導体装置において、チップの面中央部にトランジスタセルの不動作領域を形成する。不動作領域を形成手段として、１）ソースとドレインのｎ型拡散層を設けない方法 ２）ソースとドレインのコンタクト窓を開けない方法 ３）ゲート電極を分岐してソースに接続する方法を採る。また、不動作領域の形成に代えて当該領域のトランジスタセルの閾値電圧を高くして動作電流を低くする手段を採ることもできる。 （もっと読む）

【課題】トランジスタ対を有する半導体装置において、回路面積の増大を抑えつつ、対をなすトランジスタの特性のアンバランスを抑制する。
【解決手段】トランジスタ１ａ，１ｂは活性領域パターンが互いに同一である領域Ａ１ａ，Ａ１ｂを有し、トランジスタ２ａ，２ｂは活性領域パターンが互いに同一である領域Ａ２ａ，Ａ２ｂを有する。トランジスタ２ａ，２ｂの活性領域１３ａ，１３ｂは、チャネル長方向の長さがトランジスタ１ａ，１ｂの活性領域１１ａ，１１ｂよりも長く、領域Ａ２ａ，Ａ２ｂは領域Ａ１ａ，Ａ１ｂよりもチャネル長方向の幅が狭い。 （もっと読む）

【課題】インパクトイオン化領域にてキャリアがゲート絶縁膜に入り込むことがない半導体装置とその製造方法を提供する。
【解決手段】トランジスタ部分２２と、ダイオード部分２３を具備し、トランジスタ部分２２は、第１導電型又は真性の半導体領域であるチャネル形成領域６と、チャネル形成領域６に接するゲート絶縁膜７と、チャネルを形成させるゲート電極８と、第２導電型あり、チャネル形成領域６に接し、ドレイン電圧が供給されるドレイン領域４と、第２導電型であり、チャネル形成領域６を介してドレイン領域４に対向し、チャネル形成領域６にチャネルが形成されたときにチャネル形成領域６を介してドレイン電圧が供給されるソース領域５とを含み、ダイオード部分２３は、ソース領域５に電気的に接続されており、ソース領域５にドレイン電圧が供給されたときに、ダイオード部分２３はインパクトイオン化現象が発生する領域を含む。 （もっと読む）

【課題】ＬＳＩ製造工程の最終段階においても、内部素子の基本性能を変えることなく、内部素子と同一プロセスで形成されたＥＳＤ保護素子のブレークダウン電圧を調整可能とすることを目的とする。
【解決手段】ＭＯＳ構造のドレイン領域とＭＯＳ構造を囲む素子分離領域との間にドレイン領域に接してこれとＰＮ接合を形成する接合形成領域を形成する。 （もっと読む）

【課題】ニッケルシリサイド層上の絶縁膜の応力を規定することで、膜剥がれの防止を可能とする。
【解決手段】半導体基板１１に形成された素子分離領域１２と、前記素子分離領域１２で分離された前記半導体基板１１の第１素子形成領域１３に形成されたＰ型電界効果トランジスタ２と、前記素子分離領域１２で分離された前記半導体基板１１にニッケルシリサイド層２９が形成され、該ニッケルシリサイド層２９上からヒ素イオン注入されたＮ型基板領域１４と、前記Ｐ型電界効果トランジスタ２上を被覆する圧縮応力を有する第１絶縁膜４１と、前記Ｎ型基板領域１４上を被覆していて引張応力もしくは前記圧縮応力よりも小さい圧縮応力を有する第２絶縁膜４２とを有することを特徴とする。 （もっと読む）

【課題】センス比のコレクタ電流依存性をスイッチング素子自体の構造により制御する。
【解決手段】Ｐ型のベース領域２の表面部に、少なくとも１つのＮ型のエミッタ領域３及びエミッタ領域３と離隔した少なくとも１つのＮ型のセンス領域５が選択的に形成されている。エミッタ領域３及びセンス領域５は、コレクタ領域７からベース領域２に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されている。センス比がコレクタ電流の変化に対応して所望の変化を生じるように、第２の方向におけるセンス領域５、エミッタ領域３、センス領域５に隣接する部分のベース領域２、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅が設定されている。 （もっと読む）

【課題】ＭＯＳトランジスタを有する半導体装置であって、エリアパッド下のＭＯＳトランジスタの特性変動を抑制することが可能な半導体装置を提供する。
【解決手段】ＭＯＳトランジスタとエリアパッドを有する半導体装置１０であって、結晶方位面＜１１０＞を表面とするシリコンを材料とする半導体チップ１１と、ソース領域、ゲート領域及びドレイン領域がシリコンの結晶方位＜１１０＞の方向に並び、半導体チップ１１内に形成される複数のＭＯＳトランジスタ１２と、半導体チップ１１上のエリアパッドとして２次元状に形成された複数の接合用電極パッド１３と、複数の接合用電極パッド１３それぞれの上に形成された接合用バンプ１４とを備え、複数の接合用電極パッド１３は、その中心点が結晶方位＜１１０＞の方向に対して斜めの方向に並ぶことを特徴とする。 （もっと読む）

【課題】素子分離部の分離幅を調整することによって、所望する特性を有するＭＩＳＦＥＴを得ることのできる技術を提供する。
【解決手段】素子分離部４の分離幅Ｌａおよび分離幅Ｌａ’を相対的に狭くすることにより、第２ＭＩＳＦＥＴＱ_２のチャネル領域へ及ぼす応力の影響を大きくして、しきい値電圧の変化を相対的に大きくし、素子分離部４の分離幅Ｌｂおよび分離幅Ｌｂ’を相対的に広くすることにより、第４ＭＩＳＦＥＴＱ_４のチャネル領域へ及ぼす応力の影響を小さくして、しきい値電圧の変化を相対的に小さくする。 （もっと読む）

【課題】ノーマリオフ動作を実現することができるとともに、所望のゲート閾値電圧を実現することができる、窒化物半導体素子（ＨＥＭＴ）を提供すること。
【解決手段】このＨＥＭＴは、真性ＧａＮ層３およびｎ型ＡｌＧａＮ層４が積層された窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２は、ストライプ状の線状部１０と、島状の合流部１１とを備えている。複数本の線状部１０は、隣接する線状部１０との間に形成されたストライプ状のトレンチ６によって、互いに分離されている。線状部１０においてトレンチ６内に露出した積層境界７には、ゲート絶縁膜１２を介してゲート電極１３が対向している。また、ｎ型ＡｌＧａＮ層４には、ソース側合流部１１Ｓおよびドレイン側合流部１１Ｄにおいて、ソース電極１４およびドレイン電極１５がそれぞれ接触形成されている。 （もっと読む）

【課題】動作時の出力低下が少なく、熱雑音の影響が少なく、高周波動作が安定で、かつ信頼性に優れた高周波電力増幅器および携帯型無線端末を提供することを可能にする。
【解決手段】半導体基板上に並列に配置され、それぞれがソース電極、ゲート電極、およびドレイン電極を有する複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタのうち隣接するＭＯＳトランジスタ間に設けられた短絡した導体からなる閉ループと、を備え、前記複数のＭＯＳトランジスタのソース電極、ゲート電極、およびドレイン電極はそれぞれ並列に接続されている。 （もっと読む）

【課題】ドレイン電圧のオーバーシュートを低減してノイズとスイッチング損失の増大を抑制することが可能な半導体装置であって、特に、高速スイッチングが可能な横型ＭＯＳトランジスタを用いた、小型で安価な半導体装置を提供することを目的としている。
【解決手段】半導体基板１０の表層部に、横型ＭＯＳトランジスタ２１が形成されてなる半導体装置であって、横型ＭＯＳトランジスタ２１のゲート駆動信号ラインに、横型ＭＯＳトランジスタ２１のドレイン（Ｄ）と逆の導電型の多結晶シリコン抵抗体５０が挿入配置され、絶縁膜４を介して、横型ＭＯＳトランジスタ２１のドレイン電圧が多結晶シリコン抵抗体５０に印加されてなる半導体装置１００とする。 （もっと読む）

【課題】従来の半導体装置では、半導体素子が自己加熱により熱破壊するという問題があった。
【解決手段】本発明の半導体装置では、ＭＯＳトランジスタ１の中央領域に非活性領域６が配置されている。非活性領域６には、ドレイン領域３、ソース領域４及びゲート電極５が配置されていない。この構造により、非活性領域６では、ＭＯＳトランジスタ１の電流が流れることがなく、自己加熱による温度上昇が大幅に低減される。そして、ＭＯＳトランジスタ１が、自己加熱により熱破壊することを抑止することができる。 （もっと読む）