半導体装置
【課題】放熱効率が高く低コストでの実装が可能な半導体装置を提供する。
【解決手段】第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。
【解決手段】第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、消費電力の大きい回路素子を含む半導体装置に関する。
【背景技術】
【０００２】
パワーアンプ回路素子などの消費電力の大きい素子を含む半導体装置は、動作に伴う素子からの発熱が大きい。特に、高密度実装化や高周波特性向上等のために回路素子の充填密度を増加した半導体装置では、動作に伴う温度上昇が顕著である。
【０００３】
素子の内部温度が許容温度を超えると、高周波特性等の回路特性を低下させ、最悪の場合には素子を破壊する原因にもなる。このため、消費電力の大きい素子を含む半導体装置では、素子から発生する熱を如何にして放熱するかが重要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２３３５０９号公報
【特許文献２】特開２００１−３５２０１５号公報
【特許文献３】特開２００３−１２４３９０号公報
【特許文献４】特開２００６−３１９３３８号公報
【特許文献５】特開２００９−０７６６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワーアンプ等の高出力半導体素子の場合、フェースアップ実装が用いられることが多く、放熱対策としては、基板裏面に放熱フィン等の放熱用部品を設けて放熱効率を向上する方法が知られている。しかしながら、裏面放熱タイプのパッケージは高価であり、例えば、フリップチップ実装を用い、半導体基板表面側の回路基板への放熱効率を高くする等、より低コスト実装が可能な半導体装置が望まれていた。
【０００６】
本発明の目的は、半導体基板表面側への放熱効率が高く低コストでの実装が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置された第１のトランジスタアレイと、前記第１のトランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続された第１のパッド電極とを有する半導体装置が提供される。
【０００８】
また、実施形態の他の観点によれば、第１の方向及び前記第１の方向と交差する第２の方向に沿ってマトリクス状に配置された複数のパッド電極と、複数の前記パッド電極の前記第１の方向にそれぞれ配置され、前記第１の方向に延在するゲート電極と、隣接する前記パッド電極に電気的に接続されたソース領域とを有する複数のトランジスタを有し、前記複数のトランジスタが前記第２の方向に配置された複数のトランジスタアレイとを有する半導体装置が提供される。
【０００９】
また、実施形態の更に他の観点によれば、第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置されたトランジスタアレイと、前記トランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続されたパッド電極と、前記トランジスタアレイの前記パッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第２の方向に延在するドレインラインと、前記トランジスタアレイと前記パッド電極との間に配置され、前記トランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第２の方向に延在するゲートラインと、前記ゲートラインに接続された入力マッチング回路と、前記ドレインラインに接続された出力マッチング回路とを有する半導体装置が提供される。
【発明の効果】
【００１０】
開示の半導体装置によれば、ソース領域からパッド電極に向けて効率的に放熱できるとともに、パッド電極までの距離を各トランジスタで同じにすることができる。これにより、パッド電極からの放熱効率を高めることができ、トランジスタアレイ内における温度分布を小さくすることができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施形態による半導体装置の構造を示す平面図（その１）である。
【図２】図２は、第１実施形態による半導体装置の構造を示す平面図（その２）である。
【図３】図３は、第１実施形態による半導体装置の構造を示す平面図（その３）である。
【図４】図４は、第１実施形態による半導体装置の構造を示す平面図（その４）である。
【図５】図５は、第１実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図６】図６は、第１実施形態による半導体装置の構造を示す概略断面図（その２）である。
【図７】図７は、第１実施形態による半導体装置の構造を示す概略断面図（その３）である。
【図８】図８は、第１実施形態による半導体装置の構造を示す概略断面図（その４）である。
【図９】図９は、第１実施形態による半導体装置の構造を示す概略断面図（その５）である。
【図１０】図１０は、第１実施形態による半導体装置の構造を示す概略断面図（その６）である。
【図１１】図１１は、第１実施形態の変形例による半導体装置の構造を示す断面図及び平面図（その１）である。
【図１２】図１２は、第１実施形態の変形例による半導体装置の構造を示す断面図及び平面図（その２）である。
【図１３】図１３は、第１実施形態による半導体装置の引き出し配線の構造を示す平面図である。
【図１４】図１４は、第１実施形態による半導体装置の放熱パスを説明する概略断面図である。
【図１５】図１５は、放熱効果のシリコン基板厚さ依存性をシミュレーションにより求めた結果を示すグラフである。
【図１６】図１６は、図１５及び図１７のシミュレーションに用いた半導体装置の構造を示す概略断面図である。
【図１７】図１７は、放熱効果のパッド電極からの距離依存性をシミュレーションにより求めた結果を示すグラフである。
【図１８】図１８は、第１実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図１９】図１９は、放熱効果とバンプ下のパッド電極の構造との関係をシミュレーションにより求めた結果を示すグラフである。
【図２０】図２０は、図１９のシミュレーションに用いた半導体装置の構造を示す概略断面図である。
【図２１】図２１は、第２実施形態による半導体装置の構造を示す平面図（その１）である。
【図２２】図２２は、第２実施形態による半導体装置の構造を示す平面図（その２）である。
【図２３】図２３は、第２実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図２４】図２４は、第２実施形態による半導体装置の構造を示す概略断面図（その２）である。
【発明を実施するための形態】
【００１２】
［第１実施形態］
第１実施形態による半導体装置について図１乃至図２０を用いて説明する。
【００１３】
図１乃至図４は、本実施形態による半導体装置の構造を示す平面図である。図５乃至図１０は、本実施形態による半導体装置の構造を示す概略断面図である。図１１及び図１２は、本実施形態の変形例による半導体装置の構造を示す断面図及び平面図である。図１３は、本実施形態による半導体装置の引き出し配線の構造を示す平面図である。図１４は、本実施形態による半導体装置の放熱パスを説明する概略断面図である。図１５は、放熱効果のシリコン基板厚さ依存性をシミュレーションにより求めた結果を示すグラフである。図１７は、放熱効果のパッド電極からの距離依存性をシミュレーションにより求めた結果を示すグラフである。図１６は、図１５及び図１７のシミュレーションに用いた半導体装置の構造を示す概略断面図である。図１８は、本実施形態の変形例による半導体装置の構造を示す概略断面図である。図１９は、放熱効果とバンプ下のパッド電極の構造との関係をシミュレーションにより求めた結果を示すグラフである。図２０は、図１９のシミュレーションに用いた半導体装置の構造を示す概略断面図である。
【００１４】
はじめに、本実施形態による半導体装置の構造について図１乃至図１３を用いて説明する。
【００１５】
本実施形態による半導体装置は、消費電力の大きい回路素子、例えば高出力の高耐圧トランジスタを含む半導体装置である。例えば、図１及び図２に示すような、パワーアンプ回路を含む半導体装置である。
【００１６】
図１は、一段構成のパワーアンプ回路を含む半導体装置の一例である。図１の半導体装置は、ＲＦ信号入力端子１０２から入力された入力信号をトランジスタ集積部１０６で増幅し、ＲＦ信号出力端子１１０から出力するものである。ＲＦ信号入力端子１０２とトランジスタ集積部１０６との間には、入力マッチング回路１０４が設けられている。また、トランジスタ集積部１０６とＲＦ信号出力端子１１０との間には、出力マッチング回路１０８が設けられている。Ｖｃｃ端子１１４は、高周波チョーク回路１１２を介してトランジスタ集積部１０６に接続されている。
【００１７】
図２は、二段構成のパワーアンプ回路を含む半導体装置の一例である。図２の半導体装置は、ＲＦ信号入力端子１２２から入力された入力信号をトランジスタ集積部１２６及びトランジスタ集積部１３０で増幅し、ＲＦ信号出力端子１３４から出力するものである。ＲＦ信号入力端子１２２とトランジスタ集積部１２６との間には、前段マッチング回路１２４が設けられている。トランジスタ集積部１２６とトランジスタ集積部１３０との間には、段間マッチング回路１２８が設けられている。トランジスタ集積部１３０とＲＦ信号出力端子１３４との間には、後段マッチング回路１３２が設けられている。トランジスタ集積部１２６は、高周波チョーク回路１３６を介してＶｃｃ端子１３８に接続されている。また、トランジスタ集積部１３０は、高周波チョーク回路１４０を介してＶｃｃ端子１４２に接続されている。
【００１８】
このようなパワーアンプ回路を含む半導体装置は、特に限定されるものではないが、例えば、携帯電話用送信モジュールの増幅用パワーアンプ等に使用される。
【００１９】
これら半導体装置では、トランジスタ集積部１０６，１２６，１３０に高出力の高耐圧トランジスタが使用される。高出力の高耐圧トランジスタは、消費電力が高く動作時の発熱量が大きいため、動作時に生じる熱を効率的に放熱して素子の破壊や高周波特性の低下等を防止することが重要である。
【００２０】
次に、本実施形態による半導体装置のトランジスタ集積部１０６，１２６，１３０の構造について、具体的に説明する。ここでは、図１に示す半導体装置のトランジスタ集積部１０６を例にして説明するが、図２に示す半導体装置のトランジスタ集積部１２６，１３０も同様である。
【００２１】
図３に示すように、トランジスタ集積部１０６には、パッド電極５０がＸ方向及びＹ方向に沿ってマトリクス状に配置されている。なお、本明細書では、説明の便宜上、図３において横方向をＸ方向と定義し、図３において縦方向をＹ方向と定義するものとする。本実施形態の半導体装置において、パッド電極５０は、接地電極であるとともに、トランジスタで発生した熱を放熱するための放熱パスとしても機能するものである。
【００２２】
Ｙ方向に隣接するパッド電極５０間の領域には、Ｘ方向に延在するドレインライン５２がそれぞれ設けられている。ドレインライン５２の線幅は、特に限定されるものではないが、例えば、１２μｍである。パッド電極５０とドレインライン５２との間の領域には、Ｘ方向に延在するゲートライン４８がそれぞれ設けられている。ゲートライン４８の線幅は、特に限定されるものではないが、例えば、４μｍである。ゲートライン４８とドレインライン５２との間の領域には、各パッド電極５０に対応して、トランジスタアレイ領域５４がそれぞれ設けられている。
【００２３】
ドレインライン５２を中心にして見ると、トランジスタアレイ領域５４及びパッド電極５０は、ドレインライン５２を対称軸として線対称に配置されている。
【００２４】
なお、ゲートライン４８は、ドレインライン５２とパッド電極５０との間に配置してもよいが、高周波特性を向上する観点からは、トランジスタアレイ領域５４とパッド電極５０との間に配置してドレインライン５２から離間することが望ましい。
【００２５】
各ゲートライン４８は、入力マッチング回路１０２に接続されている。図３の例では、複数のゲートライン４８を束ねて入力マッチング回路１０２に接続している。
【００２６】
各ドレインライン５２は、出力マッチング回路１０８に接続されている。図３の例では、複数のドレインライン５２を束ねて出力マッチング回路１０８に接続している。ドレインライン５２は、また、高周波チョーク回路１１２を介してＶｃｃ端子１１４に接続されている。
【００２７】
パッド電極５０上には、バンプ５６等の接続電極が形成されている。これにより、半導体装置は、バンプ５６を介して回路基板などに実装される。
【００２８】
このように、本実施形態による半導体装置では、トランジスタ集積部１０６の複数のトランジスタを、複数のトランジスタアレイ領域５４に分割して配置している。そして、各トランジスタアレイ領域５４を、放熱パスとして機能するパッド電極５０が形成された領域に隣接して配置している。
【００２９】
図４は、図３の点線で囲んだ領域の拡大図である。図５は、図４のＡ−Ａ′線断面図である。図６は、図４のＢ−Ｂ′線断面図である。図７は、図４のＣ−Ｃ′線断面図である。図８は、図４のＤ−Ｄ′線断面図である。図９は、図４のＥ−Ｅ′線断面図である。
【００３０】
シリコン基板１０には、活性領域を画定する素子分離絶縁膜１２が形成されている。トランジスタアレイ領域５４のシリコン基板１０内には、Ｐウェル１４と、Ｐウェル１４の周囲及び底部を囲うように形成されたＮウェル１６とが形成されている。Ｐウェル１４が形成された領域には、素子分離絶縁膜１２により、トランジスタアレイを形成するための活性領域１２ａが画定されている。Ｐウェル１４の周縁部の領域には、素子分離絶縁膜１２により、Ｐウェル１４からの電極の引き出し領域である活性領域１２ｂが画定されている。Ｎウェル１６の周縁部の領域には、素子分離絶縁膜１２により、Ｎウェル１６からの電極の引き出し領域である活性領域１２ｃが画定されている。
【００３１】
活性領域１２ａには、Ｙ方向に延在する複数のゲート電極１８が設けられている。各ゲート電極１８の両側のシリコン基板１０内には、ソース領域２０及びドレイン領域２２が、それぞれ設けられている。ソース領域２０及びドレイン領域２２は、ゲート電極１８間の活性領域１２ａに交互に形成されており、隣接して配置されたトランジスタのソース領域２０及びドレイン領域２２は、兼用されている。これにより、活性領域１２ａには、Ｙ方向に延在するゲート電極１８を有する複数のトランジスタを含むトランジスタアレイが形成されている。
【００３２】
このように、本実施形態による半導体装置では、各トランジスタアレイ領域５４内に、ゲート電極１８の一端部がパッド電極５０側を向くように、複数のトランジスタを一列に配置している。換言すれば、トランジスタアレイ領域５４に対して、トランジスタのゲート電極の延在方向或いはゲート幅方向に隣接して、パッド電極５０が配置されている。
【００３３】
ゲート電極１８、ソース領域２０及びドレイン領域２２を含む各トランジスタは、特に限定されるものではないが、例えば図５に示すような、オフセットドレイン構造の高耐圧トランジスタである。トランジスタのサイズは、特に限定されるものではないが、例えば、ゲート長が０．４μｍ〜０．５μｍ、ゲート電極１８間距離がソース領域２０で１μｍ〜２μｍ、ドレイン領域２２で２μｍ〜３μｍ、ドレイン領域２２のオフセット長が０．２μｍである。ゲート幅（活性領域１２ａのＹ方向の幅）は、例えば、８μｍである。なお、厚さ０．９μｍ、幅０．４μｍ程度の裏打ち配線４６によってゲート抵抗を低減した構造では、ＲＦ特性が劣化しない程度の最大ゲート幅は、８μｍ程度となる。
【００３４】
トランジスタアレイが形成されたシリコン基板１０上には、層間絶縁膜２４が形成されている。層間絶縁膜２４には、７層構造の多層配線が埋め込まれている。第１層目の配線層２６は、ビア高さが例えば４００ｎｍであり、配線厚が例えば２５０ｎｍである。第２層目〜第４層目の配線層２８，３０，３２は、ビア高さが例えば３００ｎｍであり、配線厚が例えば２５０ｎｍである。第５層目の配線層３４は、ビア高さが例えば６００ｎｍであり、配線厚が例えば９００ｎｍである。第６層目の配線層３６は、ビア高さが例えば６５０ｎｍであり、配線厚が例えば３３００ｎｍである。第７層目の配線層３８は、ビア高さが例えば８００ｎｍであり、配線厚が例えば１１７０ｎｍである。第１層目から第６層目の配線層２６，３８，３０，３２，３４，３６は、例えば銅配線により形成することができ、第７層目の配線層３８は、例えばアルミニウム配線により形成することができる。第６層目の配線層３６は、配線抵抗及び熱抵抗低減のために、例えば図５〜図９に示すように、厚膜の銅配線により形成することが望ましい。
【００３５】
下層配線層である第１層目〜第４層目の配線層２６，２８，３０，３２により、ゲート電極１８からの引き出し配線４０、ソース領域２０からの引き出し配線４２、ドレイン領域２２からの引き出し配線４４が形成されている（図５〜図９参照）。Ｐウェル１４及びＮウェル１６を接地電位に固定する場合には、例えば図５に示すように、引き出し配線４２によってＰウェル１４及びＮウェル１６からの引き出し配線を兼用することもできる。
【００３６】
引き出し配線４２は、トランジスタからパッド電極５０へ向けての放熱パスの一つとしても用いられるものである。この目的のもと、引き出し配線４２は、パッド電極５０に対向するトランジスタアレイ領域５４の１つ辺から引き出され、パッド電極５０が形成された領域まで延在して形成されている（図７、図８参照）。
【００３７】
本実施形態による半導体装置では、各トランジスタアレイ領域５４に隣接してパッド電極５０が配置されている（図３参照）。また、ゲート電極１８の一端部がパッド電極５０側を向くようにトランジスタが配置されている（図４参照）。これにより、ソース領域２０からの引き出し配線４２を容易にパッド電極５０方向に引き出すことができる。
【００３８】
引き出し配線４２は、トランジスタから発せられた熱をパッド電極５０に伝えるための重要なパスの一つである。このため、引き出し配線４２は、可能な限り広い領域に形成し、熱抵抗を低減することが望ましい。かかる観点から、引き出し配線４２は、パッド電極５０が形成された領域の全体に設けることが望ましい。また、引き出し配線４２は、トランジスタアレイ領域５４を囲うように設けることが望ましい。ドレインライン５２を設けた領域では、例えば図１０に示すように、配線層２６，２８，３０，３２の一部の配線層を引き出し配線４２として利用し、他の配線層を引き出し配線４４として利用するようにしてもよい。
【００３９】
なお、図５では、ソース領域２０及びドレイン領域２２から一つのビアを介して上層の配線層に接続するように引き出し配線４２，４４を記載しているが、引き出し配線４２及び引き出し配線４４は、Ｙ方向に配置された複数のビアによって接続されている。Ｘ方向に配置されるビアの数も、必ずしも１つである必要はなく、例えば図１１（ａ）及び図１１（ｂ）に示すように、複数列のビアによって接続するようにしてもよい。また、例えば図１２（ａ）及び図１２（ｂ）に示すように、複数列のビアによって接続するとともに、引き出し配線４２，４４の各配線層２６，２８，３０，３２をメッシュ状にしてもよい。
【００４０】
また、例えば図８に示すように、ソース領域２０に接続するビアは、Ｙ方向に延在する溝状のビアとしてもよい。この場合においても、図１０及び図１１の場合と同様に、複数の溝状のビアを並行に配置してもよいし、引き出し配線４２，４４の各層をメッシュ状にしてもよい。これにより、トランジスタから発せられた熱をＹ方向に伝搬する際の熱抵抗を低減することができる。ドレイン領域２２に接続されるビアについても、ソース領域２０と同様の溝状ビアを適用することができる。
【００４１】
素子分離絶縁膜１２上に延在する部分の引き出し配線４２，４４の各配線層２６，２８，３０，３２には、例えば図１３（ａ）に示すようなメッシュ状のパターンを適用することができる。図８に示すような溝状のビアを用いる場合には、例えば図１３（ｂ）に示すようなメッシュ状のパターンを適用することができる。
【００４２】
また、本実施形態による半導体装置では、図５に示すように、引き出し配線４２を、トランジスタアレイの最も外側（図面において左側）に位置するゲート電極１８及びその両側の拡散領域にも接続するように形成している。これは、最も外側に位置するゲート電極１８をダミーとして用いた場合を考慮したものである。トランジスタアレイの両端に位置するゲート電極１８は、加工時のばらつきによって所定のサイズに形成できず、所望の特性を得られないことがある。このため、本実施形態では、トランジスタアレイの両端にダミー用のゲート電極１８を配置する一方、トランジスタとして機能しないように、ゲート電極１８及びその両側の拡散領域を引き出し配線４２によって接続している。加工時のばらつきが問題にならないときには、ダミーのトランジスタを必ずしも設ける必要はない。
【００４３】
第１の上層配線層である第５層目の配線層３４により、引き出し配線４０に接続されたゲート電極１８の裏打ち配線４６が形成されている。裏打ち配線４６は、各ソース領域２０上にＹ方向に延在して形成され、対応するソース領域２０の両側に位置する２つのゲート電極１８の両端部に、引き出し配線４０を介して接続されている（図６〜図８参照）。裏打ち配線４６は、ゲート電極１８の抵抗を低減して高周波特性を向上するために設けられたものである。裏打ち配線４６の線幅は、特に限定されるものではないが、例えば、０．４μｍ〜０．５μｍである。
【００４４】
第２の上層配線層である第６層目の配線層３６により、裏打ち配線４６に接続されたゲートライン４８が形成されている（図５〜図８参照）。下層配線層により形成される引き出し配線４０，４２，４４とは異なる上層の配線層３６によりゲートライン４８を形成することにより、引き出し配線４２，４４が形成された領域に重畳してゲートライン４８を配置することができる。また、厚膜の配線層３６によってゲートライン４８を形成することにより、ゲートライン４８を低抵抗化してＲＦ信号ロスを低減することができる。
【００４５】
第５層目の配線層３４、第６層目の配線層３６及び最上層配線層である第７層目の配線層３８により、引き出し配線４２に接続された電極パッド５０及び引き出し配線４４に接続されたドレインライン５２が形成されている（図５〜図９参照）。厚膜の配線層３６及び配線層３８を含む配線層によりドレインライン５２を形成することにより、ドレインライン５２を低抵抗化してＲＦ信号ロスを低減することができる。
【００４６】
このように、本実施形態による半導体装置では、トランジスタ集積部１０６の複数のトランジスタを、複数のトランジスタアレイ領域５４に分割して配置している。そして、各トランジスタアレイ領域５４を、放熱パスとして機能するパッド電極５０が形成された領域に隣接して配置している。また、トランジスタアレイ領域５４内には、ゲート電極１８の一端がパッド電極５０側に向くように、複数のトランジスタを一列に配置している。これにより、トランジスタとパッド電極５０との距離を短くするとともに、パッド電極５０までの距離を各トランジスタで同じにすることができる。したがって、トランジスタアレイ領域５４内における温度分布を小さくすることができる。また、パッド電極５０からの放熱効率を高めることができる。
【００４７】
次に、本実施形態による半導体装置における放熱効果について図１４乃至図２０を用いて説明する。
【００４８】
トランジスタから発せられた熱がパッド電極５０に伝わる際の主な放熱パスとしては、例えば図１４に示すような２つの経路が考えられる。第１のパスは、ソース領域２０から引き出し配線４２を介してパッド電極５０に伝わるパスである。第２のパスは、ソース領域２０からシリコン基板１０、素子分離絶縁膜１２及び引き出し配線４２を介してパッド電極５０に伝わるパスである。
【００４９】
まずは、これら経路のうち、いずれの経路が支配的であるかについて検証する。
【００５０】
図１５は、放熱効果のシリコン基板厚さ依存性をシミュレーションにより求めた結果を示すグラフである。縦軸はバンプ５６を基準とした温度差を表し、横軸はシリコン基板の厚さを表している。
【００５１】
シミュレーションには、ソース領域２０からバンプ５６までの構造として、図１６に示す構造を想定した。トランジスタのゲート幅は８μｍとし、トランジスタからパッド電極５０の形成領域までの距離を８μｍとした。各配線層の厚さは、上述した値と同じ値を用いた。
【００５２】
図１５に示すように、温度差Ｔmaxは、シリコン基板の厚さが約４０μｍまでは膜厚が増加するほどに減少し、約４０μｍより厚くなるとほぼ一定になっている。このことは、シリコン基板の表面からおよそ４０μｍの領域が、放熱に実効的に寄与していることを意味する。
【００５３】
シリコンの熱伝導率は、約１６８［Ｗ／ｍ／Ｋ］であり、４０μｍ厚では約０．０６７２［Ｗ／Ｋ］となる。一方、配線層２６，２８，３０，３２を形成する銅の熱伝導率は、約３９８［Ｗ／ｍ／Ｋ］であり、配線層２６，２８，３０，３２の合計膜厚の２．３μｍ厚（ビア部を含む）では約０．０００９２［Ｗ／Ｋ］となる。したがって、パッド電極５０下の領域までは、シリコン基板１０が主な放熱パスであり、引き出し電極４２が補助的なパスであることが判る。
【００５４】
図１７は、放熱効果のパッド電極からの距離依存性をシミュレーションにより求めた結果を示すグラフである。縦軸はバンプ５６を基準としたトランジスタアレイ領域５４の温度差Ｔmaxを表し、縦軸はパッド電極５０までの距離を表している。なお、トランジスタとパッド電極５０までの距離は、平面的に見たときの距離である。
【００５５】
シミュレーションには、図１６と同様の構造を想定した。シリコン基板１０の厚さは４０μｍ、各配線層の厚さは上述した値と同じ値とした。
【００５６】
図１７に示すように、温度差Ｔmaxは、トランジスタとパッド電極５０との距離に依存する。このことは、トランジスタアレイ領域５４に配置した各トランジスタとパッド電極５０との距離を一定にすることにより、トランジスタアレイ領域５４内における温度分布を小さくすることができることを示している。
【００５７】
本実施形態による半導体装置では、トランジスタアレイ領域５４内に、ゲート電極１８の一端がパッド電極５０側に向くように、各トランジスタを一列に配置している。トランジスタアレイ領域５４内に形成された各トランジスタとパッド電極５０との距離は、一定である。したがって、トランジスタアレイ領域５４内における温度分布を小さくすることができる。
【００５８】
また、図１７に示すように、パッド電極５０までの距離が約１０μｍまではほぼ一定であり、バンプまでの距離が約１０μｍよりも大きくなると距離の増加とともに増加している。このことは、ゲート幅を８μｍとしたトランジスタを用いた場合、パッド電極５６からの距離を、ゲート幅と同程度の距離以下にすることにより、放熱効率が向上し、温度を十分に下げることができることを意味している。
【００５９】
本実施形態による半導体装置では、トランジスタアレイ領域５４とパッド電極５０との間にはゲートライン４８を配置しているだけであり、各トランジスタとパッド電極５０との距離は１０μｍ以下に設定することができる。したがって、パッド電極５０からの放熱効率を高めることができる。
【００６０】
なお、図１７に示すような放熱効果のパッド電極からの距離依存性は、配線層の層構造やトランジスタの構造に影響して変化する。トランジスタアレイ領域５４とパッド電極５０との距離は、図１７と同様のデータを取得したうえで、所定の放熱効率を得られる値に適宜設定することが望ましい。
【００６１】
パッド電極５０は、例えば図１８に示すように、バンプ５６を形成する領域の下には配線層３６を形成せず、配線層３８の周囲（例えば、ソース領域２０側の一辺）から配線層３６を介して接続するようにしてもよい。この場合、バンプ５６への放熱パスは、配線層３４から、配線層３４の周囲上に設けられた配線層３６を介して配線層３８に至る経路となる。このため、放熱効率の観点からは、図１８の構造は図１４の構造よりも若干劣ることになる。なお、図１４及び図１８の何れの構造も、バンプ５６としてスタッドバンプを用いた際のダメージ対策としては有効である。
【００６２】
図１９は、放熱効果とバンプ５６下のパッド電極の構造との関係をシミュレーションにより求めた結果を示すグラフである。縦軸はバンプ５６を基準としたトランジスタアレイ領域５４の温度差Ｔmaxを表し、縦軸は一つのトランジスタアレイ領域５４に対して設けたパッド電極５０の数を表している。
【００６３】
図中、◆印のプロットは、図２０（ａ）に示すように、バンプ５６下に配線層３８のビア部及び配線層３６を配置せず、この領域を層間絶縁膜２４とした構造の場合である。■印のプロットは、図２０（ｂ）に示すように、バンプ５６下に配線層３８のビア部及び配線層３６のビア部を配置せず、この領域を層間絶縁膜２４とした構造の場合である。▲印のプロットは、図２０（ｃ）に示すように、バンプ５６下に配線層３８及び配線層３６を配置した構造の場合である。
【００６４】
図１９に示すように、１つのトランジスタアレイ領域５４に対して設けるパッド電極５０の数を増加するほどに、また、バンプ５６下に設ける配線層の割合を増加するほどに、放熱効率を向上することができる。
【００６５】
このように、本実施形態によれば、トランジスタとパッド電極との距離を短くするとともに、パッド電極までの距離を各トランジスタで同じにすることができる。これにより、トランジスタアレイ領域内における温度分布を小さくすることができる。また、パッド電極からの放熱効率を高めることができる。
【００６６】
［第２実施形態］
第２実施形態による半導体装置について図２１乃至図２４を用いて説明する。図１乃至図２０に示す第１実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００６７】
図２１及び図２２は、本実施形態による半導体装置の構造を示す平面図である。図２３及び図２４は、本実施形態による半導体装置の構造を示す概略断面図である。
【００６８】
本実施形態による半導体装置は、高出力のトランジスタを含む半導体装置であり、トランジスタ集積部１０６の構造が異なるほかは、第１実施形態による半導体装置と同じである。
【００６９】
本実施形態による半導体装置のトランジスタ集積部１０６には、図２１に示すように、パッド電極５０がＸ方向及びＹ方向に沿ってマトリクス状に配置されている。
【００７０】
Ｙ方向に隣接するパッド電極５０間の領域には、Ｘ方向に延在するゲートライン４８及びＸ方向に延在するドレインライン５２が、それぞれ設けられている。ゲートライン４８とドレインライン５２との間の領域には、各パッド電極５０に対応して、トランジスタアレイ領域５４がそれぞれ設けられている。
【００７１】
各ゲートライン４８は、入力マッチング回路１０２に接続されている。図２１の例では、複数のゲートライン４８を束ねて入力マッチング回路１０２に接続している。
【００７２】
各ドレインライン５２は、出力マッチング回路１０８に接続されている。図２１の例では、複数のドレインライン５２を束ねて出力マッチング回路１０８に接続している。ドレインライン５２は、また、高周波チョーク回路１１２を介してＶｃｃ端子１１４に接続されている。
【００７３】
パッド電極５０上には、バンプ５６等の接続電極が形成されている。これにより、半導体装置は、バンプ５６を介して回路基板などに実装される。
【００７４】
このように、本実施形態による半導体装置では、トランジスタ集積部１０６の複数のトランジスタを、複数のトランジスタアレイ領域５４に分割して配置している。そして、各トランジスタアレイ領域５４を、放熱パスとして機能するパッド電極５０が形成された領域の間に配置している。
【００７５】
図２２は、図２１の点線で囲んだ領域の拡大図である。図２３は、図２２のＣ−Ｃ′線断面図である。図２４は、図２２のＤ−Ｄ′線断面図である。なお、図２１のＡ−Ａ′線断面図は、図５に示す第１実施形態による半導体装置のＡ−Ａ′線断面図と同じである。また、図２１のＢ−Ｂ′線断面図は、図６に示す第１実施形態による半導体装置のＢ−Ｂ′線断面図と同じである。
【００７６】
シリコン基板１０には、活性領域を画定する素子分離絶縁膜１２が形成されている。トランジスタアレイ領域５４のシリコン基板１０内には、Ｐウェル１４と、Ｐウェル１４の周囲及び底部を囲うように形成されたＮウェル１６とが形成されている。Ｐウェル１４が形成された領域には、素子分離絶縁膜１２により、トランジスタアレイを形成するための活性領域１２ａが画定されている。Ｐウェル１４の周縁部の領域には、素子分離絶縁膜１２により、Ｐウェル１４からの電極の引き出し領域である活性領域１２ｂが画定されている。Ｎウェル１６の周縁部の領域には、素子分離絶縁膜１２により、Ｎウェル１６からの電極の引き出し領域である活性領域１２ｃが画定されている。
【００７７】
活性領域１２ａには、Ｙ方向に延在する複数のゲート電極１８が設けられている。各ゲート電極１８の両側のシリコン基板１０内には、ソース領域２０及びドレイン領域２２が、それぞれ設けられている。ソース領域２０及びドレイン領域２２は、ゲート電極１８間の活性領域１２ａに交互に形成されており、隣接して配置されたトランジスタのソース領域２０及びドレイン領域２２は、兼用されている。これにより、活性領域１２ａには、Ｙ方向に延在するゲート電極１８を有する複数のトランジスタを含むトランジスタアレイが形成されている。
【００７８】
このように、本実施形態による半導体装置では、各トランジスタアレイ領域５４内に、ゲート電極１８の両端部が、トランジスタアレイ領域５４を挟むように隣接配置されたパッド電極５０側にそれぞれ向くように、複数のトランジスタを一列に配置している。換言すれば、トランジスタアレイ領域５４に対して、トランジスタのゲート電極の延在方向或いはゲート幅方向の両側に隣接して、パッド電極５０がそれぞれ配置されている。
【００７９】
トランジスタアレイが形成されたシリコン基板１０上には、層間絶縁膜２４が形成されている。層間絶縁膜２４には、７層構造の多層配線が埋め込まれている。
【００８０】
第１層目〜第４層目の配線層２６，２８，３０，３２により、ゲート電極１８からの引き出し配線４０、ソース領域２０からの引き出し配線４２、ドレイン領域２２からの引き出し配線４４が形成されている（図５、図２３及び図２４参照）。
【００８１】
引き出し配線４２は、トランジスタからパッド電極５０へ向けての放熱パスの一つとして用いられるものである。この目的のもと、引き出し配線４２は、パッド電極５０に対向するトランジスタアレイ領域５４の２つの辺からそれぞれ引き出され、パッド電極５０が形成された領域まで延在して形成されている（図２３参照）。
【００８２】
本実施形態による半導体装置では、一つのトランジスタアレイ領域５４を挟むように２つのパッド電極５０が配置されている（図２１参照）。また、ゲート電極１８の両端部がパッド電極５０側を向くようにトランジスタが配置されている（図２２参照）。これにより、ソース領域２０からの引き出し配線４２を容易にパッド電極５０方向に引き出すことができる。
【００８３】
引き出し配線４２は、トランジスタから発せられた熱をパッド電極５０に伝えるための重要なパスの一つである。このため、引き出し配線４２は、可能な限り広い領域に形成し、熱抵抗を低減することが望ましい。かかる観点から、引き出し配線４２は、パッド電極５０が形成された領域の全体に設けることが望ましい。また、引き出し配線４２は、トランジスタアレイ領域５４を囲うように設けることが望ましい。ドレインライン５２を設けた領域では、例えば図２４に示すように、ドレインライン５２を設けた領域の一部の配線層２６，２８，３０，３２を引き出し配線４２として利用し、他の配線層を引き出し配線４４として利用するようにしてもよい。
【００８４】
第５層目の配線層３４により、引き出し配線４０に接続されたゲート電極１８の裏打ち配線４６が形成されている。裏打ち配線４６は、各ソース領域２０上にＹ方向に延在して形成され、対応するソース領域２０の両側に位置する２つのゲート電極１８の両端部に、引き出し配線４０を介して接続されている（図６、図２３参照）。裏打ち配線４６は、ゲート電極１８の抵抗を低減するために設けられたものである。
【００８５】
第６層目の配線層３６及び第７層目の配線層３８により、裏打ち配線４６に接続されたゲートライン４８が形成されている（図２３及び図２４参照）。
【００８６】
第５層目の配線層３４、第６層目の配線層３６及び第７層目の配線層３８により、引き出し配線４２に接続された電極パッド５０及び引き出し配線４４に接続されたドレインライン５２が形成されている（図５、図２３、図２４参照）。
【００８７】
このように、本実施形態による半導体装置では、トランジスタ集積部１０６の複数のトランジスタを、複数のトランジスタアレイ領域５４に分割して配置している。そして、各トランジスタアレイ領域５４を、放熱パスとして機能するパッド電極５０が形成された領域に隣接して配置している。また、トランジスタアレイ領域５４内には、ゲート電極１８の両端部がパッド電極５０側に向くように、複数のトランジスタを一列に配置している。これにより、トランジスタとパッド電極５０との距離を短くするとともに、パッド電極５０までの距離を各トランジスタで同じにすることができる。したがって、トランジスタアレイ領域５４内における温度分布を小さくすることができる。また、パッド電極５０からの放熱効率を高めることができる。
【００８８】
また、第１実施形態による半導体装置では１個のトランジスタアレイ領域５４に対して実質的に０．５個のパッド電極５０を設けているのに対し、本実施形態による半導体装置では１個のトランジスタアレイ領域５４に対して実質的に１個のパッド電極５０を設けている。したがって、本実施形態による半導体装置では、第１実施形態による半導体装置と比較して、放熱効率を高めることができる（図１９参照）。
【００８９】
このように、本実施形態によれば、トランジスタとパッド電極との距離を短くするとともに、パッド電極までの距離を各トランジスタで同じにすることができる。これにより、トランジスタアレイ領域内における温度分布を小さくすることができる。また、パッド電極からの放熱効率を高めることができる。
【００９０】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【００９１】
例えば、上記実施形態では１段構成のパワーアンプ回路及び２段構成のパワーアンプ回路を含む半導体装置を示したが、パワーアンプ回路の回路構成はこれらに限定されるものではない。また、パワーアンプ回路を含む半導体装置のみならず、消費電力の大きいトランジスタを含む他の半導体装置に適用することもできる。
【００９２】
また、上記実施形態では、７層の配線層により半導体装置を形成したが、配線層数はこれに限定されるものではない。例えば、下層配線層を３層以下の配線層により形成してもよいし、５層以上の配線層を形成してもよい。また、上層配線層を３層以上の配線層で形成してもよい。
【００９３】
また、第１実施形態に記載の各種変形例は、第２実施形態の半導体装置に適用することができる。
【００９４】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【００９５】
以上の実施形態に関し、更に以下の付記を開示する。
【００９６】
（付記１） 第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置された第１のトランジスタアレイと、
前記第１のトランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続された第１のパッド電極と
を有することを特徴とする半導体装置。
【００９７】
（付記２） 付記１記載の半導体装置において、
前記第１のトランジスタアレイの前記第１のパッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第２の方向に延在するドレインラインを更に有する
ことを特徴とする半導体装置。
【００９８】
（付記３） 付記２記載の半導体装置において、
前記複数のトランジスタの前記ドレイン領域から前記ドレインライン下の領域に渡って形成され、前記ドレイン領域と前記ドレインラインとを接続する第１の引き出し配線を更に有する
ことを特徴とする半導体装置。
【００９９】
（付記４） 付記３記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第１の引き出し配線は、前記下層配線層により形成されている
ことを特徴とする半導体装置。
【０１００】
（付記５） 付記２乃至４のいずれか１項に記載の半導体装置において、
前記ドレインラインを対称軸として前記第１のトランジスタアレイに対して線対称の位置に配置され、前記第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置された第２のトランジスタアレイと、
前記ドレインラインを対称軸として前記第１のパッド電極に対して線対称の位置に配置され、前記第２のトランジスタアレイの前記複数のトランジスタのソース領域に電気的に接続された第２のパッド電極と
を更に有することを特徴とする半導体装置。
【０１０１】
（付記６） 付記２乃至４のいずれか１項に記載の半導体装置において、
前記ドレインラインの、前記第１のトランジスタアレイ側とは異なる側に配置され、前記複数のトランジスタの前記ソース領域に電気的に接続された第２のパッド電極を更に有する
ことを特徴とする半導体装置。
【０１０２】
（付記７） 付記２乃至６のいずれか１項に記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記ドレインラインは、前記第２の上層配線層及び前記最上層配線層を含む配線構造体により形成されている
ことを特徴とする半導体装置。
【０１０３】
（付記８） 付記１乃至７のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイと前記第１のパッド電極との間に配置され、前記第１のトランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第２の方向に延在するゲートラインを更に有する
ことを特徴とする半導体装置。
【０１０４】
（付記９） 付記８記載の半導体装置において、
前記複数のトランジスタの前記ゲート電極から前記ゲートライン下の領域に渡って形成され、前記ゲート電極と前記ゲートラインとを電気的に接続する第２の引き出し配線を更に有する
ことを特徴とする半導体装置。
【０１０５】
（付記１０） 付記９記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第２の引き出し配線は、前記下層配線層により形成されている
ことを特徴とする半導体装置。
【０１０６】
（付記１１） 付記８乃至１０のいずれか１項に記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記ゲートラインは、前記第２の上層配線層を含む配線構造体により形成されている
ことを特徴とする半導体装置。
【０１０７】
（付記１２） 付記１０又は１１記載の半導体装置において、
前記第１の上層配線層により形成された前記ゲート電極の裏打ち配線を更に有する
ことを特徴とする半導体装置。
【０１０８】
（付記１３） 付記１乃至１２のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイの前記複数のトランジスタの前記ソース領域から前記パッド電極下の領域に渡って形成され、前記ソース領域と前記第１のパッド電極とを接続する第３の引き出し配線を更に有する
ことを特徴とする半導体装置。
【０１０９】
（付記１４） 付記１３記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第３の引き出し配線は、前記下層配線層により形成されている
ことを特徴とする半導体装置。
【０１１０】
（付記１５） 付記１乃至１４のいずれか１項に記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第１のパッド電極は、前記最上層配線層を含む配線構造体により形成されている
ことを特徴とする半導体装置。
【０１１１】
（付記１６） 付記１乃至１５のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイの前記複数のトランジスタは、前記第２の方向に一列に配列されている
ことを特徴とする半導体装置。
【０１１２】
（付記１７） 付記１乃至１６のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイの幅と前記第１のパッド電極の幅とが等しい
ことを特徴とする半導体装置。
【０１１３】
（付記１８） 第１の方向及び前記第１の方向と交差する第２の方向に沿ってマトリクス状に配置された複数のパッド電極と、
複数の前記パッド電極の前記第１の方向にそれぞれ配置され、前記第１の方向に延在するゲート電極と、隣接する前記パッド電極に電気的に接続されたソース領域とを有する複数のトランジスタを有し、前記複数のトランジスタが前記第２の方向に配置された複数のトランジスタアレイと
を有することを特徴とする半導体装置。
【０１１４】
（付記１９） 第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置されたトランジスタアレイと、
前記トランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続されたパッド電極と、
前記トランジスタアレイの前記パッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第２の方向に延在するドレインラインと、
前記トランジスタアレイと前記パッド電極との間に配置され、前記トランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第２の方向に延在するゲートラインと、
前記ゲートラインに接続された入力マッチング回路と、
前記ドレインラインに接続された出力マッチング回路と
を有することを特徴とする半導体装置。
【符号の説明】
【０１１５】
１０…シリコン基板
１２…素子分離絶縁膜
１４…Ｐウェル
１６…Ｎウェル
１８…ゲート電極
２０…ソース領域
２２…ドレイン領域
２４…層間絶縁膜
２６，２８，３０，３２，３４，３６，３８…配線層
４０，４２，４４…引き出し配線
４６…裏打ち線
４８…ゲートライン
５０…パッド電極
５２…ドレインライン
５４…トランジスタアレイ領域
５６…バンプ
１０２，１２２…ＲＦ信号入力端子
１０４…入力マッチング回路
１０６，１２６，１３０…トランジスタ集積部
１０８…出力マッチング回路
１１０，１３４…ＲＦ信号出力端子
１１２，１３６，１４０…高周波チョーク回路
１１４，１３８，１４２…Ｖｃｃ端子
１２４…前段マッチング回路
１２８…段間マッチング回路
１３２…後段マッチング回路
【技術分野】
【０００１】
本発明は、消費電力の大きい回路素子を含む半導体装置に関する。
【背景技術】
【０００２】
パワーアンプ回路素子などの消費電力の大きい素子を含む半導体装置は、動作に伴う素子からの発熱が大きい。特に、高密度実装化や高周波特性向上等のために回路素子の充填密度を増加した半導体装置では、動作に伴う温度上昇が顕著である。
【０００３】
素子の内部温度が許容温度を超えると、高周波特性等の回路特性を低下させ、最悪の場合には素子を破壊する原因にもなる。このため、消費電力の大きい素子を含む半導体装置では、素子から発生する熱を如何にして放熱するかが重要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２３３５０９号公報
【特許文献２】特開２００１−３５２０１５号公報
【特許文献３】特開２００３−１２４３９０号公報
【特許文献４】特開２００６−３１９３３８号公報
【特許文献５】特開２００９−０７６６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワーアンプ等の高出力半導体素子の場合、フェースアップ実装が用いられることが多く、放熱対策としては、基板裏面に放熱フィン等の放熱用部品を設けて放熱効率を向上する方法が知られている。しかしながら、裏面放熱タイプのパッケージは高価であり、例えば、フリップチップ実装を用い、半導体基板表面側の回路基板への放熱効率を高くする等、より低コスト実装が可能な半導体装置が望まれていた。
【０００６】
本発明の目的は、半導体基板表面側への放熱効率が高く低コストでの実装が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置された第１のトランジスタアレイと、前記第１のトランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続された第１のパッド電極とを有する半導体装置が提供される。
【０００８】
また、実施形態の他の観点によれば、第１の方向及び前記第１の方向と交差する第２の方向に沿ってマトリクス状に配置された複数のパッド電極と、複数の前記パッド電極の前記第１の方向にそれぞれ配置され、前記第１の方向に延在するゲート電極と、隣接する前記パッド電極に電気的に接続されたソース領域とを有する複数のトランジスタを有し、前記複数のトランジスタが前記第２の方向に配置された複数のトランジスタアレイとを有する半導体装置が提供される。
【０００９】
また、実施形態の更に他の観点によれば、第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置されたトランジスタアレイと、前記トランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続されたパッド電極と、前記トランジスタアレイの前記パッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第２の方向に延在するドレインラインと、前記トランジスタアレイと前記パッド電極との間に配置され、前記トランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第２の方向に延在するゲートラインと、前記ゲートラインに接続された入力マッチング回路と、前記ドレインラインに接続された出力マッチング回路とを有する半導体装置が提供される。
【発明の効果】
【００１０】
開示の半導体装置によれば、ソース領域からパッド電極に向けて効率的に放熱できるとともに、パッド電極までの距離を各トランジスタで同じにすることができる。これにより、パッド電極からの放熱効率を高めることができ、トランジスタアレイ内における温度分布を小さくすることができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施形態による半導体装置の構造を示す平面図（その１）である。
【図２】図２は、第１実施形態による半導体装置の構造を示す平面図（その２）である。
【図３】図３は、第１実施形態による半導体装置の構造を示す平面図（その３）である。
【図４】図４は、第１実施形態による半導体装置の構造を示す平面図（その４）である。
【図５】図５は、第１実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図６】図６は、第１実施形態による半導体装置の構造を示す概略断面図（その２）である。
【図７】図７は、第１実施形態による半導体装置の構造を示す概略断面図（その３）である。
【図８】図８は、第１実施形態による半導体装置の構造を示す概略断面図（その４）である。
【図９】図９は、第１実施形態による半導体装置の構造を示す概略断面図（その５）である。
【図１０】図１０は、第１実施形態による半導体装置の構造を示す概略断面図（その６）である。
【図１１】図１１は、第１実施形態の変形例による半導体装置の構造を示す断面図及び平面図（その１）である。
【図１２】図１２は、第１実施形態の変形例による半導体装置の構造を示す断面図及び平面図（その２）である。
【図１３】図１３は、第１実施形態による半導体装置の引き出し配線の構造を示す平面図である。
【図１４】図１４は、第１実施形態による半導体装置の放熱パスを説明する概略断面図である。
【図１５】図１５は、放熱効果のシリコン基板厚さ依存性をシミュレーションにより求めた結果を示すグラフである。
【図１６】図１６は、図１５及び図１７のシミュレーションに用いた半導体装置の構造を示す概略断面図である。
【図１７】図１７は、放熱効果のパッド電極からの距離依存性をシミュレーションにより求めた結果を示すグラフである。
【図１８】図１８は、第１実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図１９】図１９は、放熱効果とバンプ下のパッド電極の構造との関係をシミュレーションにより求めた結果を示すグラフである。
【図２０】図２０は、図１９のシミュレーションに用いた半導体装置の構造を示す概略断面図である。
【図２１】図２１は、第２実施形態による半導体装置の構造を示す平面図（その１）である。
【図２２】図２２は、第２実施形態による半導体装置の構造を示す平面図（その２）である。
【図２３】図２３は、第２実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図２４】図２４は、第２実施形態による半導体装置の構造を示す概略断面図（その２）である。
【発明を実施するための形態】
【００１２】
［第１実施形態］
第１実施形態による半導体装置について図１乃至図２０を用いて説明する。
【００１３】
図１乃至図４は、本実施形態による半導体装置の構造を示す平面図である。図５乃至図１０は、本実施形態による半導体装置の構造を示す概略断面図である。図１１及び図１２は、本実施形態の変形例による半導体装置の構造を示す断面図及び平面図である。図１３は、本実施形態による半導体装置の引き出し配線の構造を示す平面図である。図１４は、本実施形態による半導体装置の放熱パスを説明する概略断面図である。図１５は、放熱効果のシリコン基板厚さ依存性をシミュレーションにより求めた結果を示すグラフである。図１７は、放熱効果のパッド電極からの距離依存性をシミュレーションにより求めた結果を示すグラフである。図１６は、図１５及び図１７のシミュレーションに用いた半導体装置の構造を示す概略断面図である。図１８は、本実施形態の変形例による半導体装置の構造を示す概略断面図である。図１９は、放熱効果とバンプ下のパッド電極の構造との関係をシミュレーションにより求めた結果を示すグラフである。図２０は、図１９のシミュレーションに用いた半導体装置の構造を示す概略断面図である。
【００１４】
はじめに、本実施形態による半導体装置の構造について図１乃至図１３を用いて説明する。
【００１５】
本実施形態による半導体装置は、消費電力の大きい回路素子、例えば高出力の高耐圧トランジスタを含む半導体装置である。例えば、図１及び図２に示すような、パワーアンプ回路を含む半導体装置である。
【００１６】
図１は、一段構成のパワーアンプ回路を含む半導体装置の一例である。図１の半導体装置は、ＲＦ信号入力端子１０２から入力された入力信号をトランジスタ集積部１０６で増幅し、ＲＦ信号出力端子１１０から出力するものである。ＲＦ信号入力端子１０２とトランジスタ集積部１０６との間には、入力マッチング回路１０４が設けられている。また、トランジスタ集積部１０６とＲＦ信号出力端子１１０との間には、出力マッチング回路１０８が設けられている。Ｖｃｃ端子１１４は、高周波チョーク回路１１２を介してトランジスタ集積部１０６に接続されている。
【００１７】
図２は、二段構成のパワーアンプ回路を含む半導体装置の一例である。図２の半導体装置は、ＲＦ信号入力端子１２２から入力された入力信号をトランジスタ集積部１２６及びトランジスタ集積部１３０で増幅し、ＲＦ信号出力端子１３４から出力するものである。ＲＦ信号入力端子１２２とトランジスタ集積部１２６との間には、前段マッチング回路１２４が設けられている。トランジスタ集積部１２６とトランジスタ集積部１３０との間には、段間マッチング回路１２８が設けられている。トランジスタ集積部１３０とＲＦ信号出力端子１３４との間には、後段マッチング回路１３２が設けられている。トランジスタ集積部１２６は、高周波チョーク回路１３６を介してＶｃｃ端子１３８に接続されている。また、トランジスタ集積部１３０は、高周波チョーク回路１４０を介してＶｃｃ端子１４２に接続されている。
【００１８】
このようなパワーアンプ回路を含む半導体装置は、特に限定されるものではないが、例えば、携帯電話用送信モジュールの増幅用パワーアンプ等に使用される。
【００１９】
これら半導体装置では、トランジスタ集積部１０６，１２６，１３０に高出力の高耐圧トランジスタが使用される。高出力の高耐圧トランジスタは、消費電力が高く動作時の発熱量が大きいため、動作時に生じる熱を効率的に放熱して素子の破壊や高周波特性の低下等を防止することが重要である。
【００２０】
次に、本実施形態による半導体装置のトランジスタ集積部１０６，１２６，１３０の構造について、具体的に説明する。ここでは、図１に示す半導体装置のトランジスタ集積部１０６を例にして説明するが、図２に示す半導体装置のトランジスタ集積部１２６，１３０も同様である。
【００２１】
図３に示すように、トランジスタ集積部１０６には、パッド電極５０がＸ方向及びＹ方向に沿ってマトリクス状に配置されている。なお、本明細書では、説明の便宜上、図３において横方向をＸ方向と定義し、図３において縦方向をＹ方向と定義するものとする。本実施形態の半導体装置において、パッド電極５０は、接地電極であるとともに、トランジスタで発生した熱を放熱するための放熱パスとしても機能するものである。
【００２２】
Ｙ方向に隣接するパッド電極５０間の領域には、Ｘ方向に延在するドレインライン５２がそれぞれ設けられている。ドレインライン５２の線幅は、特に限定されるものではないが、例えば、１２μｍである。パッド電極５０とドレインライン５２との間の領域には、Ｘ方向に延在するゲートライン４８がそれぞれ設けられている。ゲートライン４８の線幅は、特に限定されるものではないが、例えば、４μｍである。ゲートライン４８とドレインライン５２との間の領域には、各パッド電極５０に対応して、トランジスタアレイ領域５４がそれぞれ設けられている。
【００２３】
ドレインライン５２を中心にして見ると、トランジスタアレイ領域５４及びパッド電極５０は、ドレインライン５２を対称軸として線対称に配置されている。
【００２４】
なお、ゲートライン４８は、ドレインライン５２とパッド電極５０との間に配置してもよいが、高周波特性を向上する観点からは、トランジスタアレイ領域５４とパッド電極５０との間に配置してドレインライン５２から離間することが望ましい。
【００２５】
各ゲートライン４８は、入力マッチング回路１０２に接続されている。図３の例では、複数のゲートライン４８を束ねて入力マッチング回路１０２に接続している。
【００２６】
各ドレインライン５２は、出力マッチング回路１０８に接続されている。図３の例では、複数のドレインライン５２を束ねて出力マッチング回路１０８に接続している。ドレインライン５２は、また、高周波チョーク回路１１２を介してＶｃｃ端子１１４に接続されている。
【００２７】
パッド電極５０上には、バンプ５６等の接続電極が形成されている。これにより、半導体装置は、バンプ５６を介して回路基板などに実装される。
【００２８】
このように、本実施形態による半導体装置では、トランジスタ集積部１０６の複数のトランジスタを、複数のトランジスタアレイ領域５４に分割して配置している。そして、各トランジスタアレイ領域５４を、放熱パスとして機能するパッド電極５０が形成された領域に隣接して配置している。
【００２９】
図４は、図３の点線で囲んだ領域の拡大図である。図５は、図４のＡ−Ａ′線断面図である。図６は、図４のＢ−Ｂ′線断面図である。図７は、図４のＣ−Ｃ′線断面図である。図８は、図４のＤ−Ｄ′線断面図である。図９は、図４のＥ−Ｅ′線断面図である。
【００３０】
シリコン基板１０には、活性領域を画定する素子分離絶縁膜１２が形成されている。トランジスタアレイ領域５４のシリコン基板１０内には、Ｐウェル１４と、Ｐウェル１４の周囲及び底部を囲うように形成されたＮウェル１６とが形成されている。Ｐウェル１４が形成された領域には、素子分離絶縁膜１２により、トランジスタアレイを形成するための活性領域１２ａが画定されている。Ｐウェル１４の周縁部の領域には、素子分離絶縁膜１２により、Ｐウェル１４からの電極の引き出し領域である活性領域１２ｂが画定されている。Ｎウェル１６の周縁部の領域には、素子分離絶縁膜１２により、Ｎウェル１６からの電極の引き出し領域である活性領域１２ｃが画定されている。
【００３１】
活性領域１２ａには、Ｙ方向に延在する複数のゲート電極１８が設けられている。各ゲート電極１８の両側のシリコン基板１０内には、ソース領域２０及びドレイン領域２２が、それぞれ設けられている。ソース領域２０及びドレイン領域２２は、ゲート電極１８間の活性領域１２ａに交互に形成されており、隣接して配置されたトランジスタのソース領域２０及びドレイン領域２２は、兼用されている。これにより、活性領域１２ａには、Ｙ方向に延在するゲート電極１８を有する複数のトランジスタを含むトランジスタアレイが形成されている。
【００３２】
このように、本実施形態による半導体装置では、各トランジスタアレイ領域５４内に、ゲート電極１８の一端部がパッド電極５０側を向くように、複数のトランジスタを一列に配置している。換言すれば、トランジスタアレイ領域５４に対して、トランジスタのゲート電極の延在方向或いはゲート幅方向に隣接して、パッド電極５０が配置されている。
【００３３】
ゲート電極１８、ソース領域２０及びドレイン領域２２を含む各トランジスタは、特に限定されるものではないが、例えば図５に示すような、オフセットドレイン構造の高耐圧トランジスタである。トランジスタのサイズは、特に限定されるものではないが、例えば、ゲート長が０．４μｍ〜０．５μｍ、ゲート電極１８間距離がソース領域２０で１μｍ〜２μｍ、ドレイン領域２２で２μｍ〜３μｍ、ドレイン領域２２のオフセット長が０．２μｍである。ゲート幅（活性領域１２ａのＹ方向の幅）は、例えば、８μｍである。なお、厚さ０．９μｍ、幅０．４μｍ程度の裏打ち配線４６によってゲート抵抗を低減した構造では、ＲＦ特性が劣化しない程度の最大ゲート幅は、８μｍ程度となる。
【００３４】
トランジスタアレイが形成されたシリコン基板１０上には、層間絶縁膜２４が形成されている。層間絶縁膜２４には、７層構造の多層配線が埋め込まれている。第１層目の配線層２６は、ビア高さが例えば４００ｎｍであり、配線厚が例えば２５０ｎｍである。第２層目〜第４層目の配線層２８，３０，３２は、ビア高さが例えば３００ｎｍであり、配線厚が例えば２５０ｎｍである。第５層目の配線層３４は、ビア高さが例えば６００ｎｍであり、配線厚が例えば９００ｎｍである。第６層目の配線層３６は、ビア高さが例えば６５０ｎｍであり、配線厚が例えば３３００ｎｍである。第７層目の配線層３８は、ビア高さが例えば８００ｎｍであり、配線厚が例えば１１７０ｎｍである。第１層目から第６層目の配線層２６，３８，３０，３２，３４，３６は、例えば銅配線により形成することができ、第７層目の配線層３８は、例えばアルミニウム配線により形成することができる。第６層目の配線層３６は、配線抵抗及び熱抵抗低減のために、例えば図５〜図９に示すように、厚膜の銅配線により形成することが望ましい。
【００３５】
下層配線層である第１層目〜第４層目の配線層２６，２８，３０，３２により、ゲート電極１８からの引き出し配線４０、ソース領域２０からの引き出し配線４２、ドレイン領域２２からの引き出し配線４４が形成されている（図５〜図９参照）。Ｐウェル１４及びＮウェル１６を接地電位に固定する場合には、例えば図５に示すように、引き出し配線４２によってＰウェル１４及びＮウェル１６からの引き出し配線を兼用することもできる。
【００３６】
引き出し配線４２は、トランジスタからパッド電極５０へ向けての放熱パスの一つとしても用いられるものである。この目的のもと、引き出し配線４２は、パッド電極５０に対向するトランジスタアレイ領域５４の１つ辺から引き出され、パッド電極５０が形成された領域まで延在して形成されている（図７、図８参照）。
【００３７】
本実施形態による半導体装置では、各トランジスタアレイ領域５４に隣接してパッド電極５０が配置されている（図３参照）。また、ゲート電極１８の一端部がパッド電極５０側を向くようにトランジスタが配置されている（図４参照）。これにより、ソース領域２０からの引き出し配線４２を容易にパッド電極５０方向に引き出すことができる。
【００３８】
引き出し配線４２は、トランジスタから発せられた熱をパッド電極５０に伝えるための重要なパスの一つである。このため、引き出し配線４２は、可能な限り広い領域に形成し、熱抵抗を低減することが望ましい。かかる観点から、引き出し配線４２は、パッド電極５０が形成された領域の全体に設けることが望ましい。また、引き出し配線４２は、トランジスタアレイ領域５４を囲うように設けることが望ましい。ドレインライン５２を設けた領域では、例えば図１０に示すように、配線層２６，２８，３０，３２の一部の配線層を引き出し配線４２として利用し、他の配線層を引き出し配線４４として利用するようにしてもよい。
【００３９】
なお、図５では、ソース領域２０及びドレイン領域２２から一つのビアを介して上層の配線層に接続するように引き出し配線４２，４４を記載しているが、引き出し配線４２及び引き出し配線４４は、Ｙ方向に配置された複数のビアによって接続されている。Ｘ方向に配置されるビアの数も、必ずしも１つである必要はなく、例えば図１１（ａ）及び図１１（ｂ）に示すように、複数列のビアによって接続するようにしてもよい。また、例えば図１２（ａ）及び図１２（ｂ）に示すように、複数列のビアによって接続するとともに、引き出し配線４２，４４の各配線層２６，２８，３０，３２をメッシュ状にしてもよい。
【００４０】
また、例えば図８に示すように、ソース領域２０に接続するビアは、Ｙ方向に延在する溝状のビアとしてもよい。この場合においても、図１０及び図１１の場合と同様に、複数の溝状のビアを並行に配置してもよいし、引き出し配線４２，４４の各層をメッシュ状にしてもよい。これにより、トランジスタから発せられた熱をＹ方向に伝搬する際の熱抵抗を低減することができる。ドレイン領域２２に接続されるビアについても、ソース領域２０と同様の溝状ビアを適用することができる。
【００４１】
素子分離絶縁膜１２上に延在する部分の引き出し配線４２，４４の各配線層２６，２８，３０，３２には、例えば図１３（ａ）に示すようなメッシュ状のパターンを適用することができる。図８に示すような溝状のビアを用いる場合には、例えば図１３（ｂ）に示すようなメッシュ状のパターンを適用することができる。
【００４２】
また、本実施形態による半導体装置では、図５に示すように、引き出し配線４２を、トランジスタアレイの最も外側（図面において左側）に位置するゲート電極１８及びその両側の拡散領域にも接続するように形成している。これは、最も外側に位置するゲート電極１８をダミーとして用いた場合を考慮したものである。トランジスタアレイの両端に位置するゲート電極１８は、加工時のばらつきによって所定のサイズに形成できず、所望の特性を得られないことがある。このため、本実施形態では、トランジスタアレイの両端にダミー用のゲート電極１８を配置する一方、トランジスタとして機能しないように、ゲート電極１８及びその両側の拡散領域を引き出し配線４２によって接続している。加工時のばらつきが問題にならないときには、ダミーのトランジスタを必ずしも設ける必要はない。
【００４３】
第１の上層配線層である第５層目の配線層３４により、引き出し配線４０に接続されたゲート電極１８の裏打ち配線４６が形成されている。裏打ち配線４６は、各ソース領域２０上にＹ方向に延在して形成され、対応するソース領域２０の両側に位置する２つのゲート電極１８の両端部に、引き出し配線４０を介して接続されている（図６〜図８参照）。裏打ち配線４６は、ゲート電極１８の抵抗を低減して高周波特性を向上するために設けられたものである。裏打ち配線４６の線幅は、特に限定されるものではないが、例えば、０．４μｍ〜０．５μｍである。
【００４４】
第２の上層配線層である第６層目の配線層３６により、裏打ち配線４６に接続されたゲートライン４８が形成されている（図５〜図８参照）。下層配線層により形成される引き出し配線４０，４２，４４とは異なる上層の配線層３６によりゲートライン４８を形成することにより、引き出し配線４２，４４が形成された領域に重畳してゲートライン４８を配置することができる。また、厚膜の配線層３６によってゲートライン４８を形成することにより、ゲートライン４８を低抵抗化してＲＦ信号ロスを低減することができる。
【００４５】
第５層目の配線層３４、第６層目の配線層３６及び最上層配線層である第７層目の配線層３８により、引き出し配線４２に接続された電極パッド５０及び引き出し配線４４に接続されたドレインライン５２が形成されている（図５〜図９参照）。厚膜の配線層３６及び配線層３８を含む配線層によりドレインライン５２を形成することにより、ドレインライン５２を低抵抗化してＲＦ信号ロスを低減することができる。
【００４６】
このように、本実施形態による半導体装置では、トランジスタ集積部１０６の複数のトランジスタを、複数のトランジスタアレイ領域５４に分割して配置している。そして、各トランジスタアレイ領域５４を、放熱パスとして機能するパッド電極５０が形成された領域に隣接して配置している。また、トランジスタアレイ領域５４内には、ゲート電極１８の一端がパッド電極５０側に向くように、複数のトランジスタを一列に配置している。これにより、トランジスタとパッド電極５０との距離を短くするとともに、パッド電極５０までの距離を各トランジスタで同じにすることができる。したがって、トランジスタアレイ領域５４内における温度分布を小さくすることができる。また、パッド電極５０からの放熱効率を高めることができる。
【００４７】
次に、本実施形態による半導体装置における放熱効果について図１４乃至図２０を用いて説明する。
【００４８】
トランジスタから発せられた熱がパッド電極５０に伝わる際の主な放熱パスとしては、例えば図１４に示すような２つの経路が考えられる。第１のパスは、ソース領域２０から引き出し配線４２を介してパッド電極５０に伝わるパスである。第２のパスは、ソース領域２０からシリコン基板１０、素子分離絶縁膜１２及び引き出し配線４２を介してパッド電極５０に伝わるパスである。
【００４９】
まずは、これら経路のうち、いずれの経路が支配的であるかについて検証する。
【００５０】
図１５は、放熱効果のシリコン基板厚さ依存性をシミュレーションにより求めた結果を示すグラフである。縦軸はバンプ５６を基準とした温度差を表し、横軸はシリコン基板の厚さを表している。
【００５１】
シミュレーションには、ソース領域２０からバンプ５６までの構造として、図１６に示す構造を想定した。トランジスタのゲート幅は８μｍとし、トランジスタからパッド電極５０の形成領域までの距離を８μｍとした。各配線層の厚さは、上述した値と同じ値を用いた。
【００５２】
図１５に示すように、温度差Ｔmaxは、シリコン基板の厚さが約４０μｍまでは膜厚が増加するほどに減少し、約４０μｍより厚くなるとほぼ一定になっている。このことは、シリコン基板の表面からおよそ４０μｍの領域が、放熱に実効的に寄与していることを意味する。
【００５３】
シリコンの熱伝導率は、約１６８［Ｗ／ｍ／Ｋ］であり、４０μｍ厚では約０．０６７２［Ｗ／Ｋ］となる。一方、配線層２６，２８，３０，３２を形成する銅の熱伝導率は、約３９８［Ｗ／ｍ／Ｋ］であり、配線層２６，２８，３０，３２の合計膜厚の２．３μｍ厚（ビア部を含む）では約０．０００９２［Ｗ／Ｋ］となる。したがって、パッド電極５０下の領域までは、シリコン基板１０が主な放熱パスであり、引き出し電極４２が補助的なパスであることが判る。
【００５４】
図１７は、放熱効果のパッド電極からの距離依存性をシミュレーションにより求めた結果を示すグラフである。縦軸はバンプ５６を基準としたトランジスタアレイ領域５４の温度差Ｔmaxを表し、縦軸はパッド電極５０までの距離を表している。なお、トランジスタとパッド電極５０までの距離は、平面的に見たときの距離である。
【００５５】
シミュレーションには、図１６と同様の構造を想定した。シリコン基板１０の厚さは４０μｍ、各配線層の厚さは上述した値と同じ値とした。
【００５６】
図１７に示すように、温度差Ｔmaxは、トランジスタとパッド電極５０との距離に依存する。このことは、トランジスタアレイ領域５４に配置した各トランジスタとパッド電極５０との距離を一定にすることにより、トランジスタアレイ領域５４内における温度分布を小さくすることができることを示している。
【００５７】
本実施形態による半導体装置では、トランジスタアレイ領域５４内に、ゲート電極１８の一端がパッド電極５０側に向くように、各トランジスタを一列に配置している。トランジスタアレイ領域５４内に形成された各トランジスタとパッド電極５０との距離は、一定である。したがって、トランジスタアレイ領域５４内における温度分布を小さくすることができる。
【００５８】
また、図１７に示すように、パッド電極５０までの距離が約１０μｍまではほぼ一定であり、バンプまでの距離が約１０μｍよりも大きくなると距離の増加とともに増加している。このことは、ゲート幅を８μｍとしたトランジスタを用いた場合、パッド電極５６からの距離を、ゲート幅と同程度の距離以下にすることにより、放熱効率が向上し、温度を十分に下げることができることを意味している。
【００５９】
本実施形態による半導体装置では、トランジスタアレイ領域５４とパッド電極５０との間にはゲートライン４８を配置しているだけであり、各トランジスタとパッド電極５０との距離は１０μｍ以下に設定することができる。したがって、パッド電極５０からの放熱効率を高めることができる。
【００６０】
なお、図１７に示すような放熱効果のパッド電極からの距離依存性は、配線層の層構造やトランジスタの構造に影響して変化する。トランジスタアレイ領域５４とパッド電極５０との距離は、図１７と同様のデータを取得したうえで、所定の放熱効率を得られる値に適宜設定することが望ましい。
【００６１】
パッド電極５０は、例えば図１８に示すように、バンプ５６を形成する領域の下には配線層３６を形成せず、配線層３８の周囲（例えば、ソース領域２０側の一辺）から配線層３６を介して接続するようにしてもよい。この場合、バンプ５６への放熱パスは、配線層３４から、配線層３４の周囲上に設けられた配線層３６を介して配線層３８に至る経路となる。このため、放熱効率の観点からは、図１８の構造は図１４の構造よりも若干劣ることになる。なお、図１４及び図１８の何れの構造も、バンプ５６としてスタッドバンプを用いた際のダメージ対策としては有効である。
【００６２】
図１９は、放熱効果とバンプ５６下のパッド電極の構造との関係をシミュレーションにより求めた結果を示すグラフである。縦軸はバンプ５６を基準としたトランジスタアレイ領域５４の温度差Ｔmaxを表し、縦軸は一つのトランジスタアレイ領域５４に対して設けたパッド電極５０の数を表している。
【００６３】
図中、◆印のプロットは、図２０（ａ）に示すように、バンプ５６下に配線層３８のビア部及び配線層３６を配置せず、この領域を層間絶縁膜２４とした構造の場合である。■印のプロットは、図２０（ｂ）に示すように、バンプ５６下に配線層３８のビア部及び配線層３６のビア部を配置せず、この領域を層間絶縁膜２４とした構造の場合である。▲印のプロットは、図２０（ｃ）に示すように、バンプ５６下に配線層３８及び配線層３６を配置した構造の場合である。
【００６４】
図１９に示すように、１つのトランジスタアレイ領域５４に対して設けるパッド電極５０の数を増加するほどに、また、バンプ５６下に設ける配線層の割合を増加するほどに、放熱効率を向上することができる。
【００６５】
このように、本実施形態によれば、トランジスタとパッド電極との距離を短くするとともに、パッド電極までの距離を各トランジスタで同じにすることができる。これにより、トランジスタアレイ領域内における温度分布を小さくすることができる。また、パッド電極からの放熱効率を高めることができる。
【００６６】
［第２実施形態］
第２実施形態による半導体装置について図２１乃至図２４を用いて説明する。図１乃至図２０に示す第１実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００６７】
図２１及び図２２は、本実施形態による半導体装置の構造を示す平面図である。図２３及び図２４は、本実施形態による半導体装置の構造を示す概略断面図である。
【００６８】
本実施形態による半導体装置は、高出力のトランジスタを含む半導体装置であり、トランジスタ集積部１０６の構造が異なるほかは、第１実施形態による半導体装置と同じである。
【００６９】
本実施形態による半導体装置のトランジスタ集積部１０６には、図２１に示すように、パッド電極５０がＸ方向及びＹ方向に沿ってマトリクス状に配置されている。
【００７０】
Ｙ方向に隣接するパッド電極５０間の領域には、Ｘ方向に延在するゲートライン４８及びＸ方向に延在するドレインライン５２が、それぞれ設けられている。ゲートライン４８とドレインライン５２との間の領域には、各パッド電極５０に対応して、トランジスタアレイ領域５４がそれぞれ設けられている。
【００７１】
各ゲートライン４８は、入力マッチング回路１０２に接続されている。図２１の例では、複数のゲートライン４８を束ねて入力マッチング回路１０２に接続している。
【００７２】
各ドレインライン５２は、出力マッチング回路１０８に接続されている。図２１の例では、複数のドレインライン５２を束ねて出力マッチング回路１０８に接続している。ドレインライン５２は、また、高周波チョーク回路１１２を介してＶｃｃ端子１１４に接続されている。
【００７３】
パッド電極５０上には、バンプ５６等の接続電極が形成されている。これにより、半導体装置は、バンプ５６を介して回路基板などに実装される。
【００７４】
このように、本実施形態による半導体装置では、トランジスタ集積部１０６の複数のトランジスタを、複数のトランジスタアレイ領域５４に分割して配置している。そして、各トランジスタアレイ領域５４を、放熱パスとして機能するパッド電極５０が形成された領域の間に配置している。
【００７５】
図２２は、図２１の点線で囲んだ領域の拡大図である。図２３は、図２２のＣ−Ｃ′線断面図である。図２４は、図２２のＤ−Ｄ′線断面図である。なお、図２１のＡ−Ａ′線断面図は、図５に示す第１実施形態による半導体装置のＡ−Ａ′線断面図と同じである。また、図２１のＢ−Ｂ′線断面図は、図６に示す第１実施形態による半導体装置のＢ−Ｂ′線断面図と同じである。
【００７６】
シリコン基板１０には、活性領域を画定する素子分離絶縁膜１２が形成されている。トランジスタアレイ領域５４のシリコン基板１０内には、Ｐウェル１４と、Ｐウェル１４の周囲及び底部を囲うように形成されたＮウェル１６とが形成されている。Ｐウェル１４が形成された領域には、素子分離絶縁膜１２により、トランジスタアレイを形成するための活性領域１２ａが画定されている。Ｐウェル１４の周縁部の領域には、素子分離絶縁膜１２により、Ｐウェル１４からの電極の引き出し領域である活性領域１２ｂが画定されている。Ｎウェル１６の周縁部の領域には、素子分離絶縁膜１２により、Ｎウェル１６からの電極の引き出し領域である活性領域１２ｃが画定されている。
【００７７】
活性領域１２ａには、Ｙ方向に延在する複数のゲート電極１８が設けられている。各ゲート電極１８の両側のシリコン基板１０内には、ソース領域２０及びドレイン領域２２が、それぞれ設けられている。ソース領域２０及びドレイン領域２２は、ゲート電極１８間の活性領域１２ａに交互に形成されており、隣接して配置されたトランジスタのソース領域２０及びドレイン領域２２は、兼用されている。これにより、活性領域１２ａには、Ｙ方向に延在するゲート電極１８を有する複数のトランジスタを含むトランジスタアレイが形成されている。
【００７８】
このように、本実施形態による半導体装置では、各トランジスタアレイ領域５４内に、ゲート電極１８の両端部が、トランジスタアレイ領域５４を挟むように隣接配置されたパッド電極５０側にそれぞれ向くように、複数のトランジスタを一列に配置している。換言すれば、トランジスタアレイ領域５４に対して、トランジスタのゲート電極の延在方向或いはゲート幅方向の両側に隣接して、パッド電極５０がそれぞれ配置されている。
【００７９】
トランジスタアレイが形成されたシリコン基板１０上には、層間絶縁膜２４が形成されている。層間絶縁膜２４には、７層構造の多層配線が埋め込まれている。
【００８０】
第１層目〜第４層目の配線層２６，２８，３０，３２により、ゲート電極１８からの引き出し配線４０、ソース領域２０からの引き出し配線４２、ドレイン領域２２からの引き出し配線４４が形成されている（図５、図２３及び図２４参照）。
【００８１】
引き出し配線４２は、トランジスタからパッド電極５０へ向けての放熱パスの一つとして用いられるものである。この目的のもと、引き出し配線４２は、パッド電極５０に対向するトランジスタアレイ領域５４の２つの辺からそれぞれ引き出され、パッド電極５０が形成された領域まで延在して形成されている（図２３参照）。
【００８２】
本実施形態による半導体装置では、一つのトランジスタアレイ領域５４を挟むように２つのパッド電極５０が配置されている（図２１参照）。また、ゲート電極１８の両端部がパッド電極５０側を向くようにトランジスタが配置されている（図２２参照）。これにより、ソース領域２０からの引き出し配線４２を容易にパッド電極５０方向に引き出すことができる。
【００８３】
引き出し配線４２は、トランジスタから発せられた熱をパッド電極５０に伝えるための重要なパスの一つである。このため、引き出し配線４２は、可能な限り広い領域に形成し、熱抵抗を低減することが望ましい。かかる観点から、引き出し配線４２は、パッド電極５０が形成された領域の全体に設けることが望ましい。また、引き出し配線４２は、トランジスタアレイ領域５４を囲うように設けることが望ましい。ドレインライン５２を設けた領域では、例えば図２４に示すように、ドレインライン５２を設けた領域の一部の配線層２６，２８，３０，３２を引き出し配線４２として利用し、他の配線層を引き出し配線４４として利用するようにしてもよい。
【００８４】
第５層目の配線層３４により、引き出し配線４０に接続されたゲート電極１８の裏打ち配線４６が形成されている。裏打ち配線４６は、各ソース領域２０上にＹ方向に延在して形成され、対応するソース領域２０の両側に位置する２つのゲート電極１８の両端部に、引き出し配線４０を介して接続されている（図６、図２３参照）。裏打ち配線４６は、ゲート電極１８の抵抗を低減するために設けられたものである。
【００８５】
第６層目の配線層３６及び第７層目の配線層３８により、裏打ち配線４６に接続されたゲートライン４８が形成されている（図２３及び図２４参照）。
【００８６】
第５層目の配線層３４、第６層目の配線層３６及び第７層目の配線層３８により、引き出し配線４２に接続された電極パッド５０及び引き出し配線４４に接続されたドレインライン５２が形成されている（図５、図２３、図２４参照）。
【００８７】
このように、本実施形態による半導体装置では、トランジスタ集積部１０６の複数のトランジスタを、複数のトランジスタアレイ領域５４に分割して配置している。そして、各トランジスタアレイ領域５４を、放熱パスとして機能するパッド電極５０が形成された領域に隣接して配置している。また、トランジスタアレイ領域５４内には、ゲート電極１８の両端部がパッド電極５０側に向くように、複数のトランジスタを一列に配置している。これにより、トランジスタとパッド電極５０との距離を短くするとともに、パッド電極５０までの距離を各トランジスタで同じにすることができる。したがって、トランジスタアレイ領域５４内における温度分布を小さくすることができる。また、パッド電極５０からの放熱効率を高めることができる。
【００８８】
また、第１実施形態による半導体装置では１個のトランジスタアレイ領域５４に対して実質的に０．５個のパッド電極５０を設けているのに対し、本実施形態による半導体装置では１個のトランジスタアレイ領域５４に対して実質的に１個のパッド電極５０を設けている。したがって、本実施形態による半導体装置では、第１実施形態による半導体装置と比較して、放熱効率を高めることができる（図１９参照）。
【００８９】
このように、本実施形態によれば、トランジスタとパッド電極との距離を短くするとともに、パッド電極までの距離を各トランジスタで同じにすることができる。これにより、トランジスタアレイ領域内における温度分布を小さくすることができる。また、パッド電極からの放熱効率を高めることができる。
【００９０】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【００９１】
例えば、上記実施形態では１段構成のパワーアンプ回路及び２段構成のパワーアンプ回路を含む半導体装置を示したが、パワーアンプ回路の回路構成はこれらに限定されるものではない。また、パワーアンプ回路を含む半導体装置のみならず、消費電力の大きいトランジスタを含む他の半導体装置に適用することもできる。
【００９２】
また、上記実施形態では、７層の配線層により半導体装置を形成したが、配線層数はこれに限定されるものではない。例えば、下層配線層を３層以下の配線層により形成してもよいし、５層以上の配線層を形成してもよい。また、上層配線層を３層以上の配線層で形成してもよい。
【００９３】
また、第１実施形態に記載の各種変形例は、第２実施形態の半導体装置に適用することができる。
【００９４】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【００９５】
以上の実施形態に関し、更に以下の付記を開示する。
【００９６】
（付記１） 第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置された第１のトランジスタアレイと、
前記第１のトランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続された第１のパッド電極と
を有することを特徴とする半導体装置。
【００９７】
（付記２） 付記１記載の半導体装置において、
前記第１のトランジスタアレイの前記第１のパッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第２の方向に延在するドレインラインを更に有する
ことを特徴とする半導体装置。
【００９８】
（付記３） 付記２記載の半導体装置において、
前記複数のトランジスタの前記ドレイン領域から前記ドレインライン下の領域に渡って形成され、前記ドレイン領域と前記ドレインラインとを接続する第１の引き出し配線を更に有する
ことを特徴とする半導体装置。
【００９９】
（付記４） 付記３記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第１の引き出し配線は、前記下層配線層により形成されている
ことを特徴とする半導体装置。
【０１００】
（付記５） 付記２乃至４のいずれか１項に記載の半導体装置において、
前記ドレインラインを対称軸として前記第１のトランジスタアレイに対して線対称の位置に配置され、前記第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置された第２のトランジスタアレイと、
前記ドレインラインを対称軸として前記第１のパッド電極に対して線対称の位置に配置され、前記第２のトランジスタアレイの前記複数のトランジスタのソース領域に電気的に接続された第２のパッド電極と
を更に有することを特徴とする半導体装置。
【０１０１】
（付記６） 付記２乃至４のいずれか１項に記載の半導体装置において、
前記ドレインラインの、前記第１のトランジスタアレイ側とは異なる側に配置され、前記複数のトランジスタの前記ソース領域に電気的に接続された第２のパッド電極を更に有する
ことを特徴とする半導体装置。
【０１０２】
（付記７） 付記２乃至６のいずれか１項に記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記ドレインラインは、前記第２の上層配線層及び前記最上層配線層を含む配線構造体により形成されている
ことを特徴とする半導体装置。
【０１０３】
（付記８） 付記１乃至７のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイと前記第１のパッド電極との間に配置され、前記第１のトランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第２の方向に延在するゲートラインを更に有する
ことを特徴とする半導体装置。
【０１０４】
（付記９） 付記８記載の半導体装置において、
前記複数のトランジスタの前記ゲート電極から前記ゲートライン下の領域に渡って形成され、前記ゲート電極と前記ゲートラインとを電気的に接続する第２の引き出し配線を更に有する
ことを特徴とする半導体装置。
【０１０５】
（付記１０） 付記９記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第２の引き出し配線は、前記下層配線層により形成されている
ことを特徴とする半導体装置。
【０１０６】
（付記１１） 付記８乃至１０のいずれか１項に記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記ゲートラインは、前記第２の上層配線層を含む配線構造体により形成されている
ことを特徴とする半導体装置。
【０１０７】
（付記１２） 付記１０又は１１記載の半導体装置において、
前記第１の上層配線層により形成された前記ゲート電極の裏打ち配線を更に有する
ことを特徴とする半導体装置。
【０１０８】
（付記１３） 付記１乃至１２のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイの前記複数のトランジスタの前記ソース領域から前記パッド電極下の領域に渡って形成され、前記ソース領域と前記第１のパッド電極とを接続する第３の引き出し配線を更に有する
ことを特徴とする半導体装置。
【０１０９】
（付記１４） 付記１３記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第３の引き出し配線は、前記下層配線層により形成されている
ことを特徴とする半導体装置。
【０１１０】
（付記１５） 付記１乃至１４のいずれか１項に記載の半導体装置において、
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第１の上層配線層と、前記第１の上層配線層上に形成され前記第１の上層配線層よりも厚い第２の上層配線層と、前記第２の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第１のパッド電極は、前記最上層配線層を含む配線構造体により形成されている
ことを特徴とする半導体装置。
【０１１１】
（付記１６） 付記１乃至１５のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイの前記複数のトランジスタは、前記第２の方向に一列に配列されている
ことを特徴とする半導体装置。
【０１１２】
（付記１７） 付記１乃至１６のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイの幅と前記第１のパッド電極の幅とが等しい
ことを特徴とする半導体装置。
【０１１３】
（付記１８） 第１の方向及び前記第１の方向と交差する第２の方向に沿ってマトリクス状に配置された複数のパッド電極と、
複数の前記パッド電極の前記第１の方向にそれぞれ配置され、前記第１の方向に延在するゲート電極と、隣接する前記パッド電極に電気的に接続されたソース領域とを有する複数のトランジスタを有し、前記複数のトランジスタが前記第２の方向に配置された複数のトランジスタアレイと
を有することを特徴とする半導体装置。
【０１１４】
（付記１９） 第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置されたトランジスタアレイと、
前記トランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続されたパッド電極と、
前記トランジスタアレイの前記パッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第２の方向に延在するドレインラインと、
前記トランジスタアレイと前記パッド電極との間に配置され、前記トランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第２の方向に延在するゲートラインと、
前記ゲートラインに接続された入力マッチング回路と、
前記ドレインラインに接続された出力マッチング回路と
を有することを特徴とする半導体装置。
【符号の説明】
【０１１５】
１０…シリコン基板
１２…素子分離絶縁膜
１４…Ｐウェル
１６…Ｎウェル
１８…ゲート電極
２０…ソース領域
２２…ドレイン領域
２４…層間絶縁膜
２６，２８，３０，３２，３４，３６，３８…配線層
４０，４２，４４…引き出し配線
４６…裏打ち線
４８…ゲートライン
５０…パッド電極
５２…ドレインライン
５４…トランジスタアレイ領域
５６…バンプ
１０２，１２２…ＲＦ信号入力端子
１０４…入力マッチング回路
１０６，１２６，１３０…トランジスタ集積部
１０８…出力マッチング回路
１１０，１３４…ＲＦ信号出力端子
１１２，１３６，１４０…高周波チョーク回路
１１４，１３８，１４２…Ｖｃｃ端子
１２４…前段マッチング回路
１２８…段間マッチング回路
１３２…後段マッチング回路
【特許請求の範囲】
【請求項１】
第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置された第１のトランジスタアレイと、
前記第１のトランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続された第１のパッド電極と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のトランジスタアレイの前記第１のパッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第２の方向に延在するドレインラインを更に有する
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記複数のトランジスタの前記ドレイン領域から前記ドレインライン下の領域に渡って形成され、前記ドレイン領域と前記ドレインラインとを接続する第１の引き出し配線を更に有する
ことを特徴とする半導体装置。
【請求項４】
請求項２乃至３のいずれか１項に記載の半導体装置において、
前記ドレインラインを対称軸として前記第１のトランジスタアレイに対して線対称の位置に配置され、前記第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置された第２のトランジスタアレイと、
前記ドレインラインを対称軸として前記第１のパッド電極に対して線対称の位置に配置され、前記第２のトランジスタアレイの前記複数のトランジスタのソース領域に電気的に接続された第２のパッド電極と
を更に有することを特徴とする半導体装置。
【請求項５】
請求項２乃至３のいずれか１項に記載の半導体装置において、
前記ドレインラインの、前記第１のトランジスタアレイ側とは異なる側に配置され、前記複数のトランジスタの前記ソース領域に電気的に接続された第２のパッド電極を更に有する
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイと前記第１のパッド電極との間に配置され、前記第１のトランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第２の方向に延在するゲートラインを更に有する
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記複数のトランジスタの前記ゲート電極から前記ゲートライン下の領域に渡って形成され、前記ゲート電極と前記ゲートラインとを電気的に接続する第２の引き出し配線を更に有する
ことを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイの前記複数のトランジスタの前記ソース領域から前記パッド電極下の領域に渡って形成され、前記ソース領域と前記第１のパッド電極とを接続する第３の引き出し配線を更に有する
ことを特徴とする半導体装置。
【請求項９】
第１の方向及び前記第１の方向と交差する第２の方向に沿ってマトリクス状に配置された複数のパッド電極と、
複数の前記パッド電極の前記第１の方向にそれぞれ配置され、前記第１の方向に延在するゲート電極と、隣接する前記パッド電極に電気的に接続されたソース領域とを有する複数のトランジスタを有し、前記複数のトランジスタが前記第２の方向に配置された複数のトランジスタアレイと
を有することを特徴とする半導体装置。
【請求項１０】
第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置されたトランジスタアレイと、
前記トランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続されたパッド電極と、
前記トランジスタアレイの前記パッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第２の方向に延在するドレインラインと、
前記トランジスタアレイと前記パッド電極との間に配置され、前記トランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第２の方向に延在するゲートラインと、
前記ゲートラインに接続された入力マッチング回路と、
前記ドレインラインに接続された出力マッチング回路と
を有することを特徴とする半導体装置。
【請求項１】
第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置された第１のトランジスタアレイと、
前記第１のトランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続された第１のパッド電極と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のトランジスタアレイの前記第１のパッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第２の方向に延在するドレインラインを更に有する
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記複数のトランジスタの前記ドレイン領域から前記ドレインライン下の領域に渡って形成され、前記ドレイン領域と前記ドレインラインとを接続する第１の引き出し配線を更に有する
ことを特徴とする半導体装置。
【請求項４】
請求項２乃至３のいずれか１項に記載の半導体装置において、
前記ドレインラインを対称軸として前記第１のトランジスタアレイに対して線対称の位置に配置され、前記第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置された第２のトランジスタアレイと、
前記ドレインラインを対称軸として前記第１のパッド電極に対して線対称の位置に配置され、前記第２のトランジスタアレイの前記複数のトランジスタのソース領域に電気的に接続された第２のパッド電極と
を更に有することを特徴とする半導体装置。
【請求項５】
請求項２乃至３のいずれか１項に記載の半導体装置において、
前記ドレインラインの、前記第１のトランジスタアレイ側とは異なる側に配置され、前記複数のトランジスタの前記ソース領域に電気的に接続された第２のパッド電極を更に有する
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイと前記第１のパッド電極との間に配置され、前記第１のトランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第２の方向に延在するゲートラインを更に有する
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記複数のトランジスタの前記ゲート電極から前記ゲートライン下の領域に渡って形成され、前記ゲート電極と前記ゲートラインとを電気的に接続する第２の引き出し配線を更に有する
ことを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置において、
前記第１のトランジスタアレイの前記複数のトランジスタの前記ソース領域から前記パッド電極下の領域に渡って形成され、前記ソース領域と前記第１のパッド電極とを接続する第３の引き出し配線を更に有する
ことを特徴とする半導体装置。
【請求項９】
第１の方向及び前記第１の方向と交差する第２の方向に沿ってマトリクス状に配置された複数のパッド電極と、
複数の前記パッド電極の前記第１の方向にそれぞれ配置され、前記第１の方向に延在するゲート電極と、隣接する前記パッド電極に電気的に接続されたソース領域とを有する複数のトランジスタを有し、前記複数のトランジスタが前記第２の方向に配置された複数のトランジスタアレイと
を有することを特徴とする半導体装置。
【請求項１０】
第１の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第１の方向と交差する第２の方向に配置されたトランジスタアレイと、
前記トランジスタアレイの前記第１の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続されたパッド電極と、
前記トランジスタアレイの前記パッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第２の方向に延在するドレインラインと、
前記トランジスタアレイと前記パッド電極との間に配置され、前記トランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第２の方向に延在するゲートラインと、
前記ゲートラインに接続された入力マッチング回路と、
前記ドレインラインに接続された出力マッチング回路と
を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−１１９４６９（Ｐ２０１２−１１９４６９Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２６７４０３（Ｐ２０１０−２６７４０３）
【出願日】平成２２年１１月３０日（２０１０．１１．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１１月３０日（２０１０．１１．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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