【課題】縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供する。
【解決手段】本発明は表面が平坦なシリコン層からなる上部拡散層１１を形成しようとするものであり、具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜７表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。シリコン層の成長は、シリコン層を単結晶シリコンで選択的にエピタキシャル成長させる。この場合、ファセットが生じるので、最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる。 （もっと読む）

【課題】フィンがバルク基板上に形成されたフィン型トランジスタにおいて、ソース／ドレインボトム領域での接合リーク電流の増大を抑制しつつ、ソース／ドレインとソース／ドレイン上に形成されたシリサイドとの接触抵抗を低減する。
【解決手段】フィン型半導体３の両端部に形成した高濃度不純物拡散層１０からなるソース／ドレインの側面に、フィン型半導体３の上部の表面が露出するようにしてオフセットスペーサ７およびサイドウォールスペーサ８を形成し、フィン型半導体３の上部の高濃度不純物拡散層１０の表面には、シリサイド層９を形成する。 （もっと読む）

【課題】トランジスタ間接続配線が吊りワード線と短絡してしまうのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置するピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央の位置で、第１の方向（Ｘ）へ延在して配置された吊りワード線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつ吊りワード線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】特性の優れた半導体装置を提供する。
【解決手段】本発明の一態様にかかる半導体装置は、半導体基板１に設けられた第１導電型のＮ−型オフセット層８と、トレンチ１２を有し、Ｎ−型オフセット層８の間に設けられた第２の導電型のチャネル領域１３と、チャネル領域１３の上に形成され、トレンチ１２に埋設されたトレンチゲート１０を有するゲート電極４と、を備えたトランジスタを含み、ゲート幅方向におけるトレンチゲート１０の幅がゲート長方向の位置に応じて変化しているものである。 （もっと読む）

【課題】閾値電圧のバラつきを抑制する溝トランジスタを提供する。
【解決手段】図１に示すように、表面に少なくとも一つ以上の溝部２５０を有している半導体基板４０と、溝部２５０の側壁を覆うように形成されたゲート絶縁膜２０と、溝部２５０に埋めこまれているゲート電極１０と、半導体基板４０の表面に形成され、ゲート電極１０を介して互いに対向しているソースおよびドレイン１５０と、を含み、溝部２５０の側壁には、複数の凸凹１００が形成されている。 （もっと読む）

【課題】フィンがバルク半導体上に形成されている場合においても、電流駆動力増大を図りつつ、オフリーク電流を低減させる。
【解決手段】フィン型半導体層１の両側面には、チャネル領域７のポテンシャルを制御するゲート電極４が配置され、チャネル領域７には、フィン型半導体層１のソース層２側から根元ＢＭ側にかけてポテンシャルバリアＰＢ１、ＰＢ２が形成されている。 （もっと読む）

【課題】ドレイン電極とドレイン層とのコンタクト抵抗を低減できる半導体素子及び半導体素子の製造方法を提供する。
【解決手段】半導体素子は、第１導電型のドレイン層と、ドレイン層上に形成された第１導電型のドリフト層と、ドリフト層上に選択的に形成された第２導電型のベース層と、ベース層上に選択的に形成された第１導電型のソース層と、ゲート絶縁膜を介して、ドリフト層、ベース層及びソース層に跨って形成されたゲート電極と、ベース層及びソース層に電気的に接続されたソース電極と、ドリフト層を貫通して、底部の少なくとも一部がドレイン層にまで達する第１のトレンチ内に形成され、ドレイン層と電気的に接続されたドレイン電極と、を備え、底部には、凹凸が形成されている。 （もっと読む）

【課題】しきい値を電気的に調整可能な半導体装置を提供する。
【解決手段】半導体装置１０では、チャネル領域１４は対向する第１、第２の面１４ａ、１４ｂを有している。第１、第２不純物領域１５、１６が、チャネル領域１４の両側に配設されている。第１ゲート電極１８は、第１ゲート絶縁膜１９を介して第１の面１４ａに、第１ゲート電圧Ｖｇ１が印加されると生じる第１反転層２３の一側が第１不純物領域１５に接触し、他側が第２不純物領域１６から離間するように配設されている。第２ゲート電極２０は、第２ゲート絶縁膜２１を介して第２の面１４ｂに、第２ゲート電圧Ｖｇ２が印加されると生じる第２反転層２４の一側が第２不純物領域１６に接触し、他側が第１不純物領域１５から離間するように配設されている。第１、第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１、第２反転層２３、２４が接触し、第１、第２不純物領域１５、１６間が導通する。 （もっと読む）

【課題】放熱効率が高く低コストでの実装が可能な半導体装置を提供する。
【解決手段】第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】ＭＯＳＦＥＴの耐圧を向上させる。
【解決手段】半導体基板上に形成された平面形状が円形の給電部１ｐと給電部１ｐを中心としたリング状のガードリング領域１ｇとの間に、給電部１ｐを中心として放射状に延在するゲート電極Ｇ１を給電部１ｐを中心とする円周上に並べて複数配置し、前記円周上で隣り合うゲート電極Ｇ１同士の間にソース領域Ｓ１またはドレイン領域Ｄ１を形成する。これにより、ゲート電極Ｇ１の下部のウエルとソース領域Ｓ１とドレイン領域Ｄ１との間に寄生バイポーラトランジスタが形成されることを防ぐ。 （もっと読む）

【課題】耐圧を向上した半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域、ゲート領域、ゲート絶縁膜及び電界緩和領域を備える。第１導電形の第１半導体領域は、第１部分と第１方向に延出した第２部分とを有する。第１導電形の第２半導体領域は、第１部分上の第３部分と第２部分と隣接する第４部分とを有する。第２導電形の第３半導体領域は、第３部分上の第５部分と第４部分と隣接する第６部分とを有する。第１導電形の第４半導体領域は、第５部分上で第６部分と隣接する。ゲート領域は、第２半導体領域、第３半導体領域及び第４半導体領域を第２方向に貫通するトレンチ内に設けられる。ゲート絶縁膜は、トレンチ内壁とゲート領域との間に設けられる。第２導電形の電界緩和領域は、第３部分と第５部分との間に設けられ、第３半導体領域よりも不純物濃度が低い。 （もっと読む）

【課題】間接遷移型の半導体を用いた場合でも、単一の電子の転送により単一の光子が生成できるようにする。
【解決手段】ｐ型領域１０２とｎ型領域１０３とに挾まれた領域の半導体層１０１に導入された第１不純物原子１０６および第２不純物原子１０７からなる不純物原子対を備える。ここで、不純物原子対は、ｐ型領域１０２とｎ型領域１０３とが対向して配置されている方向（第１方向）で、ｐ型領域１０２とｎ型領域１０３とに挾まれた領域（チャネル領域）に配置される。また、第１不純物原子１０６および第２不純物原子１０７は、上記チャネル領域のゲート電極１０５の側の界面より３０ｎｍの範囲に導入されている。 （もっと読む）

【課題】トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制する。
【解決手段】半導体装置１００は、基板１０２の素子形成領域に形成されたトレンチ１６２、トレンチ１６２の側壁および底面に形成されたゲート絶縁膜１２０、トレンチ１６２を埋め込むようにゲート絶縁膜１２０上に形成されたゲート電極１２２、基板１０２表面のゲート長方向の一方の側に形成されたソース領域１１２、およびゲート長方向の他方の側に形成されたドレイン領域１１３、を有するトランジスタを含む。ここで、ゲート電極１２２は、トレンチ１６２外部の基板１０２上にも露出して形成され、ゲート電極１２２は、ゲート長方向における、トレンチ１６２の両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成されるように設けられている。 （もっと読む）

【課題】高周波信号経路を切り替えるために半導体基板上に形成された、小型でかつ低歪特性を実現するスイッチング素子を提供する。
【解決手段】スイッチング素子の一例であるＦＥＴ１００は半導体基板１０９上に形成された櫛型の２つのソース・ドレイン電極１０１と、２つのソース・ドレイン電極１０１の間を這うように配置された少なくとも２本のゲート電極１０２と、隣り合うゲート電極１０２の間に挟まれ、かつ、隣り合うゲート電極１０２に沿って配置された導電層１０３とを備え、ゲート電極１０２の２つのソース・ドレイン電極１０１の指状部と平行な部分である直線部１０８の直下に位置する層が、ゲート電極１０２の隣り合う一対の直線部１０８をつなぐ部分である屈曲部１０７の直下に位置する層から、電気的に分離されている。 （もっと読む）

【課題】ＭＩＳＦＥＴにおけるＡｖｔ（Ｖｔばらつき）のゲート幅依存性を考慮し、Ｖｔミスマッチ及びＶｔばらつきを低減できるようにする。
【解決手段】半導体装置は、それぞれが半導体基板に形成され、ソースドレインを構成する拡散層２０５及び該拡散層２０５の上に形成されたゲート２０３を有し、且つ互いに並列接続された複数の単位ＭＩＳＦＥＴから構成される複数のＭＩＳＦＥＴ２０１、２０２を含む。ＭＩＳＦＥＴ２０１、２０２同士の間の閾値電圧のばらつきの標準偏差は、各ＭＩＳＦＥＴにおける単位ＭＩＳＦＥＴのそれぞれのゲート長とゲート幅との積の総和であるチャネル面積と同一の面積を有する単一のＭＩＳＦＥＴ同士の間の閾値電圧のばらつきの標準偏差よりも小さい。 （もっと読む）

【課題】スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。
【解決手段】ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５と、隣接する指状部４５の先端部４６を接続する接続部４７と、を有する。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５とドレイン配線３３の指状部３５と、の間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置され、かつ、ソース配線２３の指状部２５との間に絶縁膜を介在させて指状部２５と交差している。 （もっと読む）

【課題】トレンチ構造を有するＭＯＳトランジスタにおいて、チャネル領域のしきい値の適切な調整が可能となる半導体装置を提供する。
【解決手段】第１導電型半導体基板に作られたゲート幅方向に深さが変化する凹部領域と凸部領域の前記凹部領域はトレンチ構造で形成されているトレンチ構造を有するＭＯＳトランジスタにおいて、前記第１導電型半導体基板表面に沿って成膜した犠牲酸化膜を介して形成された第１導電型ドープドポリシリコン膜を前記凹部領域のトレンチ構造に埋め込ませて熱処理をおこなうことで、前記トレンチ構造間の凸部領域上面およびトレンチ構造の凹部領域側面と底面に不純物拡散する。これにより、トレンチピッチが縮小されてもチャネルへの均一な不純物添加が可能になる。 （もっと読む）

【課題】トランジスタの閾値電圧を高くする。
【解決手段】フローティング電極１１０は半導体層１０２上に形成されており、絶縁層はフローティング電極１１０上に形成されている。バイアス電極１３４は、絶縁層を介してフローティング電極１１０の一部に対向することにより、フローティング電極１１０と容量結合し、かつフローティング電極１１０が半導体層１０２にチャネル領域を形成しない大きさの電圧が印加される。制御電極１３２は、絶縁層を介してフローティング電極１１０の他の部分に対向することにより、フローティング電極１１０と容量結合し、かつトランジスタのオン／オフを制御するための制御電圧が入力される。 （もっと読む）

【課題】エンハンメント型ＧａＮ系ＨＦＥＴの閾値電圧のバラツキを低減する。
【解決手段】窒化物半導体装置８０では、第２のリセスエッチングによりアンドープＧａＮ層３の上部に突起部５１が設けられる。突起部５１上には、上部が第１のリセスエッチングにより形成されたアンドープＡｌＧａＮ層４ａが設けられる。積層部７は、アンドープＧａＮ層３の突起部５１、アンドープＡｌＧａＮ層４ａ、及び絶縁膜５から構成される。トレンチ部８は、絶縁膜５、アンドープＡｌＧａＮ層４ａ、及びアンドープＧａＮ層３表面がリセスエッチングされたものである。積層部７及びトレンチ部８上にはゲート絶縁膜６が設けられる。ゲート絶縁膜６上には、トレンチ部８を覆うようにゲート電極３３が設けられる。絶縁膜５はゲート絶縁膜６よりも膜厚が厚く設定されている。 （もっと読む）