半導体装置およびその製造方法
【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成する電界効果トランジスタ（ＨＫ（High-k）／ＭＧ（Metal Gate）トランジスタ；以下、ＨＫ／ＭＧトランジスタと記す）を有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電界効果トランジスタの微細化に伴い、ゲート絶縁膜に、従来のＳｉＯ２膜またはＳｉＯＮ膜に代わり、Ｈｉｇｈ−ｋ膜を採用する技術が検討されている。これは、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄くしてゲート容量の向上を図ることにより、電界効果トランジスタの駆動能力を上げるためである。
【０００３】
例えば米国特許出願公開第２００９／０１５２６５０号明細書（特許文献１）には、素子分離上のゲート電極をリソグラフィ技術の解像限界まで短くすることにより、Ｈｉｇｈ−ｋからなるゲート絶縁膜の再酸化を防ぐ技術が開示されている。
【０００４】
また、C. M. Lai et.al., IEDM Tech. Dig., pp. 655-658 (2009)（非特許文献１）には、２８ｎｍのゲート長を有するＣＭＯＳＦＥＴをゲートファースト（Gate First）プロセスまたはゲートラスト（Gate Last）プロセスにより形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００９／０１５２６５０号明細書
【非特許文献】
【０００６】
【非特許文献１】C. M. Lai, C. T. Lin, L. W. Cheng, C. H. Hsu, J. T. Tseng, T. F. Chiang, C. H. Chou, Y. W. Chen, C. H. Yu, S. H. Hsu, C. G. Chen, Z.C. Lee, J. F. Lin, C. L. Yang, G. H. Ma, S. C. Chien, IEDM Technical Digest, pp. 655-658 (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者が検討したところ、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタでは、ゲート幅が狭くなると、しきい値電圧が急激に増加することが分かった。このしきい値電圧の急激な増加は、特にｎチャネル型ＨＫ／ＭＧトランジスタにおいて顕著に現れた。
【０００８】
さらに、本発明者が検討したところ、ｎチャネル型ＨＫ／ＭＧトランジスタにおける上記しきい値電圧の増加の要因の１つとして、素子分離部を構成する絶縁膜からゲート絶縁膜への酸素原子の供給が考えられた。そこで、本発明者は、製造プロセスの条件、例えば熱処理温度またはゲート絶縁膜の材料等を変更することによって、素子分離部からゲート絶縁膜へ供給される酸素原子の量を低減する検討を行った。しかしながら、ｎチャネル型ＨＫ／ＭＧトランジスタにおけるしきい値電圧の増加を抑えるためだけに、製造プロセスの条件を変更することは難しく、ｎチャネル型ＨＫ／ＭＧトランジスタにおけるしきい値電圧の増加を回避することができなかった。
【０００９】
本発明の目的は、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１２】
この実施の形態は、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するｎチャネル型ＨＫ／ＭＧトランジスタを有する半導体装置であって、ｎチャネル型ＨＫ／ＭＧトランジスタは、半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、素子分離部に囲まれた活性領域と、活性領域および素子分離部の上に連続して形成された、所定のゲート幅を有するゲート電極と、ゲート電極と活性領域との間に形成されたＨｆＬａＯＮ膜と、ゲート電極と素子分離部との間に形成されたＨｆＡｌＯＮ膜と、ゲート電極の下の活性領域に形成されたチャネル領域と、チャネル領域を挟んで、ゲート電極の両側の活性領域に形成されたソース領域およびドレイン領域とを含み、さらに、ゲート電極と所定の間隔をあけて並行して形成され、その一部がゲート電極のゲート長方向におけるゲート電極の端部と素子分離部との間の活性領域の上に形成されたダミー用ゲートと、ダミー用ゲートと活性領域との間に形成されたＨｆＡｌＯＨ膜とを含むものである。
【００１３】
また、この実施の形態は、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するｎチャネル型ＨＫ／ＭＧトランジスタを形成する半導体装置の製造方法であって、活性領域の周囲に、酸素原子を含む絶縁膜からなる素子分離部を形成する工程と、活性領域の表面に第１酸化膜を形成した後、活性領域および素子分離部の上にＨｆＯＮ膜を形成する工程と、活性領域内の後の工程でゲート電極が形成される所定の幅を有する第１領域のＨｆＯＮ膜上にＬａＯ膜を形成する工程と、活性領域内の第１領域を除いた第２領域および素子分離部が形成された第３領域のＨｆＯＮ膜上にＡｌＯ膜を形成する工程と、熱処理を行い、ＬａＯ膜に含まれるＬａを第１領域のＨｆＯＮ膜に拡散させてＨｆＬａＯＮ膜を形成し、ＡｌＯ膜に含まれるＡｌを第２領域および第３領域のＨｆＯＮ膜に拡散させてＨｆＡｌＯＮ膜を形成する工程と、ＨｆＬａＯＮ膜およびＨｆＡｌＯＮ膜の上にＴｉＮ膜および多結晶Ｓｉ膜を順次形成する工程と、エッチングによって、多結晶Ｓｉ膜とＴｉＮ膜とからなるゲート電極を活性領域および素子分離部の上に連続して形成し、ゲート電極と第１領域の活性領域との間にＨｆＬａＯＮ膜と第１酸化膜からなる第１ゲート絶縁膜を形成し、ゲート電極と素子分離部との間にＨｆＡｌＯＮ膜からなる第２ゲート絶縁膜を形成する工程と、ゲート電極の両側の活性領域に不純物を導入して、ソース領域およびドレイン領域を形成する工程とを含むものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１による半導体装置の内部構成図である。
【図２】本発明の実施の形態１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図である。
【図３】本発明の実施の形態１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向に沿った要部断面図である。
【図４】本発明の実施の形態１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図である。
【図５】本発明の実施の形態１による抵抗素子の要部断面図である。
【図６】本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図である。（ａ）はｎチャネル型ＨＫ／ＭＧトランジスタのゲートを構成する積層膜を成膜した状態（ドライエッチング法により加工する前）の要部平面図、（ｂ）はｎチャネル型ＨＫ／ＭＧトランジスタのゲートを構成する積層膜をドライエッチング法により加工した後の要部平面図である。
【図７】本発明の実施の形態１による半導体装置の製造工程を示す要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２０】図１９に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２１】図２０に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２２】図２１に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２３】図２２に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２４】図２３に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２５】本発明の実施の形態２によるｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図である。（ａ）はｎチャネル型ＨＫ／ＭＧトランジスタのゲートを構成する積層膜を成膜した状態（ドライエッチング法により加工する前）の要部平面図であり、（ｂ）はｎチャネル型ＨＫ／ＭＧトランジスタのゲートを構成する積層膜をドライエッチング法により加工した後の要部平面図である。
【図２６】本発明の実施の形態３によるｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図である。
【図２７】本発明者により得られたｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図である。
【図２８】本発明者が検討したｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図である。
【図２９】本発明者により得られたＮｃｈ用ゲートスタック構造のゲートとこのゲートのゲート長方向に存する素子分離部との距離（ＳＡ）をパラメータとした、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）と、Ｎｃｈ用ゲートスタック構造のゲートのゲート長方向（第１方向）に位置する素子分離部（ＩＳ）の幅であって、素子分離部（ＩＳ）の上記ゲート長方向（第１方向）に沿った幅（ＯＤｘ）との関係を説明するグラフ図である。
【図３０】本発明者により得られたＮｃｈ用ゲートスタック構造のゲートとこのゲートのゲート長方向に存する素子分離部との距離（ＳＡ）をパラメータとした、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）と、Ｎｃｈ用ゲートスタック構造のゲートのゲート長方向（第１方向）に位置する素子分離部（ＩＳ）の幅であって、素子分離部（ＩＳ）の上記ゲート長方向（第１方向）に沿った幅（ＯＤｘ）との関係を説明するグラフ図である。
【図３１】本発明の実施の形態４による半導体装置の製造工程を示す要部断面図である。
【図３２】図３１に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【図３３】図３２に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【図３４】図３３に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【図３５】図３４に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【図３６】図３５に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【図３７】図３６に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２０】
また、以下の実施の形態において、ゲートまたはゲート構造と記す場合は、ゲート絶縁膜とゲート電極との積層膜を言い、ゲート電極とは区別する。
【００２１】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
まず、本実施の形態によるＨＫ／ＭＧトランジスタの構造がより明確となると思われるため、本発明者が見出したｎチャネル型ＨＫ／ＭＧトランジスタにおいて生じる狭チャネルによるしきい値電圧の増加の原因について、図２７〜図３０を用いて以下に説明する。
【００２３】
ここで説明するｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、後に図２〜図４を用いて説明するｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造と同じであり、ＳｉＯ２膜とＨｆＬａＯＮ膜（Ｌａを含むハフニウム酸窒化膜）との積層膜からなるゲート絶縁膜と、その上に形成されたＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極とから構成されている。
【００２４】
また、このｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造とは異なっている。ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、後に図２〜図４を用いて説明するｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造と同じであり、ＳｉＯ２膜とＨｆＡｌＯＮ膜（Ａｌを含むハフニウム酸窒化膜、または前述したｎチャネル型ＨＫ／ＭＧトランジスタのＨｆＬａＯＮ膜よりもＬａの濃度が低いもしくはＬａが入っていない）との積層膜からなるゲート絶縁膜と、その上に形成されたＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極とから構成されている。
【００２５】
従って、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＮｃｈ用ゲートスタック構造、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＰｃｈ用ゲートスタック構造と記して、両者の構造を区別する。また、Ｎｃｈ用ゲートスタック構造またはＰｃｈ用ゲートスタック構造と言うときは、ゲート絶縁膜の下層に位置するＳｉＯ２膜が有る構造および無い構造の両者を言う。
【００２６】
図２７は、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図である。
【００２７】
図２７に示すように、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート幅が０．４μｍ以下になるとｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧が増加する狭チャネル効果が現れる。一般に、狭チャネル効果が生じる要因として、例えばチャネル領域の端部における空乏層の横方向の広がりが挙げられている。すなわち、チャネル領域の端部では空乏層が横方向に広がるため、ゲート電極で制御する空乏層電荷量が増加して、しきい値電圧が増加すると考えられている。また、素子分離部下のチャネルストッパ用の不純物がチャネル領域へ拡散してチャネル領域の端部のしきい値電圧が高くなり、実効的なチャネル幅を減少させて、しきい値電圧が高くなることも提案されている。
【００２８】
（１）しかしながら、本発明者が検討したところ、ｎチャネル型ＨＫ／ＭＧトランジスタにおいては、素子分離部からゲート絶縁膜へ酸素原子が供給されて、ゲート絶縁膜の厚さが成膜された当初の厚さよりも厚くなり、その結果、しきい値電圧が増加することが明らかとなった。
【００２９】
（２）また、本発明者は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートの端部から、このゲートのゲート長方向に存する素子分離部までの距離が短くなるに従い、または、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に存する素子分離部のゲート長方向に沿った幅が広くなるに従い、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧が増加することを見出した。これらの現象を図２８〜図３０を用いて以下に説明する。
【００３０】
図２８は、本発明者が検討したｎチャネル型ＨＫ／ＭＧトランジスタが配置された回路の一部の要部平面図である。
【００３１】
図２８に示すように、回路動作に寄与するＮｃｈ用ゲートスタック構造のゲートＧの両側には、このゲートＧと所定の間隔をあけて並行する複数のダミー用ゲートＤＧが形成されている。これらダミー用ゲートＤＧは、例えばＮｃｈ用ゲートスタック構造のゲートＧの微細加工を実現するために設けられており、複数の半導体素子間を互いに電気的に接続する配線とは接続されていない。すなわち、これらダミー用ゲートＤＧは、他の半導体素子とは電気的に接続されていない。
【００３２】
また、複数のダミー用ゲートＤＧには、素子分離部ＩＳ上のみに形成されたものと、Ｎｃｈ用ゲートスタック構造のゲートＧと同様に、素子分離部ＩＳ上およびこの素子分離部ＩＳに囲まれた半導体基板の活性領域上に連続して形成されたもの（半導体基板の活性領域から素子分離部ＩＳへ乗り上がったもの）とがある。
【００３３】
図２９は、Ｎｃｈ用ゲートスタック構造のゲートＧの端部から、このゲートＧのゲート長方向に存する素子分離部ＩＳまでの距離ＳＡをパラメータとした、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）と、Ｎｃｈ用ゲートスタック構造のゲートＧのゲート長方向（第１方向）に位置する素子分離部（ＩＳ）の幅であって、素子分離部（ＩＳ）の上記ゲート長方向（第１方向）に沿った幅（ＯＤｘ）との関係を説明するグラフ図である。
【００３４】
図２９に示すように、ゲートＧの端部から素子分離部ＩＳまでの距離ＳＡが短くなるに従い、または、素子分離部ＩＳのゲート長方向に沿った幅ＯＤｘが広くなるに従って、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧は増加する。一方、ｐチャネル型ＨＫ／ＭＧトランジスタでは、このようなしきい値電圧の増加はほとんど見られなかった。
【００３５】
図３０は、Ｎｃｈ用ゲートスタック構造のゲートＧの端部から、このゲートＧのゲート長方向に存する素子分離部ＩＳまでの距離ＳＡをパラメータとした、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）と、Ｎｃｈ用ゲートスタック構造のゲートＧのゲート長方向（第１方向）に位置する素子分離部（ＩＳ）の幅であって、素子分離部（ＩＳ）の上記ゲート長方向（第１方向）に沿った幅（ＯＤｘ）との関係を説明するグラフ図である。
【００３６】
図３０に示すように、ゲートＧの端部から素子分離部ＩＳまでの距離ＳＡが短くなるに従い、または、素子分離部ＩＳのゲート長方向に沿った幅ＯＤｘが広くなるに従って、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流は減少する。一方、ｐチャネル型ＨＫ／ＭＧトランジスタでは、このようなゲートリーク電流の減少はほとんど見られなかった。
【００３７】
しかし、Ｎｃｈ用ゲートスタック構造のゲートＧを形成した後は、素子分離部ＩＳ上に形成されたゲートＧの一部へ素子分離部ＩＳから酸素原子が供給されるルートはあるものの、ゲートＧの端部から素子分離部ＩＳまでの距離ＳＡ，ＳＢ、または、素子分離部ＩＳのゲート長方向に沿った幅ＯＤｘに依存したゲート絶縁膜への酸素原子の供給量を説明できる酸素原子の供給ルートがない。このことから、Ｎｃｈ用ゲートスタック構造のゲートＧを加工する前に、すでに、成膜されたゲート絶縁膜に酸素原子が引き寄せられていると考えられる。これにより、ゲートＧの端部から素子分離部ＩＳまでの距離ＳＡ，ＳＢが短くなるに従い、または、素子分離部ＩＳのゲート長方向に沿った幅ＯＤｘが広くなるに従って、ゲート絶縁膜への酸素原子の供給量が多くなり、その結果、前述の図２９に示したように、しきい値電圧は増加し、前述の図３０に示したように、ゲートリーク電流は減少すると考えられる。
【００３８】
（３）さらに、ｐチャネル型ＨＫ／ＭＧトランジスタにおいては、前述したように、このようなしきい値電圧の増加およびゲートリーク電流の減少はほとんど見られなかった。ｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造のゲートＧと、ｐチャネル型ＨＫ／ＭＧトランジスタのＰｃｈ用ゲートスタック構造のゲートＧとの主な相違点は、それぞれのしきい値電圧を調整するためにゲート絶縁膜上に形成される金属膜（キャップ膜）の材料が異なることである。すなわち、Ｎｃｈ用ゲートスタック構造のゲートＧでは、ゲート絶縁膜に、例えばＬａを添加するために、ゲート絶縁膜上にＬａＯ膜からなるキャップ膜を形成する。一方、Ｐｃｈ用ゲートスタック構造のゲートＧでは、ゲート絶縁膜に、例えばＡｌを添加するためにゲート絶縁膜上にＡｌＯ膜からなるキャップ膜を形成する。このことから、Ｎｃｈ用ゲートスタック構造のゲートＧでは、ゲート絶縁膜上に形成された金属膜（キャップ膜）によって、素子分離部ＩＳからゲート絶縁膜への酸素原子の供給が促進されると考えられる。
【００３９】
そこで、本願発明では、ｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造のゲートＧを加工する前に、素子分離部ＩＳから、成膜されたゲート絶縁膜へ引き寄せられる酸素原子の供給量を減少させて、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制する。
【００４０】
（実施の形態１）
図１に、実施の形態１による半導体装置の内部構成図を示す。
【００４１】
半導体装置Ｃ１は、例えばメモリ回路Ｃ２、プロセッサ回路Ｃ３、およびＩ／Ｏ（Input/Output）回路Ｃ４などの複数の回路により構成されている。メモリ回路Ｃ２ではデータおよびプログラムが記憶され、プロセッサ回路Ｃ３ではデータの演算処理または制御処理が行われ、メモリ回路Ｃ２とプロセッサ回路Ｃ３との間でデータやプログラムの授受が行われる。また、プロセッサ回路Ｃ３とＩ／Ｏ回路Ｃ４との間でデータの授受が行われ、Ｉ／Ｏ回路Ｃ４を介して周辺装置Ｃ５へデータが送受信される。また、Ｉ／Ｏ回路Ｃ４を介してメモリ回路Ｃ２およびプロセッサ回路Ｃ３へ回路動作に必要な電圧が信号として断続的に供給される。
【００４２】
メモリ回路Ｃ２には複数のメモリ用トランジスタが形成され、プロセッサ回路Ｃ３には複数のコア（Core）用トランジスタが形成され、Ｉ／Ｏ回路Ｃ４には複数のＩ／Ｏ用トランジスタが形成されている。コア用トランジスタにはｎチャネル型ＨＫ／ＭＧトランジスタとｐチャネル型ＨＫ／ＭＧトランジスタがあり、Ｉ／Ｏ用トランジスタにはｎチャネル型ＨＫ／ＭＧトランジスタとｐチャネル型ＨＫ／ＭＧトランジスタがある。
【００４３】
コア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造とＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造は同じである。しかし、Ｉ／Ｏ用トランジスタにはコア用トランジスタよりも高い電圧がかかるため、Ｉ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜がコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜よりも厚く形成されている。同様に、コア用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造とＩ／Ｏ用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造は同じである。しかし、Ｉ／Ｏ用トランジスタにはコア用トランジスタよりも高い電圧がかかるため、Ｉ／Ｏ用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜がコア用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜よりも厚く形成されている。
【００４４】
次に、実施の形態１によるコア用トランジスタ、Ｉ／Ｏ用トランジスタ、および抵抗素子の構造を図２〜図５を用いて説明する。図２は、実施の形態１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、図３は、実施の形態１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲートとｐチャネル型ＨＫ／ＭＧトランジスタのゲートとが繋がった回路におけるゲート幅方向に沿った要部断面図、図４は、実施の形態１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、図５は、実施の形態１によるプロセッサ回路に形成されるｎチャネル型抵抗素子およびｐチャネル型抵抗素子の要部断面図である。
【００４５】
まず、実施の形態１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタ（以後、コア用ｎＭＩＳと記す）およびコア用トランジスタのｐチャネル型ＨＫトランジスタ（以後、コア用ｐＭＩＳと記す）の構成について、図２および図３を用いて説明する。
【００４６】
実施の形態１によるコア用ｎＭＩＳおよびコア用ｐＭＩＳが形成される半導体基板１の主面には、素子分離部２が形成されている。素子分離部２は、半導体基板１に形成される素子間の干渉を防止する機能を有しており、例えば半導体基板１に溝を形成し、この溝の内部に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）法によって形成される。この素子分離部２によって分離された活性領域が、コア用ｎＭＩＳ形成領域またはコア用ｐＭＩＳ形成領域となっている。上記溝の内部に埋め込まれる絶縁膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾンとをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるＴＥＯＳ膜、高密度プラズマ（High Density Plasma）ＣＶＤ法を用いて形成されるＳｉＯ２膜、ポリシラザン（ＳｉＨ２ＮＨ）膜などである。素子分離部２の幅Ｌは、素子間の干渉を防止するために、最小で８０ｎｍ程度形成される。
【００４７】
コア用ｎＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｐ型ウェル３が形成されており、コア用ｐＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｎ型ウェル４が形成されている。ｐ型ウェル３にはＢなどのｐ型不純物が導入されており、ｎ型ウェル４にはＰまたはＡｓなどのｎ型不純物が導入されている。
【００４８】
続いて、コア用ｎＭＩＳの構成について説明する。
【００４９】
コア用ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル３上には、ゲート絶縁膜５ｎｃが形成されている。
【００５０】
このゲート絶縁膜５ｎｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｎから形成されている。高誘電体膜５ｈｎとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するコア用ｎＭＩＳのしきい値電圧を得るための金属元素、例えばＬａが含まれている。従って、代表的な高誘電体膜５ｈｎの構成材料として、例えばＨｆＬａＯＮを例示することができる。高誘電体膜５ｈｎの厚さは、例えば１ｎｍ程度である。
【００５１】
また、半導体基板１と高誘電体膜５ｈｎとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｎとが直接接した場合、コア用ｎＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｎとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
【００５２】
ゲート絶縁膜５ｎｃ上には、キャップ膜６ｎが形成されている。このキャップ膜６ｎは、例えばＬａＯ膜であり、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に、コア用ｎＭＩＳのしきい値電圧を得るための金属元素、すなわちＬａを添加するために形成されている。なお、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に添加される金属元素として、Ｌａを例示したが、他の金属元素であってもよい。従って、キャップ膜６ｎとして、Ｌａ２Ｏ５膜、Ｌａ膜、ＭｇＯ膜、Ｍｇ膜、ＢｉＳｒ膜、ＳｒＯ膜、Ｙ膜、Ｙ２Ｏ３膜、Ｂａ膜、ＢａＯ膜、Ｓｅ膜、またはＳｃＯ膜などを用いることができる。なお、キャップ膜６ｎを構成する金属元素が全て高誘電体膜５ｈｎに添加される場合もある。
【００５３】
キャップ膜６ｎ上には、ゲート電極７が形成されている。このゲート電極７は下層ゲート電極７Ｄと上層ゲート電極７Ｕとを積層した構造を有している。下層ゲート電極７Ｄは、例えばＴｉＮ膜により構成されるが、これに限定されるものではない。例えばＴａＮ膜、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＨｆＮ膜、ＮｉｘＳｉ１−ｘ膜、ＰｔＳｉ膜、ＮｉｘＴａ１−ｘＳｉ膜、ＮｉｘＰｔ１−ｘＳｉ膜、ＨｆＳｉ膜、ＷＳｉ膜、ＩｒｘＳｉ１−ｘ膜、ＴａＧｅ膜、ＴａＣｘ膜、Ｍｏ膜、またはＷ膜のいずれかの膜により、下層ゲート電極７Ｄを構成してもよい。下層ゲート電極７Ｄの厚さは、例えば５〜２０ｎｍ程度である。また、上層ゲート電極７Ｕは、例えば１×１０２０ｃｍ−３程度の不純物が導入された多結晶Ｓｉ膜により構成される。上層ゲート電極７Ｕの厚さは、例えば３０〜８０ｎｍ程度である。
【００５４】
さらに、ゲート電極７上には、シリサイド膜８が形成されている。このシリサイド膜８は、例えばＮｉＳｉ膜またはＰｔＳｉ膜である。
【００５５】
ゲート電極７およびゲート絶縁膜５ｎｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール９ａおよびサイドウォール９が形成されている。これらオフセットサイドウォール９ａおよびサイドウォール９直下の半導体基板１（ｐ型ウェル３）には、半導体領域であるｎ型拡散領域１０が形成されており、ｎ型拡散領域１０の外側にはｎ型拡散領域１１が形成されている。ｎ型拡散領域１０およびｎ型拡散領域１１にはＰまたはＡｓなどのｎ型不純物が導入されており、ｎ型拡散領域１１にはｎ型拡散領域１０に比べて高濃度にｎ型不純物が導入されている。ｎ型拡散領域１０およびｎ型拡散領域１１によって、ＬＤＤ（Lightly Doped Drain）構造を有するコア用ｎＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｐ型ウェル３）には、コア用ｎＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
【００５６】
ｎ型拡散領域１１の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されるシリサイド膜８が形成されている。
【００５７】
続いて、コア用ｐＭＩＳの構成について説明する。
【００５８】
コア用ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル４上には、ゲート絶縁膜５ｐｃが形成されている。
【００５９】
このゲート絶縁膜５ｐｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｐから形成されている。高誘電体膜５ｈｐとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するコア用ｐＭＩＳのしきい値電圧を得るための金属元素、例えばＡｌが含まれている。従って、代表的な高誘電体膜５ｈｐの構成材料として、例えばＨｆＡｌＯＮを例示することができる。高誘電体膜５ｈｐの厚さは、例えば１ｎｍ程度である。また、高誘電体膜５ｈｐは、高誘電体膜５ｈｎに比べて、Ｌａの濃度が低いもしくは高誘電体膜５ｈｐはＬａを含んでいない。
【００６０】
また、半導体基板１と高誘電体膜５ｈｐとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｐとが直接接した場合、コア用ｐＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｐとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
【００６１】
ゲート絶縁膜５ｐｃ上には、キャップ膜６ｐが形成されている。このキャップ膜６ｐは、例えばＡｌＯ膜であり、高誘電体膜５ｈｐを構成するハフニウム系絶縁膜に、コア用ｐＭＩＳのしきい値電圧を得るための金属元素、すなわちＡｌを添加するために形成されている。なお、キャップ膜６ｐとして、ＡｌＯ膜を例示したが、Ａｌ膜を用いることもできる。なお、キャップ膜６ｐを構成する金属元素が全て高誘電体膜５ｈｐに添加される場合もある。
【００６２】
キャップ膜６ｐ上には、ゲート電極７が形成され、ゲート電極７上にはシリサイド膜８が形成されている。これらゲート電極７およびシリサイド膜８は、それぞれ前述したコア用ｎＭＩＳのゲート電極７およびシリサイド膜８と同じ構成である。
【００６３】
ゲート電極７およびゲート絶縁膜５ｐｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール９ａおよびサイドウォール９が形成されている。これらオフセットサイドウォール９ａおよびサイドウォール９直下の半導体基板１（ｎ型ウェル４）には、半導体領域であるｐ型拡散領域１２が形成されており、ｐ型拡散領域１２の外側にはｐ型拡散領域１３が形成されている。ｐ型拡散領域１２およびｐ型拡散領域１３にはＢなどのｐ型不純物が導入されており、ｐ型拡散領域１３にはｐ型拡散領域１２に比べて高濃度にｐ型不純物が導入されている。ｐ型拡散領域１２およびｐ型拡散領域１３によって、ＬＤＤ構造を有するコア用ｐＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｎ型ウェル４）に、コア用ｐＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
【００６４】
ｐ型拡散領域１３の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されたシリサイド膜８が形成されている。さらに、コア用ｎＭＩＳおよびコア用ｐＭＩＳは、Ｓｉ３Ｎ４膜１６および層間絶縁膜１７により覆われている。
【００６５】
次に、実施の形態１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタ（以後、Ｉ／Ｏ用ｎＭＩＳと記す）およびｐチャネル型ＨＫトランジスタ（以後、Ｉ／Ｏ用ｐＭＩＳと記す）の構成について、図４を用いて説明する。
【００６６】
Ｉ／Ｏ用ｎＭＩＳの構成は、前述したコア用ｎＭＩＳの構成と同じであるが、Ｉ／Ｏ用ｎＭＩＳのゲート絶縁膜５ｎｉｏを構成する酸化膜５ｓｉｏの厚さが、コア用ｎＭＩＳのゲート絶縁膜５ｎｃを構成する酸化膜５ｓｃの厚さよりも厚く形成されている。例えば半導体基板１と高誘電体膜５ｈｎとの間に形成される酸化膜５ｓｉｏの厚さは、例えば２〜６ｎｍである。
【００６７】
また、Ｉ／Ｏ用ｐＭＩＳの構成も、前述したコア用ｐＭＩＳの構成と同じであるが、Ｉ／Ｏ用ｐＭＩＳのゲート絶縁膜５ｐｉｏを構成する酸化膜５ｓｉｏの厚さが、コア用ｐＭＩＳのゲート絶縁膜５ｐｃを構成する酸化膜５ｓｃの厚さよりも厚く形成されている。例えば半導体基板１と高誘電体膜５ｈｐとの間に形成される酸化膜５ｓｉｏの厚さは、例えば２〜６ｎｍである。
【００６８】
次に、実施の形態１によるプロセッサ回路に形成されるｎチャネル型抵抗素子およびｐチャネル型抵抗素子の構成について、図５を用いて説明する。
【００６９】
ｎチャネル型抵抗素子の構成は、前述したコア用ｎＭＩＳを利用しており、酸化膜５ｓｃ、キャップ膜６ｎおよびゲート電極７の下層ゲート電極７Ｄを形成しないこと、素子分離部２上に形成すること以外は、前述したコア用ｎＭＩＳの構成と同じである。同様に、ｐチャネル型抵抗素子の構成は、前述したコア用ｐＭＩＳを利用しており、酸化膜５ｓｃ、キャップ膜６ｐおよびゲート電極７の下層ゲート電極７Ｄを形成しないこと、素子分離部２上に形成すること以外は、前述したコア用ｐＭＩＳの構成と同じである。なお、ｎチャネル型抵抗素子およびｐチャネル型抵抗素子は共にそれぞれコア用ｎＭＩＳおよびコア用ｐＭＩＳのように酸化膜５ｓｃが形成されていてもよい（図示せず）。
【００７０】
次に、実施の形態１によるコア用ｎＭＩＳの平面レイアウトについて図６を用いて説明する。図６（ａ）はコア用ｎＭＩＳのゲートを構成する積層膜を成膜した状態（ドライエッチング法により加工する前）の要部平面図であり、図６（ｂ）はコア用ｎＭＩＳのゲートを構成する積層膜をドライエッチング法により加工した後の要部平面図である。ここでは、コア用ｎＭＩＳに本願発明を適用した例について説明するが、Ｉ／Ｏ用ｎＭＩＳにも本願発明を適用できることは言うまでもない。
【００７１】
図６（ａ）に示すように、素子分離部２で囲まれた活性領域（点線で示す領域）１４に位置し、後の工程で回路動作に寄与するコア用ｎＭＩＳのゲートが形成される領域Ｇａ１には、Ｎｃｈ用ゲートスタック構造ＮＧを構成する各種膜、例えばゲート絶縁膜５ｎｃ（酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜）、キャップ膜６ｎ、およびゲート電極材料が下から順次形成されている。従って、例えばＳｉＯ２膜、ＨｆＬａＯＮ膜、ＬａＯ膜、ＴｉＮ膜、および多結晶Ｓｉ膜が積層されている。
【００７２】
これに対して、コア用ｎＭＩＳのゲートが形成される領域Ｇａ１を除いた領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する各種膜、例えばゲート絶縁膜５ｐｃ（酸化膜５ｓｃと高誘電体膜５ｈｐとの積層膜）、キャップ膜６ｐ、およびゲート電極材料が下から順次形成されている。従って、例えばＳｉＯ２膜、ＨｆＡｌＯＮ膜、ＡｌＯ膜、ＴｉＮ膜、および多結晶Ｓｉ膜が積層されている。
【００７３】
従って、上記領域Ｇａ１と上記領域ＮＧａ１との境界は、コア用ｎＭＩＳのゲート幅方向となる方向では素子分離部２と活性領域１４との境界上にあり、コア用ｎＭＩＳのゲート長方向となる方向では、上記積層膜をドライエッチング法により加工することにより形成されるコア用ｎＭＩＳのゲートＧの端部上にある。
【００７４】
上記積層膜をドライエッチング法により加工することにより形成されるコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧの平面形状を図６（ｂ）に示している。
【００７５】
素子分離部２で囲まれた活性領域１４に位置するコア用ｎＭＩＳのゲートＧは、前述の図２および図３で示したコア用ｎＭＩＳのゲート絶縁膜５ｎｃ（酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜）、キャップ膜６ｎ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＮｃｈ用ゲートスタック構造ＮＧとなる。従って、例えば活性領域１４に位置するコア用ｎＭＩＳのゲートＧは、ＳｉＯ２膜とＨｆＬａＯＮ膜との積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜からなるキャップ膜６ｎ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。
【００７６】
これに対して、素子分離部２上のコア用ｎＭＩＳのゲートＧ、およびコア用ｎＭＩＳのゲートＧの両側に形成され、このゲートＧと所定の間隔をあけて並行する複数のダミー用ゲートＤＧは、前述の図２および図３で示したコア用ｐＭＩＳのゲート絶縁膜５ｐｃ（高誘電体膜５ｈｐまたは酸化膜５ｓｃと高誘電体膜５ｈｐとの積層膜）、キャップ膜６ｐ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＰｃｈ用ゲートスタック構造ＰＧとなる。従って、例えば素子分離部２に乗り上げたコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧは、ＨｆＡｌＯＮ膜またはＳｉＯ２膜とＨｆＡｌＯＮ膜との積層膜からなるゲート絶縁膜５ｐｃ、ＡｌＯ膜からなるキャップ膜６ｐ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。
【００７７】
このように、素子分離部２で囲まれた活性領域１４に位置し、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成するゲート絶縁膜５ｎｃ（酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜）、キャップ膜６ｎ、およびゲート電極材料を成膜する。一方、上記領域Ｇａ１以外の素子分離部２上のコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧが形成される領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成するゲート絶縁膜５ｐｃ（高誘電体膜５ｈｐまたは酸化膜５ｓｃと高誘電体膜５ｈｐとの積層膜）、キャップ膜６ｐ、およびゲート電極材料を成膜する。これにより、素子分離部２で囲まれた活性領域１４に位置し、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のゲート絶縁膜５ｎｃへ素子分離部２から引き寄せられる酸素原子の供給量を減少させることができる。その結果、ゲート絶縁膜５ｎｃの酸化を防いで、コア用ｎＭＩＳのしきい値電圧の増加を抑制することができる。
【００７８】
ところで、図６（ａ）に実線で示すように、素子分離部２で囲まれた活性領域１４に位置し、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を成膜することが、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のゲート絶縁膜５ｎｃへ素子分離部２から引き寄せられる酸素原子の供給量を減少させるうえで最も効果がある。しかし、この場合、実際の半導体装置の製造工程においては、合わせずれや加工精度などにより、コア用ｎＭＩＳのゲートＧの一部にＰｃｈ用ゲートスタック構造ＰＧを構成する積層膜が含まれる危険性があり、コア用ｎＭＩＳが正常に動作しなくなるという問題が生ずる。
【００７９】
そこで、実際の半導体装置の製造工程においては、例えば図６（ａ）に一点破線で示すように、半導体装置の製造過程等における合わせ余裕を考慮して、素子分離部２で囲まれた活性領域１４に位置し、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１よりも広くＮｃｈ用ゲートスタック構造ＮＧを構成する積層膜を成膜する。すなわち、上記領域Ｇａ１と上記領域ＮＧａ１との境界を、コア用ｎＭＩＳのゲート幅方向では、素子分離部２と活性領域１４との境界から合わせ余裕を考慮した所定の寸法分を素子分離部２側へずらした位置（素子分離部２上）とし、コア用ｎＭＩＳのゲート長方向では、ゲートＧの端部から合わせ余裕を考慮した所定の寸法分を素子分離部２側へずらした位置（コア用ｎＭＩＳのゲートＧの端部と素子分離部２との間の活性領域上）とする。
【００８０】
次に、実施の形態１による半導体装置の製造方法について図７〜図２４を用いて工程順に説明する。図７〜図２４は、半導体装置に形成される回路素子のうち、コア用ｎＭＩＳ（Ｎｃｈ Ｃｏｒｅ）、コア用ｐＭＩＳ（Ｐｃｈ Ｃｏｒｅ）、Ｉ／Ｏ用ｎＭＩＳ（Ｎｃｈ Ｉ／Ｏ）、Ｉ／Ｏ用ｐＭＩＳ（Ｐｃｈ Ｉ／Ｏ）、ｎチャネル型抵抗素子（Ｎｃｈ 抵抗素子）、およびｐチャネル型抵抗素子（Ｐｃｈ 抵抗素子）の要部断面図を示している。
【００８１】
まず、図７に示すように、例えば単結晶Ｓｉに、例えばＢなどのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、ＳｉＯ２膜２０およびＳｉ３Ｎ４膜２１を順次形成する。ＳｉＯ２膜２０の厚さは、例えば１０ｎｍ程度、Ｓｉ３Ｎ４膜２１の厚さは、例えば８０ｎｍ程度である。続いて、フォトリソグラフィ法を用いて活性領域となる領域を覆うレジストパターン２２を形成する。
【００８２】
次に、図８に示すように、レジストパターン２２をマスクとして、レジストパターン２２から露出しているＳｉ３Ｎ４膜２１、ＳｉＯ２膜２０、および半導体基板１を、例えばドライエッチング法を用いて順次除去して、半導体基板１に溝２３を形成した後、レジストパターン２２を除去する。続いて、溝２３の内壁を窒化処理および酸化処理した後、半導体基板１の主面上に、溝２３を埋め込んで酸化膜２４を形成する。この酸化膜は、例えばＴＥＯＳとオゾンとをソースガスに用いたプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜、高密度プラズマＣＶＤ法を用いて形成されるＳｉＯ２膜、またはポリシラザン膜などである。続いて、熱処理を行う。この熱処理は、例えば１１００℃で実施される。
【００８３】
次に、図９に示すように、酸化膜２４の表面を、例えばＣＭＰ（Chemical Vapor Deposition）法を用いて研磨して、溝２３に酸化膜２４が埋め込まれた素子分離部２を形成する。この素子分離部２によって活性領域が分離され、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域が形成される。
【００８４】
次に、図１０に示すように、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、埋め込みｎ型ウェル２５を形成する。続いて、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｐ型不純物を選択的に導入することにより、ｐ型ウェル２６を形成する。同様に、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、ｎ型ウェル２７を形成する。
【００８５】
次に、図１１に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｉｏを形成する。酸化膜５ｓｉｏの厚さは、例えば２〜６ｎｍ程度である。続いて、コア用ｎＭＩＳ形成領域およびコア用ｐＭＩＳ形成領域の酸化膜５ｓｉｏを除去して、Ｉ／Ｏ用ｎＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に形成された酸化膜５ｓｉｏを残す。
【００８６】
次に、図１２に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｃを形成する。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。これにより、コア用ｎＭＩＳ形成領域およびコア用ｐＭＩＳ形成領域の半導体基板１の主面には酸化膜５ｓｃが形成され、Ｉ／Ｏ用ｎＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の半導体基板１の主面には酸化膜５ｓｉｏが形成される。
【００８７】
続いて、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
【００８８】
続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＡｌＯ膜２９（キャップ膜６ｐ）を堆積する。ＡｌＯ膜２９は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、ＡｌＯ膜２９上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。
【００８９】
次に、図１３に示すように、フォトリソグラフィ法を用いてコア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域を覆うレジストパターン３１を形成する。ここでは、さらに、素子分離部２で囲まれた活性領域に位置し、後の工程で、コア用ｎＭＩＳのゲートが形成される領域を除いたコア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳのゲートが形成される領域を除いたＩ／Ｏ用ｎＭＩＳ形成領域も、レジストパターン３１によって覆う。従って、コア用ｎＭＩＳ形成領域におけるレジストパターン３１の端部は、コア用ｎＭＩＳのゲート幅方向では素子分離部２と活性領域との境界上にあり、ゲート長方向では後の工程で形成されるコア用ｎＭＩＳのゲートの端部上にある。同様に、Ｉ／Ｏ用ｎＭＩＳ形成領域におけるレジストパターン３１の端部は、Ｉ／Ｏ用ｎＭＩＳのゲート幅方向では素子分離部２と活性領域との境界上にあり、ゲート長方向では後の工程で形成されるＩ／Ｏ用ｎＭＩＳのゲートの端部上にある。
【００９０】
しかし、前述したように、実際の半導体装置の製造工程においては、半導体装置の製造過程等における合わせ余裕を考慮して、コア用ｎＭＩＳ形成領域におけるレジストパターン３１の端部は、コア用ｎＭＩＳのゲート幅方向では素子分離部２と活性領域との境界から素子分離部２側へ所定の寸法分をずらした素子分離部２上にあり、ゲート長方向では後の工程で形成されるコア用ｎＭＩＳのゲートの端部から素子分離部２側へ所定の寸法分をずらした活性領域上にある。同様に、半導体装置の製造過程等における合わせ余裕を考慮して、Ｉ／Ｏ用ｎＭＩＳ形成領域におけるレジストパターン３１の端部は、Ｉ／Ｏ用ｎＭＩＳのゲート幅方向では素子分離部２と活性領域との境界から素子分離部２側へ所定の寸法分をずらした素子分離部２上にあり、ゲート長方向では後の工程で形成されるＩ／Ｏ用ｎＭＩＳのゲートの端部から素子分離部２側へ所定の寸法分をずらした活性領域上にある。
【００９１】
続いて、レジストパターン３１をマスクとして、レジストパターン３１から露出しているＡｌＯ膜２９およびＴｉＮ膜３０を除去した後、レジストパターン３１を除去する。これにより、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域にＡｌＯ膜２９およびＴｉＮ膜３０が残るが、さらに、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域でも、一部領域（後の工程で、コア用ｎＭＩＳのゲートおよびＩ／Ｏ用ｎＭＩＳのゲートが形成される領域）を除いて、ＡｌＯ膜２９およびＴｉＮ膜３０が残る。
【００９２】
次に、図１４に示すように、半導体基板１の主面上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。この熱処理により、ＡｌＯ膜２９からＡｌがＨｆＯＮ膜２８へ熱拡散して、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）となる。さらに、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域でも、一部領域（後の工程で、コア用ｎＭＩＳのゲートおよびＩ／Ｏ用ｎＭＩＳのゲートが形成される領域）を除いて、ＨｆＯＮ膜２８はＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）となる。
【００９３】
また、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の一部領域（後の工程で、コア用ｎＭＩＳのゲートおよびＩ／Ｏ用ｎＭＩＳのゲートが形成される領域）、ならびにｎチャネル型抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）となる。
【００９４】
次に、図１５に示すように、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２を除去する。なお、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２はすべて除去してもよいが、図１５ではＡｌＯ膜２９およびＬａＯ膜３２を部分的に除去せずに残している。
【００９５】
これにより、コア用ｎＭＩＳ形成領域の一部領域（後の工程で、コア用ｎＭＩＳのゲートが形成される領域）には、酸化膜５ｓｃおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）が形成され、コア用ｐＭＩＳ形成領域およびコア用ｎＭＩＳ形成領域の上記一部領域（後の工程で、コア用ｎＭＩＳのゲートが形成される領域）を除いた領域には、酸化膜５ｓｃおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）が形成される。
【００９６】
また、Ｉ／Ｏ用ｎＭＩＳ形成領域の一部領域（後の工程で、Ｉ／Ｏ用ｎＭＩＳのゲートが形成される領域）には、酸化膜５ｓｉｏおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜（ゲート絶縁膜５ｎｉｏ）が形成され、Ｉ／Ｏ用ｐＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の上記一部領域（後の工程で、Ｉ／Ｏ用ｎＭＩＳのゲートが形成される領域）を除いた領域には、酸化膜５ｓｉｏおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜（ゲート絶縁膜５ｐｉｏ）が形成される。
【００９７】
次に、図１６に示すように、半導体基板１の主面上に、例えばＴｉＮ膜３３を堆積する。ＴｉＮ膜３３は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜２０ｎｍ程度である。続いて、フォトリソグラフィ法を用いてコア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出しているｎチャネル型抵抗素子形成領域およびｐチャネル型抵抗素子形成領域のＴｉＮ膜３３、ＡｌＯ膜２９、およびＬａＯ膜３２を除去した後、レジストパターンを除去する。なお、ＡｌＯ膜２９およびＬａＯ膜３２は除去してもしなくてもよいが、図１６ではＡｌＯ膜２９およびＬａＯ膜３２を除去した場合を示している。
【００９８】
次に、図１７に示すように、半導体基板１の主面上に、例えば多結晶Ｓｉ膜３４を堆積する。多結晶Ｓｉ膜３４は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０〜８０ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。
【００９９】
次に、図１８に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、多結晶Ｓｉ膜３４、ＴｉＮ膜３３、ＬａＯ膜３２、ＡｌＯ膜２９、ＨｆＡｌＯＮ膜２８ｐ、ＨｆＬａＯＮ膜２８ｎ、酸化膜５ｓｉｏ、および酸化膜５ｓｃを加工する。
【０１００】
これにより、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）、ＡｌＯ膜２９（キャップ膜６ｐ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
【０１０１】
また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｉｏ）、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｉｏ）、ＡｌＯ膜２９（キャップ膜６ｐ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
【０１０２】
また、ｎチャネル型抵抗素子形成領域に、ＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）からなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）および多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用ゲート構造のゲートが形成され、ｐチャネル型抵抗素子形成領域に、ＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）からなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）および多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用ゲート構造のゲートが形成される。
【０１０３】
次に、図１９に示すように、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子のゲートの側壁に、例えばＳｉ３Ｎ４膜からなるオフセットサイドウォール９ａを形成する。オフセットサイドウォール９ａは、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域に、ゲートに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に、ゲートに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１０４】
次に、図２０に示すように、半導体基板１の主面上に、Ｓｉ３Ｎ４膜およびＳｉＯ２膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉ３Ｎ４膜およびＳｉＯ２膜を異方性エッチングする。これにより、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子のゲートの側壁にサイドウォール９を形成する。
【０１０５】
続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域に、ゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に、ゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１０６】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ミリ秒実施される。この熱処理によって、コア用ｎＭＩＳ形成領域のｎ型拡散領域１０とｎ型拡散領域１１に導入されたｎ型不純物およびＩ／Ｏ用ｎＭＩＳ形成領域のｎ型拡散領域１０とｎ型拡散領域１１に導入されたｎ型不純物を活性化させて、それぞれのソース領域およびドレイン領域を形成する。同様に、コア用ｐＭＩＳ形成領域のｐ型拡散領域１２とｐ型拡散領域１３に導入されたｐ型不純物およびＩ／Ｏ用ｐＭＩＳ形成領域のｐ型拡散領域１２とｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、それぞれのソース領域およびドレイン領域を形成する。
【０１０７】
次に、図２１に示すように、半導体基板１の主面上に、Ｎｉ膜を形成した後、熱処理を行う。この熱処理は、例えば４５０℃で実施される。この熱処理によって、半導体基板１を構成するＳｉとＮｉ、および多結晶Ｓｉ膜３４を構成するＳｉとＮｉとを固相反応させてＮｉＳｉを形成し、続いてＨ２ＳＯ４とＨ２Ｏ２との混合溶液を用いて未反応のＮｉを除去する。これにより、コア用ｎＭＩＳのソース領域およびドレイン領域を構成するｎ型拡散領域１１の表面とゲート電極を構成する多結晶Ｓｉ膜３４の上面、コア用ｐＭＩＳのソース領域およびドレイン領域を構成するｐ型拡散領域１３の表面とゲート電極を構成する多結晶Ｓｉ膜３４の上面、Ｉ／Ｏ用ｎＭＩＳのソース領域およびドレイン領域を構成するｎ型拡散領域１１の表面とゲート電極を構成する多結晶Ｓｉ膜３４の上面、ならびにＩ／Ｏ用ｐＭＩＳのソース領域およびドレイン領域を構成するｐ型拡散領域１３の表面とゲート電極を構成する多結晶Ｓｉ膜３４の上面にＮｉＳｉ膜３６（シリサイド膜８）を形成する。ＮｉＳｉ膜３６に代えて、例えばＮiＰｔＳｉ膜などを使用することもできる。
【０１０８】
なお、ｎチャネル型抵抗素子およびｐチャネル型抵抗素子のゲート電極を構成する多結晶Ｓｉ膜３４の上面には、それぞれの抵抗素子の高抵抗化を図るために、上記ＮｉＳｉ膜３６は形成しない。
【０１０９】
続いて、半導体基板１の主面上に、Ｓｉ３Ｎ４膜３７を堆積する。Ｓｉ３Ｎ４膜３７は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０ｎｍ程度である。
【０１１０】
次に、図２２に示すように、半導体基板１の主面上に、層間絶縁膜３８を形成する。層間絶縁膜３８は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。続いて、層間絶縁膜３８の表面を、例えばＣＭＰ法を用いて平坦化した後、フォトリソグラフィ法およびドライエッチング法を用いて、Ｓｉ３Ｎ４膜３７および層間絶縁膜３８に接続孔３９を形成する。
【０１１１】
次に、図２３に示すように、接続孔３９の底面および内壁を含む層間絶縁膜３８上に、例えばスパッタリング法を用いてＴｉＮ膜４０ａを形成する。ＴｉＮ膜４０ａは、例えば後の工程で接続孔３９の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、接続孔３９の内部を埋め込むようにＷ膜４０ｂを形成する。このＷ膜４０ｂは、例えばＣＶＤ法を用いて形成される。続いて、Ｗ膜４０ｂおよびＴｉＮ膜４０ａを、例えばＣＭＰ法を用いて研磨することにより、接続孔３９の内部にプラグ４０を形成する。
【０１１２】
次に、図２４に示すように、半導体基板１の主面上に、配線用絶縁膜４１を形成する。配線用絶縁膜４１は、例えばＴＥＯＳ膜、ＳｉＣＮ膜、およびＳｉＯ２膜を順次堆積した積層膜からなる。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、配線用絶縁膜４１に配線溝４２を形成する。
【０１１３】
続いて、配線溝４２の底面および内壁を含む配線用絶縁膜４１上に、例えばスパッタリング法を用いてＣｕシード層を形成した後、めっき法により配線溝４２の内部を埋め込むようにＣｕ膜を形成する。続いて、熱処理を行った後、Ｃｕ膜およびＣｕシード層を、例えばＣＭＰ法を用いて研磨することにより、配線溝４２の内部にＣｕ膜からなる配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
【０１１４】
以上の製造工程により、実施の形態１による半導体装置（コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子）が略完成する。
【０１１５】
このように、本実施の形態１によれば、素子分離部２で囲まれた活性領域１４に位置し、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧのゲートＧを構成する積層膜を成膜することにより、素子分離部２からｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧが形成される領域Ｇａ１へ引き寄せられる酸素原子の供給量を減少させることができる。また、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧを形成した後も、ゲートＧと素子分離部２との重なり部分がほとんどないので、素子分離部２からｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧへの酸素原子の供給量を減少させることができる。これらにより、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制することができるので、ＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることができる。
【０１１６】
（実施の形態２）
本実施の形態２によるｎチャネル型ＨＫ／ＭＧトランジスタと、前述した実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタとが相違する点はゲートの平面レイアウトである。
【０１１７】
ｎチャネル型ＨＫ／ＭＧトランジスタのゲートが形成される領域へ素子分離部から引き寄せられる酸素原子の供給量を減少させるためには、素子分離部で囲まれた活性領域に位置し、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートが形成される領域のみに、Ｎｃｈ用ゲートスタック構造を構成する積層膜を成膜することが望ましい。しかし、前述した実施の形態１においても述べたように、この場合、実際の半導体装置の製造工程においては、合わせずれや加工精度などにより、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートの一部にＰｃｈ用ゲートスタック構造を構成する積層膜が含まれる危険性があり、ｎチャネル型ＨＫ／ＭＧトランジスタが正常に動作しなくなるという問題が生ずる。
【０１１８】
そこで、本実施の形態２によるｎチャネル型ＨＫ／ＭＧトランジスタでは、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向において、ｎチャネル型ＨＫ／ＭＧトランジスタが形成される活性領域と素子分離部との境界から、半導体装置の製造過程等における合わせ余裕を考慮した所定の寸法分よりも大きい距離を素子分離部側へずらした素子分離部上に、Ｎｃｈ用ゲートスタック構造を構成する積層膜とＰｃｈ用ゲートスタック構造を構成する積層膜との境界を設定する。
【０１１９】
一方、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート長方向においては、後の工程で形成されるｎチャネル型ＨＫ／ＭＧトランジスタのゲートの端部から、半導体装置の製造過程等における合わせ余裕を考慮した所定の寸法分と同じ距離を素子分離部側へずらした活性領域上に、Ｎｃｈ用ゲートスタック構造を構成する積層膜とＰｃｈ用ゲートスタック構造を構成する積層膜との境界を設定する。
【０１２０】
図２５に、実施の形態２によるコア用ｎＭＩＳの平面レイアウト図を示す。図２５（ａ）はコア用ｎＭＩＳのゲートを構成する積層膜を成膜した状態（ドライエッチング法により加工する前）の要部平面図であり、図２５（ｂ）はコア用ｎＭＩＳのゲートを構成する積層膜をドライエッチング法により加工した後の要部平面図である。ここでは、コア用ｎＭＩＳに本願発明を適用した例について説明するが、Ｉ／Ｏ用ｎＭＩＳにも本願発明を適用できることは言うまでもない。
【０１２１】
図２５（ａ）に示すように、後の工程で素子分離部２により囲まれた活性領域（点線で示す領域）１４および素子分離部２の上に連続してゲートが形成される領域Ｇａ２に、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜が形成されている。これに対して、上記領域Ｇａ２を除いた領域ＮＧａ２には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜が形成されている。
【０１２２】
コア用ｎＭＩＳのゲート幅方向となる方向では、活性領域１４と素子分離部２との境界から、半導体装置の製造過程等における合わせ余裕を考慮した所定の寸法分よりも大きい距離を素子分離部２側へずらした位置に領域Ｇａ２と領域ＮＧａ２との境界が設定されており、領域Ｇａ２と領域ＮＧａ２との境界は確実に素子分離部２上にある。また、コア用ｎＭＩＳのゲート長方向となる方向では、コア用ｎＭＩＳのゲートの端部から、半導体装置の製造過程等における合わせ余裕を考慮した所定の寸法分と同じ距離を素子分離部２側へずらした位置に領域Ｇａ２と領域ＮＧａ２との境界が設定されている。
【０１２３】
Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜およびＰｃｈ用ゲートスタック構造ＰＧを構成する積層膜をドライエッチング法により加工することにより形成されるコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧの平面形状を図２５（ｂ）に示す。
【０１２４】
図２５（ｂ）に示すように、活性領域１４および素子分離部２の上のゲートＧはＮｃｈ用ゲートスタック構造ＮＧとなる。これに対して、コア用ｎＭＩＳのゲートＧの両側に形成され、活性領域１４および素子分離部２を覆い、このゲートＧと所定の間隔をあけて並行する複数のダミー用ゲートＤＧはＰｃｈ用ゲートスタック構造ＰＧとなる。
【０１２５】
このように、本実施の形態２によれば、ｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造ＮＧのゲートＧの一部が素子分離部２上にあるため、前述した実施の形態１よりも、素子分離部２からＮｃｈ用ゲートスタック構造ＮＧのゲートＧへの酸素原子の供給量が増加する可能性はある。しかし、前述した実施の形態１よりも、特にゲート幅方向においては、ｎチャネル型ＨＫ／ＭＧトランジスタの活性領域上のゲートＧの一部にＰｃｈ用ゲートスタック構造ＰＧを構成する積層膜を含む危険性がなくなるので、半導体装置の製造工程における合わせずれや加工精度などによるｎチャネル型ＨＫ／ＭＧトランジスタの誤動作を確実に防止することができる。
【０１２６】
（実施の形態３）
本実施の形態３によるｎチャネル型ＨＫ／ＭＧトランジスタと、前述した実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタとが相違する点は素子分離部上のゲートの構造である。
【０１２７】
すなわち、素子分離部に囲まれた活性領域上では、前述した実施の形態１と同様に、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートが形成される領域にＮｃｈ用ゲートスタック構造を構成する積層膜を成膜し、それ以外の領域にはＰｃｈ用ゲートスタック構造を構成する積層膜を成膜する。しかし、素子分離部上では、上記Ｎｃｈ用ゲートスタック構造から金属材料（キャップ膜および下層ゲート電極）を除去した多結晶Ｓｉ膜（上層ゲート電極）からなるゲート構造、または上記Ｐｃｈ用ゲートスタック構造から金属材料（例えばキャップ膜および下層ゲート電極）を除去した多結晶Ｓｉ膜（上層ゲート電極）からなるゲート構造を用いる。多結晶Ｓｉ膜には酸素原子を吸着する効果があることから、素子分離部からｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造のゲートへ引き寄せられる酸素原子の供給量を減少させることができる。
【０１２８】
図２６に、実施の形態３によるコア用ｎＭＩＳの平面レイアウト図を示す。図２６はコア用ｎＭＩＳのゲートを構成する積層膜をドライエッチング法により加工した後の要部平面図である。ここでは、コア用ｎＭＩＳに本願発明を適用した例について説明するが、Ｉ／Ｏ用ｎＭＩＳにも本願発明を適用できることは言うまでもない。
【０１２９】
図２６に示すように、素子分離部２で囲まれた活性領域１４に位置するコア用ｎＭＩＳのゲートＧは、前述の図２および図３で示したコア用ｎＭＩＳのゲート絶縁膜５ｎｃ（酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜）、キャップ膜６ｎ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＮｃｈ用ゲートスタック構造ＮＧである。一方、素子分離部２で囲まれた活性領域１４に位置し、コア用ｎＭＩＳのゲートＧの両側に形成され、このゲートＧと所定の間隔をあけて並行する複数のダミー用ゲートＤＧは、前述の図２および図３で示したコア用ｐＭＩＳのゲート絶縁膜５ｐｃ（酸化膜５ｓｃと高誘電体膜５ｈｐとの積層膜）、キャップ膜６ｐ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＰｃｈ用ゲートスタック構造ＰＧである。
【０１３０】
しかし、素子分離部２上のコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧには、上記Ｎｃｈ用ゲートスタック構造ＮＧから金属材料、すなわちキャップ膜６ｎおよび下層ゲート電極７Ｄを除去したＮｃｈ用ゲート構造ＲＮＧ、または上記Ｐｃｈ用ゲートスタック構造ＰＧから金属材料、すなわちキャップ膜６ｐおよび下層ゲート電極７Ｄを除去したＰｃｈ用ゲート構造ＲＰＧを用いる。
【０１３１】
Ｎｃｈ用ゲート構造ＲＮＧは、例えば前述の図５に示したｎチャネル型抵抗素子のゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）およびゲート電極７（上層ゲート電極７Ｕ）からなるゲート構造と同じであり、Ｐｃｈ用ゲート構造ＲＰＧは、例えば前述の図５に示したｐチャネル型抵抗素子のゲート絶縁膜５ｐｃ（高誘電体膜５ｈｐ）およびゲート電極７（上層ゲート電極７Ｕ）からなるゲート構造と同じである。すなわち、素子分離部２上のコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧには、ｎチャネル型抵抗素子のＮｃｈ用ゲート構造ＲＮＧのゲート、またはｐチャネル型抵抗素子のＰｃｈ用ゲート構造ＲＰＧのゲートを用いる。
【０１３２】
従って、活性領域１４に位置するコア用ｎＭＩＳのゲートＧは、例えばＳｉＯ２膜とＨｆＬａＯＮ膜との積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜からなるキャップ膜６ｎ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。また、活性領域１４に位置するダミー用ゲートＤＧは、例えばＨｆＡｌＯＮ膜からなるゲート絶縁膜５ｐｃ、ＡｌＯ膜からなるキャップ膜６ｐ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。一方、素子分離部２上に位置するコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧは、例えばＨｆＬａＯＮ膜からなるゲート絶縁膜５ｎｃおよび多結晶Ｓｉ膜からなるゲート電極７、またはＨｆＡｌＯＮ膜からなるゲート絶縁膜５ｐｃおよび多結晶Ｓｉ膜からなるゲート電極７で形成される。
【０１３３】
このように、本実施の形態３によれば、素子分離部２で囲まれた活性領域１４において、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧが形成される領域には、Ｎｃｈ用ゲートスタック構造ＮＧのゲートＧを構成する積層膜を成膜し、それ以外の領域には、Ｐｃｈ用ゲートスタック構造ＰＧのゲートＧを構成する積層膜を成膜する。さらに、素子分離部２上には、Ｎｃｈ用ゲートスタック構造ＮＧから金属材料を除去した多結晶Ｓｉ膜またはＰｃｈ用ゲートスタック構造ＰＧから金属材料を除去した多結晶Ｓｉ膜を成膜する。これにより、素子分離部２からｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧが形成される領域へ引き寄せられる酸素原子の供給量を減少させることができるので、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制することができる。
【０１３４】
（実施の形態４）
本願発明に適用されるＨＫ／ＭＧトランジスタの構造は、前述した実施の形態１で説明したコア用トランジスタまたはＩ／Ｏ用トランジスタに限定されるものではない。実施の形態４によるコア用トランジスタおよびＩ／Ｏ用トランジスタが、前述した実施の形態１によるコア用トランジスタおよびＩ／Ｏ用トランジスタと相違する点はゲート構造であり、実施の形態４によるコア用トランジスタおよびＩ／Ｏ用トランジスタでは、それぞれのゲート電極を金属膜により構成している。
【０１３５】
すなわち、実施の形態４では、コア用トランジスタおよびＩ／Ｏ用トランジスタのｎＭＩＳは、酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＬａＯＮ膜）との積層膜からなるゲート絶縁膜、キャップ膜（ＬａＯ膜）、および下層ゲート電極（ＴｉＮ膜）と中層ゲート電極（ｐＭＩＳ用の仕事関数調整用金属膜）と上層ゲート電極（金属膜）との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートを有している。また、コア用トランジスタおよびＩ／Ｏ用トランジスタのｐＭＩＳは、酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＯＮ膜）との積層膜からなるゲート絶縁膜、中層ゲート電極（ｐＭＩＳ用の仕事関数調整用金属膜）と上層ゲート電極（金属膜）との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートを有している。
【０１３６】
このような金属膜のみでゲート電極を構成するＨＫ／ＭＧトランジスタにおいても、本願発明を適用することが可能であり、前述した実施の形態１と同様の効果を得ることができる。
【０１３７】
次に、実施の形態４による半導体装置の製造方法について図３１〜図３７を用いて工程順に説明する。図３１〜図３７は、半導体装置に形成される回路素子のうち、コア用ｎＭＩＳ（Ｎｃｈ Ｃｏｒｅ）、コア用ｐＭＩＳ（Ｐｃｈ Ｃｏｒｅ）、Ｉ／Ｏ用ｎＭＩＳ（Ｎｃｈ Ｉ／Ｏ）、Ｉ／Ｏ用ｐＭＩＳ（Ｐｃｈ Ｉ／Ｏ）、および抵抗素子（抵抗素子）のゲート長方向に沿った要部断面図を示している。
【０１３８】
まず、前述した実施例１と同様の製造工程によって、半導体基板１に、素子分離部２を形成し、この素子分離部２によって活性領域を分離して、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域を形成する。続いて、埋め込みｎ型ウェル２５、ｐ型ウェル２６、およびｎ型ウェル２７を形成する。
【０１３９】
さらに、図３１に示すように、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜（後の熱処理によりＨｆＬａＯＮ膜２８ｎとなる）との積層膜からなるゲート絶縁膜、ＬａＯ膜３２、ＴｉＮ膜５０と多結晶Ｓｉ膜５１との積層膜からなるダミーゲート電極、およびダミー絶縁膜５２により構成されるダミーゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、多結晶Ｓｉ膜５１からなるダミーゲート電極、およびダミー絶縁膜５２により構成されるダミーゲートが形成される。
【０１４０】
また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜（後の熱処理によりＨｆＬａＯＮ膜２８ｎとなる）との積層膜からなるゲート絶縁膜、ＬａＯ膜３２、ＴｉＮ膜５０と多結晶Ｓｉ膜５１からなるダミーゲート電極、およびダミー絶縁膜５２により構成されるダミーゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、多結晶Ｓｉ膜５１からなるダミーゲート電極、およびダミー絶縁膜５２により構成されるダミーゲートが形成される。
【０１４１】
また、抵抗素子領域に、ＨｆＯＮ膜２８からなるゲート絶縁膜、多結晶Ｓｉ膜５１からなるゲート電極、およびダミー絶縁膜５２により構成されるゲートが形成される。
【０１４２】
次に、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、およびＩ／Ｏ用ｐＭＩＳのダミーゲート、ならびに抵抗素子のゲートの側壁に、例えばＳｉ３Ｎ４膜またはＳｉＯ２からなるオフセットサイドウォール９ａを形成する。続いて、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域に、ダミーゲートおよびオフセットサイドウォール９ａに対して自己整合的にｎ型拡散領域１０を形成する。同様に、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に、ダミーゲートおよびオフセットサイドウォール９ａに対して自己整合的にｐ型拡散領域１２を形成する。
【０１４３】
次に、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、およびＩ／Ｏ用ｐＭＩＳのダミーゲート、ならびに抵抗素子のゲートの側壁にオフセットサイドウォール９ａを介してサイドウォール９を形成する。続いて、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域に、ダミーゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。同様に、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に、ダミーゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。
【０１４４】
次に、熱処理を行う。この熱処理によって、ｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化させて、コア用ｎＭＩＳおよびＩ／Ｏ用ｎＭＩＳのそれぞれのソース領域およびドレイン領域を形成し、ｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、コア用ｐＭＩＳおよびＩ／Ｏ用ｐＭＩＳのそれぞれのソース領域およびドレイン領域を形成する。また、同時に、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜へ熱拡散して、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域のＨｆＯＮ膜はＨｆＬａＯＮ膜２８ｎとなる。このとき、ＬａＯ膜３２が残るように熱処理を行っても良いが、ＬａＯ膜３２のすべてが反応するように熱処理を行っても良い。以降の図では、ＬａＯ膜３２が一部残る場合を図示している。
【０１４５】
次に、ソース領域およびドレイン領域の表面にＮｉＳｉ膜３６を形成する。ＮｉＳｉ膜３６に代えて、例えばＮｉＰｔＳｉ膜などを使用することもできる。
【０１４６】
次に、図３２に示すように、半導体基板１の主面上に、Ｓｉ３Ｎ４膜３７を堆積する。Ｓｉ３Ｎ４膜３７は、例えばＣＶＤ法を用いて形成される。続いて、Ｓｉ３Ｎ４膜３７上に層間絶縁膜３８を形成し、その表面を、例えばＣＭＰ法を用いて平坦化する。層間絶縁膜３８は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。
【０１４７】
次に、図３３に示すように、多結晶Ｓｉ膜５１が露出するまで、層間絶縁膜３８、Ｓｉ３Ｎ４膜３７、およびダミー絶縁膜５２を、例えばＣＭＰ法を用いて研磨する。
【０１４８】
次に、図３４に示すように、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域の多結晶Ｓｉ膜５１を除去する。このとき、抵抗素子領域はレジスト膜等で覆っておく。これにより、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域のそれぞれのダミーゲートが形成された箇所には、凹部５５が形成され、抵抗素子領域の多結晶Ｓｉ膜５１は残存する。コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の凹部５５の底面には、ＴｉＮ膜５０が露出しており、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の凹部５５の底面には、ＨｆＯＮ膜２８が露出している。
【０１４９】
次に、図３５に示すように、半導体基板１の主面上に、コア用ｐＭＩＳおよびＩ／Ｏ用ｐＭＩＳの仕事関数を調整するための第１金属膜５６を堆積する。第１金属膜５６は、例えばＴｉＮ膜である。その厚さは、例えば１５ｎｍであり、凹部５５の内部を完全に埋め込まない厚さである。続いて、第１金属膜５６上に、凹部５５の内部を埋め込むように第２金属膜５７を形成する。第２金属膜５７は、例えばＡｌを含む金属膜であり、その厚さは、例えば１００ｎｍである。
【０１５０】
次に、図３６に示すように、第１金属膜５６および第２金属膜５７を、例えばＣＭＰ法を用いて研磨することにより、凹部５５の内部に第１金属膜５６および第２金属膜５７を埋め込む。
【０１５１】
これにより、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎ（高誘電体膜）との積層膜からなるゲート絶縁膜、ＬａＯ膜３２（キャップ膜）、およびＴｉＮ膜５０（下層ゲート電極）と第１金属膜５６（中層ゲート電極）と第２金属膜５７（上層ゲート電極）との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８（高誘電体膜）との積層膜からなるゲート絶縁膜、および第１金属膜５６（中層ゲート電極）と第２金属膜５７（上層ゲート電極）との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
【０１５２】
また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＬａＯＮ膜２８ｎとの積層膜からなるゲート絶縁膜、ＬａＯ膜３２、およびＴｉＮ膜５０と第１金属膜５６と第２金属膜５７との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、および第１金属膜５６と第２金属膜５７との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
【０１５３】
また、抵抗素子形成領域に、ＨｆＯＮ膜２８からなるゲート絶縁膜、および多結晶Ｓｉ膜５１からなるゲート電極により構成されるＮｃｈ用ゲート構造のゲートが形成される。
【０１５４】
次に、図３７に示すように、半導体基板１の主面上に、層間絶縁膜５８を形成した後、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜３８，５８およびＳｉ３Ｎ４膜３７に接続孔３９を形成する。続いて、接続孔３９の内部にプラグ４０を形成した後、配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
【０１５５】
以上の製造工程により、実施の形態４による半導体装置（コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、および抵抗素子）が略完成する。
【０１５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１５７】
本発明は、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置およびその製造に適用することができる。
【符号の説明】
【０１５８】
１ 半導体基板
２ 素子分離部
３ ｐ型ウェル
４ ｎ型ウェル
５ｎｃ，５ｎｉｏ，５ｐｃ，５ｐｉｏ ゲート絶縁膜
５ｓｃ，５ｓｉｏ 酸化膜
５ｈｎ，５ｈｐ 高誘電体膜
６ｎ，６ｐ キャップ膜
７ ゲート電極
７Ｄ 下層ゲート電極
７Ｕ 上層ゲート電極
８ シリサイド膜
９ａ オフセットサイドウォール
９ サイドウォール
１０ ｎ型拡散領域
１１ ｎ型拡散領域
１２ ｐ型拡散領域
１３ ｐ型拡散領域
１４ 活性領域
１６ Ｓｉ３Ｎ４膜
１７ 層間絶縁膜
２０ ＳｉＯ２膜
２１ Ｓｉ３Ｎ４膜
２２ レジストパターン
２３ 溝
２４ 酸化膜
２５ 埋め込みｎ型ウェル
２６ ｐ型ウェル
２７ ｎ型ウェル
２８ ＨｆＯＮ膜
２８ｐ ＨｆＡｌＯＮ膜
２８ｎ ＨｆＬａＯＮ膜
２９ ＡｌＯ膜
３０ ＴｉＮ膜
３１ レジストパターン
３２ ＬａＯ膜
３３ ＴｉＮ膜
３４ 多結晶Ｓｉ膜
３６ ＮｉＳｉ膜
３７ Ｓｉ３Ｎ４膜
３８ 層間絶縁膜
３９ 接続孔
４０ プラグ
４０ａ ＴｉＮ膜
４０ｂ Ｗ膜
４１ 配線用絶縁膜
４２ 配線溝
４３ 配線
５０ ＴｉＮ膜
５１ 多結晶Ｓｉ膜
５２ ダミー絶縁膜
５５ 凹部
５６ 第１金属膜
５７ 第２金属膜
５８ 層間絶縁膜
Ｃ１ 半導体装置
Ｃ２ メモリ回路
Ｃ３ プロセッサ回路
Ｃ４ Ｉ／Ｏ回路
Ｃ５ 周辺装置
ＤＧ ダミー用ゲート
Ｇ ゲート
Ｇａ１，Ｇａ２ 領域
ＩＳ 素子分離部
Ｌ 素子分離部の幅
ＮＧ Ｎｃｈ用ゲートスタック構造
ＮＧａ１，ＮＧａ２ 領域
ＯＤｘ 素子分離部の幅
ＰＧ Ｐｃｈ用ゲートスタック構造
ＲＮＧ Ｎｃｈ用ゲート構造
３１ レジストパターン
ＲＰＧ Ｐｃｈ用ゲート構造
ＳＡ，ＳＢ 距離
Ｗｄ ゲート幅
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成する電界効果トランジスタ（ＨＫ（High-k）／ＭＧ（Metal Gate）トランジスタ；以下、ＨＫ／ＭＧトランジスタと記す）を有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電界効果トランジスタの微細化に伴い、ゲート絶縁膜に、従来のＳｉＯ２膜またはＳｉＯＮ膜に代わり、Ｈｉｇｈ−ｋ膜を採用する技術が検討されている。これは、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄くしてゲート容量の向上を図ることにより、電界効果トランジスタの駆動能力を上げるためである。
【０００３】
例えば米国特許出願公開第２００９／０１５２６５０号明細書（特許文献１）には、素子分離上のゲート電極をリソグラフィ技術の解像限界まで短くすることにより、Ｈｉｇｈ−ｋからなるゲート絶縁膜の再酸化を防ぐ技術が開示されている。
【０００４】
また、C. M. Lai et.al., IEDM Tech. Dig., pp. 655-658 (2009)（非特許文献１）には、２８ｎｍのゲート長を有するＣＭＯＳＦＥＴをゲートファースト（Gate First）プロセスまたはゲートラスト（Gate Last）プロセスにより形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００９／０１５２６５０号明細書
【非特許文献】
【０００６】
【非特許文献１】C. M. Lai, C. T. Lin, L. W. Cheng, C. H. Hsu, J. T. Tseng, T. F. Chiang, C. H. Chou, Y. W. Chen, C. H. Yu, S. H. Hsu, C. G. Chen, Z.C. Lee, J. F. Lin, C. L. Yang, G. H. Ma, S. C. Chien, IEDM Technical Digest, pp. 655-658 (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者が検討したところ、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタでは、ゲート幅が狭くなると、しきい値電圧が急激に増加することが分かった。このしきい値電圧の急激な増加は、特にｎチャネル型ＨＫ／ＭＧトランジスタにおいて顕著に現れた。
【０００８】
さらに、本発明者が検討したところ、ｎチャネル型ＨＫ／ＭＧトランジスタにおける上記しきい値電圧の増加の要因の１つとして、素子分離部を構成する絶縁膜からゲート絶縁膜への酸素原子の供給が考えられた。そこで、本発明者は、製造プロセスの条件、例えば熱処理温度またはゲート絶縁膜の材料等を変更することによって、素子分離部からゲート絶縁膜へ供給される酸素原子の量を低減する検討を行った。しかしながら、ｎチャネル型ＨＫ／ＭＧトランジスタにおけるしきい値電圧の増加を抑えるためだけに、製造プロセスの条件を変更することは難しく、ｎチャネル型ＨＫ／ＭＧトランジスタにおけるしきい値電圧の増加を回避することができなかった。
【０００９】
本発明の目的は、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１２】
この実施の形態は、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するｎチャネル型ＨＫ／ＭＧトランジスタを有する半導体装置であって、ｎチャネル型ＨＫ／ＭＧトランジスタは、半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、素子分離部に囲まれた活性領域と、活性領域および素子分離部の上に連続して形成された、所定のゲート幅を有するゲート電極と、ゲート電極と活性領域との間に形成されたＨｆＬａＯＮ膜と、ゲート電極と素子分離部との間に形成されたＨｆＡｌＯＮ膜と、ゲート電極の下の活性領域に形成されたチャネル領域と、チャネル領域を挟んで、ゲート電極の両側の活性領域に形成されたソース領域およびドレイン領域とを含み、さらに、ゲート電極と所定の間隔をあけて並行して形成され、その一部がゲート電極のゲート長方向におけるゲート電極の端部と素子分離部との間の活性領域の上に形成されたダミー用ゲートと、ダミー用ゲートと活性領域との間に形成されたＨｆＡｌＯＨ膜とを含むものである。
【００１３】
また、この実施の形態は、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するｎチャネル型ＨＫ／ＭＧトランジスタを形成する半導体装置の製造方法であって、活性領域の周囲に、酸素原子を含む絶縁膜からなる素子分離部を形成する工程と、活性領域の表面に第１酸化膜を形成した後、活性領域および素子分離部の上にＨｆＯＮ膜を形成する工程と、活性領域内の後の工程でゲート電極が形成される所定の幅を有する第１領域のＨｆＯＮ膜上にＬａＯ膜を形成する工程と、活性領域内の第１領域を除いた第２領域および素子分離部が形成された第３領域のＨｆＯＮ膜上にＡｌＯ膜を形成する工程と、熱処理を行い、ＬａＯ膜に含まれるＬａを第１領域のＨｆＯＮ膜に拡散させてＨｆＬａＯＮ膜を形成し、ＡｌＯ膜に含まれるＡｌを第２領域および第３領域のＨｆＯＮ膜に拡散させてＨｆＡｌＯＮ膜を形成する工程と、ＨｆＬａＯＮ膜およびＨｆＡｌＯＮ膜の上にＴｉＮ膜および多結晶Ｓｉ膜を順次形成する工程と、エッチングによって、多結晶Ｓｉ膜とＴｉＮ膜とからなるゲート電極を活性領域および素子分離部の上に連続して形成し、ゲート電極と第１領域の活性領域との間にＨｆＬａＯＮ膜と第１酸化膜からなる第１ゲート絶縁膜を形成し、ゲート電極と素子分離部との間にＨｆＡｌＯＮ膜からなる第２ゲート絶縁膜を形成する工程と、ゲート電極の両側の活性領域に不純物を導入して、ソース領域およびドレイン領域を形成する工程とを含むものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１による半導体装置の内部構成図である。
【図２】本発明の実施の形態１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図である。
【図３】本発明の実施の形態１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向に沿った要部断面図である。
【図４】本発明の実施の形態１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図である。
【図５】本発明の実施の形態１による抵抗素子の要部断面図である。
【図６】本発明の実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図である。（ａ）はｎチャネル型ＨＫ／ＭＧトランジスタのゲートを構成する積層膜を成膜した状態（ドライエッチング法により加工する前）の要部平面図、（ｂ）はｎチャネル型ＨＫ／ＭＧトランジスタのゲートを構成する積層膜をドライエッチング法により加工した後の要部平面図である。
【図７】本発明の実施の形態１による半導体装置の製造工程を示す要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２０】図１９に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２１】図２０に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２２】図２１に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２３】図２２に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２４】図２３に続く、半導体装置の製造工程中の図７と同じ箇所の要部断面図である。
【図２５】本発明の実施の形態２によるｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図である。（ａ）はｎチャネル型ＨＫ／ＭＧトランジスタのゲートを構成する積層膜を成膜した状態（ドライエッチング法により加工する前）の要部平面図であり、（ｂ）はｎチャネル型ＨＫ／ＭＧトランジスタのゲートを構成する積層膜をドライエッチング法により加工した後の要部平面図である。
【図２６】本発明の実施の形態３によるｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図である。
【図２７】本発明者により得られたｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図である。
【図２８】本発明者が検討したｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図である。
【図２９】本発明者により得られたＮｃｈ用ゲートスタック構造のゲートとこのゲートのゲート長方向に存する素子分離部との距離（ＳＡ）をパラメータとした、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）と、Ｎｃｈ用ゲートスタック構造のゲートのゲート長方向（第１方向）に位置する素子分離部（ＩＳ）の幅であって、素子分離部（ＩＳ）の上記ゲート長方向（第１方向）に沿った幅（ＯＤｘ）との関係を説明するグラフ図である。
【図３０】本発明者により得られたＮｃｈ用ゲートスタック構造のゲートとこのゲートのゲート長方向に存する素子分離部との距離（ＳＡ）をパラメータとした、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）と、Ｎｃｈ用ゲートスタック構造のゲートのゲート長方向（第１方向）に位置する素子分離部（ＩＳ）の幅であって、素子分離部（ＩＳ）の上記ゲート長方向（第１方向）に沿った幅（ＯＤｘ）との関係を説明するグラフ図である。
【図３１】本発明の実施の形態４による半導体装置の製造工程を示す要部断面図である。
【図３２】図３１に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【図３３】図３２に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【図３４】図３３に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【図３５】図３４に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【図３６】図３５に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【図３７】図３６に続く、半導体装置の製造工程中の図３１と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２０】
また、以下の実施の形態において、ゲートまたはゲート構造と記す場合は、ゲート絶縁膜とゲート電極との積層膜を言い、ゲート電極とは区別する。
【００２１】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
まず、本実施の形態によるＨＫ／ＭＧトランジスタの構造がより明確となると思われるため、本発明者が見出したｎチャネル型ＨＫ／ＭＧトランジスタにおいて生じる狭チャネルによるしきい値電圧の増加の原因について、図２７〜図３０を用いて以下に説明する。
【００２３】
ここで説明するｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、後に図２〜図４を用いて説明するｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造と同じであり、ＳｉＯ２膜とＨｆＬａＯＮ膜（Ｌａを含むハフニウム酸窒化膜）との積層膜からなるゲート絶縁膜と、その上に形成されたＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極とから構成されている。
【００２４】
また、このｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造とは異なっている。ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、後に図２〜図４を用いて説明するｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造と同じであり、ＳｉＯ２膜とＨｆＡｌＯＮ膜（Ａｌを含むハフニウム酸窒化膜、または前述したｎチャネル型ＨＫ／ＭＧトランジスタのＨｆＬａＯＮ膜よりもＬａの濃度が低いもしくはＬａが入っていない）との積層膜からなるゲート絶縁膜と、その上に形成されたＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極とから構成されている。
【００２５】
従って、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＮｃｈ用ゲートスタック構造、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＰｃｈ用ゲートスタック構造と記して、両者の構造を区別する。また、Ｎｃｈ用ゲートスタック構造またはＰｃｈ用ゲートスタック構造と言うときは、ゲート絶縁膜の下層に位置するＳｉＯ２膜が有る構造および無い構造の両者を言う。
【００２６】
図２７は、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図である。
【００２７】
図２７に示すように、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート幅が０．４μｍ以下になるとｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧が増加する狭チャネル効果が現れる。一般に、狭チャネル効果が生じる要因として、例えばチャネル領域の端部における空乏層の横方向の広がりが挙げられている。すなわち、チャネル領域の端部では空乏層が横方向に広がるため、ゲート電極で制御する空乏層電荷量が増加して、しきい値電圧が増加すると考えられている。また、素子分離部下のチャネルストッパ用の不純物がチャネル領域へ拡散してチャネル領域の端部のしきい値電圧が高くなり、実効的なチャネル幅を減少させて、しきい値電圧が高くなることも提案されている。
【００２８】
（１）しかしながら、本発明者が検討したところ、ｎチャネル型ＨＫ／ＭＧトランジスタにおいては、素子分離部からゲート絶縁膜へ酸素原子が供給されて、ゲート絶縁膜の厚さが成膜された当初の厚さよりも厚くなり、その結果、しきい値電圧が増加することが明らかとなった。
【００２９】
（２）また、本発明者は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートの端部から、このゲートのゲート長方向に存する素子分離部までの距離が短くなるに従い、または、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に存する素子分離部のゲート長方向に沿った幅が広くなるに従い、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧が増加することを見出した。これらの現象を図２８〜図３０を用いて以下に説明する。
【００３０】
図２８は、本発明者が検討したｎチャネル型ＨＫ／ＭＧトランジスタが配置された回路の一部の要部平面図である。
【００３１】
図２８に示すように、回路動作に寄与するＮｃｈ用ゲートスタック構造のゲートＧの両側には、このゲートＧと所定の間隔をあけて並行する複数のダミー用ゲートＤＧが形成されている。これらダミー用ゲートＤＧは、例えばＮｃｈ用ゲートスタック構造のゲートＧの微細加工を実現するために設けられており、複数の半導体素子間を互いに電気的に接続する配線とは接続されていない。すなわち、これらダミー用ゲートＤＧは、他の半導体素子とは電気的に接続されていない。
【００３２】
また、複数のダミー用ゲートＤＧには、素子分離部ＩＳ上のみに形成されたものと、Ｎｃｈ用ゲートスタック構造のゲートＧと同様に、素子分離部ＩＳ上およびこの素子分離部ＩＳに囲まれた半導体基板の活性領域上に連続して形成されたもの（半導体基板の活性領域から素子分離部ＩＳへ乗り上がったもの）とがある。
【００３３】
図２９は、Ｎｃｈ用ゲートスタック構造のゲートＧの端部から、このゲートＧのゲート長方向に存する素子分離部ＩＳまでの距離ＳＡをパラメータとした、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）と、Ｎｃｈ用ゲートスタック構造のゲートＧのゲート長方向（第１方向）に位置する素子分離部（ＩＳ）の幅であって、素子分離部（ＩＳ）の上記ゲート長方向（第１方向）に沿った幅（ＯＤｘ）との関係を説明するグラフ図である。
【００３４】
図２９に示すように、ゲートＧの端部から素子分離部ＩＳまでの距離ＳＡが短くなるに従い、または、素子分離部ＩＳのゲート長方向に沿った幅ＯＤｘが広くなるに従って、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧は増加する。一方、ｐチャネル型ＨＫ／ＭＧトランジスタでは、このようなしきい値電圧の増加はほとんど見られなかった。
【００３５】
図３０は、Ｎｃｈ用ゲートスタック構造のゲートＧの端部から、このゲートＧのゲート長方向に存する素子分離部ＩＳまでの距離ＳＡをパラメータとした、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）と、Ｎｃｈ用ゲートスタック構造のゲートＧのゲート長方向（第１方向）に位置する素子分離部（ＩＳ）の幅であって、素子分離部（ＩＳ）の上記ゲート長方向（第１方向）に沿った幅（ＯＤｘ）との関係を説明するグラフ図である。
【００３６】
図３０に示すように、ゲートＧの端部から素子分離部ＩＳまでの距離ＳＡが短くなるに従い、または、素子分離部ＩＳのゲート長方向に沿った幅ＯＤｘが広くなるに従って、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流は減少する。一方、ｐチャネル型ＨＫ／ＭＧトランジスタでは、このようなゲートリーク電流の減少はほとんど見られなかった。
【００３７】
しかし、Ｎｃｈ用ゲートスタック構造のゲートＧを形成した後は、素子分離部ＩＳ上に形成されたゲートＧの一部へ素子分離部ＩＳから酸素原子が供給されるルートはあるものの、ゲートＧの端部から素子分離部ＩＳまでの距離ＳＡ，ＳＢ、または、素子分離部ＩＳのゲート長方向に沿った幅ＯＤｘに依存したゲート絶縁膜への酸素原子の供給量を説明できる酸素原子の供給ルートがない。このことから、Ｎｃｈ用ゲートスタック構造のゲートＧを加工する前に、すでに、成膜されたゲート絶縁膜に酸素原子が引き寄せられていると考えられる。これにより、ゲートＧの端部から素子分離部ＩＳまでの距離ＳＡ，ＳＢが短くなるに従い、または、素子分離部ＩＳのゲート長方向に沿った幅ＯＤｘが広くなるに従って、ゲート絶縁膜への酸素原子の供給量が多くなり、その結果、前述の図２９に示したように、しきい値電圧は増加し、前述の図３０に示したように、ゲートリーク電流は減少すると考えられる。
【００３８】
（３）さらに、ｐチャネル型ＨＫ／ＭＧトランジスタにおいては、前述したように、このようなしきい値電圧の増加およびゲートリーク電流の減少はほとんど見られなかった。ｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造のゲートＧと、ｐチャネル型ＨＫ／ＭＧトランジスタのＰｃｈ用ゲートスタック構造のゲートＧとの主な相違点は、それぞれのしきい値電圧を調整するためにゲート絶縁膜上に形成される金属膜（キャップ膜）の材料が異なることである。すなわち、Ｎｃｈ用ゲートスタック構造のゲートＧでは、ゲート絶縁膜に、例えばＬａを添加するために、ゲート絶縁膜上にＬａＯ膜からなるキャップ膜を形成する。一方、Ｐｃｈ用ゲートスタック構造のゲートＧでは、ゲート絶縁膜に、例えばＡｌを添加するためにゲート絶縁膜上にＡｌＯ膜からなるキャップ膜を形成する。このことから、Ｎｃｈ用ゲートスタック構造のゲートＧでは、ゲート絶縁膜上に形成された金属膜（キャップ膜）によって、素子分離部ＩＳからゲート絶縁膜への酸素原子の供給が促進されると考えられる。
【００３９】
そこで、本願発明では、ｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造のゲートＧを加工する前に、素子分離部ＩＳから、成膜されたゲート絶縁膜へ引き寄せられる酸素原子の供給量を減少させて、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制する。
【００４０】
（実施の形態１）
図１に、実施の形態１による半導体装置の内部構成図を示す。
【００４１】
半導体装置Ｃ１は、例えばメモリ回路Ｃ２、プロセッサ回路Ｃ３、およびＩ／Ｏ（Input/Output）回路Ｃ４などの複数の回路により構成されている。メモリ回路Ｃ２ではデータおよびプログラムが記憶され、プロセッサ回路Ｃ３ではデータの演算処理または制御処理が行われ、メモリ回路Ｃ２とプロセッサ回路Ｃ３との間でデータやプログラムの授受が行われる。また、プロセッサ回路Ｃ３とＩ／Ｏ回路Ｃ４との間でデータの授受が行われ、Ｉ／Ｏ回路Ｃ４を介して周辺装置Ｃ５へデータが送受信される。また、Ｉ／Ｏ回路Ｃ４を介してメモリ回路Ｃ２およびプロセッサ回路Ｃ３へ回路動作に必要な電圧が信号として断続的に供給される。
【００４２】
メモリ回路Ｃ２には複数のメモリ用トランジスタが形成され、プロセッサ回路Ｃ３には複数のコア（Core）用トランジスタが形成され、Ｉ／Ｏ回路Ｃ４には複数のＩ／Ｏ用トランジスタが形成されている。コア用トランジスタにはｎチャネル型ＨＫ／ＭＧトランジスタとｐチャネル型ＨＫ／ＭＧトランジスタがあり、Ｉ／Ｏ用トランジスタにはｎチャネル型ＨＫ／ＭＧトランジスタとｐチャネル型ＨＫ／ＭＧトランジスタがある。
【００４３】
コア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造とＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造は同じである。しかし、Ｉ／Ｏ用トランジスタにはコア用トランジスタよりも高い電圧がかかるため、Ｉ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜がコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜よりも厚く形成されている。同様に、コア用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造とＩ／Ｏ用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造は同じである。しかし、Ｉ／Ｏ用トランジスタにはコア用トランジスタよりも高い電圧がかかるため、Ｉ／Ｏ用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜がコア用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜よりも厚く形成されている。
【００４４】
次に、実施の形態１によるコア用トランジスタ、Ｉ／Ｏ用トランジスタ、および抵抗素子の構造を図２〜図５を用いて説明する。図２は、実施の形態１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、図３は、実施の形態１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲートとｐチャネル型ＨＫ／ＭＧトランジスタのゲートとが繋がった回路におけるゲート幅方向に沿った要部断面図、図４は、実施の形態１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、図５は、実施の形態１によるプロセッサ回路に形成されるｎチャネル型抵抗素子およびｐチャネル型抵抗素子の要部断面図である。
【００４５】
まず、実施の形態１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタ（以後、コア用ｎＭＩＳと記す）およびコア用トランジスタのｐチャネル型ＨＫトランジスタ（以後、コア用ｐＭＩＳと記す）の構成について、図２および図３を用いて説明する。
【００４６】
実施の形態１によるコア用ｎＭＩＳおよびコア用ｐＭＩＳが形成される半導体基板１の主面には、素子分離部２が形成されている。素子分離部２は、半導体基板１に形成される素子間の干渉を防止する機能を有しており、例えば半導体基板１に溝を形成し、この溝の内部に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）法によって形成される。この素子分離部２によって分離された活性領域が、コア用ｎＭＩＳ形成領域またはコア用ｐＭＩＳ形成領域となっている。上記溝の内部に埋め込まれる絶縁膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾンとをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるＴＥＯＳ膜、高密度プラズマ（High Density Plasma）ＣＶＤ法を用いて形成されるＳｉＯ２膜、ポリシラザン（ＳｉＨ２ＮＨ）膜などである。素子分離部２の幅Ｌは、素子間の干渉を防止するために、最小で８０ｎｍ程度形成される。
【００４７】
コア用ｎＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｐ型ウェル３が形成されており、コア用ｐＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｎ型ウェル４が形成されている。ｐ型ウェル３にはＢなどのｐ型不純物が導入されており、ｎ型ウェル４にはＰまたはＡｓなどのｎ型不純物が導入されている。
【００４８】
続いて、コア用ｎＭＩＳの構成について説明する。
【００４９】
コア用ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル３上には、ゲート絶縁膜５ｎｃが形成されている。
【００５０】
このゲート絶縁膜５ｎｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｎから形成されている。高誘電体膜５ｈｎとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するコア用ｎＭＩＳのしきい値電圧を得るための金属元素、例えばＬａが含まれている。従って、代表的な高誘電体膜５ｈｎの構成材料として、例えばＨｆＬａＯＮを例示することができる。高誘電体膜５ｈｎの厚さは、例えば１ｎｍ程度である。
【００５１】
また、半導体基板１と高誘電体膜５ｈｎとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｎとが直接接した場合、コア用ｎＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｎとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
【００５２】
ゲート絶縁膜５ｎｃ上には、キャップ膜６ｎが形成されている。このキャップ膜６ｎは、例えばＬａＯ膜であり、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に、コア用ｎＭＩＳのしきい値電圧を得るための金属元素、すなわちＬａを添加するために形成されている。なお、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に添加される金属元素として、Ｌａを例示したが、他の金属元素であってもよい。従って、キャップ膜６ｎとして、Ｌａ２Ｏ５膜、Ｌａ膜、ＭｇＯ膜、Ｍｇ膜、ＢｉＳｒ膜、ＳｒＯ膜、Ｙ膜、Ｙ２Ｏ３膜、Ｂａ膜、ＢａＯ膜、Ｓｅ膜、またはＳｃＯ膜などを用いることができる。なお、キャップ膜６ｎを構成する金属元素が全て高誘電体膜５ｈｎに添加される場合もある。
【００５３】
キャップ膜６ｎ上には、ゲート電極７が形成されている。このゲート電極７は下層ゲート電極７Ｄと上層ゲート電極７Ｕとを積層した構造を有している。下層ゲート電極７Ｄは、例えばＴｉＮ膜により構成されるが、これに限定されるものではない。例えばＴａＮ膜、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＨｆＮ膜、ＮｉｘＳｉ１−ｘ膜、ＰｔＳｉ膜、ＮｉｘＴａ１−ｘＳｉ膜、ＮｉｘＰｔ１−ｘＳｉ膜、ＨｆＳｉ膜、ＷＳｉ膜、ＩｒｘＳｉ１−ｘ膜、ＴａＧｅ膜、ＴａＣｘ膜、Ｍｏ膜、またはＷ膜のいずれかの膜により、下層ゲート電極７Ｄを構成してもよい。下層ゲート電極７Ｄの厚さは、例えば５〜２０ｎｍ程度である。また、上層ゲート電極７Ｕは、例えば１×１０２０ｃｍ−３程度の不純物が導入された多結晶Ｓｉ膜により構成される。上層ゲート電極７Ｕの厚さは、例えば３０〜８０ｎｍ程度である。
【００５４】
さらに、ゲート電極７上には、シリサイド膜８が形成されている。このシリサイド膜８は、例えばＮｉＳｉ膜またはＰｔＳｉ膜である。
【００５５】
ゲート電極７およびゲート絶縁膜５ｎｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール９ａおよびサイドウォール９が形成されている。これらオフセットサイドウォール９ａおよびサイドウォール９直下の半導体基板１（ｐ型ウェル３）には、半導体領域であるｎ型拡散領域１０が形成されており、ｎ型拡散領域１０の外側にはｎ型拡散領域１１が形成されている。ｎ型拡散領域１０およびｎ型拡散領域１１にはＰまたはＡｓなどのｎ型不純物が導入されており、ｎ型拡散領域１１にはｎ型拡散領域１０に比べて高濃度にｎ型不純物が導入されている。ｎ型拡散領域１０およびｎ型拡散領域１１によって、ＬＤＤ（Lightly Doped Drain）構造を有するコア用ｎＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｐ型ウェル３）には、コア用ｎＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
【００５６】
ｎ型拡散領域１１の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されるシリサイド膜８が形成されている。
【００５７】
続いて、コア用ｐＭＩＳの構成について説明する。
【００５８】
コア用ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル４上には、ゲート絶縁膜５ｐｃが形成されている。
【００５９】
このゲート絶縁膜５ｐｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｐから形成されている。高誘電体膜５ｈｐとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するコア用ｐＭＩＳのしきい値電圧を得るための金属元素、例えばＡｌが含まれている。従って、代表的な高誘電体膜５ｈｐの構成材料として、例えばＨｆＡｌＯＮを例示することができる。高誘電体膜５ｈｐの厚さは、例えば１ｎｍ程度である。また、高誘電体膜５ｈｐは、高誘電体膜５ｈｎに比べて、Ｌａの濃度が低いもしくは高誘電体膜５ｈｐはＬａを含んでいない。
【００６０】
また、半導体基板１と高誘電体膜５ｈｐとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｐとが直接接した場合、コア用ｐＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｐとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
【００６１】
ゲート絶縁膜５ｐｃ上には、キャップ膜６ｐが形成されている。このキャップ膜６ｐは、例えばＡｌＯ膜であり、高誘電体膜５ｈｐを構成するハフニウム系絶縁膜に、コア用ｐＭＩＳのしきい値電圧を得るための金属元素、すなわちＡｌを添加するために形成されている。なお、キャップ膜６ｐとして、ＡｌＯ膜を例示したが、Ａｌ膜を用いることもできる。なお、キャップ膜６ｐを構成する金属元素が全て高誘電体膜５ｈｐに添加される場合もある。
【００６２】
キャップ膜６ｐ上には、ゲート電極７が形成され、ゲート電極７上にはシリサイド膜８が形成されている。これらゲート電極７およびシリサイド膜８は、それぞれ前述したコア用ｎＭＩＳのゲート電極７およびシリサイド膜８と同じ構成である。
【００６３】
ゲート電極７およびゲート絶縁膜５ｐｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール９ａおよびサイドウォール９が形成されている。これらオフセットサイドウォール９ａおよびサイドウォール９直下の半導体基板１（ｎ型ウェル４）には、半導体領域であるｐ型拡散領域１２が形成されており、ｐ型拡散領域１２の外側にはｐ型拡散領域１３が形成されている。ｐ型拡散領域１２およびｐ型拡散領域１３にはＢなどのｐ型不純物が導入されており、ｐ型拡散領域１３にはｐ型拡散領域１２に比べて高濃度にｐ型不純物が導入されている。ｐ型拡散領域１２およびｐ型拡散領域１３によって、ＬＤＤ構造を有するコア用ｐＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｎ型ウェル４）に、コア用ｐＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
【００６４】
ｐ型拡散領域１３の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されたシリサイド膜８が形成されている。さらに、コア用ｎＭＩＳおよびコア用ｐＭＩＳは、Ｓｉ３Ｎ４膜１６および層間絶縁膜１７により覆われている。
【００６５】
次に、実施の形態１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタ（以後、Ｉ／Ｏ用ｎＭＩＳと記す）およびｐチャネル型ＨＫトランジスタ（以後、Ｉ／Ｏ用ｐＭＩＳと記す）の構成について、図４を用いて説明する。
【００６６】
Ｉ／Ｏ用ｎＭＩＳの構成は、前述したコア用ｎＭＩＳの構成と同じであるが、Ｉ／Ｏ用ｎＭＩＳのゲート絶縁膜５ｎｉｏを構成する酸化膜５ｓｉｏの厚さが、コア用ｎＭＩＳのゲート絶縁膜５ｎｃを構成する酸化膜５ｓｃの厚さよりも厚く形成されている。例えば半導体基板１と高誘電体膜５ｈｎとの間に形成される酸化膜５ｓｉｏの厚さは、例えば２〜６ｎｍである。
【００６７】
また、Ｉ／Ｏ用ｐＭＩＳの構成も、前述したコア用ｐＭＩＳの構成と同じであるが、Ｉ／Ｏ用ｐＭＩＳのゲート絶縁膜５ｐｉｏを構成する酸化膜５ｓｉｏの厚さが、コア用ｐＭＩＳのゲート絶縁膜５ｐｃを構成する酸化膜５ｓｃの厚さよりも厚く形成されている。例えば半導体基板１と高誘電体膜５ｈｐとの間に形成される酸化膜５ｓｉｏの厚さは、例えば２〜６ｎｍである。
【００６８】
次に、実施の形態１によるプロセッサ回路に形成されるｎチャネル型抵抗素子およびｐチャネル型抵抗素子の構成について、図５を用いて説明する。
【００６９】
ｎチャネル型抵抗素子の構成は、前述したコア用ｎＭＩＳを利用しており、酸化膜５ｓｃ、キャップ膜６ｎおよびゲート電極７の下層ゲート電極７Ｄを形成しないこと、素子分離部２上に形成すること以外は、前述したコア用ｎＭＩＳの構成と同じである。同様に、ｐチャネル型抵抗素子の構成は、前述したコア用ｐＭＩＳを利用しており、酸化膜５ｓｃ、キャップ膜６ｐおよびゲート電極７の下層ゲート電極７Ｄを形成しないこと、素子分離部２上に形成すること以外は、前述したコア用ｐＭＩＳの構成と同じである。なお、ｎチャネル型抵抗素子およびｐチャネル型抵抗素子は共にそれぞれコア用ｎＭＩＳおよびコア用ｐＭＩＳのように酸化膜５ｓｃが形成されていてもよい（図示せず）。
【００７０】
次に、実施の形態１によるコア用ｎＭＩＳの平面レイアウトについて図６を用いて説明する。図６（ａ）はコア用ｎＭＩＳのゲートを構成する積層膜を成膜した状態（ドライエッチング法により加工する前）の要部平面図であり、図６（ｂ）はコア用ｎＭＩＳのゲートを構成する積層膜をドライエッチング法により加工した後の要部平面図である。ここでは、コア用ｎＭＩＳに本願発明を適用した例について説明するが、Ｉ／Ｏ用ｎＭＩＳにも本願発明を適用できることは言うまでもない。
【００７１】
図６（ａ）に示すように、素子分離部２で囲まれた活性領域（点線で示す領域）１４に位置し、後の工程で回路動作に寄与するコア用ｎＭＩＳのゲートが形成される領域Ｇａ１には、Ｎｃｈ用ゲートスタック構造ＮＧを構成する各種膜、例えばゲート絶縁膜５ｎｃ（酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜）、キャップ膜６ｎ、およびゲート電極材料が下から順次形成されている。従って、例えばＳｉＯ２膜、ＨｆＬａＯＮ膜、ＬａＯ膜、ＴｉＮ膜、および多結晶Ｓｉ膜が積層されている。
【００７２】
これに対して、コア用ｎＭＩＳのゲートが形成される領域Ｇａ１を除いた領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する各種膜、例えばゲート絶縁膜５ｐｃ（酸化膜５ｓｃと高誘電体膜５ｈｐとの積層膜）、キャップ膜６ｐ、およびゲート電極材料が下から順次形成されている。従って、例えばＳｉＯ２膜、ＨｆＡｌＯＮ膜、ＡｌＯ膜、ＴｉＮ膜、および多結晶Ｓｉ膜が積層されている。
【００７３】
従って、上記領域Ｇａ１と上記領域ＮＧａ１との境界は、コア用ｎＭＩＳのゲート幅方向となる方向では素子分離部２と活性領域１４との境界上にあり、コア用ｎＭＩＳのゲート長方向となる方向では、上記積層膜をドライエッチング法により加工することにより形成されるコア用ｎＭＩＳのゲートＧの端部上にある。
【００７４】
上記積層膜をドライエッチング法により加工することにより形成されるコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧの平面形状を図６（ｂ）に示している。
【００７５】
素子分離部２で囲まれた活性領域１４に位置するコア用ｎＭＩＳのゲートＧは、前述の図２および図３で示したコア用ｎＭＩＳのゲート絶縁膜５ｎｃ（酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜）、キャップ膜６ｎ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＮｃｈ用ゲートスタック構造ＮＧとなる。従って、例えば活性領域１４に位置するコア用ｎＭＩＳのゲートＧは、ＳｉＯ２膜とＨｆＬａＯＮ膜との積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜からなるキャップ膜６ｎ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。
【００７６】
これに対して、素子分離部２上のコア用ｎＭＩＳのゲートＧ、およびコア用ｎＭＩＳのゲートＧの両側に形成され、このゲートＧと所定の間隔をあけて並行する複数のダミー用ゲートＤＧは、前述の図２および図３で示したコア用ｐＭＩＳのゲート絶縁膜５ｐｃ（高誘電体膜５ｈｐまたは酸化膜５ｓｃと高誘電体膜５ｈｐとの積層膜）、キャップ膜６ｐ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＰｃｈ用ゲートスタック構造ＰＧとなる。従って、例えば素子分離部２に乗り上げたコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧは、ＨｆＡｌＯＮ膜またはＳｉＯ２膜とＨｆＡｌＯＮ膜との積層膜からなるゲート絶縁膜５ｐｃ、ＡｌＯ膜からなるキャップ膜６ｐ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。
【００７７】
このように、素子分離部２で囲まれた活性領域１４に位置し、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成するゲート絶縁膜５ｎｃ（酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜）、キャップ膜６ｎ、およびゲート電極材料を成膜する。一方、上記領域Ｇａ１以外の素子分離部２上のコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧが形成される領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成するゲート絶縁膜５ｐｃ（高誘電体膜５ｈｐまたは酸化膜５ｓｃと高誘電体膜５ｈｐとの積層膜）、キャップ膜６ｐ、およびゲート電極材料を成膜する。これにより、素子分離部２で囲まれた活性領域１４に位置し、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のゲート絶縁膜５ｎｃへ素子分離部２から引き寄せられる酸素原子の供給量を減少させることができる。その結果、ゲート絶縁膜５ｎｃの酸化を防いで、コア用ｎＭＩＳのしきい値電圧の増加を抑制することができる。
【００７８】
ところで、図６（ａ）に実線で示すように、素子分離部２で囲まれた活性領域１４に位置し、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を成膜することが、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のゲート絶縁膜５ｎｃへ素子分離部２から引き寄せられる酸素原子の供給量を減少させるうえで最も効果がある。しかし、この場合、実際の半導体装置の製造工程においては、合わせずれや加工精度などにより、コア用ｎＭＩＳのゲートＧの一部にＰｃｈ用ゲートスタック構造ＰＧを構成する積層膜が含まれる危険性があり、コア用ｎＭＩＳが正常に動作しなくなるという問題が生ずる。
【００７９】
そこで、実際の半導体装置の製造工程においては、例えば図６（ａ）に一点破線で示すように、半導体装置の製造過程等における合わせ余裕を考慮して、素子分離部２で囲まれた活性領域１４に位置し、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１よりも広くＮｃｈ用ゲートスタック構造ＮＧを構成する積層膜を成膜する。すなわち、上記領域Ｇａ１と上記領域ＮＧａ１との境界を、コア用ｎＭＩＳのゲート幅方向では、素子分離部２と活性領域１４との境界から合わせ余裕を考慮した所定の寸法分を素子分離部２側へずらした位置（素子分離部２上）とし、コア用ｎＭＩＳのゲート長方向では、ゲートＧの端部から合わせ余裕を考慮した所定の寸法分を素子分離部２側へずらした位置（コア用ｎＭＩＳのゲートＧの端部と素子分離部２との間の活性領域上）とする。
【００８０】
次に、実施の形態１による半導体装置の製造方法について図７〜図２４を用いて工程順に説明する。図７〜図２４は、半導体装置に形成される回路素子のうち、コア用ｎＭＩＳ（Ｎｃｈ Ｃｏｒｅ）、コア用ｐＭＩＳ（Ｐｃｈ Ｃｏｒｅ）、Ｉ／Ｏ用ｎＭＩＳ（Ｎｃｈ Ｉ／Ｏ）、Ｉ／Ｏ用ｐＭＩＳ（Ｐｃｈ Ｉ／Ｏ）、ｎチャネル型抵抗素子（Ｎｃｈ 抵抗素子）、およびｐチャネル型抵抗素子（Ｐｃｈ 抵抗素子）の要部断面図を示している。
【００８１】
まず、図７に示すように、例えば単結晶Ｓｉに、例えばＢなどのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、ＳｉＯ２膜２０およびＳｉ３Ｎ４膜２１を順次形成する。ＳｉＯ２膜２０の厚さは、例えば１０ｎｍ程度、Ｓｉ３Ｎ４膜２１の厚さは、例えば８０ｎｍ程度である。続いて、フォトリソグラフィ法を用いて活性領域となる領域を覆うレジストパターン２２を形成する。
【００８２】
次に、図８に示すように、レジストパターン２２をマスクとして、レジストパターン２２から露出しているＳｉ３Ｎ４膜２１、ＳｉＯ２膜２０、および半導体基板１を、例えばドライエッチング法を用いて順次除去して、半導体基板１に溝２３を形成した後、レジストパターン２２を除去する。続いて、溝２３の内壁を窒化処理および酸化処理した後、半導体基板１の主面上に、溝２３を埋め込んで酸化膜２４を形成する。この酸化膜は、例えばＴＥＯＳとオゾンとをソースガスに用いたプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜、高密度プラズマＣＶＤ法を用いて形成されるＳｉＯ２膜、またはポリシラザン膜などである。続いて、熱処理を行う。この熱処理は、例えば１１００℃で実施される。
【００８３】
次に、図９に示すように、酸化膜２４の表面を、例えばＣＭＰ（Chemical Vapor Deposition）法を用いて研磨して、溝２３に酸化膜２４が埋め込まれた素子分離部２を形成する。この素子分離部２によって活性領域が分離され、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域が形成される。
【００８４】
次に、図１０に示すように、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、埋め込みｎ型ウェル２５を形成する。続いて、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｐ型不純物を選択的に導入することにより、ｐ型ウェル２６を形成する。同様に、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、ｎ型ウェル２７を形成する。
【００８５】
次に、図１１に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｉｏを形成する。酸化膜５ｓｉｏの厚さは、例えば２〜６ｎｍ程度である。続いて、コア用ｎＭＩＳ形成領域およびコア用ｐＭＩＳ形成領域の酸化膜５ｓｉｏを除去して、Ｉ／Ｏ用ｎＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に形成された酸化膜５ｓｉｏを残す。
【００８６】
次に、図１２に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｃを形成する。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。これにより、コア用ｎＭＩＳ形成領域およびコア用ｐＭＩＳ形成領域の半導体基板１の主面には酸化膜５ｓｃが形成され、Ｉ／Ｏ用ｎＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の半導体基板１の主面には酸化膜５ｓｉｏが形成される。
【００８７】
続いて、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
【００８８】
続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＡｌＯ膜２９（キャップ膜６ｐ）を堆積する。ＡｌＯ膜２９は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、ＡｌＯ膜２９上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。
【００８９】
次に、図１３に示すように、フォトリソグラフィ法を用いてコア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域を覆うレジストパターン３１を形成する。ここでは、さらに、素子分離部２で囲まれた活性領域に位置し、後の工程で、コア用ｎＭＩＳのゲートが形成される領域を除いたコア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳのゲートが形成される領域を除いたＩ／Ｏ用ｎＭＩＳ形成領域も、レジストパターン３１によって覆う。従って、コア用ｎＭＩＳ形成領域におけるレジストパターン３１の端部は、コア用ｎＭＩＳのゲート幅方向では素子分離部２と活性領域との境界上にあり、ゲート長方向では後の工程で形成されるコア用ｎＭＩＳのゲートの端部上にある。同様に、Ｉ／Ｏ用ｎＭＩＳ形成領域におけるレジストパターン３１の端部は、Ｉ／Ｏ用ｎＭＩＳのゲート幅方向では素子分離部２と活性領域との境界上にあり、ゲート長方向では後の工程で形成されるＩ／Ｏ用ｎＭＩＳのゲートの端部上にある。
【００９０】
しかし、前述したように、実際の半導体装置の製造工程においては、半導体装置の製造過程等における合わせ余裕を考慮して、コア用ｎＭＩＳ形成領域におけるレジストパターン３１の端部は、コア用ｎＭＩＳのゲート幅方向では素子分離部２と活性領域との境界から素子分離部２側へ所定の寸法分をずらした素子分離部２上にあり、ゲート長方向では後の工程で形成されるコア用ｎＭＩＳのゲートの端部から素子分離部２側へ所定の寸法分をずらした活性領域上にある。同様に、半導体装置の製造過程等における合わせ余裕を考慮して、Ｉ／Ｏ用ｎＭＩＳ形成領域におけるレジストパターン３１の端部は、Ｉ／Ｏ用ｎＭＩＳのゲート幅方向では素子分離部２と活性領域との境界から素子分離部２側へ所定の寸法分をずらした素子分離部２上にあり、ゲート長方向では後の工程で形成されるＩ／Ｏ用ｎＭＩＳのゲートの端部から素子分離部２側へ所定の寸法分をずらした活性領域上にある。
【００９１】
続いて、レジストパターン３１をマスクとして、レジストパターン３１から露出しているＡｌＯ膜２９およびＴｉＮ膜３０を除去した後、レジストパターン３１を除去する。これにより、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域にＡｌＯ膜２９およびＴｉＮ膜３０が残るが、さらに、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域でも、一部領域（後の工程で、コア用ｎＭＩＳのゲートおよびＩ／Ｏ用ｎＭＩＳのゲートが形成される領域）を除いて、ＡｌＯ膜２９およびＴｉＮ膜３０が残る。
【００９２】
次に、図１４に示すように、半導体基板１の主面上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。この熱処理により、ＡｌＯ膜２９からＡｌがＨｆＯＮ膜２８へ熱拡散して、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）となる。さらに、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域でも、一部領域（後の工程で、コア用ｎＭＩＳのゲートおよびＩ／Ｏ用ｎＭＩＳのゲートが形成される領域）を除いて、ＨｆＯＮ膜２８はＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）となる。
【００９３】
また、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の一部領域（後の工程で、コア用ｎＭＩＳのゲートおよびＩ／Ｏ用ｎＭＩＳのゲートが形成される領域）、ならびにｎチャネル型抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）となる。
【００９４】
次に、図１５に示すように、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２を除去する。なお、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２はすべて除去してもよいが、図１５ではＡｌＯ膜２９およびＬａＯ膜３２を部分的に除去せずに残している。
【００９５】
これにより、コア用ｎＭＩＳ形成領域の一部領域（後の工程で、コア用ｎＭＩＳのゲートが形成される領域）には、酸化膜５ｓｃおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）が形成され、コア用ｐＭＩＳ形成領域およびコア用ｎＭＩＳ形成領域の上記一部領域（後の工程で、コア用ｎＭＩＳのゲートが形成される領域）を除いた領域には、酸化膜５ｓｃおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）が形成される。
【００９６】
また、Ｉ／Ｏ用ｎＭＩＳ形成領域の一部領域（後の工程で、Ｉ／Ｏ用ｎＭＩＳのゲートが形成される領域）には、酸化膜５ｓｉｏおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜（ゲート絶縁膜５ｎｉｏ）が形成され、Ｉ／Ｏ用ｐＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の上記一部領域（後の工程で、Ｉ／Ｏ用ｎＭＩＳのゲートが形成される領域）を除いた領域には、酸化膜５ｓｉｏおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜（ゲート絶縁膜５ｐｉｏ）が形成される。
【００９７】
次に、図１６に示すように、半導体基板１の主面上に、例えばＴｉＮ膜３３を堆積する。ＴｉＮ膜３３は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜２０ｎｍ程度である。続いて、フォトリソグラフィ法を用いてコア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出しているｎチャネル型抵抗素子形成領域およびｐチャネル型抵抗素子形成領域のＴｉＮ膜３３、ＡｌＯ膜２９、およびＬａＯ膜３２を除去した後、レジストパターンを除去する。なお、ＡｌＯ膜２９およびＬａＯ膜３２は除去してもしなくてもよいが、図１６ではＡｌＯ膜２９およびＬａＯ膜３２を除去した場合を示している。
【００９８】
次に、図１７に示すように、半導体基板１の主面上に、例えば多結晶Ｓｉ膜３４を堆積する。多結晶Ｓｉ膜３４は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０〜８０ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。
【００９９】
次に、図１８に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、多結晶Ｓｉ膜３４、ＴｉＮ膜３３、ＬａＯ膜３２、ＡｌＯ膜２９、ＨｆＡｌＯＮ膜２８ｐ、ＨｆＬａＯＮ膜２８ｎ、酸化膜５ｓｉｏ、および酸化膜５ｓｃを加工する。
【０１００】
これにより、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）、ＡｌＯ膜２９（キャップ膜６ｐ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
【０１０１】
また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｉｏ）、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｉｏ）、ＡｌＯ膜２９（キャップ膜６ｐ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
【０１０２】
また、ｎチャネル型抵抗素子形成領域に、ＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）からなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）および多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用ゲート構造のゲートが形成され、ｐチャネル型抵抗素子形成領域に、ＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）からなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）および多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用ゲート構造のゲートが形成される。
【０１０３】
次に、図１９に示すように、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子のゲートの側壁に、例えばＳｉ３Ｎ４膜からなるオフセットサイドウォール９ａを形成する。オフセットサイドウォール９ａは、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域に、ゲートに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に、ゲートに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１０４】
次に、図２０に示すように、半導体基板１の主面上に、Ｓｉ３Ｎ４膜およびＳｉＯ２膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉ３Ｎ４膜およびＳｉＯ２膜を異方性エッチングする。これにより、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子のゲートの側壁にサイドウォール９を形成する。
【０１０５】
続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域に、ゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に、ゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
【０１０６】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ミリ秒実施される。この熱処理によって、コア用ｎＭＩＳ形成領域のｎ型拡散領域１０とｎ型拡散領域１１に導入されたｎ型不純物およびＩ／Ｏ用ｎＭＩＳ形成領域のｎ型拡散領域１０とｎ型拡散領域１１に導入されたｎ型不純物を活性化させて、それぞれのソース領域およびドレイン領域を形成する。同様に、コア用ｐＭＩＳ形成領域のｐ型拡散領域１２とｐ型拡散領域１３に導入されたｐ型不純物およびＩ／Ｏ用ｐＭＩＳ形成領域のｐ型拡散領域１２とｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、それぞれのソース領域およびドレイン領域を形成する。
【０１０７】
次に、図２１に示すように、半導体基板１の主面上に、Ｎｉ膜を形成した後、熱処理を行う。この熱処理は、例えば４５０℃で実施される。この熱処理によって、半導体基板１を構成するＳｉとＮｉ、および多結晶Ｓｉ膜３４を構成するＳｉとＮｉとを固相反応させてＮｉＳｉを形成し、続いてＨ２ＳＯ４とＨ２Ｏ２との混合溶液を用いて未反応のＮｉを除去する。これにより、コア用ｎＭＩＳのソース領域およびドレイン領域を構成するｎ型拡散領域１１の表面とゲート電極を構成する多結晶Ｓｉ膜３４の上面、コア用ｐＭＩＳのソース領域およびドレイン領域を構成するｐ型拡散領域１３の表面とゲート電極を構成する多結晶Ｓｉ膜３４の上面、Ｉ／Ｏ用ｎＭＩＳのソース領域およびドレイン領域を構成するｎ型拡散領域１１の表面とゲート電極を構成する多結晶Ｓｉ膜３４の上面、ならびにＩ／Ｏ用ｐＭＩＳのソース領域およびドレイン領域を構成するｐ型拡散領域１３の表面とゲート電極を構成する多結晶Ｓｉ膜３４の上面にＮｉＳｉ膜３６（シリサイド膜８）を形成する。ＮｉＳｉ膜３６に代えて、例えばＮiＰｔＳｉ膜などを使用することもできる。
【０１０８】
なお、ｎチャネル型抵抗素子およびｐチャネル型抵抗素子のゲート電極を構成する多結晶Ｓｉ膜３４の上面には、それぞれの抵抗素子の高抵抗化を図るために、上記ＮｉＳｉ膜３６は形成しない。
【０１０９】
続いて、半導体基板１の主面上に、Ｓｉ３Ｎ４膜３７を堆積する。Ｓｉ３Ｎ４膜３７は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０ｎｍ程度である。
【０１１０】
次に、図２２に示すように、半導体基板１の主面上に、層間絶縁膜３８を形成する。層間絶縁膜３８は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。続いて、層間絶縁膜３８の表面を、例えばＣＭＰ法を用いて平坦化した後、フォトリソグラフィ法およびドライエッチング法を用いて、Ｓｉ３Ｎ４膜３７および層間絶縁膜３８に接続孔３９を形成する。
【０１１１】
次に、図２３に示すように、接続孔３９の底面および内壁を含む層間絶縁膜３８上に、例えばスパッタリング法を用いてＴｉＮ膜４０ａを形成する。ＴｉＮ膜４０ａは、例えば後の工程で接続孔３９の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、接続孔３９の内部を埋め込むようにＷ膜４０ｂを形成する。このＷ膜４０ｂは、例えばＣＶＤ法を用いて形成される。続いて、Ｗ膜４０ｂおよびＴｉＮ膜４０ａを、例えばＣＭＰ法を用いて研磨することにより、接続孔３９の内部にプラグ４０を形成する。
【０１１２】
次に、図２４に示すように、半導体基板１の主面上に、配線用絶縁膜４１を形成する。配線用絶縁膜４１は、例えばＴＥＯＳ膜、ＳｉＣＮ膜、およびＳｉＯ２膜を順次堆積した積層膜からなる。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、配線用絶縁膜４１に配線溝４２を形成する。
【０１１３】
続いて、配線溝４２の底面および内壁を含む配線用絶縁膜４１上に、例えばスパッタリング法を用いてＣｕシード層を形成した後、めっき法により配線溝４２の内部を埋め込むようにＣｕ膜を形成する。続いて、熱処理を行った後、Ｃｕ膜およびＣｕシード層を、例えばＣＭＰ法を用いて研磨することにより、配線溝４２の内部にＣｕ膜からなる配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
【０１１４】
以上の製造工程により、実施の形態１による半導体装置（コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子）が略完成する。
【０１１５】
このように、本実施の形態１によれば、素子分離部２で囲まれた活性領域１４に位置し、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧのゲートＧを構成する積層膜を成膜することにより、素子分離部２からｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧが形成される領域Ｇａ１へ引き寄せられる酸素原子の供給量を減少させることができる。また、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧを形成した後も、ゲートＧと素子分離部２との重なり部分がほとんどないので、素子分離部２からｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧへの酸素原子の供給量を減少させることができる。これらにより、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制することができるので、ＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることができる。
【０１１６】
（実施の形態２）
本実施の形態２によるｎチャネル型ＨＫ／ＭＧトランジスタと、前述した実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタとが相違する点はゲートの平面レイアウトである。
【０１１７】
ｎチャネル型ＨＫ／ＭＧトランジスタのゲートが形成される領域へ素子分離部から引き寄せられる酸素原子の供給量を減少させるためには、素子分離部で囲まれた活性領域に位置し、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートが形成される領域のみに、Ｎｃｈ用ゲートスタック構造を構成する積層膜を成膜することが望ましい。しかし、前述した実施の形態１においても述べたように、この場合、実際の半導体装置の製造工程においては、合わせずれや加工精度などにより、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートの一部にＰｃｈ用ゲートスタック構造を構成する積層膜が含まれる危険性があり、ｎチャネル型ＨＫ／ＭＧトランジスタが正常に動作しなくなるという問題が生ずる。
【０１１８】
そこで、本実施の形態２によるｎチャネル型ＨＫ／ＭＧトランジスタでは、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向において、ｎチャネル型ＨＫ／ＭＧトランジスタが形成される活性領域と素子分離部との境界から、半導体装置の製造過程等における合わせ余裕を考慮した所定の寸法分よりも大きい距離を素子分離部側へずらした素子分離部上に、Ｎｃｈ用ゲートスタック構造を構成する積層膜とＰｃｈ用ゲートスタック構造を構成する積層膜との境界を設定する。
【０１１９】
一方、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート長方向においては、後の工程で形成されるｎチャネル型ＨＫ／ＭＧトランジスタのゲートの端部から、半導体装置の製造過程等における合わせ余裕を考慮した所定の寸法分と同じ距離を素子分離部側へずらした活性領域上に、Ｎｃｈ用ゲートスタック構造を構成する積層膜とＰｃｈ用ゲートスタック構造を構成する積層膜との境界を設定する。
【０１２０】
図２５に、実施の形態２によるコア用ｎＭＩＳの平面レイアウト図を示す。図２５（ａ）はコア用ｎＭＩＳのゲートを構成する積層膜を成膜した状態（ドライエッチング法により加工する前）の要部平面図であり、図２５（ｂ）はコア用ｎＭＩＳのゲートを構成する積層膜をドライエッチング法により加工した後の要部平面図である。ここでは、コア用ｎＭＩＳに本願発明を適用した例について説明するが、Ｉ／Ｏ用ｎＭＩＳにも本願発明を適用できることは言うまでもない。
【０１２１】
図２５（ａ）に示すように、後の工程で素子分離部２により囲まれた活性領域（点線で示す領域）１４および素子分離部２の上に連続してゲートが形成される領域Ｇａ２に、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜が形成されている。これに対して、上記領域Ｇａ２を除いた領域ＮＧａ２には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜が形成されている。
【０１２２】
コア用ｎＭＩＳのゲート幅方向となる方向では、活性領域１４と素子分離部２との境界から、半導体装置の製造過程等における合わせ余裕を考慮した所定の寸法分よりも大きい距離を素子分離部２側へずらした位置に領域Ｇａ２と領域ＮＧａ２との境界が設定されており、領域Ｇａ２と領域ＮＧａ２との境界は確実に素子分離部２上にある。また、コア用ｎＭＩＳのゲート長方向となる方向では、コア用ｎＭＩＳのゲートの端部から、半導体装置の製造過程等における合わせ余裕を考慮した所定の寸法分と同じ距離を素子分離部２側へずらした位置に領域Ｇａ２と領域ＮＧａ２との境界が設定されている。
【０１２３】
Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜およびＰｃｈ用ゲートスタック構造ＰＧを構成する積層膜をドライエッチング法により加工することにより形成されるコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧの平面形状を図２５（ｂ）に示す。
【０１２４】
図２５（ｂ）に示すように、活性領域１４および素子分離部２の上のゲートＧはＮｃｈ用ゲートスタック構造ＮＧとなる。これに対して、コア用ｎＭＩＳのゲートＧの両側に形成され、活性領域１４および素子分離部２を覆い、このゲートＧと所定の間隔をあけて並行する複数のダミー用ゲートＤＧはＰｃｈ用ゲートスタック構造ＰＧとなる。
【０１２５】
このように、本実施の形態２によれば、ｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造ＮＧのゲートＧの一部が素子分離部２上にあるため、前述した実施の形態１よりも、素子分離部２からＮｃｈ用ゲートスタック構造ＮＧのゲートＧへの酸素原子の供給量が増加する可能性はある。しかし、前述した実施の形態１よりも、特にゲート幅方向においては、ｎチャネル型ＨＫ／ＭＧトランジスタの活性領域上のゲートＧの一部にＰｃｈ用ゲートスタック構造ＰＧを構成する積層膜を含む危険性がなくなるので、半導体装置の製造工程における合わせずれや加工精度などによるｎチャネル型ＨＫ／ＭＧトランジスタの誤動作を確実に防止することができる。
【０１２６】
（実施の形態３）
本実施の形態３によるｎチャネル型ＨＫ／ＭＧトランジスタと、前述した実施の形態１によるｎチャネル型ＨＫ／ＭＧトランジスタとが相違する点は素子分離部上のゲートの構造である。
【０１２７】
すなわち、素子分離部に囲まれた活性領域上では、前述した実施の形態１と同様に、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートが形成される領域にＮｃｈ用ゲートスタック構造を構成する積層膜を成膜し、それ以外の領域にはＰｃｈ用ゲートスタック構造を構成する積層膜を成膜する。しかし、素子分離部上では、上記Ｎｃｈ用ゲートスタック構造から金属材料（キャップ膜および下層ゲート電極）を除去した多結晶Ｓｉ膜（上層ゲート電極）からなるゲート構造、または上記Ｐｃｈ用ゲートスタック構造から金属材料（例えばキャップ膜および下層ゲート電極）を除去した多結晶Ｓｉ膜（上層ゲート電極）からなるゲート構造を用いる。多結晶Ｓｉ膜には酸素原子を吸着する効果があることから、素子分離部からｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造のゲートへ引き寄せられる酸素原子の供給量を減少させることができる。
【０１２８】
図２６に、実施の形態３によるコア用ｎＭＩＳの平面レイアウト図を示す。図２６はコア用ｎＭＩＳのゲートを構成する積層膜をドライエッチング法により加工した後の要部平面図である。ここでは、コア用ｎＭＩＳに本願発明を適用した例について説明するが、Ｉ／Ｏ用ｎＭＩＳにも本願発明を適用できることは言うまでもない。
【０１２９】
図２６に示すように、素子分離部２で囲まれた活性領域１４に位置するコア用ｎＭＩＳのゲートＧは、前述の図２および図３で示したコア用ｎＭＩＳのゲート絶縁膜５ｎｃ（酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜）、キャップ膜６ｎ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＮｃｈ用ゲートスタック構造ＮＧである。一方、素子分離部２で囲まれた活性領域１４に位置し、コア用ｎＭＩＳのゲートＧの両側に形成され、このゲートＧと所定の間隔をあけて並行する複数のダミー用ゲートＤＧは、前述の図２および図３で示したコア用ｐＭＩＳのゲート絶縁膜５ｐｃ（酸化膜５ｓｃと高誘電体膜５ｈｐとの積層膜）、キャップ膜６ｐ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＰｃｈ用ゲートスタック構造ＰＧである。
【０１３０】
しかし、素子分離部２上のコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧには、上記Ｎｃｈ用ゲートスタック構造ＮＧから金属材料、すなわちキャップ膜６ｎおよび下層ゲート電極７Ｄを除去したＮｃｈ用ゲート構造ＲＮＧ、または上記Ｐｃｈ用ゲートスタック構造ＰＧから金属材料、すなわちキャップ膜６ｐおよび下層ゲート電極７Ｄを除去したＰｃｈ用ゲート構造ＲＰＧを用いる。
【０１３１】
Ｎｃｈ用ゲート構造ＲＮＧは、例えば前述の図５に示したｎチャネル型抵抗素子のゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）およびゲート電極７（上層ゲート電極７Ｕ）からなるゲート構造と同じであり、Ｐｃｈ用ゲート構造ＲＰＧは、例えば前述の図５に示したｐチャネル型抵抗素子のゲート絶縁膜５ｐｃ（高誘電体膜５ｈｐ）およびゲート電極７（上層ゲート電極７Ｕ）からなるゲート構造と同じである。すなわち、素子分離部２上のコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧには、ｎチャネル型抵抗素子のＮｃｈ用ゲート構造ＲＮＧのゲート、またはｐチャネル型抵抗素子のＰｃｈ用ゲート構造ＲＰＧのゲートを用いる。
【０１３２】
従って、活性領域１４に位置するコア用ｎＭＩＳのゲートＧは、例えばＳｉＯ２膜とＨｆＬａＯＮ膜との積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜からなるキャップ膜６ｎ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。また、活性領域１４に位置するダミー用ゲートＤＧは、例えばＨｆＡｌＯＮ膜からなるゲート絶縁膜５ｐｃ、ＡｌＯ膜からなるキャップ膜６ｐ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。一方、素子分離部２上に位置するコア用ｎＭＩＳのゲートＧおよびダミー用ゲートＤＧは、例えばＨｆＬａＯＮ膜からなるゲート絶縁膜５ｎｃおよび多結晶Ｓｉ膜からなるゲート電極７、またはＨｆＡｌＯＮ膜からなるゲート絶縁膜５ｐｃおよび多結晶Ｓｉ膜からなるゲート電極７で形成される。
【０１３３】
このように、本実施の形態３によれば、素子分離部２で囲まれた活性領域１４において、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧが形成される領域には、Ｎｃｈ用ゲートスタック構造ＮＧのゲートＧを構成する積層膜を成膜し、それ以外の領域には、Ｐｃｈ用ゲートスタック構造ＰＧのゲートＧを構成する積層膜を成膜する。さらに、素子分離部２上には、Ｎｃｈ用ゲートスタック構造ＮＧから金属材料を除去した多結晶Ｓｉ膜またはＰｃｈ用ゲートスタック構造ＰＧから金属材料を除去した多結晶Ｓｉ膜を成膜する。これにより、素子分離部２からｎチャネル型ＨＫ／ＭＧトランジスタのゲートＧが形成される領域へ引き寄せられる酸素原子の供給量を減少させることができるので、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制することができる。
【０１３４】
（実施の形態４）
本願発明に適用されるＨＫ／ＭＧトランジスタの構造は、前述した実施の形態１で説明したコア用トランジスタまたはＩ／Ｏ用トランジスタに限定されるものではない。実施の形態４によるコア用トランジスタおよびＩ／Ｏ用トランジスタが、前述した実施の形態１によるコア用トランジスタおよびＩ／Ｏ用トランジスタと相違する点はゲート構造であり、実施の形態４によるコア用トランジスタおよびＩ／Ｏ用トランジスタでは、それぞれのゲート電極を金属膜により構成している。
【０１３５】
すなわち、実施の形態４では、コア用トランジスタおよびＩ／Ｏ用トランジスタのｎＭＩＳは、酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＬａＯＮ膜）との積層膜からなるゲート絶縁膜、キャップ膜（ＬａＯ膜）、および下層ゲート電極（ＴｉＮ膜）と中層ゲート電極（ｐＭＩＳ用の仕事関数調整用金属膜）と上層ゲート電極（金属膜）との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートを有している。また、コア用トランジスタおよびＩ／Ｏ用トランジスタのｐＭＩＳは、酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＯＮ膜）との積層膜からなるゲート絶縁膜、中層ゲート電極（ｐＭＩＳ用の仕事関数調整用金属膜）と上層ゲート電極（金属膜）との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートを有している。
【０１３６】
このような金属膜のみでゲート電極を構成するＨＫ／ＭＧトランジスタにおいても、本願発明を適用することが可能であり、前述した実施の形態１と同様の効果を得ることができる。
【０１３７】
次に、実施の形態４による半導体装置の製造方法について図３１〜図３７を用いて工程順に説明する。図３１〜図３７は、半導体装置に形成される回路素子のうち、コア用ｎＭＩＳ（Ｎｃｈ Ｃｏｒｅ）、コア用ｐＭＩＳ（Ｐｃｈ Ｃｏｒｅ）、Ｉ／Ｏ用ｎＭＩＳ（Ｎｃｈ Ｉ／Ｏ）、Ｉ／Ｏ用ｐＭＩＳ（Ｐｃｈ Ｉ／Ｏ）、および抵抗素子（抵抗素子）のゲート長方向に沿った要部断面図を示している。
【０１３８】
まず、前述した実施例１と同様の製造工程によって、半導体基板１に、素子分離部２を形成し、この素子分離部２によって活性領域を分離して、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域を形成する。続いて、埋め込みｎ型ウェル２５、ｐ型ウェル２６、およびｎ型ウェル２７を形成する。
【０１３９】
さらに、図３１に示すように、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜（後の熱処理によりＨｆＬａＯＮ膜２８ｎとなる）との積層膜からなるゲート絶縁膜、ＬａＯ膜３２、ＴｉＮ膜５０と多結晶Ｓｉ膜５１との積層膜からなるダミーゲート電極、およびダミー絶縁膜５２により構成されるダミーゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、多結晶Ｓｉ膜５１からなるダミーゲート電極、およびダミー絶縁膜５２により構成されるダミーゲートが形成される。
【０１４０】
また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜（後の熱処理によりＨｆＬａＯＮ膜２８ｎとなる）との積層膜からなるゲート絶縁膜、ＬａＯ膜３２、ＴｉＮ膜５０と多結晶Ｓｉ膜５１からなるダミーゲート電極、およびダミー絶縁膜５２により構成されるダミーゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、多結晶Ｓｉ膜５１からなるダミーゲート電極、およびダミー絶縁膜５２により構成されるダミーゲートが形成される。
【０１４１】
また、抵抗素子領域に、ＨｆＯＮ膜２８からなるゲート絶縁膜、多結晶Ｓｉ膜５１からなるゲート電極、およびダミー絶縁膜５２により構成されるゲートが形成される。
【０１４２】
次に、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、およびＩ／Ｏ用ｐＭＩＳのダミーゲート、ならびに抵抗素子のゲートの側壁に、例えばＳｉ３Ｎ４膜またはＳｉＯ２からなるオフセットサイドウォール９ａを形成する。続いて、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域に、ダミーゲートおよびオフセットサイドウォール９ａに対して自己整合的にｎ型拡散領域１０を形成する。同様に、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に、ダミーゲートおよびオフセットサイドウォール９ａに対して自己整合的にｐ型拡散領域１２を形成する。
【０１４３】
次に、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、およびＩ／Ｏ用ｐＭＩＳのダミーゲート、ならびに抵抗素子のゲートの側壁にオフセットサイドウォール９ａを介してサイドウォール９を形成する。続いて、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域に、ダミーゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。同様に、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に、ダミーゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。
【０１４４】
次に、熱処理を行う。この熱処理によって、ｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化させて、コア用ｎＭＩＳおよびＩ／Ｏ用ｎＭＩＳのそれぞれのソース領域およびドレイン領域を形成し、ｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、コア用ｐＭＩＳおよびＩ／Ｏ用ｐＭＩＳのそれぞれのソース領域およびドレイン領域を形成する。また、同時に、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜へ熱拡散して、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域のＨｆＯＮ膜はＨｆＬａＯＮ膜２８ｎとなる。このとき、ＬａＯ膜３２が残るように熱処理を行っても良いが、ＬａＯ膜３２のすべてが反応するように熱処理を行っても良い。以降の図では、ＬａＯ膜３２が一部残る場合を図示している。
【０１４５】
次に、ソース領域およびドレイン領域の表面にＮｉＳｉ膜３６を形成する。ＮｉＳｉ膜３６に代えて、例えばＮｉＰｔＳｉ膜などを使用することもできる。
【０１４６】
次に、図３２に示すように、半導体基板１の主面上に、Ｓｉ３Ｎ４膜３７を堆積する。Ｓｉ３Ｎ４膜３７は、例えばＣＶＤ法を用いて形成される。続いて、Ｓｉ３Ｎ４膜３７上に層間絶縁膜３８を形成し、その表面を、例えばＣＭＰ法を用いて平坦化する。層間絶縁膜３８は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。
【０１４７】
次に、図３３に示すように、多結晶Ｓｉ膜５１が露出するまで、層間絶縁膜３８、Ｓｉ３Ｎ４膜３７、およびダミー絶縁膜５２を、例えばＣＭＰ法を用いて研磨する。
【０１４８】
次に、図３４に示すように、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域の多結晶Ｓｉ膜５１を除去する。このとき、抵抗素子領域はレジスト膜等で覆っておく。これにより、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域のそれぞれのダミーゲートが形成された箇所には、凹部５５が形成され、抵抗素子領域の多結晶Ｓｉ膜５１は残存する。コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の凹部５５の底面には、ＴｉＮ膜５０が露出しており、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の凹部５５の底面には、ＨｆＯＮ膜２８が露出している。
【０１４９】
次に、図３５に示すように、半導体基板１の主面上に、コア用ｐＭＩＳおよびＩ／Ｏ用ｐＭＩＳの仕事関数を調整するための第１金属膜５６を堆積する。第１金属膜５６は、例えばＴｉＮ膜である。その厚さは、例えば１５ｎｍであり、凹部５５の内部を完全に埋め込まない厚さである。続いて、第１金属膜５６上に、凹部５５の内部を埋め込むように第２金属膜５７を形成する。第２金属膜５７は、例えばＡｌを含む金属膜であり、その厚さは、例えば１００ｎｍである。
【０１５０】
次に、図３６に示すように、第１金属膜５６および第２金属膜５７を、例えばＣＭＰ法を用いて研磨することにより、凹部５５の内部に第１金属膜５６および第２金属膜５７を埋め込む。
【０１５１】
これにより、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎ（高誘電体膜）との積層膜からなるゲート絶縁膜、ＬａＯ膜３２（キャップ膜）、およびＴｉＮ膜５０（下層ゲート電極）と第１金属膜５６（中層ゲート電極）と第２金属膜５７（上層ゲート電極）との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８（高誘電体膜）との積層膜からなるゲート絶縁膜、および第１金属膜５６（中層ゲート電極）と第２金属膜５７（上層ゲート電極）との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
【０１５２】
また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＬａＯＮ膜２８ｎとの積層膜からなるゲート絶縁膜、ＬａＯ膜３２、およびＴｉＮ膜５０と第１金属膜５６と第２金属膜５７との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、および第１金属膜５６と第２金属膜５７との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
【０１５３】
また、抵抗素子形成領域に、ＨｆＯＮ膜２８からなるゲート絶縁膜、および多結晶Ｓｉ膜５１からなるゲート電極により構成されるＮｃｈ用ゲート構造のゲートが形成される。
【０１５４】
次に、図３７に示すように、半導体基板１の主面上に、層間絶縁膜５８を形成した後、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜３８，５８およびＳｉ３Ｎ４膜３７に接続孔３９を形成する。続いて、接続孔３９の内部にプラグ４０を形成した後、配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
【０１５５】
以上の製造工程により、実施の形態４による半導体装置（コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、および抵抗素子）が略完成する。
【０１５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１５７】
本発明は、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置およびその製造に適用することができる。
【符号の説明】
【０１５８】
１ 半導体基板
２ 素子分離部
３ ｐ型ウェル
４ ｎ型ウェル
５ｎｃ，５ｎｉｏ，５ｐｃ，５ｐｉｏ ゲート絶縁膜
５ｓｃ，５ｓｉｏ 酸化膜
５ｈｎ，５ｈｐ 高誘電体膜
６ｎ，６ｐ キャップ膜
７ ゲート電極
７Ｄ 下層ゲート電極
７Ｕ 上層ゲート電極
８ シリサイド膜
９ａ オフセットサイドウォール
９ サイドウォール
１０ ｎ型拡散領域
１１ ｎ型拡散領域
１２ ｐ型拡散領域
１３ ｐ型拡散領域
１４ 活性領域
１６ Ｓｉ３Ｎ４膜
１７ 層間絶縁膜
２０ ＳｉＯ２膜
２１ Ｓｉ３Ｎ４膜
２２ レジストパターン
２３ 溝
２４ 酸化膜
２５ 埋め込みｎ型ウェル
２６ ｐ型ウェル
２７ ｎ型ウェル
２８ ＨｆＯＮ膜
２８ｐ ＨｆＡｌＯＮ膜
２８ｎ ＨｆＬａＯＮ膜
２９ ＡｌＯ膜
３０ ＴｉＮ膜
３１ レジストパターン
３２ ＬａＯ膜
３３ ＴｉＮ膜
３４ 多結晶Ｓｉ膜
３６ ＮｉＳｉ膜
３７ Ｓｉ３Ｎ４膜
３８ 層間絶縁膜
３９ 接続孔
４０ プラグ
４０ａ ＴｉＮ膜
４０ｂ Ｗ膜
４１ 配線用絶縁膜
４２ 配線溝
４３ 配線
５０ ＴｉＮ膜
５１ 多結晶Ｓｉ膜
５２ ダミー絶縁膜
５５ 凹部
５６ 第１金属膜
５７ 第２金属膜
５８ 層間絶縁膜
Ｃ１ 半導体装置
Ｃ２ メモリ回路
Ｃ３ プロセッサ回路
Ｃ４ Ｉ／Ｏ回路
Ｃ５ 周辺装置
ＤＧ ダミー用ゲート
Ｇ ゲート
Ｇａ１，Ｇａ２ 領域
ＩＳ 素子分離部
Ｌ 素子分離部の幅
ＮＧ Ｎｃｈ用ゲートスタック構造
ＮＧａ１，ＮＧａ２ 領域
ＯＤｘ 素子分離部の幅
ＰＧ Ｐｃｈ用ゲートスタック構造
ＲＮＧ Ｎｃｈ用ゲート構造
３１ レジストパターン
ＲＰＧ Ｐｃｈ用ゲート構造
ＳＡ，ＳＢ 距離
Ｗｄ ゲート幅
【特許請求の範囲】
【請求項１】
ｎチャネル型電界効果トランジスタを有する半導体装置であって、
半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、
前記半導体基板の主面に形成され、前記素子分離部に囲まれた活性領域と、
前記活性領域および前記素子分離部の上に連続して形成された所定のゲート幅を有するゲート電極と、
前記ゲート電極と前記活性領域との間に形成されたＬａとＨｆとを含む第１絶縁膜と、
前記ゲート電極と前記素子分離部との間に形成された、Ｈｆを含み、Ｌａを含まないまたは前記第１絶縁膜よりもＬａの濃度が低い第２絶縁膜と、
前記ゲート電極の下の前記活性領域に形成されたチャネル領域と、
前記チャネル領域を挟んで、前記ゲート電極の両側の前記活性領域に形成されたｎ型導電性を示すソース領域およびドレイン領域と、
を含み、さらに、
前記ゲート電極と所定の間隔をあけて並行して形成され、その一部が前記ゲート電極のゲート長方向における前記ゲート電極の端部と前記素子分離部との間の前記活性領域の上に形成されたダミー用ゲートと、
前記ダミー用ゲートと前記活性領域との間に形成され、Ｈｆを含み、Ｌａを含まないまたは前記第１絶縁膜よりもＬａの濃度が低い前記第２絶縁膜と、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記活性領域と前記第１絶縁膜との間に、酸化膜が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第１絶縁膜と前記ゲート電極との間にＬａＯ膜が形成され、前記第２絶縁膜と前記ゲート電極との間にＡｌＯ膜が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１絶縁膜および前記第２絶縁膜は、ＳｉＯ２よりも比誘電率が高い絶縁膜であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記ゲート電極は、金属膜の上に多結晶Ｓｉ膜を重ねた積層膜からなることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記素子分離部の上にあることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記活性領域の上に形成された前記ゲート電極は、金属膜の上に多結晶Ｓｉ膜を重ねた積層膜からなり、前記素子分離部の上に形成された前記ゲート電極は、多結晶Ｓｉ膜からなることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記活性領域の上に形成された前記ゲート電極および前記ダミー用ゲートは、金属膜の上に多結晶Ｓｉ膜を重ねた積層膜からなり、前記素子分離部の上に形成された前記ゲート電極および前記ダミー用ゲートは、多結晶Ｓｉ膜からなることを特徴とする半導体装置。
【請求項９】
ｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面の活性領域の周囲に、酸素原子を含む絶縁膜からなる素子分離部を形成する工程と、
（ｂ）前記活性領域の表面に第１酸化膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記活性領域上および前記素子分離部上にＨｆを含む第３絶縁膜を形成する工程と、
（ｄ）前記活性領域内の後の工程でゲート電極が形成される第１幅を有する第１領域の前記第３絶縁膜上にＬａを含む第１キャップ膜を形成する工程と、
（ｅ）前記活性領域内の前記第１領域を除いた第２領域および前記素子分離部が形成された第３領域の前記第３絶縁膜上にＡｌを含む第２キャップ膜を形成する工程と、
（ｆ）熱処理を行い、前記第１キャップ膜に含まれるＬａを前記第１領域の前記第３絶縁膜に拡散させて、ＬａとＨｆとを含む第１絶縁膜を形成し、前記第２キャップ膜に含まれるＡｌを前記第２領域および前記第３領域の前記第３絶縁膜に拡散させて、ＡｌとＨｆとを含む第２絶縁膜を形成する工程と、
（ｇ）前記第１絶縁膜および前記第２絶縁膜の上に金属膜および多結晶Ｓｉ膜を順次形成する工程と、
（ｈ）エッチングによって、前記多結晶Ｓｉ膜と前記金属膜とからなるゲート電極を前記活性領域および前記素子分離部の上に連続して形成し、前記ゲート電極と前記第１領域の前記活性領域との間に前記第１絶縁膜と前記第１酸化膜からなる第１ゲート絶縁膜を形成し、前記ゲート電極と前記素子分離部との間に前記第２絶縁膜からなる第２ゲート絶縁膜を形成する工程と、
（ｉ）前記ゲート電極の両側の前記活性領域に不純物を導入して、ソース領域およびドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記（ｈ）工程は、
（ｈ１）前記エッチングによって、前記多結晶Ｓｉ膜と前記金属膜とからなるダミー用ゲートを、前記活性領域および前記素子分離部の上に連続してかつ前記ゲート電極と所定の間隔をあけて並行して形成し、前記ダミー用ゲートと前記第２領域の前記活性領域との間に前記第２絶縁膜と前記第１酸化膜からなる第３ゲート絶縁膜を形成し、前記ダミー用ゲートと前記素子分離部との間に前記第２絶縁膜からなる前記第２ゲート絶縁膜を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記第１絶縁膜および前記第２絶縁膜は、ＳｉＯ２よりも比誘電率が高い絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記素子分離部の上にあることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記活性領域と前記素子分離部との境界から合わせ余裕を考慮した所定の寸法分と同じ距離を前記素子分離部側へずらした位置にあることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記活性領域と前記素子分離部との境界から合わせ余裕を考慮した所定の寸法分よりも大きい距離を前記素子分離部側へずらした位置にあることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法において、前記ゲート電極のゲート長方向における前記第１領域の前記第１幅は、前記ゲート電極のゲート長方向の幅に、合わせ余裕を考慮した所定の寸法分を加えた幅であることを特徴とする半導体装置の製造方法。
【請求項１６】
ｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面の活性領域の周囲に、酸素原子を含む絶縁膜からなる素子分離部を形成する工程と、
（ｂ）前記活性領域の表面に第１酸化膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記活性領域上および前記素子分離上にＨｆを含む第３絶縁膜を形成する工程と、
（ｄ）前記活性領域内の後の工程でゲート電極が形成される第１幅を有する第１領域の前記第３絶縁膜上にＬａを含む第１キャップ膜を形成する工程と、
（ｅ）前記活性領域内の前記第１領域を除いた第２領域および前記素子分離部が形成された第３領域の前記第３絶縁膜上にＡｌを含む第２キャップ膜を形成する工程と、
（ｆ）熱処理を行い、前記第１キャップ膜に含まれるＬａを前記第１領域の前記第３絶縁膜に拡散させて、ＬａとＨｆとを含む第１絶縁膜を形成し、前記第２キャップ膜に含まれるＡｌを前記第２領域および前記第３領域の前記第３絶縁膜に拡散させて、ＡｌとＨｆとを含む第２絶縁膜を形成する工程と、
（ｇ）前記活性領域の前記第１絶縁膜および前記第２絶縁膜の上に金属膜および多結晶Ｓｉ膜を順次形成し、前記素子分離部の前記第２絶縁膜の上に前記多結晶Ｓｉ膜を形成する工程と、
（ｈ）エッチングによって、前記活性領域では前記多結晶Ｓｉ膜と前記金属膜とからなり、前記素子分離部では前記多結晶Ｓｉ膜からなるゲート電極を前記活性領域および前記素子分離部の上に連続して形成し、前記ゲート電極と前記第１領域の前記活性領域との間に前記第１絶縁膜と前記第１酸化膜からなる第１ゲート絶縁膜を形成し、前記ゲート電極と前記素子分離部との間に前記第２絶縁膜からなる第２ゲート絶縁膜を形成する工程と、
（ｉ）前記ゲート電極の両側の前記活性領域に不純物を導入して、ソース領域およびドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記（ｈ）工程は、
（ｈ１）前記エッチングによって、前記活性領域では前記多結晶Ｓｉ膜と前記金属膜とからなり、前記素子分離部では前記多結晶Ｓｉ膜からなるダミー用ゲートを、前記活性領域および前記素子分離部の上に連続してかつ前記ゲート電極と所定の間隔をあけて並行して形成し、前記ダミー用ゲートと前記第２領域の前記活性領域との間に前記第２絶縁膜と前記第１酸化膜からなる第３ゲート絶縁膜を形成し、前記ダミー用ゲートと前記素子分離部との間に前記第２絶縁膜からなる前記第２ゲート絶縁膜を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、前記第１絶縁膜および前記第２絶縁膜は、ＳｉＯ２よりも比誘電率が高い絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記素子分離部の上にあることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記活性領域と前記素子分離部との境界から合わせ余裕を考慮した所定の寸法分と同じ距離を前記素子分離部側へずらした位置にあることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１６記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記活性領域と前記素子分離部との境界から合わせ余裕を考慮した所定の寸法分よりも大きい距離を前記素子分離部側へずらした位置にあることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１６記載の半導体装置の製造方法において、前記ゲート電極のゲート長方向における前記第１領域の前記第１幅は、前記ゲート電極のゲート長方向の幅に、合わせ余裕を考慮した所定の寸法分を加えた幅であることを特徴とする半導体装置の製造方法。
【請求項１】
ｎチャネル型電界効果トランジスタを有する半導体装置であって、
半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、
前記半導体基板の主面に形成され、前記素子分離部に囲まれた活性領域と、
前記活性領域および前記素子分離部の上に連続して形成された所定のゲート幅を有するゲート電極と、
前記ゲート電極と前記活性領域との間に形成されたＬａとＨｆとを含む第１絶縁膜と、
前記ゲート電極と前記素子分離部との間に形成された、Ｈｆを含み、Ｌａを含まないまたは前記第１絶縁膜よりもＬａの濃度が低い第２絶縁膜と、
前記ゲート電極の下の前記活性領域に形成されたチャネル領域と、
前記チャネル領域を挟んで、前記ゲート電極の両側の前記活性領域に形成されたｎ型導電性を示すソース領域およびドレイン領域と、
を含み、さらに、
前記ゲート電極と所定の間隔をあけて並行して形成され、その一部が前記ゲート電極のゲート長方向における前記ゲート電極の端部と前記素子分離部との間の前記活性領域の上に形成されたダミー用ゲートと、
前記ダミー用ゲートと前記活性領域との間に形成され、Ｈｆを含み、Ｌａを含まないまたは前記第１絶縁膜よりもＬａの濃度が低い前記第２絶縁膜と、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記活性領域と前記第１絶縁膜との間に、酸化膜が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第１絶縁膜と前記ゲート電極との間にＬａＯ膜が形成され、前記第２絶縁膜と前記ゲート電極との間にＡｌＯ膜が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１絶縁膜および前記第２絶縁膜は、ＳｉＯ２よりも比誘電率が高い絶縁膜であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記ゲート電極は、金属膜の上に多結晶Ｓｉ膜を重ねた積層膜からなることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記素子分離部の上にあることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記活性領域の上に形成された前記ゲート電極は、金属膜の上に多結晶Ｓｉ膜を重ねた積層膜からなり、前記素子分離部の上に形成された前記ゲート電極は、多結晶Ｓｉ膜からなることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記活性領域の上に形成された前記ゲート電極および前記ダミー用ゲートは、金属膜の上に多結晶Ｓｉ膜を重ねた積層膜からなり、前記素子分離部の上に形成された前記ゲート電極および前記ダミー用ゲートは、多結晶Ｓｉ膜からなることを特徴とする半導体装置。
【請求項９】
ｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面の活性領域の周囲に、酸素原子を含む絶縁膜からなる素子分離部を形成する工程と、
（ｂ）前記活性領域の表面に第１酸化膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記活性領域上および前記素子分離部上にＨｆを含む第３絶縁膜を形成する工程と、
（ｄ）前記活性領域内の後の工程でゲート電極が形成される第１幅を有する第１領域の前記第３絶縁膜上にＬａを含む第１キャップ膜を形成する工程と、
（ｅ）前記活性領域内の前記第１領域を除いた第２領域および前記素子分離部が形成された第３領域の前記第３絶縁膜上にＡｌを含む第２キャップ膜を形成する工程と、
（ｆ）熱処理を行い、前記第１キャップ膜に含まれるＬａを前記第１領域の前記第３絶縁膜に拡散させて、ＬａとＨｆとを含む第１絶縁膜を形成し、前記第２キャップ膜に含まれるＡｌを前記第２領域および前記第３領域の前記第３絶縁膜に拡散させて、ＡｌとＨｆとを含む第２絶縁膜を形成する工程と、
（ｇ）前記第１絶縁膜および前記第２絶縁膜の上に金属膜および多結晶Ｓｉ膜を順次形成する工程と、
（ｈ）エッチングによって、前記多結晶Ｓｉ膜と前記金属膜とからなるゲート電極を前記活性領域および前記素子分離部の上に連続して形成し、前記ゲート電極と前記第１領域の前記活性領域との間に前記第１絶縁膜と前記第１酸化膜からなる第１ゲート絶縁膜を形成し、前記ゲート電極と前記素子分離部との間に前記第２絶縁膜からなる第２ゲート絶縁膜を形成する工程と、
（ｉ）前記ゲート電極の両側の前記活性領域に不純物を導入して、ソース領域およびドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記（ｈ）工程は、
（ｈ１）前記エッチングによって、前記多結晶Ｓｉ膜と前記金属膜とからなるダミー用ゲートを、前記活性領域および前記素子分離部の上に連続してかつ前記ゲート電極と所定の間隔をあけて並行して形成し、前記ダミー用ゲートと前記第２領域の前記活性領域との間に前記第２絶縁膜と前記第１酸化膜からなる第３ゲート絶縁膜を形成し、前記ダミー用ゲートと前記素子分離部との間に前記第２絶縁膜からなる前記第２ゲート絶縁膜を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記第１絶縁膜および前記第２絶縁膜は、ＳｉＯ２よりも比誘電率が高い絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記素子分離部の上にあることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記活性領域と前記素子分離部との境界から合わせ余裕を考慮した所定の寸法分と同じ距離を前記素子分離部側へずらした位置にあることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記活性領域と前記素子分離部との境界から合わせ余裕を考慮した所定の寸法分よりも大きい距離を前記素子分離部側へずらした位置にあることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法において、前記ゲート電極のゲート長方向における前記第１領域の前記第１幅は、前記ゲート電極のゲート長方向の幅に、合わせ余裕を考慮した所定の寸法分を加えた幅であることを特徴とする半導体装置の製造方法。
【請求項１６】
ｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面の活性領域の周囲に、酸素原子を含む絶縁膜からなる素子分離部を形成する工程と、
（ｂ）前記活性領域の表面に第１酸化膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記活性領域上および前記素子分離上にＨｆを含む第３絶縁膜を形成する工程と、
（ｄ）前記活性領域内の後の工程でゲート電極が形成される第１幅を有する第１領域の前記第３絶縁膜上にＬａを含む第１キャップ膜を形成する工程と、
（ｅ）前記活性領域内の前記第１領域を除いた第２領域および前記素子分離部が形成された第３領域の前記第３絶縁膜上にＡｌを含む第２キャップ膜を形成する工程と、
（ｆ）熱処理を行い、前記第１キャップ膜に含まれるＬａを前記第１領域の前記第３絶縁膜に拡散させて、ＬａとＨｆとを含む第１絶縁膜を形成し、前記第２キャップ膜に含まれるＡｌを前記第２領域および前記第３領域の前記第３絶縁膜に拡散させて、ＡｌとＨｆとを含む第２絶縁膜を形成する工程と、
（ｇ）前記活性領域の前記第１絶縁膜および前記第２絶縁膜の上に金属膜および多結晶Ｓｉ膜を順次形成し、前記素子分離部の前記第２絶縁膜の上に前記多結晶Ｓｉ膜を形成する工程と、
（ｈ）エッチングによって、前記活性領域では前記多結晶Ｓｉ膜と前記金属膜とからなり、前記素子分離部では前記多結晶Ｓｉ膜からなるゲート電極を前記活性領域および前記素子分離部の上に連続して形成し、前記ゲート電極と前記第１領域の前記活性領域との間に前記第１絶縁膜と前記第１酸化膜からなる第１ゲート絶縁膜を形成し、前記ゲート電極と前記素子分離部との間に前記第２絶縁膜からなる第２ゲート絶縁膜を形成する工程と、
（ｉ）前記ゲート電極の両側の前記活性領域に不純物を導入して、ソース領域およびドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記（ｈ）工程は、
（ｈ１）前記エッチングによって、前記活性領域では前記多結晶Ｓｉ膜と前記金属膜とからなり、前記素子分離部では前記多結晶Ｓｉ膜からなるダミー用ゲートを、前記活性領域および前記素子分離部の上に連続してかつ前記ゲート電極と所定の間隔をあけて並行して形成し、前記ダミー用ゲートと前記第２領域の前記活性領域との間に前記第２絶縁膜と前記第１酸化膜からなる第３ゲート絶縁膜を形成し、前記ダミー用ゲートと前記素子分離部との間に前記第２絶縁膜からなる前記第２ゲート絶縁膜を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、前記第１絶縁膜および前記第２絶縁膜は、ＳｉＯ２よりも比誘電率が高い絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記素子分離部の上にあることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記活性領域と前記素子分離部との境界から合わせ余裕を考慮した所定の寸法分と同じ距離を前記素子分離部側へずらした位置にあることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１６記載の半導体装置の製造方法において、前記ゲート電極のゲート幅方向における前記第１絶縁膜と前記第２絶縁膜との境界は、前記活性領域と前記素子分離部との境界から合わせ余裕を考慮した所定の寸法分よりも大きい距離を前記素子分離部側へずらした位置にあることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１６記載の半導体装置の製造方法において、前記ゲート電極のゲート長方向における前記第１領域の前記第１幅は、前記ゲート電極のゲート長方向の幅に、合わせ余裕を考慮した所定の寸法分を加えた幅であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２０１２−１１９３８３（Ｐ２０１２−１１９３８３Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２６５４０３（Ｐ２０１０−２６５４０３）
【出願日】平成２２年１１月２９日（２０１０．１１．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１１月２９日（２０１０．１１．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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