【課題】トンネルＦＥＴのオン電流の劣化を抑制しつつ、オフ電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、溝が形成された基板と、前記基板上の前記溝に隣接する位置にゲート絶縁膜を介して形成され、前記溝の反対側に位置する第１側面と、前記溝側に位置する第２側面とを有するゲート電極とを備える。さらに、前記装置は、前記ゲート電極の前記第１側面に形成された第１の側壁絶縁膜と、前記ゲート電極の前記第２側面と前記溝の側面に形成された第２の側壁絶縁膜とを備える。さらに、前記装置は、前記基板内において、前記ゲート電極の前記第１側面に対し前記第１の側壁絶縁膜側に形成された、第１導電型のソース領域と、前記基板内において、前記ゲート電極の前記第２側面と前記溝の側面に対し前記第２の側壁絶縁膜側に形成された、第２導電型のドレイン領域とを備える。 （もっと読む）

【課題】電極材料が拡散するのを抑制し、特性の向上を実現する。
【解決手段】半導体装置を、ゲート電極３とゲート絶縁膜２との間、Ａｌ含有オーミック電極４、５とＡｕ配線９との間、及び、ゲート電極３の下方及びＡｌ含有オーミック電極４、５の上方、のいずれかに設けられ、第１ＴａＮ層６Ａ、Ｔａ層６Ｂ、第２ＴａＮ層６Ｃを順に積層した構造を有する電極材料拡散抑制層６を備えるものとする。 （もっと読む）

【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】Ｇｅ半導体層に、極浅かつ高濃度のキャリアからなるｎ型不純物領域を形成する。
【解決手段】ｎ型とｐ型のうちの一方の導電型の半導体基板と、半導体基板表面に選択的に設けられ、一方の導電型と異なる導電型の一対の不純物拡散領域と、一対の不純物拡散領域により挟まれた半導体基板上に設けられたゲート絶縁層と、ゲート絶縁層の上に設けられたゲート電極とを備え、不純物拡散領域の少なくとも一部は、基板に含まれる不純物と同じ導電型で、かつ基板の不純物濃度より高い不純物濃度を有する。 （もっと読む）

【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】微細化されたＭＩＳＦＥＴのゲート電極の加工精度を向上することができる技術を提供する。
【解決手段】シリコン上にニッケルプラチナ合金膜を形成する（Ｓ１０１）。そして、第１加熱処理を実施する（Ｓ１０２）。このとき、第１加熱処理において、加熱温度は２５０℃〜２７０℃であり、加熱時間は３０秒未満である。続いて、未反応のニッケルプラチナ合金膜を除去する（Ｓ１０３）。その後、第２加熱処理を実施する（Ｓ１０４）。このとき、第２加熱処理において、加熱温度は、４５０℃〜６００℃である。 （もっと読む）

【課題】工程増を招くことなく、極めて高い歩留まりでゲート電極について均一で十分なフル・シリサイド化を確実に実現する。
【解決手段】ゲート電極１０４ａ，１０４ｂ及びソース／ドレイン領域１０７ａ，１０７ｂのＮｉシリサイド化を行うに際して、１回目のＮｉシリサイド化の後に１回目のｍsecアニール処理であるフラッシュランプアニール処理を行い、２回目のＮｉシリサイド化、更には必要であれば２回目のフラッシュランプアニール処理を行って、ソース／ドレイン領域１０７ａ，１０７ｂ上には１回目のフラッシュランプアニール処理で形成されたＮｉＳｉ層１１１ｂを維持した状態で、フル・シリサイドゲート電極１１５ａ，１１５ｂを形成する。 （もっと読む）

【課題】メタルゲート電極を有するｐチャネル型電界効果トランジスタにおいて、所望するしきい値電圧を安定して得ることのできる技術を提供する。
【解決手段】半導体基板１上に形成されたＨｆＳｉＯＮ膜からなるゲート絶縁膜５ｈ上に、Ｍｅ−Ｏ−Ａｌ−Ｏ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＯ_ｙ（０．２≦ｘ≦０．７５、０．２≦ｙ≦１．５）組成の導電性膜を一部に有するメタルゲート電極６、またはＭｅ−Ｏ−Ａｌ−Ｎ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＮ_１−ｚＯ_ｚ（０．２≦ｘ≦０．７５、０．１≦ｚ≦０．９）組成の導電性膜を一部に有するメタルゲート電極６を形成する。 （もっと読む）

【課題】半導体または誘電体と、金属との界面において、接合する金属の実効仕事関数を最適化することを可能にするとともに、抵抗を可及的に低くすることを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａと、を備え、酸化膜がＴｉ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】ゲート絶縁膜上のゲート電極の仕事関数を増大させることができ、低い閾値電圧の半導体装置を提供する。
【解決手段】半導体装置１は、基板(シリコン基板２)と、シリコン基板２上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極(Ｐｔ含有Ｎｉ_３Ｓｉ電極１９)を備え、Ｐｔ含有Ｎｉ_３Ｓｉ電極１９が、ゲート絶縁膜４とＰｔ含有Ｎｉ_３Ｓｉ電極１９との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、第二金属を含む第二金属シリサイドが、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする。 （もっと読む）

【課題】工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化を実現する、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化されている状態において、半導体基板１にフラッシュランプアニールを施す。この処理により、ソース／ドレイン領域１６ａ，１６ｂには（ＮｉＰｔ）₂Ｓｉ層１９ｂが形成された状態が保持されて、ゲート電極のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極２１が形成される。 （もっと読む）

【課題】所望の仕事関数を示すＮｉベースのフルシリサイドゲート電極を具備した半導体装置を、サーマルバジェットを大きくせずに製造する半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１上にゲート絶縁膜２を形成し、ゲート絶縁膜２上にポリシリコンゲート電極層３を形成し、ポリシリコンゲート電極層３上に、Ｃｏ膜４を介してＮｉ膜５を形成し、アニール処理をして、ＳｉリッチなシリサイドであるＮｉＳｉ₂を含むフルシリサイドゲート電極６を形成する。 （もっと読む）

【課題】しきい値電圧が低く、トランジスタ間でしきい値電圧のばらつきの無いトランジスタを含む半導体装置を提供する。
【解決手段】ｎチャネルトランジスタとｐチャネルトランジスタとを含む相補型の半導体装置において、ｎチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）とシリコン（Ｓｉ）からなる第１化合物層を含む第１メタルゲート電極を備え、ｐチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）からなる第２化合物層を含む第２メタルゲート電極を備え、第１化合物層の組成が、組成式：Ｍ１Ｓｉ_ｘ（１≦ｘ）で表され、第２化合物層の組成が、組成式：Ｍ１Ｍ２Ｓｉ_ｙ（０＜ｙ≦０．５）で表される。 （もっと読む）

【課題】膜組成が良好に制御されたＦＵＳＩゲート電極を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】上部にストッパ層７を積層させたシリコン電極５を半導体基板１上にパターン形成する。ストッパ層７およびシリコン電極５の側壁をサイドウォール９およびライナー膜１５で覆う。ストッパ層７、シリコン電極５、サイドウォール９、およびライナー膜１５を、層間絶縁膜１７で埋め込み、ストッパ層７を露出させるように層間絶縁膜１７の平坦化処理を行う。ストッパ層７を除去することによりシリコン電極５の表面を露出させる。シリコン電極５の表面を露出させた状態で、先の工程で露出したシリコン電極５の側壁を絶縁膜２１で覆う。絶縁膜２１で側壁が覆われたシリコン電極５を表面側からシリサイド化する。 （もっと読む）

【課題】Ｇｅ原子を含有するチャネル領域を具備するようなマルチゲート構造の電界効果トランジスタに関して、新規な電界効果トランジスタを提案すること。
【解決手段】Ｓｉ原子を含有する半導体基板と、前記半導体基板上に形成され、Ｓｉ原子とＧｅ原子とを含有する突起構造と、前記突起構造内に形成されており、Ｇｅ原子を含有するチャネル領域と、前記チャネル領域の下部に埋め込まれている絶縁膜と、前記突起構造内に形成されており、前記突起構造を通じて前記半導体基板とつながっているソース・ドレイン領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極とを具備する電界効果トランジスタ。 （もっと読む）

【課題】従来と異なる方法によりチャネル領域に歪みを発生させたＭＩＳＦＥＴ構造を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１のソース・ドレイン領域および第１のチャネル領域を有するｎ型ＭＩＳＦＥＴと、前記半導体基板上に形成された第２のソース・ドレイン領域および第２のチャネル領域を有するｐ型ＭＩＳＦＥＴと、前記第１のソース・ドレイン領域に接続され、前記第１のチャネル領域に伸張歪みを与える第１のコンタクトプラグと、前記第２のソース・ドレイン領域に接続され、前記第２のチャネル領域に圧縮歪みを与える第２のコンタクトプラグと、を有する。 （もっと読む）

【課題】ハロー領域により短チャネル効果を抑制し、且つ接合リーク電流の発生や接合容量の増加を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、Ｓｉ基板と、前記Ｓｉ基板上にゲート絶縁膜を介して形成されたゲート電極と、前記Ｓｉ基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域を挟んで形成されたソース・ドレイン領域と、前記チャネル領域を挟んで形成され、導電型不純物を含まない第１のエピタキシャル成長結晶からなるエピタキシャル層と、前記チャネル領域と前記エピタキシャル層の間に形成され、導電型不純物を含む第２のエピタキシャル成長結晶からなる、前記ソース・ドレイン領域と異なる導電型のハロー領域と、を有する。 （もっと読む）

【課題】安定し、再現可能な、新しい低仕事関数材料を提供し、さらに再現可能で実行し易い低仕事関数材料の製造方法を提供する。
【解決手段】本発明のシリサイド化されたゲート電極の仕事関数の調節方法は、少なくとも１つのランタニドと、Ｓｉ、Ｇ、またはＳｉＧｅを含む半導体材料と、金属を含む層をゲート誘電体上に設けるステップと、前記層をシリサイド化されたゲート電極に変換するステップとを含む。 （もっと読む）