シリサイド化金属ゲートの形成のための方法
【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスと、同デバイスを製造する方法とに関する。より詳しくは、本発明は進歩したゲート構造物、例えばシリサイド化金属ゲートを備える金属酸化物半導体（ＭＯＳ）デバイスと、それらシリサイド化金属ゲートデバイスを製造する方法との両方に関する。
【背景技術】
【０００２】
金属ゲート集積化は、従来技術のＭＯＳトランジスタ用の通常のプロセス・フローで実現することがどうしても難しいことが証明されている。ほとんどの金属ゲート材料はソース／ドレイン（Ｓ／Ｄ）接合活性化アニールに必要な高温プロセス加工時にゲート誘電体と相互作用する。金属ゲート・スタックが高温アニールを受けないようにする必要から、ゲート・スタックを最後に製造し、後続のプロセス加工時に５００℃以上の温度にさらさない「ゲート最後」または「置換ゲート」プロセスが開発された。従来技術の置換ゲートプロセスによって金属ゲート用材料の選択肢数は増えるが、プロセスの複雑さおよびコストが増大する。
【０００３】
従来技術では、例えば図１〜４に示すプロセス加工工程を用いて自己位置合わせシリサイド化金属ゲートをポリシリコン・ゲートから形成することが知られている。詳しくは、従来技術プロセスは、図１に示した構造物を設けることによって開始される。この構造物は、半導体基板１２と、アイソレーション領域１５と、ゲート領域１６Ｌおよび１６Ｒと、ゲート誘電体１８と、ポリＳｉゲート導体２０と、キャップ層２２とを含む。各ゲート領域の上にはスペーサ２４も配置される。図に示したように、ポリＳｉ導体２０の上のキャップ層２２を用いてソース／ドレイン・注入を実行する。次に、図２に示したように、キャップ層２２を非選択的に除去した後、Ｎｉなどのシリサイド金属１０５を構造物全体の上に堆積し、図３に示す構造物を設ける。シリサイド金属の上にオプションの酸素拡散障壁層を形成してもよく、次にアニーリングを実行してポリＳｉとシリサイド金属との間の反応を起させる。金属の種類によっては、単一アニールを利用して比抵抗の低いシリサイドを形成してもよい。単一アニールの後、未反応の金属およびオプションの酸素拡散障壁を完全に除去し、必要なら第二のアニールを実行するとよい。図４は、シリサイド化ソース領域およびドレイン領域１００と金属シリサイドゲート１０２とを形成するサリサイド・プロセスの後の構造物を示す。この従来技術プロセスでは、ゲートと、ソース／ドレインとのシリサイド化が同時に起こる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図に示したように、この従来技術プロセスでは、それぞれが約１００ｎｍの厚さを有する厚い金属シリサイドゲートと厚いソース／ドレイン・シリサイドとを形成する。これは、いくつかの理由で問題となり得る。第一に、シリサイドがゲートの下に広がり、デバイスをショートさせ得る。第二に、キャップ層をゲートから非選択的に除去したために生じるデバイスのアイソレーション領域の凹みが存在するときも、そのような厚いソース／ドレイン・シリサイドが問題となり得る。詳しくは、この従来技術プロセスのシリサイドは、狭いアイソレーション領域で隔てられているデバイスの間をショートさせ得る。第三に、厚いシリサイドはスペーサの下に広がった領域中のシリコンを消費し、デバイス性能を低下させることがある。従って、厚い完全シリサイド化金属ゲートと、はるかに薄いソース／ドレイン・シリサイドとを作る方法が求められている。さらに、この従来技術プロセスのシリサイドは、デバイスの注入ウェル領域とも接触し、それによってデバイスをショートさせ得る。
【課題を解決するための手段】
【０００５】
本発明は、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物に関する。詳しくは、本発明は、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、前記第二の厚さは第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。
【０００６】
本発明によれば、厚いシリサイド化金属ゲートと、薄いシリサイド化ソース領域およびドレイン領域とは、例えばＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄおよびそれらの合金のシリサイドなど、同じまたは別の金属シリサイドで構成するとよい。さまざまなシリサイドの中で、Ｃｏ、ＮｉまたはＰｔのシリサイドを最も低い比抵抗相で用いると特に好ましい。本発明の非常に好ましい実施態様では、ソース領域およびドレイン領域はＣｏＳｉ２を含み、一方、シリサイド化金属ゲートはＮｉＳｉまたはＮｉＰｔＳｉあるいはその両方を含む。本発明の別の好ましい実施態様では、ソース・シリサイドおよびドレイン・シリサイドはＮｉＳｉを含み、一方、シリサイド化金属ゲートはＮｉＳｉまたはＮｉＰｔＳｉあるいはその両方を含む。
【０００７】
表面の上に配置されたシリサイド化ソース領域およびドレイン領域を有する半導体基板であって、前記シリサイド化ソース領域およびドレイン領域は５００Å未満の厚さを有し、５００Åを超える厚さを有するシリサイド化金属ゲートを含むゲート領域の端に自己位置合わせした半導体基板を備える金属酸化物半導体（ＭＯＳ）デバイスが提供される。
【０００８】
上記で説明した構造物に加えて、本発明は、厚いシリサイド化金属ゲートと、シリサイド金属ゲートに接する薄いシリサイド化ソース領域およびドレイン領域とを有する進歩したゲート構造物を形成するための方法も提供する。本発明の一方法では、本発明の構造物を製造する際に以下のプロセス加工工程を使用する。すなわち、
【０００９】
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを備える構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックはポリシリコン・ゲート導体と、上にある誘電体キャップと、前記ポリシリコン・ゲート導体の少なくとも側壁の上の誘電体ライナと、前記誘電体ライナの上にあって少なくとも前記ポリシリコン・ゲート導体の側壁に隣接するスペーサと、を含む工程と、
少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に共形誘電体層と平坦化誘電体層とを含む材料スタックを堆積する工程と、
共形誘電体層と平坦化誘電体層との一部を除去して前記誘電体キャップを露出する工程と、
誘電体キャップを除去してポリシリコン・ゲート導体を露出する工程と、
ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域を露出する工程と、
前記ソース領域およびドレイン領域をサリサイド化して完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、を使用する。
【００１０】
上記で説明した方法のいくつかの実施態様では、構造物の上に材料スタックを形成する前にシリサイド化ソース領域およびドレイン領域を形成する。詳しくは、シリサイド金属ゲートより前にシリサイド化ソース領域およびドレイン領域を形成するとき、少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを備える構造物を設ける工程で得た構造物の中のスペーサを形成した後、シリサイド化ソース領域およびドレイン領域を形成する。
【００１１】
本発明の半導体構造物を形成する第二の方法も提供される。第二の方法は、フォトレジスト（ネガ型またはポジ型）とドライ・エッチング・プロセスとを使用して誘電体キャップを選択的に除去する。詳しくは、本発明の第二の方法は、広義に、以下の工程を含む。すなわち、
【００１２】
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを備える構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックは、ポリシリコン・ゲート導体と、上にある誘電体キャップと、少なくともポリシリコン・ゲート導体の隣接する側壁の上のスペーサと、を含む工程と、
前記少なくとも一つのパターン形成されたゲート・スタックを備える構造物の上にパターン形成されたフォトレジストを形成する工程であって、前記パターン形成されたフォトレジストは前記誘電体キャップを露出する開口部を含む工程と、
ドライ・エッチング・プロセスを利用して誘電体キャップを選択的に除去してポリシリコン・ゲート導体を露出する工程と、
パターン形成されたフォトレジストを除去する工程と、
ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域をサリサイド化して、完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、を含む。
【００１３】
上記で説明した第二の方法のいくつかの実施態様では、構造物の上にフォトレジストを形成する前にシリサイド化ソース領域およびドレイン領域を形成する。詳しくは、シリサイド金属ゲートより前にシリサイド化ソース領域およびドレイン領域を形成するとき、少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを備える構造物を設ける工程で得た構造物の中のスペーサを形成した後で、シリサイド化ソース領域およびドレイン領域を形成する。本発明の第二の実施態様では、フォトレジストはネガ型フォトレジストまたはポジ型フォトレジストのどちらであってもよい。
【００１４】
本発明の第二の方法のいくつかの実施態様では、ゲート領域の周りにリフト・オフ層を形成してから、パターン形成されたフォトレジストを形成する。誘電体キャップを除去した後、リフト・オフ層と一緒にリフト・オフ層の上のパターン形成されたフォトレジストを構造物から除去する。
【００１５】
本発明の別の方法は、ゲート・レベルへの正確な位置決めを提供するリソグラフィー・レベルの使用を含む。この本発明の第三の方法は以下の工程を含む。すなわち、
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソースおよびドレイン領域とを含む構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックはポリシリコン・ゲート導体と、上にある誘電体キャップと、少なくともポリシリコン・ゲート導体の隣接する側壁の上のスペーサと、を含む工程と、
少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に平坦化材料と、マスク層と、フォトレジストとを含むスタックを堆積する工程と、
スタックをパターン形成して誘電体キャップを露出する工程と、
ドライ・エッチング・プロセスを利用して誘電体キャップを選択的に除去してポリシリコン・ゲート導体を露出する工程と、
スタックを除去する工程と、
ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソースおよびドレイン領域をサリサイド化して、完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、を含む。
【００１６】
上記で説明した第三の方法のいくつかの実施態様では、構造物の上にスタックを形成する前にシリサイド化ソース領域およびドレイン領域を形成する。詳しくは、シリサイド金属ゲートより前にシリサイド化ソース領域およびドレイン領域を形成するとき、少なくとも一つのパターン形成されたゲート・スタックと、隣接するソースおよびドレイン領域とを含む構造物を設ける工程で得た構造物の中のスペーサを形成した後に、シリサイド化ソース領域およびドレイン領域を形成する。本発明の第三の方法では、リフト・オフ層を用いてもよい。平坦化材料、マスク層およびフォトレジストのスタックをパターン形成する前に、パターン形成されたゲート・スタックの露出された表面の上にリフト・オフ層を形成する。
【発明を実施するための形態】
【００１７】
次に、本出願の添付の図面を参照して本発明をさらに詳しく説明する。本発明は、完全あるいは十分にシリサイド化されたゲートと、（ゲートおよび従来技術のシリサイド化ソース領域およびドレイン領域と比較して）薄いシリサイド化されたソース領域およびドレイン領域とを有するＭＯＳデバイスと、同デバイスを製造する方法とを同時に提供する。添付の図面は、実尺に正確に比例して描かれておらず、同じおよび／または対応する要素を同じ参照番号で示している。
【００１８】
図面では、単一の半導体基板の上に形成された二つのＭＯＳデバイス領域を示していることに注意する。そのような実施態様の例を示してはいるが、本発明は、半導体構造物の表面の上のいかなる特定の数のＭＯＳデバイスの形成にも限定されない。その代わりに、本発明の方法では、半導体基板の表面の上に少なくとも一つの完全あるいは十分にシリサイド化されたＭＯＳデバイスを形成する。
【００１９】
まず、図５に例を示す構造物１０を参照する。構造物１０は半導体基板１２を含み、半導体基板１２は半導体基板１２の表面の上に配置された二つのゲート領域１６Ｌおよび１６Ｒを有する。各ゲート領域、すなわち１６Ｒおよび１６Ｌは、ゲート誘電体１８と、ポリＳｉ導体２０と、誘電体キャップ２２と、誘電体ライナ２３と、スペーサ２４と、ソース領域およびドレイン領域１４とを含む。ソース領域およびドレイン領域１４は半導体基板１２の内部に配置されている。
【００２０】
構造物１０の半導体基板１２は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよびすべてのその他のＩＩＩ族／Ｖ族化合物半導体を含むがそれらに限定されない任意の半導体材料を含む。半導体基板１２は、有機半導体、あるいはＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）またはＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）などの層状半導体も含んでよい。本発明のいくつかの実施態様では、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料で半導体基板１２を構成することが好ましい。半導体基板１２はドープされていても、ドープされていなくてもよく、あるいは内部にドーピング領域と非ドーピング領域とを含んでもよい。
【００２１】
半導体基板１２は、第一のドープされた（ｎ型またはｐ型）領域と、第二のドープされた（ｎ型またはｐ型）領域とを含んでもよい。分りやすくするため、本出願の図面では、ドープされた領域に特に標しを付けていない。第一のドープされた領域と第二のドープされた領域とは同じあってもよく、あるいは異なる導電率またはドーピング濃度あるいはその両方を有してもよい。これらのドープされた領域は、「ウェル」として知られている。
【００２２】
通常、本発明のこの時点では、当業者に公知の通常のプロセスを利用して半導体基板の中にトレンチ・アイソレーション領域（図には特に示していない）が既に形成されている。トレンチ・アイソレーション領域は、本発明の図面に示した領域の周辺部、ならびに図に表されている二つのゲート領域の間に配置される。
【００２３】
半導体基板１２を含み、アイソレーション領域が存在し、堆積された誘電体である場合にはアイソレーション領域も含む構造物１０の表面全体の上にゲート誘電体１８を形成する。例えば酸化、窒化または酸窒化などの熱成長プロセスによってゲート誘電体１８を形成してもよい。あるいは、例えば化学的気相堆積法（ＣＶＤ）、プラズマ支援ＣＶＤ、原子層堆積法（ＡＬＤ）、気化法、反応スパッタリング、化学的溶液堆積法およびその他の同様な堆積プロセスなどの堆積プロセスによってゲート誘電体１８を形成してもよい。上記のプロセスの任意の組み合わせを利用してゲート誘電体１８を形成してもよい。
【００２４】
酸化物、窒化物、酸窒化物または金属シリケートおよび窒化された金属シリケートを含むシリケートあるいはそれらの組み合わせを含むがそれらに限定されない絶縁材料でゲート誘電体１８を構成する。一実施態様では、例えばＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３およびそれらの混合物などの酸化物でゲート誘電体１８を構成することが好ましい。
【００２５】
ゲート誘電体１８の物理的厚さは変化してよいが、典型的には、ゲート誘電体１８は約０．５から約１０ｎｍの厚さを有し、約０．５から約３ｎｍの厚さがより典型的である。
【００２６】
ゲート誘電体１８を形成した後、例えば物理的気相堆積法、ＣＶＤまたは気化法などの既知の堆積プロセスを利用して、図５に示したポリＳｉゲート導体２０の元であるポリシリコン（すなわちポリＳｉ）のブランケット層をゲート誘電体１８の上に形成する。ポリシリコンのブランケット層はドープされていてもよく、あるいはドープされていなくてもよい。ドープされている場合、ポリシリコンを形成する際にイン・サイチュ・ドーピング堆積プロセスを使用してもよい。あるいは、堆積、イオン注入およびアニーリングによってドープされたポリＳｉ層を形成してもよい。ポリＳｉ層をドープすると、形成されるシリサイド化金属ゲートの仕事関数がシフトする。ドーパント・イオンを説明する例は、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌまたはそれらの混合物を含む。イオン注入物の典型的な線量は、１Ｅ１４（＝１×１０１４）から１Ｅ１６（＝１×１０１６）原子／ｃｍ２、またはより典型的に１Ｅ１５から５Ｅ１５原子／ｃｍ２である。本発明のこの時点で堆積されるポリシリコン層の厚さ、すなわち高さは、使用される堆積プロセスによって変化させてよい。典型的には、ポリシリコン層は約２０から約１８０ｎｍの垂直厚さを有し、約４０から約１５０ｎｍの厚さがより典型的である。
【００２７】
ポリシリコンのブランケット層を堆積した後、例えば、物理的気相堆積法または化学的気相堆積法などの堆積プロセスを利用して、ポリシリコンのブランケット層の上に誘電体キャップ２２を形成する。誘電体キャップ２２は、酸化物、窒化物、酸窒化物またはそれらの任意の組み合わせであってよい。本明細書中下記で詳しく明らかにするスペーサ２４とは別の誘電体材料で誘電体キャップ２２を構成してもよい。一実施態様では、例えばＳｉ３Ｎ４などの窒化物を誘電体キャップ２２として使用する。好ましい実施態様であるさらに別の実施態様では、誘電体キャップ２２はＳｉＯ２などの酸化物である。誘電体キャップ２２の厚さ、すなわち高さは約２０から約１８０ｎｍであり、約３０から約１４０ｎｍの厚さがより典型的である。
【００２８】
次に、リソグラフィーおよびエッチングによってブランケット・ポリシリコン層と誘電キャップ層とをパターン形成して、パターン形成されたゲート・スタックを設ける。パターン形成されたゲート・スタックは、デバイス性能を改善するために、同じ寸法、すなわち長さを有してもよく、あるいはさまざまな寸法を有してもよい。本発明のこの時点で、パターン形成されたゲート・スタックのそれぞれは、ポリＳｉゲート伝導体２０と誘電体キャップ２２とを含む。リソグラフィー工程は、誘電体キャップ層の上部表面にフォトレジストを塗布する工程と、フォトレジストを所望の放射のパターンに露光する工程と、通常のレジスト現像液を利用して露光されたフォトレジストを現像する工程と、を含む。次に、一回または二回以上のドライ・エッチング工程を利用してフォトレジスト中のパターンを誘電体キャップ層およびポリシリコンのブランケット層に転写する。いくつかの実施態様では、パターンを誘電体キャップ層中に転写した後、パターン形成されたフォトレジストを除去するとよい。その他の実施態様では、エッチングが完了した後、パターン形成されたフォトレジストを除去する。
【００２９】
パターン形成されたゲート・スタックを形成する際に本発明で用いることができる適当なドライ・エッチング・プロセスは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・アブレーションを含むが、それらに限定されない。通常、使用されるドライ・エッチング・プロセスは下にあるゲート誘電体１８に選択的であり、従って、このエッチング工程でゲート誘電体は通常除去されない。しかし、いくつかの実施態様では、このエッチング工程を用いてゲート・スタックによって保護されていないゲート誘電体１８の一部を除去してもよい。ウェット・エッチング・プロセスを用いてゲート・スタックによって保護されていないゲート誘電体１８の一部を除去してもよい。
【００３０】
次に、少なくともポリシリコン・ゲート導体２０を備えるシリコンを含むすべての露出された表面の上に誘電体ライナ２３を形成する。誘電体ライナ２３は、図５に示したように、半導体基板１２の水平表面の上に広がっていてもよい。誘電体ライナ２３は、酸化物、窒化物、酸窒化物またはそれらの任意の組み合わせを含む任意の誘電体材料を含んでもよい。酸化、窒化または酸窒化などの熱成長プロセスによって誘電体ライナ２３を形成する。本発明によれば、誘電体ライナ２３は、通常、厚さが約１から約１０ｎｍの薄い層である。
【００３１】
各パターン形成されたゲート・スタックの露出された側壁の上ならびに誘電体ライナの上に少なくとも一つのスペーサ２４を形成する。酸化物、窒化物、酸窒化物および／またはそれらの任意の組み合わせなどの絶縁体で少なくとも一つのスペーサ２４を構成し、通常、誘電体ライナ２３および誘電体キャップ２２とは別の材料で構成する。好ましくは、窒化物スペーサを形成する。堆積およびエッチングによってこの少なくとも一つのスペーサ２４を形成する。スペーサ２４を形成する際に用いられるエッチング工程は、基板の上から誘電体ライナ２３を除去し、これによって半導体基板１２の一部を露出することもできる点に注意する。半導体基板１２の露出された部分には、図５で参照番号１１と標しを付けている。
【００３２】
少なくとも一つのスペーサ２４の幅は、ソースおよびドレインのシリサイド接点（続いて形成する）がゲート・スタックのエッジの下に侵入しないよう十分広くしなければならない。通常、少なくとも一つのスペーサの幅が底部で測って約１５から約８０ｎｍあれば、ソース／ドレイン・シリサイドはゲート・スタックのエッジの下に侵入しない。
【００３３】
スペーサを形成した後、露出された部分１１で基板１２の中にソース／ドレイン拡散領域１４を形成する。イオン注入およびアニールする工程を利用してソース／ドレイン拡散領域１４を形成する。アニールする工程は、前段の注入工程で注入されたドーパントを活性化する役を果す。イオン注入およびアニールする工程の条件は当業者に公知である。
【００３４】
次に、図６に示すように、図５に示した構造物全体の上に共形誘電体層２６と平坦化誘電体２８とを含む材料スタックを形成する。本発明によれば、まず、共形誘電体層２６を形成し、続いて平坦化誘電体層２８を形成する。共形誘電体層２６は酸化物、窒化物または酸窒化物あるいはそれらの組み合わせを含む任意の誘電体材料を含む。詳しくは、共形誘電体層２６はＳｉ３Ｎ４などの窒化物を含む。従来の堆積プロセスを利用して形成される共形誘電体層は、堆積後約１５から約８０ｎｍの厚さを有する。
【００３５】
図５に示した構造物の上に共形誘電体層２６を形成した後、平坦化誘電体層２８を形成する。平坦化誘電体層２８は、高密度酸化物などの酸化物またはＴＥＯＳから堆積した酸化物を含む。あるいは、平坦化誘電体層２８は、ホウ素をドープされたシリケート・ガラス（ＢＳＧ）またはリンをドープされたシリケート・ガラス（ＰＳＧ）などのドープされたシリケート・ガラス、水素シルセスキオキサン（ＨＳＱ）などのスピン・コート可能な重合体材料、またはフォトレジストを含んでもよい。当業者に公知の通常の技法によって平坦化誘電体層２８を形成する。本発明のこの時点で形成される平坦化誘電体層２８の厚さは、使用される材料の種類に依存して変化させてよい。通常、平坦化誘電体層２８は約５０から約１００ｎｍの厚さを有する。本発明によれば、ゲート・スタックの上の平坦化層は、ソース領域およびドレイン領域およびトレンチ・アイソレーション領域の上の同層の厚さより薄い。
【００３６】
図７および８は、誘電体キャップ２２を露出するために本発明で使用することができるさまざまな実施態様を表す。図７はエッチング・バック・プロセスを使用する実施態様を示し、一方、図８は化学的機械研摩（ＣＭＰ）プロセスを使用する実施態様を示す。エッチング・バック・プロセスは、誘電体キャップ２２の上部表面の上に広がる平坦化誘電体層２８と共形誘電体層２６との両方の一部を選択的に除去することができる少なくとも一回の時間を定めたエッチング・プロセスを含む。いくつかの実施態様では、まず、平坦化誘電体層２８の一部をエッチング・バックしてから、さまざまなエッチング・プロセスを用いて共形誘電体層２６の一部をエッチング・バックする。図７に示した構造物を形成する際に用いることができるエッチング・プロセスの例は、まず、窒化物に比べて酸化物を選択的にエッチングするドライ・エッチング・プロセスと、それに続く酸化物に比べて窒化物を選択的にエッチングするドライ・エッチング・プロセスとを含む。図８に示した構造物を形成する際に用いられるＣＭＰプロセスは通常のプロセスであり、当業者には公知である。
【００３７】
どの技法（例えば、エッチング・バックまたはＣＭＰ）を使用するにしても、エッチング・バックまたはＣＭＰの後に結果として得られる構造物で、誘電体キャップ２２は露出している。本発明では両方の実施態様を用いてもよいが、以下の図面は、エッチング・バック・プロセスで処理した構造物の例を示している。ＣＭＰによって平坦化された構造物も以下のプロセスで処理することができる点に注意する。
【００３８】
露出された誘電体キャップ２２を、下にあるポリシリコン・ゲート導体２０を露出するように、各ゲート領域１６Ｌおよび１６Ｒから除去する。この工程を実行した後で形成される結果の構造物を例えば、図９に示す。本発明では、構造物から誘電体キャップ材料を除去するウェット・エッチング・プロセスまたはドライ・エッチング・プロセスを利用して誘電体キャップ２２を除去する。反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング（ＩＢＥ）およびプラズマ・エッチングなどのドライ・エッチング・プロセスを使用してもよいが、誘電体キャップ２２を除去する際にはウェット・エッチング・プロセスを使用する方が好ましい。誘電体キャップ２２を除去するために用いることができるウェット・エッチング・プロセスの例は、希薄フッ化水素酸（ＤＨＦ）を含む。誘電体キャップ２２と平坦化誘電体層２８とを酸化物で構成する実施態様では、この工程でゲート領域の間にある残存平坦化誘電体層２８も除去する。これも図９に示した。この場合、共形誘電体層２６の残存部分がソース領域およびドレイン領域１４を含む基板の一部を保護する。
【００３９】
ポリＳｉゲート導体２０の上からキャップ誘電体２２をエッチングした後、ポリＳｉゲート導体２０を消費し、完全あるいは十分にシリサイド化された金属ゲート３０を形成する第一のサリサイド・プロセスを実行する。第一のサリサイド・プロセスの例を図１０に示す。第一のサリサイド・プロセスの第一の工程は、図９に示した構造物の上にブランケット・シリサイド金属を堆積することを含む。例えばスパッタリング法、化学的気相堆積法、気化法、化学的溶液堆積法、めっき法および類似法を含む任意の通常の堆積プロセスを用いてシリサイド金属を堆積してもよい。シリサイド金属は、シリサイド化ソース領域およびドレイン領域（続いて形成し、説明する）を形成する際に用いられる金属と同じであってもよく、あるいは異なっていてもよい。
【００４０】
Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも一つでシリサイド金属を構成してよい。一実施態様では、シリサイド金属はＣｏであり、二段階アニールプロセスを用いてＣｏＳｉ２が生成する。本発明の別の実施態様では、シリサイド金属はＮｉまたはＰｔであり、一段アニール工程を用いてＮｉＳｉおよびＰｔＳｉが生成する。
【００４１】
特定のＭＯＳデバイスに適する仕事関数を有するシリサイド相を形成し、ポリＳｉゲート導体２０のすべてを消費するように、シリサイド金属の厚さを選ぶ。例えば、ＮｉＳｉは４．６５ｅＶの仕事関数を有し、初めのポリシリコン高さが５０ｎｍなら、必要なＮｉの量は約２７ｎｍである。ＣｏＳｉ２は４．４５ｅＶの仕事関数を有し、初めのポリシリコン高さが５０ｎｍなら、必要なＮｉの量は約１４ｎｍである。示したシリサイド金属厚さはポリシリコンを消費するのにちょうど必要な量であるが、消費を完了させるのを確実にするために厚さが約１０％過剰であると好ましい。
【００４２】
いくつかの実施態様（示していない）では、アニールする前にシリサイド金属の上にＴｉＮまたはＷなどの酸素拡散障壁を形成する。
【００４３】
詳しくは、サリサイド・アニールする工程は、構造物の中に第一のシリサイド相を形成するために使用する第一のアニールを含み、第一のシリサイド相は、金属シリサイドの中で最も低い比抵抗の相を表してもよく、あるいは表さなくてもよい。通常、第二のアニールする工程より低い温度で第一のアニールを実行する。第一のアニールする工程は、高い抵抗のシリサイド相材料を形成してもよく、あるいは形成しなくてもよく、通常、連続加熱領域、またはさまざまな昇温速度および恒温維持加熱サイクルを用いて約３００°から約６００℃の温度で実行する。より好ましくは、約３５０°から約５５０℃の温度で第一のアニールする工程を実行する。
【００４４】
ガス雰囲気、例えばＨｅ、Ａｒ、Ｎ２またはフォーミング・ガス中で、（第一および第二の）サリサイド・アニールを実行する。ゲート・シリサイド・アニール工程はさまざまな雰囲気を用いてもよく、あるいはアニールする工程を同じ雰囲気中で実行してもよい。例えば、両方のアニールする工程でＨｅを用いてもよく、あるいは第一のアニールする工程でＨｅを用い、第二のアニールする工程でフォーミング・ガスを用いてもよい。
【００４５】
次に、選択的ウェット・エッチング工程を使用して構造物から非反応性シリサイド金属を完全に除去する。いくつかの金属シリサイドの場合、ポリシリコンは消費され、第一のシリサイド相の比抵抗は相の最小値に近いので、サリサイド・プロセスをこの時点で止めるとよい。これは、ＮｉおよびＰｔの場合である。他の場合、例えば、シリサイド金属としてＣｏまたはＴｉを用いるとき、残存ポリシリコンを消費し、第二のシリサイド相材料を形成するために、第二の高温アニールが必要である。この実施態様では、第一のシリサイド相は高い比抵抗相のシリサイド材料となり、一方、第二のシリサイド相材料は低い比抵抗相のシリサイド材料となる。
【００４６】
連続加熱領域またはさまざまな昇温および恒温加熱サイクルを用いて約６００℃から約８００℃の温度で第二のアニールする工程を実行する。より好ましくは、約６５０°から約７５０℃の温度で第二のアニールする工程を実行する。
【００４７】
図１０は、完全シリサイド化金属ゲート３０を形成した後の構造物を示す。完全シリサイド化金属ゲート３０は、ポリＳｉゲート伝導体２０が前に占めていたゲート誘電体１８の上のスペーサ２４の間の区域に位置する。
【００４８】
本発明のいくつかの実施態様では、それまでに実行していなければ、選択的エッチング・プロセスを利用して、ゲート領域の間の平坦化誘電体層２８の残存部分を除去する。次に、構造物から共形誘電体材料を選択的にエッチングするエッチング・プロセスを利用して、各ゲート領域の間の共形誘電体層２６の残存部分を除去する。本発明のこの工程で、ソース領域およびドレイン領域１４を含む基板１２の部分が露出する。
【００４９】
次に、サリサイド・プロセスを用いてソースおよびドレイン・シリサイド接触３２（以後ソース／ドレイン・シリサイド）を形成する。サリサイド・プロセスは、ソース／ドレイン拡散領域１１を含む基板１２の露出された表面の上にシリサイド金属を堆積する工程と、オプションとして、シリサイド金属の上にＴｉＮなどの酸素拡散障壁材料を堆積する工程と、第一のアニールをしてシリサイドを形成する工程と、用いられる場合には障壁材料を含む未反応金属を完全に選択エッチングする工程と、必要なら、第二のアニールする工程を実行する工程と、を含む。本発明のこの工程を図１１に示す。
【００５０】
半導体基板がシリコンを含まないとき、半導体基板１２の露出された表面の上にシリコンの層（図に示していない）を成長させ、ソース／ドレイン・シリサイド接触を形成する際に用いてもよい。
【００５１】
ソース／ドレイン・シリサイド３２を形成する際に用いられるシリサイド金属は、シリコンと反応して金属シリサイドを形成することができる任意の金属を含む。基板がシリコンを含んでいなければ、金属シリサイドは、他の基板材料、例えばＳｉＧｅ表面の場合にはＮｉとシリサイドを形成する金属を含む必要がある。そのような金属の例は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄおよびそれらの合金を含むが、それらに限定されない。一実施態様では、Ｃｏが好ましい金属である。そのような実施態様では、第二のアニールする工程が必要である。別の実施態様では、ＮｉまたはＰｔが好ましい。この実施態様では、通常、第二のアニーリング工程を実行しない。
【００５２】
シリサイド化ゲートを形成する際に上記で説明した条件を利用して、シリサイド化ソース領域およびドレイン領域３２を形成してもよい。上記で述べたプロセスを利用して形成されるソース／ドレイン・シリサイド、すなわちシリサイド化ソース領域およびドレイン領域３２は、ゲート領域１６Ｒまたは１６Ｌのエッジに自己整合させる。詳しくは、シリサイド化ソース領域およびドレイン領域３２の外端は、誘電体ライナ２３およびスペーサ２４の端と位置合わせする。シリサイド化ソース領域およびドレイン領域３２は５０ｎｍ未満の厚さ（垂直に測って）を有し、約１５から約３０ｎｍの厚さがより典型的である。
【００５３】
本発明のプロセスでは、シリサイド化ソース領域およびドレイン領域を形成する際にシリサイド化金属を用い、シリサイド化金属ゲートは金属シリサイドの生成を促進することができる合金形成添加物を含んでもよい。本発明で使用することができる合金形成添加物の例は、合金形成添加物はシリサイドを形成する際に用いられる材料と同じではないという条件で、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔまたはそれらの混合物を含む。合金形成添加物は、存在するとき、約０．１から約５０原子パーセント量存在する。合金形成添加物は、シリサイド金属層へのドーパント材料として導入してもよく、あるいはアニールする前にシリサイド金属層の上に形成される層であってもよい。
【００５４】
上記は、高い位置のソース領域およびドレイン領域を含まない初期構造物を説明しているが、本発明は、初期構造物中の高い位置のソース領域およびドレイン領域の存在も包含する点に注意すべきである。高い位値のソース領域およびドレイン領域は、当業者には公知の通常の技法を利用して形成される。詳しくは、ソース領域およびドレイン領域に注入する工程の前に、エピＳｉ、非晶質Ｓｉ、ＳｉＧｅおよび類似物などの任意のＳｉ含有層を基板の上に堆積することによって高い位値のソース領域およびドレイン領域を形成する。
【００５５】
上記で説明した、シリサイド化金属ゲートの後にシリサイド化ソース領域およびドレイン領域を形成する実施態様に加えて、本発明は、シリサイド化金属ゲートより前にシリサイド化ソース領域およびドレイン領域を形成する実施態様も包含する。そのような実施態様では、スペーサ２４を形成した後、構造物の上に共形誘電体層２６を形成する前にシリサイド化ソース領域およびドレイン領域を形成してもよい。
【００５６】
次に、本発明の第二の方法を示す図１２〜１６を参照する。この第二の方法では、フォトレジスト（ネガ型またはポジ型）およびドライ・エッチングを使用してポリシリコン・ゲート導体２０の上の誘電体キャップ２２を除去する。詳しくは、第二の方法は、まず、図１２に示す構造物５０物を設ける工程によって開始される。構造物５０は、誘電体ライナ２３が存在しない点を除けば、図５に示した構造物１０に似ている。誘電体ライナ２３をまったく示していないが、本発明は、同ライナが存在する実施態様を包含する。図１２に示した構造物５０は半導体基板１２を含み、半導体基板１２は半導体基板１２の表面の上に配置された二つのゲート領域１６Ｌおよび１６Ｒを有する。各ゲート領域、すなわち１６Ｒおよび１６Ｌは、ゲート誘電体１８と、ポリＳｉ導体２０と、誘電体キャップ２２と、スペーサ２４と、ソース領域およびドレイン領域１４と、を含む。ソース領域およびドレイン領域１４は、半導体基板１２の内部に配置されている。
【００５７】
上記で説明した、図５に示した構造物１０を製造するための第一の実施態様の技法を用いて、図１２に示した初期構造物を製造する。
【００５８】
本発明の第二の実施態様によれば、次に、構造物全体の上にネガ型フォトレジスト（あるいはポジ型フォトレジスト）５２を形成し、図１３に示した構造物を設ける。用語「ネガ型フォトレジスト」は、マスクの不透明領域によって露光から保護されていなかった区域では残るが、保護されていた領域では現像液によって除去されるフォトレジストを示す。従って、フォトレジストの非露光領域は現像後に除去され、従って、マスクのネガ画像が残る。従って、本発明で使用されるネガ型フォトレジスト５２は、光に露光されると可溶性状態から不溶性状態に変化する任意のフォトレジスト材料を含む。そのようなネガ型レジストは普通であり、当業者に公知である。
【００５９】
ネガ型フォトレジストに加えて、本発明は、ポジ型フォトレジストを用いることも包含する。ネガ型フォトレジストと比べて、ポジ型フォトレジストを用いる際の差異は、露光されたポジ型フォトレジストは、放射に露光されると可溶性になることである。従って、露光された区域は現像され、除去される。そのようなポジ型フォトレジストも当業者に公知である。ポジ型フォトレジストを使用しても、下記で説明するプロセス諸工程は変わらない。使用されるフォトレジストの特定の種類は、当業者に公知のように、用いられるマスクの極性に依存する。
【００６０】
スピン・オン・コーティングなど当業者に公知の通常の堆積プロセスを用いて、図１２に示した構造物にフォトレジスト５２を塗布する。塗布されたフォトレジスト５２の上部表面が誘電体キャップ２２の上部表面より上にある限り、フォトレジスト５２の厚さを変化させてよい。
【００６１】
図１４は、フォトレジストを放射に露光し、各ゲート領域１６Ｌおよび１６Ｒより上にあるフォトレジスト５２の区域を現像した後の構造物を示す。露光および現像プロセスは、当業者に公知の通常のリソグラフィー技法を含む。この構造物で、ポリＳｉゲート導体２０の上の各誘電体キャップ２２の上部表面が露出されている点に注意する。
【００６２】
次に、図１５に示すように、下にあるポリＳｉゲート導体２０を露出するように、誘電体キャップ２２を構造物から除去する。本発明のこの実施態様によれば、フォトレジストと比べて誘電体キャップを選択的に除去するドライ・エッチング・プロセスを利用して、誘電体キャップ２２を除去する。例えば、反応性イオン・エッチングまたはレーザ・ビーム・エッチング、イオン・ビーム・エッチングを用いて誘電体キャップ２２を選択的に除去することができる。
【００６３】
誘電体キャップ２２の除去に続いて、残存フォトレジスト５２を構造物から除去し、図１６に例を示す構造物を得る。次に、シリサイド化金属ゲートおよびシリサイド化ソース領域およびドレイン領域を形成する際に上記で説明したプロセス加工を実行する。その結果の構造物は、誘電体ライナ２３が必ずしも存在しない点を除けば図１１に示したものに似ている。
【００６４】
さらに、第二の実施態様は、フォトレジスト（ネガ型またはポジ型）を形成する前にシリサイド化ソース領域およびドレイン領域を形成する場合も包含する。
【００６５】
次に、図１７〜２０を参照する。これらの図は、フォトレジストをリフト・オフ層とともに用いる本発明の第二の方法の実施態様の例を示す説明図である。本発明のこの方法は、図１７に示す構造物６０を設けることによって開始される。この構造物は半導体基板１２を含み、半導体基板１２は、半導体基板１２の表面の上に配置された二つのゲート領域１６Ｌおよび１６Ｒを有する。各ゲート領域、すなわち１６Ｒおよび１６Ｌは、ゲート誘電体１８と、ポリＳｉ導体２０と、誘電体キャップ２２と、スペーサ２４と、ソース領域およびドレイン領域１４と、を含む。ソース領域およびドレイン領域１４は、半導体基板１２の内部に配置されている。基板１２と、ゲート領域１６Ｌおよび１６Ｒとの上にフォトレジスト（ネガ型またはポジ型のどちらか）５２を配置する。リフト・オフ層６２がゲート領域１６Ｌおよび１６Ｒを囲む。
【００６６】
詳しくは、リフト・オフ層６２は、ゲート・スタックの周り、フォトレジストの下に配置される。リフト・オフ層６２は、化学溶媒中で基板から剥離することができる接着強さの低い層である。当業者に知られているように、リフト・オフ層の上の材料は除去される。詳しくは、本発明では、誘電体ギャップを除去したら、露出されたポリＳｉゲート導体の上にシリサイド金属を堆積した後、残存リフト・オフ層とフォトレジストとを除去する。
【００６７】
上記で説明した、図５に示した構造物１０を製造するための第一の実施態様中の技法と、図１３に示した構造物を製造することに関連して説明したプロセス加工技法との両方を用いて、図１７に示す初期構造物を製造する。図１７に示した構造物の異なる点は、フォトレジストを塗布する前に各ゲート・スタックの周りにリフト・オフ層６２を形成する点である。スピン・オン・プロセスなどの既知の堆積プロセスを利用してリフト・オフ層６２を形成する。使用される材料ならびにフォトレジスト５２の厚さに依存してリフト・オフ層６２の厚さを変化させてよい。典型的には、リフト・オフ層６２は約５０から約２００ｎｍの厚さを有し、約１００から約１５０ｎｍの厚さがより典型的である。普通のリフト・オフ材料は当業者に知られている。
【００６８】
次に、フォトレジスト５２を塗布した後、第二の方法において上記で説明したようにフォトレジスト５２を露出し、現像し、各誘電体キャップ２２の上部表面層に配置されたリフト・オフ層６２を露出する開口部を設ける。各ゲート領域の上のリフト・オフ層６２を露出させた後、露出されたリフト・オフ層６２を除去し、下にある誘電体キャップ２２の表面を露出する。図１８を参照する。次に、本発明の第二の方法で説明した、フォトレジスト５２と比べて誘電体キャップ２２を選択的に除去するドライ・エッチング・プロセスを利用して、露出された誘電体キャップ２２を構造物から除去する。例えば図１９に構造物を示す。
【００６９】
次に、図２０に示すように、当分野で公知の通常のリフト・オフ・プロセスを利用して構造物からフォトレジスト５２を除去する。例えば、このリフト・オフ・プロセスは、それまでに除去されていない残存リフト・オフ層６２を剥離するウェット・エッチング・プロセスを含むとよい。次に、上記で説明したプロセス加工、すなわちゲートのシリサイド化を行う。あるいは、リフト・オフ手順より前に、露出されたポリＳｉゲート導体の上に金属シリサイドを形成してもよい。構造物の他の区域にはポリＳｉゲート導体の他に金属シリサイドは存在しないので、これによって、シリサイド化工程の間に選択的ウェット・エッチング・プロセスを利用する必要がなくなる。リフト・オフ・プロセスの後、ポリＳｉゲートの上にはシリサイド金属しか存在しないので、リフト・オフの前にシリサイド化する必要はない。
【００７０】
構造物の上にリフト・オフ層６２およびフォトレジスト５２を形成する前、またはシリサイド金属ゲートを形成した後、シリサイド化ソース領域およびドレイン領域を形成してもよい。
【００７１】
本発明の第三の方法を図２１〜２９に示す。本発明のこの好ましい方法では、リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす。図２１は、本発明のこの実施態様で使用される初期構造物７０を示す。初期構造物７０は、半導体基板１２を含み、半導体基板１２は表面の上に配置された二つのゲート領域１６Ｌおよび１６Ｒを有する。各ゲート領域、すなわち１６Ｒおよび１６Ｌは、ゲート誘電体１８と、ポリＳｉ導体２０と、誘電体キャップ２２と、スペーサ２４と、ソース領域およびドレイン領域１４と、を含む。ソース領域およびドレイン領域１４は、半導体基板１２の内部に配置されている。誘電体ライナ２３が存在しない点を除けば、上記で説明した、図５に示した構造物１０を製造するための第一の方法の技法を用いて、図２１に示した初期構造物を製造する。
【００７２】
次に、図２２に示すように、ＢＳＧ、ＰＳＧまたは酸化物などの平坦化材料７２を初期構造物７０に塗布する。好ましくは、本発明のこの実施態様では、平坦化材料７０は有機材料である。本発明の第一の方法で説明したと同じように平坦化材料７２を形成する。
【００７３】
次に、通常の堆積プロセスを利用して、平坦化材料７２の上に酸化物などのマスク層７４を形成する。通常、堆積した後、マスク層７４は約２５から約７５ｎｍの厚さを有する。次に、リソグラフィーおよびエッチングによってマスク層７４をパターン形成する。図２４〜２６にこれらの工程を示す。詳しくは、図２６は、マスク層の上にフォトレジスト７６を形成した後の構造物を示す。図２７は露光および現像によってフォトレジスト７６をパターン形成した後の構造物を示し、図２８はフォトレジスト７６からマスク層７４にパターンを転写した後の構造物を示す。パターンの転写は、反応性イオン・エッチングまたは別の同様なドライ・エッチング・プロセスなどのエッチング・プロセスによって起こる。
【００７４】
次に、図２７に示すように、フォトレジスト７６も消費するドライ・エッチング・プロセスによって、パターンを平坦化材料７２に転写する。例えば、反応性イオン・エッチング（ＲＩＥ）を用いてパターンを平坦化材料中に転写し、フォトレジストを消費することができる。この工程で、誘電体キャップ２２の上部表面が露出される点に注意する。
【００７５】
次に、上記で説明した、本発明の第二の方法のドライ・エッチング・プロセスを利用して、誘電体キャップ２２および残存マスク層７４を除去し、図２８に示す構造物を設ける。誘電体キャップ２２を除去すると、下にあるポリＳｉゲート導体２０が露出される。次に、残存平坦化材料７２をストリップし、上記で説明したように完全シリサイド化金属ゲートおよびシリサイド化ソース領域およびドレイン領域のプロセス加工を実行してもよい。あるいは、構造物の上に平坦化材料７２を形成する前に、シリサイド化ソース領域およびドレイン領域を形成してもよい。この方法では、上記で説明したリフト・オフ層を使用してもよい。
【００７６】
図２９は、平坦化材料７２を除去した後の構造物を示す。
【００７７】
図３０〜３３は、どのようにして、平坦化材料７２が下にある材料を保護し、当業者に知られているリソグラフィーおよびドライ・エッチング方法に固有のＣＤバイアスおよび位置決め誤差を回避するかを示す。これらの図面中の要素は、図２１〜２９に示したものと同じである点に注意する。図３０〜３３に示したプロセスの特徴は、ＣＤまたはオーバレイのミスマッチが大きくなっても、ソース領域およびドレイン領域と、トレンチ・アイソレーション領域とを依然保護することである。図３３に示した構造物は、上記で説明したようにプロセス加工して、完全シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを内部に形成することができる点に注意する。
【００７８】
図３４〜３８および図３９〜４４は、リフト・オフ層７８を平坦化材料７２とともに用いる実施態様を示す。これらの実施態様で用いる基本的なプロセス加工工程および材料は、上記で詳しく説明した。従って、プロセス加工工程をここで繰り返す必要はない。リフト・オフ層７８は、既に説明した図面の中で表したリフト・オフ層６２と同じ材料である点に注意する。
【００７９】
図３４〜３８は、どのようにして、図２１〜２９に示したような平坦化有機方式をリフト・オフ層とともに用いることができるかの例を示す。これらの図では、リフト・オフ層７８と、平坦化有機層７２と、第一のハード・マスク７３および第二のハード・マスク７４と、を含むスタックを使用し、この順に堆積する。次に、レジスト７６を塗布し、パターン形成する。まず、レジストパターンをハード・マスク・スタックに転写し、その後、フォトレジスト７６を同時に消費しながら平坦化有機層７２に転写する。次に、上記で説明したように、誘電体キャップの上のリフト・オフ層７８と、下にある誘電体キャップ２２とを除去する。次に、露出された誘電体キャップの表面の上に、図で９０と標しを付けた金属シリサイドを塗布した後、残存リフト・オフ層と、残存リフト・オフ層の上にある材料層とを除去する。次に、少なくとも一回のシリサイド・アニールを実行する。
【００８０】
図３９〜４４は、誘電体キャップ２２を除去した後、等方性エッチングによって平坦化有機層７２を若干下部切除（アンダーカット）することができる別の実施態様を説明する。この実施態様では、リフト・オフ・プロセスの確実性が高まる。
【００８１】
上記で説明したさまざまな実施態様でライナ２３を使用してもよい点に注意すべきである。さらに、フォトレジストを使用する実施態様ではリフト・オフ技術を用いてもよい。
【００８２】
上記で示したように、本発明のさまざまな方法は、完全シリサイド化金属ゲートと、隣接するシリサイド化ソース領域およびドレイン領域とを有し、シリサイド化ソース領域およびドレイン領域が完全シリサイド化金属ゲートより薄い厚さを有するＭＯＳ構造物を提供する。詳しくは、シリサイド化金属ゲートの厚さは５００Åより厚く、シリサイド化ソース領域およびドレイン領域の厚さは５００Åより薄く、好ましくは３００Åより薄く、より好ましくは２００Åより薄い。
【００８３】
本発明の好ましい実施態様によって、本発明を詳しく示し、説明してきたが、本発明の技術思想および範囲から逸脱することなく、前述およびその他の形式上および詳細上の変化を施し得ることは当業者に理解されるものとする。従って、本発明は、説明し、例を示した形式および詳細そのものに限定されず、添付の請求項の範囲内に属すると意図される。
【図面の簡単な説明】
【００８４】
【図１】自己整合シリサイド化金属ゲートをポリシリコン・ゲートから製造する従来技術プロセスを表す説明図（断面図による）である。
【図２】自己整合シリサイド化金属ゲートをポリシリコン・ゲートから製造する従来技術プロセスを表す説明図（断面図による）である。
【図３】自己整合シリサイド化金属ゲートをポリシリコン・ゲートから製造する従来技術プロセスを表す説明図（断面図による）である。
【図４】自己整合シリサイド化金属ゲートをポリシリコン・ゲートから製造する従来技術プロセスを表す説明図（断面図による）である。
【図５】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図６】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図７】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図８】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図９】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１０】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１１】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１２】本発明の第二の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１３】本発明の第二の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１４】本発明の第二の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１５】本発明の第二の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１６】本発明の第二の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１７】フォトレジストをリフト・オフ層とともに用いる本発明の第二の方法の実施態様の例を示す説明図（断面図による）である。
【図１８】フォトレジストをリフト・オフ層とともに用いる本発明の第二の方法の実施態様の例を示す説明図（断面図による）である。
【図１９】フォトレジストをリフト・オフ層とともに用いる本発明の第二の方法の実施態様の例を示す説明図（断面図による）である。
【図２０】フォトレジストをリフト・オフ層とともに用いる本発明の第二の方法の実施態様の例を示す説明図（断面図による）である。
【図２１】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２２】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２３】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２４】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２５】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２６】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２７】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２８】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２９】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図３０】どのようにして平坦化層が下にある材料を保護し、リソグラフィーに固有の臨界寸法（ＣＤ）バイアスおよび位置決め誤差を回避するかの例を示す説明図（断面図による）である。
【図３１】どのようにして平坦化層が下にある材料を保護し、リソグラフィーに固有の臨界寸法（ＣＤ）バイアスおよび位置決め誤差を回避するかの例を示す説明図（断面図による）である。
【図３２】どのようにして平坦化層が下にある材料を保護し、リソグラフィーに固有の臨界寸法（ＣＤ）バイアスおよび位置決め誤差を回避するかの例を示す説明図（断面図による）である。
【図３３】どのようにして平坦化層が下にある材料を保護し、リソグラフィーに固有の臨界寸法（ＣＤ）バイアスおよび位置決め誤差を回避するかの例を示す説明図（断面図による）である。
【図３４】平坦化層とともに用いることができる一リフト・オフ方式の例を示す説明図（断面図による）である。
【図３５】平坦化層とともに用いることができる一リフト・オフ方式の例を示す説明図（断面図による）である。
【図３６】平坦化層とともに用いることができる一リフト・オフ方式の例を示す説明図（断面図による）である。
【図３７】平坦化層とともに用いることができる一リフト・オフ方式の例を示す説明図（断面図による）である。
【図３８】平坦化層とともに用いることができる一リフト・オフ方式の例を示す説明図（断面図による）である。
【図３９】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【図４０】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【図４１】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【図４２】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【図４３】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【図４４】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【技術分野】
【０００１】
本発明は半導体デバイスと、同デバイスを製造する方法とに関する。より詳しくは、本発明は進歩したゲート構造物、例えばシリサイド化金属ゲートを備える金属酸化物半導体（ＭＯＳ）デバイスと、それらシリサイド化金属ゲートデバイスを製造する方法との両方に関する。
【背景技術】
【０００２】
金属ゲート集積化は、従来技術のＭＯＳトランジスタ用の通常のプロセス・フローで実現することがどうしても難しいことが証明されている。ほとんどの金属ゲート材料はソース／ドレイン（Ｓ／Ｄ）接合活性化アニールに必要な高温プロセス加工時にゲート誘電体と相互作用する。金属ゲート・スタックが高温アニールを受けないようにする必要から、ゲート・スタックを最後に製造し、後続のプロセス加工時に５００℃以上の温度にさらさない「ゲート最後」または「置換ゲート」プロセスが開発された。従来技術の置換ゲートプロセスによって金属ゲート用材料の選択肢数は増えるが、プロセスの複雑さおよびコストが増大する。
【０００３】
従来技術では、例えば図１〜４に示すプロセス加工工程を用いて自己位置合わせシリサイド化金属ゲートをポリシリコン・ゲートから形成することが知られている。詳しくは、従来技術プロセスは、図１に示した構造物を設けることによって開始される。この構造物は、半導体基板１２と、アイソレーション領域１５と、ゲート領域１６Ｌおよび１６Ｒと、ゲート誘電体１８と、ポリＳｉゲート導体２０と、キャップ層２２とを含む。各ゲート領域の上にはスペーサ２４も配置される。図に示したように、ポリＳｉ導体２０の上のキャップ層２２を用いてソース／ドレイン・注入を実行する。次に、図２に示したように、キャップ層２２を非選択的に除去した後、Ｎｉなどのシリサイド金属１０５を構造物全体の上に堆積し、図３に示す構造物を設ける。シリサイド金属の上にオプションの酸素拡散障壁層を形成してもよく、次にアニーリングを実行してポリＳｉとシリサイド金属との間の反応を起させる。金属の種類によっては、単一アニールを利用して比抵抗の低いシリサイドを形成してもよい。単一アニールの後、未反応の金属およびオプションの酸素拡散障壁を完全に除去し、必要なら第二のアニールを実行するとよい。図４は、シリサイド化ソース領域およびドレイン領域１００と金属シリサイドゲート１０２とを形成するサリサイド・プロセスの後の構造物を示す。この従来技術プロセスでは、ゲートと、ソース／ドレインとのシリサイド化が同時に起こる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図に示したように、この従来技術プロセスでは、それぞれが約１００ｎｍの厚さを有する厚い金属シリサイドゲートと厚いソース／ドレイン・シリサイドとを形成する。これは、いくつかの理由で問題となり得る。第一に、シリサイドがゲートの下に広がり、デバイスをショートさせ得る。第二に、キャップ層をゲートから非選択的に除去したために生じるデバイスのアイソレーション領域の凹みが存在するときも、そのような厚いソース／ドレイン・シリサイドが問題となり得る。詳しくは、この従来技術プロセスのシリサイドは、狭いアイソレーション領域で隔てられているデバイスの間をショートさせ得る。第三に、厚いシリサイドはスペーサの下に広がった領域中のシリコンを消費し、デバイス性能を低下させることがある。従って、厚い完全シリサイド化金属ゲートと、はるかに薄いソース／ドレイン・シリサイドとを作る方法が求められている。さらに、この従来技術プロセスのシリサイドは、デバイスの注入ウェル領域とも接触し、それによってデバイスをショートさせ得る。
【課題を解決するための手段】
【０００５】
本発明は、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物に関する。詳しくは、本発明は、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、前記第二の厚さは第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。
【０００６】
本発明によれば、厚いシリサイド化金属ゲートと、薄いシリサイド化ソース領域およびドレイン領域とは、例えばＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄおよびそれらの合金のシリサイドなど、同じまたは別の金属シリサイドで構成するとよい。さまざまなシリサイドの中で、Ｃｏ、ＮｉまたはＰｔのシリサイドを最も低い比抵抗相で用いると特に好ましい。本発明の非常に好ましい実施態様では、ソース領域およびドレイン領域はＣｏＳｉ２を含み、一方、シリサイド化金属ゲートはＮｉＳｉまたはＮｉＰｔＳｉあるいはその両方を含む。本発明の別の好ましい実施態様では、ソース・シリサイドおよびドレイン・シリサイドはＮｉＳｉを含み、一方、シリサイド化金属ゲートはＮｉＳｉまたはＮｉＰｔＳｉあるいはその両方を含む。
【０００７】
表面の上に配置されたシリサイド化ソース領域およびドレイン領域を有する半導体基板であって、前記シリサイド化ソース領域およびドレイン領域は５００Å未満の厚さを有し、５００Åを超える厚さを有するシリサイド化金属ゲートを含むゲート領域の端に自己位置合わせした半導体基板を備える金属酸化物半導体（ＭＯＳ）デバイスが提供される。
【０００８】
上記で説明した構造物に加えて、本発明は、厚いシリサイド化金属ゲートと、シリサイド金属ゲートに接する薄いシリサイド化ソース領域およびドレイン領域とを有する進歩したゲート構造物を形成するための方法も提供する。本発明の一方法では、本発明の構造物を製造する際に以下のプロセス加工工程を使用する。すなわち、
【０００９】
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを備える構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックはポリシリコン・ゲート導体と、上にある誘電体キャップと、前記ポリシリコン・ゲート導体の少なくとも側壁の上の誘電体ライナと、前記誘電体ライナの上にあって少なくとも前記ポリシリコン・ゲート導体の側壁に隣接するスペーサと、を含む工程と、
少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に共形誘電体層と平坦化誘電体層とを含む材料スタックを堆積する工程と、
共形誘電体層と平坦化誘電体層との一部を除去して前記誘電体キャップを露出する工程と、
誘電体キャップを除去してポリシリコン・ゲート導体を露出する工程と、
ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域を露出する工程と、
前記ソース領域およびドレイン領域をサリサイド化して完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、を使用する。
【００１０】
上記で説明した方法のいくつかの実施態様では、構造物の上に材料スタックを形成する前にシリサイド化ソース領域およびドレイン領域を形成する。詳しくは、シリサイド金属ゲートより前にシリサイド化ソース領域およびドレイン領域を形成するとき、少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを備える構造物を設ける工程で得た構造物の中のスペーサを形成した後、シリサイド化ソース領域およびドレイン領域を形成する。
【００１１】
本発明の半導体構造物を形成する第二の方法も提供される。第二の方法は、フォトレジスト（ネガ型またはポジ型）とドライ・エッチング・プロセスとを使用して誘電体キャップを選択的に除去する。詳しくは、本発明の第二の方法は、広義に、以下の工程を含む。すなわち、
【００１２】
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを備える構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックは、ポリシリコン・ゲート導体と、上にある誘電体キャップと、少なくともポリシリコン・ゲート導体の隣接する側壁の上のスペーサと、を含む工程と、
前記少なくとも一つのパターン形成されたゲート・スタックを備える構造物の上にパターン形成されたフォトレジストを形成する工程であって、前記パターン形成されたフォトレジストは前記誘電体キャップを露出する開口部を含む工程と、
ドライ・エッチング・プロセスを利用して誘電体キャップを選択的に除去してポリシリコン・ゲート導体を露出する工程と、
パターン形成されたフォトレジストを除去する工程と、
ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域をサリサイド化して、完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、を含む。
【００１３】
上記で説明した第二の方法のいくつかの実施態様では、構造物の上にフォトレジストを形成する前にシリサイド化ソース領域およびドレイン領域を形成する。詳しくは、シリサイド金属ゲートより前にシリサイド化ソース領域およびドレイン領域を形成するとき、少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを備える構造物を設ける工程で得た構造物の中のスペーサを形成した後で、シリサイド化ソース領域およびドレイン領域を形成する。本発明の第二の実施態様では、フォトレジストはネガ型フォトレジストまたはポジ型フォトレジストのどちらであってもよい。
【００１４】
本発明の第二の方法のいくつかの実施態様では、ゲート領域の周りにリフト・オフ層を形成してから、パターン形成されたフォトレジストを形成する。誘電体キャップを除去した後、リフト・オフ層と一緒にリフト・オフ層の上のパターン形成されたフォトレジストを構造物から除去する。
【００１５】
本発明の別の方法は、ゲート・レベルへの正確な位置決めを提供するリソグラフィー・レベルの使用を含む。この本発明の第三の方法は以下の工程を含む。すなわち、
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソースおよびドレイン領域とを含む構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックはポリシリコン・ゲート導体と、上にある誘電体キャップと、少なくともポリシリコン・ゲート導体の隣接する側壁の上のスペーサと、を含む工程と、
少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に平坦化材料と、マスク層と、フォトレジストとを含むスタックを堆積する工程と、
スタックをパターン形成して誘電体キャップを露出する工程と、
ドライ・エッチング・プロセスを利用して誘電体キャップを選択的に除去してポリシリコン・ゲート導体を露出する工程と、
スタックを除去する工程と、
ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソースおよびドレイン領域をサリサイド化して、完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、を含む。
【００１６】
上記で説明した第三の方法のいくつかの実施態様では、構造物の上にスタックを形成する前にシリサイド化ソース領域およびドレイン領域を形成する。詳しくは、シリサイド金属ゲートより前にシリサイド化ソース領域およびドレイン領域を形成するとき、少なくとも一つのパターン形成されたゲート・スタックと、隣接するソースおよびドレイン領域とを含む構造物を設ける工程で得た構造物の中のスペーサを形成した後に、シリサイド化ソース領域およびドレイン領域を形成する。本発明の第三の方法では、リフト・オフ層を用いてもよい。平坦化材料、マスク層およびフォトレジストのスタックをパターン形成する前に、パターン形成されたゲート・スタックの露出された表面の上にリフト・オフ層を形成する。
【発明を実施するための形態】
【００１７】
次に、本出願の添付の図面を参照して本発明をさらに詳しく説明する。本発明は、完全あるいは十分にシリサイド化されたゲートと、（ゲートおよび従来技術のシリサイド化ソース領域およびドレイン領域と比較して）薄いシリサイド化されたソース領域およびドレイン領域とを有するＭＯＳデバイスと、同デバイスを製造する方法とを同時に提供する。添付の図面は、実尺に正確に比例して描かれておらず、同じおよび／または対応する要素を同じ参照番号で示している。
【００１８】
図面では、単一の半導体基板の上に形成された二つのＭＯＳデバイス領域を示していることに注意する。そのような実施態様の例を示してはいるが、本発明は、半導体構造物の表面の上のいかなる特定の数のＭＯＳデバイスの形成にも限定されない。その代わりに、本発明の方法では、半導体基板の表面の上に少なくとも一つの完全あるいは十分にシリサイド化されたＭＯＳデバイスを形成する。
【００１９】
まず、図５に例を示す構造物１０を参照する。構造物１０は半導体基板１２を含み、半導体基板１２は半導体基板１２の表面の上に配置された二つのゲート領域１６Ｌおよび１６Ｒを有する。各ゲート領域、すなわち１６Ｒおよび１６Ｌは、ゲート誘電体１８と、ポリＳｉ導体２０と、誘電体キャップ２２と、誘電体ライナ２３と、スペーサ２４と、ソース領域およびドレイン領域１４とを含む。ソース領域およびドレイン領域１４は半導体基板１２の内部に配置されている。
【００２０】
構造物１０の半導体基板１２は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよびすべてのその他のＩＩＩ族／Ｖ族化合物半導体を含むがそれらに限定されない任意の半導体材料を含む。半導体基板１２は、有機半導体、あるいはＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）またはＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）などの層状半導体も含んでよい。本発明のいくつかの実施態様では、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料で半導体基板１２を構成することが好ましい。半導体基板１２はドープされていても、ドープされていなくてもよく、あるいは内部にドーピング領域と非ドーピング領域とを含んでもよい。
【００２１】
半導体基板１２は、第一のドープされた（ｎ型またはｐ型）領域と、第二のドープされた（ｎ型またはｐ型）領域とを含んでもよい。分りやすくするため、本出願の図面では、ドープされた領域に特に標しを付けていない。第一のドープされた領域と第二のドープされた領域とは同じあってもよく、あるいは異なる導電率またはドーピング濃度あるいはその両方を有してもよい。これらのドープされた領域は、「ウェル」として知られている。
【００２２】
通常、本発明のこの時点では、当業者に公知の通常のプロセスを利用して半導体基板の中にトレンチ・アイソレーション領域（図には特に示していない）が既に形成されている。トレンチ・アイソレーション領域は、本発明の図面に示した領域の周辺部、ならびに図に表されている二つのゲート領域の間に配置される。
【００２３】
半導体基板１２を含み、アイソレーション領域が存在し、堆積された誘電体である場合にはアイソレーション領域も含む構造物１０の表面全体の上にゲート誘電体１８を形成する。例えば酸化、窒化または酸窒化などの熱成長プロセスによってゲート誘電体１８を形成してもよい。あるいは、例えば化学的気相堆積法（ＣＶＤ）、プラズマ支援ＣＶＤ、原子層堆積法（ＡＬＤ）、気化法、反応スパッタリング、化学的溶液堆積法およびその他の同様な堆積プロセスなどの堆積プロセスによってゲート誘電体１８を形成してもよい。上記のプロセスの任意の組み合わせを利用してゲート誘電体１８を形成してもよい。
【００２４】
酸化物、窒化物、酸窒化物または金属シリケートおよび窒化された金属シリケートを含むシリケートあるいはそれらの組み合わせを含むがそれらに限定されない絶縁材料でゲート誘電体１８を構成する。一実施態様では、例えばＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３およびそれらの混合物などの酸化物でゲート誘電体１８を構成することが好ましい。
【００２５】
ゲート誘電体１８の物理的厚さは変化してよいが、典型的には、ゲート誘電体１８は約０．５から約１０ｎｍの厚さを有し、約０．５から約３ｎｍの厚さがより典型的である。
【００２６】
ゲート誘電体１８を形成した後、例えば物理的気相堆積法、ＣＶＤまたは気化法などの既知の堆積プロセスを利用して、図５に示したポリＳｉゲート導体２０の元であるポリシリコン（すなわちポリＳｉ）のブランケット層をゲート誘電体１８の上に形成する。ポリシリコンのブランケット層はドープされていてもよく、あるいはドープされていなくてもよい。ドープされている場合、ポリシリコンを形成する際にイン・サイチュ・ドーピング堆積プロセスを使用してもよい。あるいは、堆積、イオン注入およびアニーリングによってドープされたポリＳｉ層を形成してもよい。ポリＳｉ層をドープすると、形成されるシリサイド化金属ゲートの仕事関数がシフトする。ドーパント・イオンを説明する例は、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌまたはそれらの混合物を含む。イオン注入物の典型的な線量は、１Ｅ１４（＝１×１０１４）から１Ｅ１６（＝１×１０１６）原子／ｃｍ２、またはより典型的に１Ｅ１５から５Ｅ１５原子／ｃｍ２である。本発明のこの時点で堆積されるポリシリコン層の厚さ、すなわち高さは、使用される堆積プロセスによって変化させてよい。典型的には、ポリシリコン層は約２０から約１８０ｎｍの垂直厚さを有し、約４０から約１５０ｎｍの厚さがより典型的である。
【００２７】
ポリシリコンのブランケット層を堆積した後、例えば、物理的気相堆積法または化学的気相堆積法などの堆積プロセスを利用して、ポリシリコンのブランケット層の上に誘電体キャップ２２を形成する。誘電体キャップ２２は、酸化物、窒化物、酸窒化物またはそれらの任意の組み合わせであってよい。本明細書中下記で詳しく明らかにするスペーサ２４とは別の誘電体材料で誘電体キャップ２２を構成してもよい。一実施態様では、例えばＳｉ３Ｎ４などの窒化物を誘電体キャップ２２として使用する。好ましい実施態様であるさらに別の実施態様では、誘電体キャップ２２はＳｉＯ２などの酸化物である。誘電体キャップ２２の厚さ、すなわち高さは約２０から約１８０ｎｍであり、約３０から約１４０ｎｍの厚さがより典型的である。
【００２８】
次に、リソグラフィーおよびエッチングによってブランケット・ポリシリコン層と誘電キャップ層とをパターン形成して、パターン形成されたゲート・スタックを設ける。パターン形成されたゲート・スタックは、デバイス性能を改善するために、同じ寸法、すなわち長さを有してもよく、あるいはさまざまな寸法を有してもよい。本発明のこの時点で、パターン形成されたゲート・スタックのそれぞれは、ポリＳｉゲート伝導体２０と誘電体キャップ２２とを含む。リソグラフィー工程は、誘電体キャップ層の上部表面にフォトレジストを塗布する工程と、フォトレジストを所望の放射のパターンに露光する工程と、通常のレジスト現像液を利用して露光されたフォトレジストを現像する工程と、を含む。次に、一回または二回以上のドライ・エッチング工程を利用してフォトレジスト中のパターンを誘電体キャップ層およびポリシリコンのブランケット層に転写する。いくつかの実施態様では、パターンを誘電体キャップ層中に転写した後、パターン形成されたフォトレジストを除去するとよい。その他の実施態様では、エッチングが完了した後、パターン形成されたフォトレジストを除去する。
【００２９】
パターン形成されたゲート・スタックを形成する際に本発明で用いることができる適当なドライ・エッチング・プロセスは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・アブレーションを含むが、それらに限定されない。通常、使用されるドライ・エッチング・プロセスは下にあるゲート誘電体１８に選択的であり、従って、このエッチング工程でゲート誘電体は通常除去されない。しかし、いくつかの実施態様では、このエッチング工程を用いてゲート・スタックによって保護されていないゲート誘電体１８の一部を除去してもよい。ウェット・エッチング・プロセスを用いてゲート・スタックによって保護されていないゲート誘電体１８の一部を除去してもよい。
【００３０】
次に、少なくともポリシリコン・ゲート導体２０を備えるシリコンを含むすべての露出された表面の上に誘電体ライナ２３を形成する。誘電体ライナ２３は、図５に示したように、半導体基板１２の水平表面の上に広がっていてもよい。誘電体ライナ２３は、酸化物、窒化物、酸窒化物またはそれらの任意の組み合わせを含む任意の誘電体材料を含んでもよい。酸化、窒化または酸窒化などの熱成長プロセスによって誘電体ライナ２３を形成する。本発明によれば、誘電体ライナ２３は、通常、厚さが約１から約１０ｎｍの薄い層である。
【００３１】
各パターン形成されたゲート・スタックの露出された側壁の上ならびに誘電体ライナの上に少なくとも一つのスペーサ２４を形成する。酸化物、窒化物、酸窒化物および／またはそれらの任意の組み合わせなどの絶縁体で少なくとも一つのスペーサ２４を構成し、通常、誘電体ライナ２３および誘電体キャップ２２とは別の材料で構成する。好ましくは、窒化物スペーサを形成する。堆積およびエッチングによってこの少なくとも一つのスペーサ２４を形成する。スペーサ２４を形成する際に用いられるエッチング工程は、基板の上から誘電体ライナ２３を除去し、これによって半導体基板１２の一部を露出することもできる点に注意する。半導体基板１２の露出された部分には、図５で参照番号１１と標しを付けている。
【００３２】
少なくとも一つのスペーサ２４の幅は、ソースおよびドレインのシリサイド接点（続いて形成する）がゲート・スタックのエッジの下に侵入しないよう十分広くしなければならない。通常、少なくとも一つのスペーサの幅が底部で測って約１５から約８０ｎｍあれば、ソース／ドレイン・シリサイドはゲート・スタックのエッジの下に侵入しない。
【００３３】
スペーサを形成した後、露出された部分１１で基板１２の中にソース／ドレイン拡散領域１４を形成する。イオン注入およびアニールする工程を利用してソース／ドレイン拡散領域１４を形成する。アニールする工程は、前段の注入工程で注入されたドーパントを活性化する役を果す。イオン注入およびアニールする工程の条件は当業者に公知である。
【００３４】
次に、図６に示すように、図５に示した構造物全体の上に共形誘電体層２６と平坦化誘電体２８とを含む材料スタックを形成する。本発明によれば、まず、共形誘電体層２６を形成し、続いて平坦化誘電体層２８を形成する。共形誘電体層２６は酸化物、窒化物または酸窒化物あるいはそれらの組み合わせを含む任意の誘電体材料を含む。詳しくは、共形誘電体層２６はＳｉ３Ｎ４などの窒化物を含む。従来の堆積プロセスを利用して形成される共形誘電体層は、堆積後約１５から約８０ｎｍの厚さを有する。
【００３５】
図５に示した構造物の上に共形誘電体層２６を形成した後、平坦化誘電体層２８を形成する。平坦化誘電体層２８は、高密度酸化物などの酸化物またはＴＥＯＳから堆積した酸化物を含む。あるいは、平坦化誘電体層２８は、ホウ素をドープされたシリケート・ガラス（ＢＳＧ）またはリンをドープされたシリケート・ガラス（ＰＳＧ）などのドープされたシリケート・ガラス、水素シルセスキオキサン（ＨＳＱ）などのスピン・コート可能な重合体材料、またはフォトレジストを含んでもよい。当業者に公知の通常の技法によって平坦化誘電体層２８を形成する。本発明のこの時点で形成される平坦化誘電体層２８の厚さは、使用される材料の種類に依存して変化させてよい。通常、平坦化誘電体層２８は約５０から約１００ｎｍの厚さを有する。本発明によれば、ゲート・スタックの上の平坦化層は、ソース領域およびドレイン領域およびトレンチ・アイソレーション領域の上の同層の厚さより薄い。
【００３６】
図７および８は、誘電体キャップ２２を露出するために本発明で使用することができるさまざまな実施態様を表す。図７はエッチング・バック・プロセスを使用する実施態様を示し、一方、図８は化学的機械研摩（ＣＭＰ）プロセスを使用する実施態様を示す。エッチング・バック・プロセスは、誘電体キャップ２２の上部表面の上に広がる平坦化誘電体層２８と共形誘電体層２６との両方の一部を選択的に除去することができる少なくとも一回の時間を定めたエッチング・プロセスを含む。いくつかの実施態様では、まず、平坦化誘電体層２８の一部をエッチング・バックしてから、さまざまなエッチング・プロセスを用いて共形誘電体層２６の一部をエッチング・バックする。図７に示した構造物を形成する際に用いることができるエッチング・プロセスの例は、まず、窒化物に比べて酸化物を選択的にエッチングするドライ・エッチング・プロセスと、それに続く酸化物に比べて窒化物を選択的にエッチングするドライ・エッチング・プロセスとを含む。図８に示した構造物を形成する際に用いられるＣＭＰプロセスは通常のプロセスであり、当業者には公知である。
【００３７】
どの技法（例えば、エッチング・バックまたはＣＭＰ）を使用するにしても、エッチング・バックまたはＣＭＰの後に結果として得られる構造物で、誘電体キャップ２２は露出している。本発明では両方の実施態様を用いてもよいが、以下の図面は、エッチング・バック・プロセスで処理した構造物の例を示している。ＣＭＰによって平坦化された構造物も以下のプロセスで処理することができる点に注意する。
【００３８】
露出された誘電体キャップ２２を、下にあるポリシリコン・ゲート導体２０を露出するように、各ゲート領域１６Ｌおよび１６Ｒから除去する。この工程を実行した後で形成される結果の構造物を例えば、図９に示す。本発明では、構造物から誘電体キャップ材料を除去するウェット・エッチング・プロセスまたはドライ・エッチング・プロセスを利用して誘電体キャップ２２を除去する。反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング（ＩＢＥ）およびプラズマ・エッチングなどのドライ・エッチング・プロセスを使用してもよいが、誘電体キャップ２２を除去する際にはウェット・エッチング・プロセスを使用する方が好ましい。誘電体キャップ２２を除去するために用いることができるウェット・エッチング・プロセスの例は、希薄フッ化水素酸（ＤＨＦ）を含む。誘電体キャップ２２と平坦化誘電体層２８とを酸化物で構成する実施態様では、この工程でゲート領域の間にある残存平坦化誘電体層２８も除去する。これも図９に示した。この場合、共形誘電体層２６の残存部分がソース領域およびドレイン領域１４を含む基板の一部を保護する。
【００３９】
ポリＳｉゲート導体２０の上からキャップ誘電体２２をエッチングした後、ポリＳｉゲート導体２０を消費し、完全あるいは十分にシリサイド化された金属ゲート３０を形成する第一のサリサイド・プロセスを実行する。第一のサリサイド・プロセスの例を図１０に示す。第一のサリサイド・プロセスの第一の工程は、図９に示した構造物の上にブランケット・シリサイド金属を堆積することを含む。例えばスパッタリング法、化学的気相堆積法、気化法、化学的溶液堆積法、めっき法および類似法を含む任意の通常の堆積プロセスを用いてシリサイド金属を堆積してもよい。シリサイド金属は、シリサイド化ソース領域およびドレイン領域（続いて形成し、説明する）を形成する際に用いられる金属と同じであってもよく、あるいは異なっていてもよい。
【００４０】
Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも一つでシリサイド金属を構成してよい。一実施態様では、シリサイド金属はＣｏであり、二段階アニールプロセスを用いてＣｏＳｉ２が生成する。本発明の別の実施態様では、シリサイド金属はＮｉまたはＰｔであり、一段アニール工程を用いてＮｉＳｉおよびＰｔＳｉが生成する。
【００４１】
特定のＭＯＳデバイスに適する仕事関数を有するシリサイド相を形成し、ポリＳｉゲート導体２０のすべてを消費するように、シリサイド金属の厚さを選ぶ。例えば、ＮｉＳｉは４．６５ｅＶの仕事関数を有し、初めのポリシリコン高さが５０ｎｍなら、必要なＮｉの量は約２７ｎｍである。ＣｏＳｉ２は４．４５ｅＶの仕事関数を有し、初めのポリシリコン高さが５０ｎｍなら、必要なＮｉの量は約１４ｎｍである。示したシリサイド金属厚さはポリシリコンを消費するのにちょうど必要な量であるが、消費を完了させるのを確実にするために厚さが約１０％過剰であると好ましい。
【００４２】
いくつかの実施態様（示していない）では、アニールする前にシリサイド金属の上にＴｉＮまたはＷなどの酸素拡散障壁を形成する。
【００４３】
詳しくは、サリサイド・アニールする工程は、構造物の中に第一のシリサイド相を形成するために使用する第一のアニールを含み、第一のシリサイド相は、金属シリサイドの中で最も低い比抵抗の相を表してもよく、あるいは表さなくてもよい。通常、第二のアニールする工程より低い温度で第一のアニールを実行する。第一のアニールする工程は、高い抵抗のシリサイド相材料を形成してもよく、あるいは形成しなくてもよく、通常、連続加熱領域、またはさまざまな昇温速度および恒温維持加熱サイクルを用いて約３００°から約６００℃の温度で実行する。より好ましくは、約３５０°から約５５０℃の温度で第一のアニールする工程を実行する。
【００４４】
ガス雰囲気、例えばＨｅ、Ａｒ、Ｎ２またはフォーミング・ガス中で、（第一および第二の）サリサイド・アニールを実行する。ゲート・シリサイド・アニール工程はさまざまな雰囲気を用いてもよく、あるいはアニールする工程を同じ雰囲気中で実行してもよい。例えば、両方のアニールする工程でＨｅを用いてもよく、あるいは第一のアニールする工程でＨｅを用い、第二のアニールする工程でフォーミング・ガスを用いてもよい。
【００４５】
次に、選択的ウェット・エッチング工程を使用して構造物から非反応性シリサイド金属を完全に除去する。いくつかの金属シリサイドの場合、ポリシリコンは消費され、第一のシリサイド相の比抵抗は相の最小値に近いので、サリサイド・プロセスをこの時点で止めるとよい。これは、ＮｉおよびＰｔの場合である。他の場合、例えば、シリサイド金属としてＣｏまたはＴｉを用いるとき、残存ポリシリコンを消費し、第二のシリサイド相材料を形成するために、第二の高温アニールが必要である。この実施態様では、第一のシリサイド相は高い比抵抗相のシリサイド材料となり、一方、第二のシリサイド相材料は低い比抵抗相のシリサイド材料となる。
【００４６】
連続加熱領域またはさまざまな昇温および恒温加熱サイクルを用いて約６００℃から約８００℃の温度で第二のアニールする工程を実行する。より好ましくは、約６５０°から約７５０℃の温度で第二のアニールする工程を実行する。
【００４７】
図１０は、完全シリサイド化金属ゲート３０を形成した後の構造物を示す。完全シリサイド化金属ゲート３０は、ポリＳｉゲート伝導体２０が前に占めていたゲート誘電体１８の上のスペーサ２４の間の区域に位置する。
【００４８】
本発明のいくつかの実施態様では、それまでに実行していなければ、選択的エッチング・プロセスを利用して、ゲート領域の間の平坦化誘電体層２８の残存部分を除去する。次に、構造物から共形誘電体材料を選択的にエッチングするエッチング・プロセスを利用して、各ゲート領域の間の共形誘電体層２６の残存部分を除去する。本発明のこの工程で、ソース領域およびドレイン領域１４を含む基板１２の部分が露出する。
【００４９】
次に、サリサイド・プロセスを用いてソースおよびドレイン・シリサイド接触３２（以後ソース／ドレイン・シリサイド）を形成する。サリサイド・プロセスは、ソース／ドレイン拡散領域１１を含む基板１２の露出された表面の上にシリサイド金属を堆積する工程と、オプションとして、シリサイド金属の上にＴｉＮなどの酸素拡散障壁材料を堆積する工程と、第一のアニールをしてシリサイドを形成する工程と、用いられる場合には障壁材料を含む未反応金属を完全に選択エッチングする工程と、必要なら、第二のアニールする工程を実行する工程と、を含む。本発明のこの工程を図１１に示す。
【００５０】
半導体基板がシリコンを含まないとき、半導体基板１２の露出された表面の上にシリコンの層（図に示していない）を成長させ、ソース／ドレイン・シリサイド接触を形成する際に用いてもよい。
【００５１】
ソース／ドレイン・シリサイド３２を形成する際に用いられるシリサイド金属は、シリコンと反応して金属シリサイドを形成することができる任意の金属を含む。基板がシリコンを含んでいなければ、金属シリサイドは、他の基板材料、例えばＳｉＧｅ表面の場合にはＮｉとシリサイドを形成する金属を含む必要がある。そのような金属の例は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄおよびそれらの合金を含むが、それらに限定されない。一実施態様では、Ｃｏが好ましい金属である。そのような実施態様では、第二のアニールする工程が必要である。別の実施態様では、ＮｉまたはＰｔが好ましい。この実施態様では、通常、第二のアニーリング工程を実行しない。
【００５２】
シリサイド化ゲートを形成する際に上記で説明した条件を利用して、シリサイド化ソース領域およびドレイン領域３２を形成してもよい。上記で述べたプロセスを利用して形成されるソース／ドレイン・シリサイド、すなわちシリサイド化ソース領域およびドレイン領域３２は、ゲート領域１６Ｒまたは１６Ｌのエッジに自己整合させる。詳しくは、シリサイド化ソース領域およびドレイン領域３２の外端は、誘電体ライナ２３およびスペーサ２４の端と位置合わせする。シリサイド化ソース領域およびドレイン領域３２は５０ｎｍ未満の厚さ（垂直に測って）を有し、約１５から約３０ｎｍの厚さがより典型的である。
【００５３】
本発明のプロセスでは、シリサイド化ソース領域およびドレイン領域を形成する際にシリサイド化金属を用い、シリサイド化金属ゲートは金属シリサイドの生成を促進することができる合金形成添加物を含んでもよい。本発明で使用することができる合金形成添加物の例は、合金形成添加物はシリサイドを形成する際に用いられる材料と同じではないという条件で、Ｃ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔまたはそれらの混合物を含む。合金形成添加物は、存在するとき、約０．１から約５０原子パーセント量存在する。合金形成添加物は、シリサイド金属層へのドーパント材料として導入してもよく、あるいはアニールする前にシリサイド金属層の上に形成される層であってもよい。
【００５４】
上記は、高い位置のソース領域およびドレイン領域を含まない初期構造物を説明しているが、本発明は、初期構造物中の高い位置のソース領域およびドレイン領域の存在も包含する点に注意すべきである。高い位値のソース領域およびドレイン領域は、当業者には公知の通常の技法を利用して形成される。詳しくは、ソース領域およびドレイン領域に注入する工程の前に、エピＳｉ、非晶質Ｓｉ、ＳｉＧｅおよび類似物などの任意のＳｉ含有層を基板の上に堆積することによって高い位値のソース領域およびドレイン領域を形成する。
【００５５】
上記で説明した、シリサイド化金属ゲートの後にシリサイド化ソース領域およびドレイン領域を形成する実施態様に加えて、本発明は、シリサイド化金属ゲートより前にシリサイド化ソース領域およびドレイン領域を形成する実施態様も包含する。そのような実施態様では、スペーサ２４を形成した後、構造物の上に共形誘電体層２６を形成する前にシリサイド化ソース領域およびドレイン領域を形成してもよい。
【００５６】
次に、本発明の第二の方法を示す図１２〜１６を参照する。この第二の方法では、フォトレジスト（ネガ型またはポジ型）およびドライ・エッチングを使用してポリシリコン・ゲート導体２０の上の誘電体キャップ２２を除去する。詳しくは、第二の方法は、まず、図１２に示す構造物５０物を設ける工程によって開始される。構造物５０は、誘電体ライナ２３が存在しない点を除けば、図５に示した構造物１０に似ている。誘電体ライナ２３をまったく示していないが、本発明は、同ライナが存在する実施態様を包含する。図１２に示した構造物５０は半導体基板１２を含み、半導体基板１２は半導体基板１２の表面の上に配置された二つのゲート領域１６Ｌおよび１６Ｒを有する。各ゲート領域、すなわち１６Ｒおよび１６Ｌは、ゲート誘電体１８と、ポリＳｉ導体２０と、誘電体キャップ２２と、スペーサ２４と、ソース領域およびドレイン領域１４と、を含む。ソース領域およびドレイン領域１４は、半導体基板１２の内部に配置されている。
【００５７】
上記で説明した、図５に示した構造物１０を製造するための第一の実施態様の技法を用いて、図１２に示した初期構造物を製造する。
【００５８】
本発明の第二の実施態様によれば、次に、構造物全体の上にネガ型フォトレジスト（あるいはポジ型フォトレジスト）５２を形成し、図１３に示した構造物を設ける。用語「ネガ型フォトレジスト」は、マスクの不透明領域によって露光から保護されていなかった区域では残るが、保護されていた領域では現像液によって除去されるフォトレジストを示す。従って、フォトレジストの非露光領域は現像後に除去され、従って、マスクのネガ画像が残る。従って、本発明で使用されるネガ型フォトレジスト５２は、光に露光されると可溶性状態から不溶性状態に変化する任意のフォトレジスト材料を含む。そのようなネガ型レジストは普通であり、当業者に公知である。
【００５９】
ネガ型フォトレジストに加えて、本発明は、ポジ型フォトレジストを用いることも包含する。ネガ型フォトレジストと比べて、ポジ型フォトレジストを用いる際の差異は、露光されたポジ型フォトレジストは、放射に露光されると可溶性になることである。従って、露光された区域は現像され、除去される。そのようなポジ型フォトレジストも当業者に公知である。ポジ型フォトレジストを使用しても、下記で説明するプロセス諸工程は変わらない。使用されるフォトレジストの特定の種類は、当業者に公知のように、用いられるマスクの極性に依存する。
【００６０】
スピン・オン・コーティングなど当業者に公知の通常の堆積プロセスを用いて、図１２に示した構造物にフォトレジスト５２を塗布する。塗布されたフォトレジスト５２の上部表面が誘電体キャップ２２の上部表面より上にある限り、フォトレジスト５２の厚さを変化させてよい。
【００６１】
図１４は、フォトレジストを放射に露光し、各ゲート領域１６Ｌおよび１６Ｒより上にあるフォトレジスト５２の区域を現像した後の構造物を示す。露光および現像プロセスは、当業者に公知の通常のリソグラフィー技法を含む。この構造物で、ポリＳｉゲート導体２０の上の各誘電体キャップ２２の上部表面が露出されている点に注意する。
【００６２】
次に、図１５に示すように、下にあるポリＳｉゲート導体２０を露出するように、誘電体キャップ２２を構造物から除去する。本発明のこの実施態様によれば、フォトレジストと比べて誘電体キャップを選択的に除去するドライ・エッチング・プロセスを利用して、誘電体キャップ２２を除去する。例えば、反応性イオン・エッチングまたはレーザ・ビーム・エッチング、イオン・ビーム・エッチングを用いて誘電体キャップ２２を選択的に除去することができる。
【００６３】
誘電体キャップ２２の除去に続いて、残存フォトレジスト５２を構造物から除去し、図１６に例を示す構造物を得る。次に、シリサイド化金属ゲートおよびシリサイド化ソース領域およびドレイン領域を形成する際に上記で説明したプロセス加工を実行する。その結果の構造物は、誘電体ライナ２３が必ずしも存在しない点を除けば図１１に示したものに似ている。
【００６４】
さらに、第二の実施態様は、フォトレジスト（ネガ型またはポジ型）を形成する前にシリサイド化ソース領域およびドレイン領域を形成する場合も包含する。
【００６５】
次に、図１７〜２０を参照する。これらの図は、フォトレジストをリフト・オフ層とともに用いる本発明の第二の方法の実施態様の例を示す説明図である。本発明のこの方法は、図１７に示す構造物６０を設けることによって開始される。この構造物は半導体基板１２を含み、半導体基板１２は、半導体基板１２の表面の上に配置された二つのゲート領域１６Ｌおよび１６Ｒを有する。各ゲート領域、すなわち１６Ｒおよび１６Ｌは、ゲート誘電体１８と、ポリＳｉ導体２０と、誘電体キャップ２２と、スペーサ２４と、ソース領域およびドレイン領域１４と、を含む。ソース領域およびドレイン領域１４は、半導体基板１２の内部に配置されている。基板１２と、ゲート領域１６Ｌおよび１６Ｒとの上にフォトレジスト（ネガ型またはポジ型のどちらか）５２を配置する。リフト・オフ層６２がゲート領域１６Ｌおよび１６Ｒを囲む。
【００６６】
詳しくは、リフト・オフ層６２は、ゲート・スタックの周り、フォトレジストの下に配置される。リフト・オフ層６２は、化学溶媒中で基板から剥離することができる接着強さの低い層である。当業者に知られているように、リフト・オフ層の上の材料は除去される。詳しくは、本発明では、誘電体ギャップを除去したら、露出されたポリＳｉゲート導体の上にシリサイド金属を堆積した後、残存リフト・オフ層とフォトレジストとを除去する。
【００６７】
上記で説明した、図５に示した構造物１０を製造するための第一の実施態様中の技法と、図１３に示した構造物を製造することに関連して説明したプロセス加工技法との両方を用いて、図１７に示す初期構造物を製造する。図１７に示した構造物の異なる点は、フォトレジストを塗布する前に各ゲート・スタックの周りにリフト・オフ層６２を形成する点である。スピン・オン・プロセスなどの既知の堆積プロセスを利用してリフト・オフ層６２を形成する。使用される材料ならびにフォトレジスト５２の厚さに依存してリフト・オフ層６２の厚さを変化させてよい。典型的には、リフト・オフ層６２は約５０から約２００ｎｍの厚さを有し、約１００から約１５０ｎｍの厚さがより典型的である。普通のリフト・オフ材料は当業者に知られている。
【００６８】
次に、フォトレジスト５２を塗布した後、第二の方法において上記で説明したようにフォトレジスト５２を露出し、現像し、各誘電体キャップ２２の上部表面層に配置されたリフト・オフ層６２を露出する開口部を設ける。各ゲート領域の上のリフト・オフ層６２を露出させた後、露出されたリフト・オフ層６２を除去し、下にある誘電体キャップ２２の表面を露出する。図１８を参照する。次に、本発明の第二の方法で説明した、フォトレジスト５２と比べて誘電体キャップ２２を選択的に除去するドライ・エッチング・プロセスを利用して、露出された誘電体キャップ２２を構造物から除去する。例えば図１９に構造物を示す。
【００６９】
次に、図２０に示すように、当分野で公知の通常のリフト・オフ・プロセスを利用して構造物からフォトレジスト５２を除去する。例えば、このリフト・オフ・プロセスは、それまでに除去されていない残存リフト・オフ層６２を剥離するウェット・エッチング・プロセスを含むとよい。次に、上記で説明したプロセス加工、すなわちゲートのシリサイド化を行う。あるいは、リフト・オフ手順より前に、露出されたポリＳｉゲート導体の上に金属シリサイドを形成してもよい。構造物の他の区域にはポリＳｉゲート導体の他に金属シリサイドは存在しないので、これによって、シリサイド化工程の間に選択的ウェット・エッチング・プロセスを利用する必要がなくなる。リフト・オフ・プロセスの後、ポリＳｉゲートの上にはシリサイド金属しか存在しないので、リフト・オフの前にシリサイド化する必要はない。
【００７０】
構造物の上にリフト・オフ層６２およびフォトレジスト５２を形成する前、またはシリサイド金属ゲートを形成した後、シリサイド化ソース領域およびドレイン領域を形成してもよい。
【００７１】
本発明の第三の方法を図２１〜２９に示す。本発明のこの好ましい方法では、リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす。図２１は、本発明のこの実施態様で使用される初期構造物７０を示す。初期構造物７０は、半導体基板１２を含み、半導体基板１２は表面の上に配置された二つのゲート領域１６Ｌおよび１６Ｒを有する。各ゲート領域、すなわち１６Ｒおよび１６Ｌは、ゲート誘電体１８と、ポリＳｉ導体２０と、誘電体キャップ２２と、スペーサ２４と、ソース領域およびドレイン領域１４と、を含む。ソース領域およびドレイン領域１４は、半導体基板１２の内部に配置されている。誘電体ライナ２３が存在しない点を除けば、上記で説明した、図５に示した構造物１０を製造するための第一の方法の技法を用いて、図２１に示した初期構造物を製造する。
【００７２】
次に、図２２に示すように、ＢＳＧ、ＰＳＧまたは酸化物などの平坦化材料７２を初期構造物７０に塗布する。好ましくは、本発明のこの実施態様では、平坦化材料７０は有機材料である。本発明の第一の方法で説明したと同じように平坦化材料７２を形成する。
【００７３】
次に、通常の堆積プロセスを利用して、平坦化材料７２の上に酸化物などのマスク層７４を形成する。通常、堆積した後、マスク層７４は約２５から約７５ｎｍの厚さを有する。次に、リソグラフィーおよびエッチングによってマスク層７４をパターン形成する。図２４〜２６にこれらの工程を示す。詳しくは、図２６は、マスク層の上にフォトレジスト７６を形成した後の構造物を示す。図２７は露光および現像によってフォトレジスト７６をパターン形成した後の構造物を示し、図２８はフォトレジスト７６からマスク層７４にパターンを転写した後の構造物を示す。パターンの転写は、反応性イオン・エッチングまたは別の同様なドライ・エッチング・プロセスなどのエッチング・プロセスによって起こる。
【００７４】
次に、図２７に示すように、フォトレジスト７６も消費するドライ・エッチング・プロセスによって、パターンを平坦化材料７２に転写する。例えば、反応性イオン・エッチング（ＲＩＥ）を用いてパターンを平坦化材料中に転写し、フォトレジストを消費することができる。この工程で、誘電体キャップ２２の上部表面が露出される点に注意する。
【００７５】
次に、上記で説明した、本発明の第二の方法のドライ・エッチング・プロセスを利用して、誘電体キャップ２２および残存マスク層７４を除去し、図２８に示す構造物を設ける。誘電体キャップ２２を除去すると、下にあるポリＳｉゲート導体２０が露出される。次に、残存平坦化材料７２をストリップし、上記で説明したように完全シリサイド化金属ゲートおよびシリサイド化ソース領域およびドレイン領域のプロセス加工を実行してもよい。あるいは、構造物の上に平坦化材料７２を形成する前に、シリサイド化ソース領域およびドレイン領域を形成してもよい。この方法では、上記で説明したリフト・オフ層を使用してもよい。
【００７６】
図２９は、平坦化材料７２を除去した後の構造物を示す。
【００７７】
図３０〜３３は、どのようにして、平坦化材料７２が下にある材料を保護し、当業者に知られているリソグラフィーおよびドライ・エッチング方法に固有のＣＤバイアスおよび位置決め誤差を回避するかを示す。これらの図面中の要素は、図２１〜２９に示したものと同じである点に注意する。図３０〜３３に示したプロセスの特徴は、ＣＤまたはオーバレイのミスマッチが大きくなっても、ソース領域およびドレイン領域と、トレンチ・アイソレーション領域とを依然保護することである。図３３に示した構造物は、上記で説明したようにプロセス加工して、完全シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを内部に形成することができる点に注意する。
【００７８】
図３４〜３８および図３９〜４４は、リフト・オフ層７８を平坦化材料７２とともに用いる実施態様を示す。これらの実施態様で用いる基本的なプロセス加工工程および材料は、上記で詳しく説明した。従って、プロセス加工工程をここで繰り返す必要はない。リフト・オフ層７８は、既に説明した図面の中で表したリフト・オフ層６２と同じ材料である点に注意する。
【００７９】
図３４〜３８は、どのようにして、図２１〜２９に示したような平坦化有機方式をリフト・オフ層とともに用いることができるかの例を示す。これらの図では、リフト・オフ層７８と、平坦化有機層７２と、第一のハード・マスク７３および第二のハード・マスク７４と、を含むスタックを使用し、この順に堆積する。次に、レジスト７６を塗布し、パターン形成する。まず、レジストパターンをハード・マスク・スタックに転写し、その後、フォトレジスト７６を同時に消費しながら平坦化有機層７２に転写する。次に、上記で説明したように、誘電体キャップの上のリフト・オフ層７８と、下にある誘電体キャップ２２とを除去する。次に、露出された誘電体キャップの表面の上に、図で９０と標しを付けた金属シリサイドを塗布した後、残存リフト・オフ層と、残存リフト・オフ層の上にある材料層とを除去する。次に、少なくとも一回のシリサイド・アニールを実行する。
【００８０】
図３９〜４４は、誘電体キャップ２２を除去した後、等方性エッチングによって平坦化有機層７２を若干下部切除（アンダーカット）することができる別の実施態様を説明する。この実施態様では、リフト・オフ・プロセスの確実性が高まる。
【００８１】
上記で説明したさまざまな実施態様でライナ２３を使用してもよい点に注意すべきである。さらに、フォトレジストを使用する実施態様ではリフト・オフ技術を用いてもよい。
【００８２】
上記で示したように、本発明のさまざまな方法は、完全シリサイド化金属ゲートと、隣接するシリサイド化ソース領域およびドレイン領域とを有し、シリサイド化ソース領域およびドレイン領域が完全シリサイド化金属ゲートより薄い厚さを有するＭＯＳ構造物を提供する。詳しくは、シリサイド化金属ゲートの厚さは５００Åより厚く、シリサイド化ソース領域およびドレイン領域の厚さは５００Åより薄く、好ましくは３００Åより薄く、より好ましくは２００Åより薄い。
【００８３】
本発明の好ましい実施態様によって、本発明を詳しく示し、説明してきたが、本発明の技術思想および範囲から逸脱することなく、前述およびその他の形式上および詳細上の変化を施し得ることは当業者に理解されるものとする。従って、本発明は、説明し、例を示した形式および詳細そのものに限定されず、添付の請求項の範囲内に属すると意図される。
【図面の簡単な説明】
【００８４】
【図１】自己整合シリサイド化金属ゲートをポリシリコン・ゲートから製造する従来技術プロセスを表す説明図（断面図による）である。
【図２】自己整合シリサイド化金属ゲートをポリシリコン・ゲートから製造する従来技術プロセスを表す説明図（断面図による）である。
【図３】自己整合シリサイド化金属ゲートをポリシリコン・ゲートから製造する従来技術プロセスを表す説明図（断面図による）である。
【図４】自己整合シリサイド化金属ゲートをポリシリコン・ゲートから製造する従来技術プロセスを表す説明図（断面図による）である。
【図５】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図６】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図７】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図８】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図９】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１０】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１１】本発明の第一の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１２】本発明の第二の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１３】本発明の第二の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１４】本発明の第二の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１５】本発明の第二の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１６】本発明の第二の方法で使用される基本的プロセス工程の例を示す説明図（断面図による）である。
【図１７】フォトレジストをリフト・オフ層とともに用いる本発明の第二の方法の実施態様の例を示す説明図（断面図による）である。
【図１８】フォトレジストをリフト・オフ層とともに用いる本発明の第二の方法の実施態様の例を示す説明図（断面図による）である。
【図１９】フォトレジストをリフト・オフ層とともに用いる本発明の第二の方法の実施態様の例を示す説明図（断面図による）である。
【図２０】フォトレジストをリフト・オフ層とともに用いる本発明の第二の方法の実施態様の例を示す説明図（断面図による）である。
【図２１】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２２】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２３】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２４】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２５】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２６】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２７】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２８】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図２９】リソグラフィー・レベルを用いてゲート・レベルに正確な位置決めをもたらす本発明の第三の方法の例を示す説明図（断面図による）である。
【図３０】どのようにして平坦化層が下にある材料を保護し、リソグラフィーに固有の臨界寸法（ＣＤ）バイアスおよび位置決め誤差を回避するかの例を示す説明図（断面図による）である。
【図３１】どのようにして平坦化層が下にある材料を保護し、リソグラフィーに固有の臨界寸法（ＣＤ）バイアスおよび位置決め誤差を回避するかの例を示す説明図（断面図による）である。
【図３２】どのようにして平坦化層が下にある材料を保護し、リソグラフィーに固有の臨界寸法（ＣＤ）バイアスおよび位置決め誤差を回避するかの例を示す説明図（断面図による）である。
【図３３】どのようにして平坦化層が下にある材料を保護し、リソグラフィーに固有の臨界寸法（ＣＤ）バイアスおよび位置決め誤差を回避するかの例を示す説明図（断面図による）である。
【図３４】平坦化層とともに用いることができる一リフト・オフ方式の例を示す説明図（断面図による）である。
【図３５】平坦化層とともに用いることができる一リフト・オフ方式の例を示す説明図（断面図による）である。
【図３６】平坦化層とともに用いることができる一リフト・オフ方式の例を示す説明図（断面図による）である。
【図３７】平坦化層とともに用いることができる一リフト・オフ方式の例を示す説明図（断面図による）である。
【図３８】平坦化層とともに用いることができる一リフト・オフ方式の例を示す説明図（断面図による）である。
【図３９】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【図４０】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【図４１】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【図４２】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【図４３】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【図４４】平坦化層とともに用いることができる別のリフト・オフ方式の例を示す説明図（断面図による）である。
【特許請求の範囲】
【請求項１】
第一の厚さを有する第一のシリサイド金属の完全シリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、前記第二の厚さは前記第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域は、少なくとも前記完全シリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物。
【請求項２】
前記第一の厚さは５００Åより厚く、前記第二の厚さは５００Åより薄い、請求項１に記載の半導体構造物。
【請求項３】
前記第二の厚さは３００Åより薄い、請求項２に記載の半導体構造物。
【請求項４】
前記第二の厚さは２００Åより薄い、請求項２に記載の半導体構造物。
【請求項５】
前記第一および第二のシリサイド金属は前記同じシリサイド金属で構成される、請求項１に記載の半導体構造物。
【請求項６】
前記第一および第二のシリサイド金属は前記異なるシリサイド金属で構成される、請求項１に記載の半導体構造物。
【請求項７】
前記同じシリサイド金属はＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも一つのシリサイドを含む、請求項５に記載の半導体構造物。
【請求項８】
前記同じ金属シリサイドはＣｏ、ＮｉまたはＰｔの少なくとも一つのシリサイドを含む、請求項７に記載の半導体構造物。
【請求項９】
前記異なるシリサイド金属はＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも二つのシリサイドを含む、請求項６に記載の半導体構造物。
【請求項１０】
前記異なるシリサイド金属はＣｏ、ＮｉまたはＰｔの少なくとも二つのシリサイドを含む、請求項９に記載の半導体構造物。
【請求項１１】
前記第一のシリサイド金属はＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記第二のシリサイド金属はＮｉＳｉを含む、請求項１に記載の半導体構造物。
【請求項１２】
前記第一のシリサイド金属はＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記第二のシリサイド金属はＣｏＳｉ２を含む、請求項１に記載の半導体構造物。
【請求項１３】
表面の上に配置されたシリサイド化ソース領域およびドレイン領域を有する半導体基板を備える金属酸化物半導体（ＭＯＳ）デバイスであって、前記シリサイド化ソース領域およびドレイン領域は５００Å未満の厚さを有し、５００Åを超える厚さを有する完全シリサイド化金属ゲートを含むゲート領域の端に自己位置合わせしたデバイス。
【請求項１４】
前記シリサイド化ソース／およびドレイン領域の前記厚さは３００Åより薄い、請求項１３に記載のＭＯＳデバイス。
【請求項１５】
前記シリサイド化ソース領域およびドレイン領域の前記厚さは２００Åより薄い、請求項１３に記載のＭＯＳデバイス半導体構造物。
【請求項１６】
前記シリサイド化ソース領域およびドレイン領域と、前記シリサイド化金属ゲートとは前記同じシリサイド金属で構成される、請求項１３に記載のＭＯＳデバイス。
【請求項１７】
前記シリサイド化ソース領域およびドレイン領域と、前記シリサイド化金属ゲートとは前記異なるシリサイド金属で構成される、請求項１３に記載のＭＯＳデバイス。
【請求項１８】
前記同じシリサイド金属はＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも一つのシリサイドを含む、請求項１６に記載のＭＯＳデバイス。
【請求項１９】
前記同じ金属シリサイドはＣｏ、ＮｉまたはＰｔの少なくとも一つのシリサイドを含む、請求項１８に記載のＭＯＳデバイス。
【請求項２０】
前記異なるシリサイド金属はＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも二つのシリサイドを含む、請求項１７に記載のＭＯＳデバイス。
【請求項２１】
前記異なるシリサイド金属はＣｏ、ＮｉまたはＰｔの少なくとも二つのシリサイドを含む、請求項２０に記載のＭＯＳデバイス。
【請求項２２】
前記シリサイド化金属ゲートはＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記シリサイド化ソース領域およびドレイン領域はＮｉＳｉを含む、請求項１３に記載のＭＯＳデバイス。
【請求項２３】
前記シリサイド化金属ゲートはＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記シリサイド化ソースおよびドレイン領域はＣｏＳｉ２を含む、請求項１３に記載のＭＯＳデバイス。
【請求項２４】
進歩した金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを備える構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックは、ポリシリコン・ゲート導体と、上にある誘電体キャップと、前記ポリシリコン・ゲート導体の少なくとも側壁の上の誘電体ライナと、前記誘電体ライナの上にあって少なくともポリシリコン・ゲート導体の側壁に隣接するスペーサと、を含む工程と、
少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に共形誘電体層と平坦化誘電体層とを含む材料のスタックを堆積する工程と、
前記共形誘電体層と平坦化誘電体層との一部を除去して前記誘電体キャップを露出する工程と、
前記露出された誘電体キャップを除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域を露出する工程と、
前記ソース領域およびドレイン領域をサリサイド化して、前記完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、
を含む方法。
【請求項２５】
前記構造物を設ける工程でシリサイド化ソース領域およびドレイン領域を形成するように前記諸工程を変更した、請求項２４に記載の方法。
【請求項２６】
前記共形誘電体層と前記平坦化誘電体層との前記一部を除去する前記工程は、エッチング・バック・プロセスを含む、請求項２４に記載の方法。
【請求項２７】
前記共形誘電体層と前記平坦化誘電体層との前記一部を除去する前記工程は、化学的機械研磨を含む、請求項２４に記載の方法。
【請求項２８】
前記露出された誘電体キャップを除去する前記工程はエッチング・プロセスを含む、請求項２４に記載の方法。
【請求項２９】
前記エッチング・プロセスは、希釈フッ化水素酸を使用するウェット・エッチングを含む、請求項２８に記載の方法。
【請求項３０】
前記ポリシリコン・ゲート導体を変換する前記工程はサリサイド化プロセスを含む、請求項２４に記載の方法。
【請求項３１】
前記サリサイド化プロセスは、ポリシリコンと反応して前記露出されたポリシリコン・ゲート導体の上に金属シリサイドを形成することができる少なくとも一つの金属を形成する工程と、第一のシリサイド相を形成する第一のアニールする工程と、未反応金属を完全に除去する工程と、前記第一のシリサイド相を第二のシリサイド相に変換するオプションの第二のアニールする工程とを含む、請求項３０に記載の方法。
【請求項３２】
前記第一のアニールする工程は約３００°から約６００℃の温度で実行される、請求項３１に記載の方法。
【請求項３３】
前記オプションの第二のアニールする工程は約６００°から約８００℃の温度で実行される、請求項３１に記載の方法。
【請求項３４】
前記第一のアニールする工程および前記オプションの第二のアニールする工程はＨｅ、Ａｒ、Ｎ２またはフォーミング・ガスを含む雰囲気中で実行される、請求項３１に記載の方法。
【請求項３５】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＣｏＳｉ２を含む、請求項２４に記載の方法。
【請求項３６】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＮｉＳｉを含む、請求項２４に記載の方法。
【請求項３７】
進歩した金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを含む構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックは、ポリシリコン・ゲート導体と、上にある誘電体キャップと、少なくともポリシリコン・ゲート導体の隣接する側壁の上にあるスペーサと、を含む工程と、
前記少なくとも一つのパターン形成されたゲート・スタックを備える前記構造物の上にパターン形成されたフォトレジストを形成する工程であって、前記パターン形成されたフォトレジストは前記誘電体キャップを露出する開口部を含む工程と、
ドライ・エッチング・プロセスを利用して前記露出された誘電体キャップを選択的に除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記パターン形成されたフォトレジストを除去する工程と、
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域をサリサイド化して、前記完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、
を含む工程。
【請求項３８】
前記構造物を設ける前記工程でシリサイド化ソース領域およびドレイン領域を形成するように前記諸工程を変更した、請求項３７に記載の方法。
【請求項３９】
前記パターン形成されたフォトレジストはネガ型レジストを含む、請求項３７に記載の方法。
【請求項４０】
前記パターン形成されたフォトレジストはポジ型レジストを含む、請求項３７に記載の方法。
【請求項４１】
前記少なくとも一つのパターン形成されたゲート・スタックを囲むようにリフト・オフ層を塗布する工程をさらに含む、請求項３７に記載の方法。
【請求項４２】
前記誘電体キャップを除去する前に、前記パターン形成されたゲート・スタックの上の前記リフト・オフ層の一部を除去する、請求項４１に記載の方法。
【請求項４３】
前記誘電体キャップを選択的に除去した後であるが、前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前に、リフト・オフ・プロセスを用いて前記リフト・オフ層の上の前記パターン形成されたフォトレジストを除去する、請求項４１に記載の方法。
【請求項４４】
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、第一のアニールおよびオプションとして第二のアニールを含み、これらの二つのアニールの間に行われる選択エッチングを使用しない、請求項４３に記載の方法。
【請求項４５】
前記露出された誘電体キャップを選択的に除去する前記工程は、ドライ・エッチング・プロセスを含む、請求項３７に記載の方法。
【請求項４６】
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、ポリシリコンと反応して前記露出されたポリシリコン・ゲート導体の上に金属シリサイドを形成することができる少なくとも一つの金属を形成する工程と、第一のシリサイド相を形成する第一のアニールする工程と、未反応金属を完全に除去する工程と、前記第一のシリサイド相を第二のシリサイド相に変換するオプションの第二のアニールする工程とを含む、請求項３７に記載の方法。
【請求項４７】
前記第一のアニールする工程は約３００°から約６００℃の温度で実行される、請求項４６に記載の方法。
【請求項４８】
前記オプションの第二のアニールする工程は、約６００°から約８００℃の温度で実行される、請求項４６に記載の方法。
【請求項４９】
前記第一のアニールする工程および前記オプションの第二のアニールする工程はＨｅ、Ａｒ、Ｎ２またはフォーミング・ガスを含む雰囲気中で実行される、請求項４６に記載の方法。
【請求項５０】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＣｏＳｉ２を含む、請求項３７に記載の方法。
【請求項５１】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＮｉＳｉを含む、請求項３７に記載の方法。
【請求項５２】
進歩した金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを含む構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックはポリシリコン・ゲート導体と、上にある誘電体キャップと、少なくともポリシリコン・ゲート導体の隣接する側壁の上にあるスペーサと、を含む工程と、
前記少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に平坦化材料、マスク層およびフォトレジストを含むスタックを堆積する工程と、
前記スタックをパターン形成して前記誘電体キャップを露出する工程と、
ドライ・エッチング・プロセスを利用して前記露出された誘電体キャップを選択的に除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記パターン形成されたスタックを除去する工程と、
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域をサリサイド化して完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソースおよびドレイン領域を形成する工程と、
を含む方法。
【請求項５３】
前記構造物を提供する工程でシリサイド化ソース領域およびドレイン領域を形成するように前記諸工程を変更する、請求項５２に記載の方法。
【請求項５４】
前記フォトレジストはネガ型レジストを含む、請求項５２に記載の方法。
【請求項５５】
前記フォトレジストはポジ型レジストを含む、請求項５２に記載の方法。
【請求項５６】
前記少なくとも一つのパターン形成されたゲート・スタックを囲むようにリフト・オフ層を塗布する工程をさらに含む、請求項５２に記載の方法。
【請求項５７】
前記誘電体キャップを除去する前に、前記パターン形成されたゲート・スタックの上の前記リフト・オフ層の一部を除去する、請求項５６に記載の方法。
【請求項５８】
前記誘電体キャップを選択的に除去した後であるが、前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前に、リフト・オフ・プロセスを用いて前記リフト・オフ層の上の前記パターン形成されたフォトレジストを除去する、請求項５６に記載の方法。
【請求項５９】
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、第一のアニールおよびオプションとして第二のアニールを含み、これらの二つのアニールの間に行われる選択エッチングを使用しない、請求項５８に記載の方法。
【請求項６０】
前記露出された誘電体キャップを選択的に除去する前記工程はドライ・エッチング・プロセスを含む、請求項５２に記載の方法。
【請求項６１】
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、ポリシリコンと反応して前記露出されたポリシリコン・ゲート導体の上に金属シリサイドを形成することができる少なくとも一つの金属を形成する工程と、第一のシリサイド相を形成する第一のアニールする工程と、未反応金属を完全に除去する工程と、前記第一のシリサイド相を第二のシリサイド相に変換するオプションの第二のアニールする工程とを含む、請求項５２に記載の方法。
【請求項６２】
前記第一のアニールする工程は約３００°から約６００℃の温度で実行される、請求項６１に記載の方法。
【請求項６３】
前記オプションの第二のアニールする工程は約６００°から約８００℃の温度で実行される、請求項６１に記載の方法。
【請求項６４】
前記第一のアニールする工程および前記オプションの第二のアニールする工程はＨｅ、Ａｒ、Ｎ２またはフォーミング・ガスを含む雰囲気中で実行される、請求項６１に記載の方法。
【請求項６５】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＣｏＳｉ２を含む、請求項５２に記載の方法。
【請求項６６】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＮｉＳｉを含む、請求項５２に記載の方法。
【請求項１】
第一の厚さを有する第一のシリサイド金属の完全シリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、前記第二の厚さは前記第一の厚さより薄く、前記シリサイド化ソース領域およびドレイン領域は、少なくとも前記完全シリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物。
【請求項２】
前記第一の厚さは５００Åより厚く、前記第二の厚さは５００Åより薄い、請求項１に記載の半導体構造物。
【請求項３】
前記第二の厚さは３００Åより薄い、請求項２に記載の半導体構造物。
【請求項４】
前記第二の厚さは２００Åより薄い、請求項２に記載の半導体構造物。
【請求項５】
前記第一および第二のシリサイド金属は前記同じシリサイド金属で構成される、請求項１に記載の半導体構造物。
【請求項６】
前記第一および第二のシリサイド金属は前記異なるシリサイド金属で構成される、請求項１に記載の半導体構造物。
【請求項７】
前記同じシリサイド金属はＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも一つのシリサイドを含む、請求項５に記載の半導体構造物。
【請求項８】
前記同じ金属シリサイドはＣｏ、ＮｉまたはＰｔの少なくとも一つのシリサイドを含む、請求項７に記載の半導体構造物。
【請求項９】
前記異なるシリサイド金属はＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも二つのシリサイドを含む、請求項６に記載の半導体構造物。
【請求項１０】
前記異なるシリサイド金属はＣｏ、ＮｉまたはＰｔの少なくとも二つのシリサイドを含む、請求項９に記載の半導体構造物。
【請求項１１】
前記第一のシリサイド金属はＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記第二のシリサイド金属はＮｉＳｉを含む、請求項１に記載の半導体構造物。
【請求項１２】
前記第一のシリサイド金属はＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記第二のシリサイド金属はＣｏＳｉ２を含む、請求項１に記載の半導体構造物。
【請求項１３】
表面の上に配置されたシリサイド化ソース領域およびドレイン領域を有する半導体基板を備える金属酸化物半導体（ＭＯＳ）デバイスであって、前記シリサイド化ソース領域およびドレイン領域は５００Å未満の厚さを有し、５００Åを超える厚さを有する完全シリサイド化金属ゲートを含むゲート領域の端に自己位置合わせしたデバイス。
【請求項１４】
前記シリサイド化ソース／およびドレイン領域の前記厚さは３００Åより薄い、請求項１３に記載のＭＯＳデバイス。
【請求項１５】
前記シリサイド化ソース領域およびドレイン領域の前記厚さは２００Åより薄い、請求項１３に記載のＭＯＳデバイス半導体構造物。
【請求項１６】
前記シリサイド化ソース領域およびドレイン領域と、前記シリサイド化金属ゲートとは前記同じシリサイド金属で構成される、請求項１３に記載のＭＯＳデバイス。
【請求項１７】
前記シリサイド化ソース領域およびドレイン領域と、前記シリサイド化金属ゲートとは前記異なるシリサイド金属で構成される、請求項１３に記載のＭＯＳデバイス。
【請求項１８】
前記同じシリサイド金属はＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも一つのシリサイドを含む、請求項１６に記載のＭＯＳデバイス。
【請求項１９】
前記同じ金属シリサイドはＣｏ、ＮｉまたはＰｔの少なくとも一つのシリサイドを含む、請求項１８に記載のＭＯＳデバイス。
【請求項２０】
前記異なるシリサイド金属はＴｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄまたはそれらの合金の少なくとも二つのシリサイドを含む、請求項１７に記載のＭＯＳデバイス。
【請求項２１】
前記異なるシリサイド金属はＣｏ、ＮｉまたはＰｔの少なくとも二つのシリサイドを含む、請求項２０に記載のＭＯＳデバイス。
【請求項２２】
前記シリサイド化金属ゲートはＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記シリサイド化ソース領域およびドレイン領域はＮｉＳｉを含む、請求項１３に記載のＭＯＳデバイス。
【請求項２３】
前記シリサイド化金属ゲートはＮｉＳｉ、ＮｉＰｔＳｉまたはそれらの組み合わせを含み、前記シリサイド化ソースおよびドレイン領域はＣｏＳｉ２を含む、請求項１３に記載のＭＯＳデバイス。
【請求項２４】
進歩した金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを備える構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックは、ポリシリコン・ゲート導体と、上にある誘電体キャップと、前記ポリシリコン・ゲート導体の少なくとも側壁の上の誘電体ライナと、前記誘電体ライナの上にあって少なくともポリシリコン・ゲート導体の側壁に隣接するスペーサと、を含む工程と、
少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に共形誘電体層と平坦化誘電体層とを含む材料のスタックを堆積する工程と、
前記共形誘電体層と平坦化誘電体層との一部を除去して前記誘電体キャップを露出する工程と、
前記露出された誘電体キャップを除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域を露出する工程と、
前記ソース領域およびドレイン領域をサリサイド化して、前記完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、
を含む方法。
【請求項２５】
前記構造物を設ける工程でシリサイド化ソース領域およびドレイン領域を形成するように前記諸工程を変更した、請求項２４に記載の方法。
【請求項２６】
前記共形誘電体層と前記平坦化誘電体層との前記一部を除去する前記工程は、エッチング・バック・プロセスを含む、請求項２４に記載の方法。
【請求項２７】
前記共形誘電体層と前記平坦化誘電体層との前記一部を除去する前記工程は、化学的機械研磨を含む、請求項２４に記載の方法。
【請求項２８】
前記露出された誘電体キャップを除去する前記工程はエッチング・プロセスを含む、請求項２４に記載の方法。
【請求項２９】
前記エッチング・プロセスは、希釈フッ化水素酸を使用するウェット・エッチングを含む、請求項２８に記載の方法。
【請求項３０】
前記ポリシリコン・ゲート導体を変換する前記工程はサリサイド化プロセスを含む、請求項２４に記載の方法。
【請求項３１】
前記サリサイド化プロセスは、ポリシリコンと反応して前記露出されたポリシリコン・ゲート導体の上に金属シリサイドを形成することができる少なくとも一つの金属を形成する工程と、第一のシリサイド相を形成する第一のアニールする工程と、未反応金属を完全に除去する工程と、前記第一のシリサイド相を第二のシリサイド相に変換するオプションの第二のアニールする工程とを含む、請求項３０に記載の方法。
【請求項３２】
前記第一のアニールする工程は約３００°から約６００℃の温度で実行される、請求項３１に記載の方法。
【請求項３３】
前記オプションの第二のアニールする工程は約６００°から約８００℃の温度で実行される、請求項３１に記載の方法。
【請求項３４】
前記第一のアニールする工程および前記オプションの第二のアニールする工程はＨｅ、Ａｒ、Ｎ２またはフォーミング・ガスを含む雰囲気中で実行される、請求項３１に記載の方法。
【請求項３５】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＣｏＳｉ２を含む、請求項２４に記載の方法。
【請求項３６】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＮｉＳｉを含む、請求項２４に記載の方法。
【請求項３７】
進歩した金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを含む構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックは、ポリシリコン・ゲート導体と、上にある誘電体キャップと、少なくともポリシリコン・ゲート導体の隣接する側壁の上にあるスペーサと、を含む工程と、
前記少なくとも一つのパターン形成されたゲート・スタックを備える前記構造物の上にパターン形成されたフォトレジストを形成する工程であって、前記パターン形成されたフォトレジストは前記誘電体キャップを露出する開口部を含む工程と、
ドライ・エッチング・プロセスを利用して前記露出された誘電体キャップを選択的に除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記パターン形成されたフォトレジストを除去する工程と、
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域をサリサイド化して、前記完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソース領域およびドレイン領域を形成する工程と、
を含む工程。
【請求項３８】
前記構造物を設ける前記工程でシリサイド化ソース領域およびドレイン領域を形成するように前記諸工程を変更した、請求項３７に記載の方法。
【請求項３９】
前記パターン形成されたフォトレジストはネガ型レジストを含む、請求項３７に記載の方法。
【請求項４０】
前記パターン形成されたフォトレジストはポジ型レジストを含む、請求項３７に記載の方法。
【請求項４１】
前記少なくとも一つのパターン形成されたゲート・スタックを囲むようにリフト・オフ層を塗布する工程をさらに含む、請求項３７に記載の方法。
【請求項４２】
前記誘電体キャップを除去する前に、前記パターン形成されたゲート・スタックの上の前記リフト・オフ層の一部を除去する、請求項４１に記載の方法。
【請求項４３】
前記誘電体キャップを選択的に除去した後であるが、前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前に、リフト・オフ・プロセスを用いて前記リフト・オフ層の上の前記パターン形成されたフォトレジストを除去する、請求項４１に記載の方法。
【請求項４４】
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、第一のアニールおよびオプションとして第二のアニールを含み、これらの二つのアニールの間に行われる選択エッチングを使用しない、請求項４３に記載の方法。
【請求項４５】
前記露出された誘電体キャップを選択的に除去する前記工程は、ドライ・エッチング・プロセスを含む、請求項３７に記載の方法。
【請求項４６】
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、ポリシリコンと反応して前記露出されたポリシリコン・ゲート導体の上に金属シリサイドを形成することができる少なくとも一つの金属を形成する工程と、第一のシリサイド相を形成する第一のアニールする工程と、未反応金属を完全に除去する工程と、前記第一のシリサイド相を第二のシリサイド相に変換するオプションの第二のアニールする工程とを含む、請求項３７に記載の方法。
【請求項４７】
前記第一のアニールする工程は約３００°から約６００℃の温度で実行される、請求項４６に記載の方法。
【請求項４８】
前記オプションの第二のアニールする工程は、約６００°から約８００℃の温度で実行される、請求項４６に記載の方法。
【請求項４９】
前記第一のアニールする工程および前記オプションの第二のアニールする工程はＨｅ、Ａｒ、Ｎ２またはフォーミング・ガスを含む雰囲気中で実行される、請求項４６に記載の方法。
【請求項５０】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＣｏＳｉ２を含む、請求項３７に記載の方法。
【請求項５１】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＮｉＳｉを含む、請求項３７に記載の方法。
【請求項５２】
進歩した金属酸化物半導体構造物を形成する方法であって、
少なくとも一つのパターン形成されたゲート・スタックと、隣接するソース領域およびドレイン領域とを含む構造物を設ける工程であって、前記少なくとも一つのパターン形成されたゲート・スタックはポリシリコン・ゲート導体と、上にある誘電体キャップと、少なくともポリシリコン・ゲート導体の隣接する側壁の上にあるスペーサと、を含む工程と、
前記少なくとも一つのパターン形成されたゲート・スタックを上に備える構造物の上に平坦化材料、マスク層およびフォトレジストを含むスタックを堆積する工程と、
前記スタックをパターン形成して前記誘電体キャップを露出する工程と、
ドライ・エッチング・プロセスを利用して前記露出された誘電体キャップを選択的に除去して前記ポリシリコン・ゲート導体を露出する工程と、
前記パターン形成されたスタックを除去する工程と、
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する工程と、
前記ソース領域およびドレイン領域をサリサイド化して完全シリサイド化金属ゲートより薄い厚さを有するシリサイド化ソースおよびドレイン領域を形成する工程と、
を含む方法。
【請求項５３】
前記構造物を提供する工程でシリサイド化ソース領域およびドレイン領域を形成するように前記諸工程を変更する、請求項５２に記載の方法。
【請求項５４】
前記フォトレジストはネガ型レジストを含む、請求項５２に記載の方法。
【請求項５５】
前記フォトレジストはポジ型レジストを含む、請求項５２に記載の方法。
【請求項５６】
前記少なくとも一つのパターン形成されたゲート・スタックを囲むようにリフト・オフ層を塗布する工程をさらに含む、請求項５２に記載の方法。
【請求項５７】
前記誘電体キャップを除去する前に、前記パターン形成されたゲート・スタックの上の前記リフト・オフ層の一部を除去する、請求項５６に記載の方法。
【請求項５８】
前記誘電体キャップを選択的に除去した後であるが、前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前に、リフト・オフ・プロセスを用いて前記リフト・オフ層の上の前記パターン形成されたフォトレジストを除去する、請求項５６に記載の方法。
【請求項５９】
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、第一のアニールおよびオプションとして第二のアニールを含み、これらの二つのアニールの間に行われる選択エッチングを使用しない、請求項５８に記載の方法。
【請求項６０】
前記露出された誘電体キャップを選択的に除去する前記工程はドライ・エッチング・プロセスを含む、請求項５２に記載の方法。
【請求項６１】
前記ポリシリコン・ゲート導体を完全シリサイド化金属ゲートに変換する前記工程は、ポリシリコンと反応して前記露出されたポリシリコン・ゲート導体の上に金属シリサイドを形成することができる少なくとも一つの金属を形成する工程と、第一のシリサイド相を形成する第一のアニールする工程と、未反応金属を完全に除去する工程と、前記第一のシリサイド相を第二のシリサイド相に変換するオプションの第二のアニールする工程とを含む、請求項５２に記載の方法。
【請求項６２】
前記第一のアニールする工程は約３００°から約６００℃の温度で実行される、請求項６１に記載の方法。
【請求項６３】
前記オプションの第二のアニールする工程は約６００°から約８００℃の温度で実行される、請求項６１に記載の方法。
【請求項６４】
前記第一のアニールする工程および前記オプションの第二のアニールする工程はＨｅ、Ａｒ、Ｎ２またはフォーミング・ガスを含む雰囲気中で実行される、請求項６１に記載の方法。
【請求項６５】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＣｏＳｉ２を含む、請求項５２に記載の方法。
【請求項６６】
前記完全シリサイド化金属ゲートはＮｉＳｉまたはＮｉＳｉＰｔを含み、前記シリサイド化ソース領域およびドレイン領域はＮｉＳｉを含む、請求項５２に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開２０１２−１２４５１９（Ｐ２０１２−１２４５１９Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１２−３２９０５（Ｐ２０１２−３２９０５）
【出願日】平成２４年２月１７日（２０１２．２．１７）
【分割の表示】特願２００７−５２０２９３（Ｐ２００７−５２０２９３）の分割
【原出願日】平成１７年３月１０日（２００５．３．１０）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【復代理人】
【識別番号】１０００８５５４５
【弁理士】
【氏名又は名称】松井 光夫
【復代理人】
【識別番号】１００１１８５９９
【弁理士】
【氏名又は名称】村上 博司
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２４年２月１７日（２０１２．２．１７）
【分割の表示】特願２００７−５２０２９３（Ｐ２００７−５２０２９３）の分割
【原出願日】平成１７年３月１０日（２００５．３．１０）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【復代理人】
【識別番号】１０００８５５４５
【弁理士】
【氏名又は名称】松井 光夫
【復代理人】
【識別番号】１００１１８５９９
【弁理士】
【氏名又は名称】村上 博司
【Ｆターム（参考）】
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