【課題】寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。 （もっと読む）

【課題】 短チャンネル効果が抑制され、メタルＳ／Ｄを有するＩｎＧａＡｓ−ＭＯＳＦＥＴの低消費電力化をはかり得る化合物半導体装置を製造する。
【解決手段】 ＩｎＧａＡｓをチャネルに用いた化合物半導体装置の製造方法であって、基板上のＩｎＧａＡｓ層１０上に、ゲート絶縁膜１１を介してゲート電極１２を形成した後、ゲート電極１２の両側に露出するＩｎＧａＡｓ層１０上に、厚さ５．５ｎｍ以下のＮｉ膜１４を形成する。次いで、２５０℃以下の温度で熱処理を施すことにより、Ｎｉ膜１４とＩｎＧａＡｓ層１０とを反応させて、ショットキー・ソース／ドレインとなるＮｉ−ＩｎＧａＡｓ合金層１５を形成する。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２を形成してから、半導体基板１上にＮｉ−Ｐｔ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２とを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層１３ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で、かつ、金属シリサイド層１３ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行う。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層１３ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層１３ｂを形成する。第２の熱処理の熱処理温度は５８０℃以上で、８００℃以下とする。 （もっと読む）

【課題】チャネル形成時のひずみ緩和の抑制を可能にすると共に、更にひずみを印加することを可能にする。
【解決手段】基板１と、基板上に形成されひずみを有する第１半導体層３と、第１半導体層３上に離間して設けられ、第１半導体層３と格子定数が異なる第２および第３半導体層８と、第２半導体層と第３半導体層８との間の第１半導体層３上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極５と、を備え、第２半導体層および第３半導体層８直下の第１半導体層３の外表面領域をシリサイド３ａ、８ａとする。 （もっと読む）

【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】部分反応方式のサリサイドプロセスによりゲート電極８ａ、８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の第１の熱処理では、熱伝導型アニール装置を用いて半導体ウエハを熱処理し、第２の熱処理では、マイクロ波アニール装置を用いて半導体ウエハを熱処理することにより、第２の熱処理を低温化し、金属シリサイド層４１の異常成長を防ぐ。これにより金属シリサイド層４１の接合リーク電流を低減する。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。上記構成によれば、基板の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面が形成されるため、効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。 （もっと読む）

【課題】Ｇｅをチャネル材料に用いても、素子特性の劣化を抑制することを可能にする。
【解決手段】Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。 （もっと読む）

【課題】平坦なＮｉＰｔシリサイド層を形成する。
【解決手段】ＣＶＤ法を用いて、シリコン層２６（ゲート），２９（ソース・ドレイン）上にＰｔ層を形成する。次いで、ＣＶＤ法を用いて、Ｐｔ層上にＮｉ層を、Ｐｔ層より厚く形成する。次いで、シリコン層２６，２９、Ｐｔ層、及びＮｉ層を熱処理することにより、ＮｉＰｔシリサイド３３を形成する。Ｐｔ層の平均膜厚が０．５ｎｍ以上２ｎｍ以下であるのが好ましい。またシリコン層は、例えばＭＩＳＦＥＴのソース・ドレインである。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】全反応方式のサリサイドプロセスを用いず、部分反応方式のサリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の熱処理では、ランプまたはレーザを用いたアニール装置ではなく、カーボンヒータを用いた熱伝導型アニール装置を用いて半導体ウエハを熱処理することにより、少ないサーマルバジェットで精度良く薄い金属シリサイド層４１を形成し、最初の熱処理によって金属シリサイド層４１内にＮｉＳｉの微結晶を形成する。 （もっと読む）

【課題】微細化されたＭＩＳＦＥＴのゲート電極の加工精度を向上することができる技術を提供する。
【解決手段】シリコン上にニッケルプラチナ合金膜を形成する（Ｓ１０１）。そして、第１加熱処理を実施する（Ｓ１０２）。このとき、第１加熱処理において、加熱温度は２５０℃〜２７０℃であり、加熱時間は３０秒未満である。続いて、未反応のニッケルプラチナ合金膜を除去する（Ｓ１０３）。その後、第２加熱処理を実施する（Ｓ１０４）。このとき、第２加熱処理において、加熱温度は、４５０℃〜６００℃である。 （もっと読む）

【課題】半導体装置の信頼性を向上する。
【解決手段】メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上部には、シリサイド膜１５およびシリサイド膜１５の表面の酸化によって形成された絶縁膜５１が設けられている。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）

【課題】例えば大きな電荷キャリア移動度を有する半導体装置を提供する。
【解決手段】半導体装置は、複数の積層された層群を有する超格子を有する。また装置は、電荷キャリアが積層された層群と平行な方向に超格子を通って輸送される領域を有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。さらにエネルギーバンド調整層は、少なくとも一つの非半導体分子層を有し、この層は、連接する基本半導体部分の結晶格子内に閉じ込められる。従って超格子は、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。 （もっと読む）

【課題】ｐ型ＭＩＳトランジスタのゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、ｐ型ＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有するｎ型，ｐ型ＭＩＳトランジスタを実現する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタｎＴｒ，ｐＴｒを備えている。第１のＭＩＳトランジスタｎＴｒは、第１の活性領域１０ａ上に形成され、第１の高誘電率膜１４Ｘａを有する第１のゲート絶縁膜１４Ａと、第１のゲート電極１８Ａとを備えている。第２のＭＩＳトランジスタｐＴｒは、第２の活性領域１０ｂ上に形成され、第２の高誘電率膜１４ｘを有する第２のゲート絶縁膜１４Ｂと、第２のゲート電極１８Ｂとを備えている。第２の高誘電率膜１４ｘは、第１の調整用金属を含む。第１の高誘電率膜１４Ｘａは、第２の高誘電率膜１４ｘよりも窒素濃度が高く、且つ、第１の調整用金属を含まない。 （もっと読む）

【課題】 半導体装置の製造方法に関し、シリサイドを構成する金属のサイドウォールの直下への潜り込みの影響を低減する。
【解決手段】 シリコン基板上にゲート電極を形成する工程と、ゲート電極の側壁に、第１絶縁膜による第１サイドウォールと、第１サイドウォール上にあって、第１絶縁膜とはエッチング特性の異なる第２絶縁膜による第２サイドウォールを形成する工程と、シリコン基板および第２サイドウォールを含む表面に金属をスパッタリングにより堆積させ、金属の一部をシリコン基板に侵入させる工程と、シリコン基板上に堆積した金属を除去する工程と、金属の除去工程の後に熱処理を行って、スパッタリングによってシリコン基板に侵入した金属とシリコン基板中のシリコン原子とを反応させてシリサイド層を形成する工程とを備える。 （もっと読む）

【課題】ＣＭＯＳ集積過程での高温処理の後であっても一定の閾値電圧を維持する高ｋゲート誘電体の提供。
【解決手段】高ｋゲート誘電体３０と、下部金属層４０、捕捉金属層５０、および上部金属層６０を含む金属ゲート構造とのスタックを提供する。該捕捉金属層は、次の２つの基準、１）Ｓｉ＋２／ｙＭ_ｘＯ_ｙ→２ｘ／ｙＭ＋ＳｉＯ_２の反応によるギブス自由エネルギの変化が正である金属（Ｍ）であること、２）酸化物形成に対する酸素原子あたりのギブス自由エネルギが、下部金属層の金属および上部金属層の金属より大きな負である金属であること、を満たす。これらの基準を満たす捕捉金属層は、酸素原子がゲート電極を通って高ｋゲート誘電体に向け拡散するときに該酸素原子を捕捉する。さらに、該捕捉金属層は、高ｋゲート誘電体の下の酸化ケイ素界面層の厚さを遠隔から低減する。この結果、ゲート誘電体全体の等価酸化膜厚（ＥＯＴ）の変動が抑制される。 （もっと読む）

【課題】ｐ型ソースドレイン領域内にシリコン混晶層が形成されていると、Ｎ型ＭＩＳトランジスタのキャリア移動度が低下する虞があった。
【解決手段】活性領域１０ａと活性領域１０ｂとが素子分離領域１１により分離されており、活性領域１０ａ上には第１導電型の第１のトランジスタが設けられており、活性領域１０ｂ上には第２導電型の第２のトランジスタが設けられている。活性領域１０ｂ内には、第１の応力を有するシリコン混晶層２１が設けられている。素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面には凹部２２が設けられている。凹部２３内には応力絶縁膜２４が設けられており、応力絶縁膜２４は第１の応力とは反対方向の第２の応力を有する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。 （もっと読む）