半導体装置の製造方法
【課題】平坦なＮｉＰｔシリサイド層を形成する。
【解決手段】ＣＶＤ法を用いて、シリコン層２６（ゲート），２９（ソース・ドレイン）上にＰｔ層を形成する。次いで、ＣＶＤ法を用いて、Ｐｔ層上にＮｉ層を、Ｐｔ層より厚く形成する。次いで、シリコン層２６，２９、Ｐｔ層、及びＮｉ層を熱処理することにより、ＮｉＰｔシリサイド３３を形成する。Ｐｔ層の平均膜厚が０．５ｎｍ以上２ｎｍ以下であるのが好ましい。またシリコン層は、例えばＭＩＳＦＥＴのソース・ドレインである。
【解決手段】ＣＶＤ法を用いて、シリコン層２６（ゲート），２９（ソース・ドレイン）上にＰｔ層を形成する。次いで、ＣＶＤ法を用いて、Ｐｔ層上にＮｉ層を、Ｐｔ層より厚く形成する。次いで、シリコン層２６，２９、Ｐｔ層、及びＮｉ層を熱処理することにより、ＮｉＰｔシリサイド３３を形成する。Ｐｔ層の平均膜厚が０．５ｎｍ以上２ｎｍ以下であるのが好ましい。またシリコン層は、例えばＭＩＳＦＥＴのソース・ドレインである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）においては、シリサイドは、寄生抵抗の低減を目的としてソース・ドレインおよびゲートに形成されている。現在、シリサイドとしては、ＮｉシリサイドやＮｉＰｔシリサイドが広く用いられている。しかし、ＭＩＳＦＥＴの微細化が進行するにつれ、パターン依存性が深刻な問題になってきた。
【０００３】
シリサイドのパターン依存性には、大別して、次の２つがある。１つは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）やＳＷ（Ｓｉｄｅ Ｗａｌｌ）のようなシリサイド反応が生じない領域に接する拡散層領域で、シリサイドが垂れ下がるような形状となり、シリサイド膜厚が厚くなるものである。もう１つは、パターンのアスペクト比によって、シリサイド膜厚が異なったり、シリサイドの出来に差が生じたりするものである。以下で、これらについて、説明する。
【０００４】
まず、前者について説明する。現在、広く用いられているＮｉシリサイドやＮｉＰｔシリサイドでは、ＳＴＩやＳＷに接する拡散層領域で、シリサイド反応が過剰に進みやすい。この理由は、シリサイドを形成する際の熱処理において、ＮｉがＳｉ中を拡散していく形でシリサイド反応が進むが、ＳＴＩ領域やＳＷ領域では直下にＳｉがないため反応が進まず、ＳＴＩやＳＷに接する拡散層領域では、ＳＴＩ上やＳＷ上のＮｉまで拡散層領域に流れ込み、反応が進行するためである。その結果、ＳＴＩやＳＷに接する拡散層領域では、シリサイドが接合を突き抜けたり、シリサイドと接合界面との距離が短くなったりして、接合リーク電流が増える傾向がある。このような問題に対して、特許文献１では、ダミーの拡散層を設けるなどして、拡散層の面積率をある一定以上の割合にする、という方法を提案している。
【０００５】
次に、後者について説明する。微細化が進行すると、ＭＩＳＦＥＴのゲート間距離が狭くなり、アスペクト比が高い領域が生じる。スパッタでＮｉやＮｉＰｔを成膜すると、このようなアスペクト比の高い領域の拡散層においては、成膜膜厚が薄くなり、アスペクト比が小さい大面積の拡散層領域と、シリサイド金属の膜厚差が生じる。上記したように、ＮｉシリサイドやＮｉＰｔシリサイドの形成は、ＮｉやＮｉＰｔの成膜後、熱処理を行い、拡散層上の金属をすべて反応させることにより行われる。したがって、上記したシリサイド金属の膜厚差は、シリサイドの膜厚差を生じさせる。またアスペクト比の高い領域の拡散層でシリサイド金属の成膜膜厚がさらに少ない場合には、形成されるシリサイドがＮｉＳｉ（Ｎｉモノシリサイド）ではなく、ＮｉＳｉ２（Ｎｉダイシリサイド）となる場合もある。シリサイドの膜厚差は、アスペクト比の高い領域の拡散層と、大面積でアスペクト比の低い領域の拡散層の双方において、シリサイド層抵抗と接合リークの両方が所定の性能を満たすプロセスウインドウを狭める。またＮｉＳｉ２（Ｎｉダイシリサイド）が形成された場合には、接合を突き抜けて、接合リーク電流を増加させてしまうことになる。
【０００６】
このようなシリサイドのパターン依存性を低減するために、シリサイド金属の成膜を、スパッタ法から狭スペース部への埋め込み性がよいＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に置き換えることが試みられている。現在、広く用いられているＮｉＰｔシリサイドのＮｉについては、当初、Ｃｐ（シクロペンタジニエル）系の原料を用いて、ＣＶＤ法による成膜が行われた。しかし、成膜されたＮｉにＣの取り込みが多く、シリサイド反応を阻害することが問題であった。そこで、現在では、特許文献２や特許文献３のように、Ｃを含まないＮｉ（ＰＦ３）４原料を用いて、Ｎｉの成膜が試されている。また、ＮｉＰｔシリサイドのＰｔについても、特許文献４のように、Ｃを含まないＰｔ（ＰＦ３）４原料を用いて、Ｐｔの成膜が行われている。ＮｉＰｔについては、非特許文献１に記載されているように、Ｎｉ（ＰＦ３）４原料と、Ｐｔ（ＰＦ３）４原料を、加熱された基板に同時供給することで成膜が可能であり、２つの原料の供給量を調整することで、ＮｉＰｔの組成（Ｐｔ含有率）を制御することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５０３３４号公報
【特許文献２】米国特許第５２４６８７９号明細書
【特許文献３】特開２００６−４５６４９号公報
【特許文献４】特開２００８−２３１４７３号公報
【特許文献５】特開２００２−２９９２６３号公報
【特許文献６】特開２００２−１８４６９６号公報
【特許文献７】特開２００８−２０５４４０号公報
【非特許文献】
【０００８】
【非特許文献１】第６８回応用物理学会学術講演会 講演予稿集８６３ページ、６ａ−Ｐ１０−１８（２００７年）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、発明者らの検討によると、Ｎｉ（ＰＦ３）４原料を用いて単結晶Ｓｉ基板上にＮｉを成膜する場合、次のような問題が発生して、良好なＮｉシリサイドが作製できない。まず、金属Ｎｉ成膜後、即シリサイド化するような成膜温度では、ＮｉＳｉ（Ｎｉモノシリサイド）の単一層を得ることが困難である。また、低温で金属Ｎｉを成膜し、その後、熱処理してシリサイドを形成する方法（現在行われているＮｉシリサイドの形成方法で、金属Ｎｉの成膜方法だけをスパッタ法からＣＶＤ法に置き換える方法）では、ＮｉＳｉ（Ｎｉモノシリサイド）の単一層は得られるが、ＣＶＤ法で成膜した金属Ｎｉの表面平坦性がよくないため、全量反応で形成するＮｉシリサイドを均一な厚さとすることが難しい。
【００１０】
したがって、現在、広く用いられているＮｉＰｔシリサイド（Ｐｔ含有率は、数ａｔｍ％程度）を形成する場合でも、成膜されるシリサイド金属のほとんどがＮｉであるため、ＣＶＤで成膜されたＮｉＰｔが平坦な膜にならず、この膜を熱処理し全量反応させて形成したシリサイドも、均一な厚みにならないという問題があった。
【００１１】
一方、ある基板に直接成膜して表面が平坦にならない膜を平坦に成膜する方法としては、まず高密度に結晶核が存在する層を形成し、その後、目的とする膜を成膜し平坦な膜を得るという方法がある。例えば、特許文献５では、平坦なダイヤモンド薄膜をＳｉ基板に成膜するために、最初、多孔質Ｓｉ層を形成し、この上に、高密度に結晶核が存在するダイヤモンド状炭素を含む中間層を形成し、その上に、ダイヤモンド薄膜を形成して、平坦なダイヤモンド薄膜を得ている。また、特許文献６では、サファイア基板の上に平坦なＧａＮを成膜するために、最初に、ＧａＮを９００℃以下で成膜し、高密度に結晶核を生成した上で、次に１０００℃以上でＧａＮを形成し、平坦なＧａＮを得ている。
【００１２】
しかしながら、シリサイド金属、特に現在広く集積回路に用いられている金属Ｎｉに対しては、このような方法ができるかどうか明らかではなく、また、高密度に結晶核が存在する層として、何が適切なのかも、不明であった。
【課題を解決するための手段】
【００１３】
本発明によれば、ＣＶＤ法を用いて、シリコン層上にＰｔ層を形成する工程と、
ＣＶＤ法を用いて、前記Ｐｔ層上にＮｉ層を、前記Ｐｔ層より厚く形成する工程と、
前記シリコン層、前記Ｐｔ層、及び前記Ｎｉ層を熱処理することにより、ＮｉＰｔシリサイドを形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１４】
本発明者が検討した結果、上記した構成を有することにより、平坦なＮｉＰｔシリサイド層を形成できることが判明した。
【発明の効果】
【００１５】
本発明によれば、平坦なＮｉＰｔシリサイド層を形成できる。
【図面の簡単な説明】
【００１６】
【図１】熱ＣＶＤ装置の構成を示す図である。
【図２】参考例に係るＳＥＭ写真である。
【図３】実施形態に係るＳＥＭ写真である。
【図４】実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】比較例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明により実現される実施形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、図面中、同一の材料で形成され、同一の処理がなされた同一の構成の部分（層、膜など）については、同様の模様を付し、適宜、符号での指示を省略する。これらの前提は、以下のすべての実施形態において同様である。
【００１８】
＜実施形態１＞
本発明の半導体装置の製造方法は、ＣＶＤ法による金属の成膜を基本としている。ＣＶＤ法は、化学反応に必要なエネルギーの与え方によって、熱ＣＶＤ、プラズマＣＶＤ、光ＣＶＤなどに分類されるが、本発明の半導体装置の製造方法は、これらのうち、特定のものに限定されない。しかし、以下では、最も一般的な、熱ＣＶＤの場合を例にして説明する。
【００１９】
熱ＣＶＤを行う装置は、例えば、図１のようなものである。図１には、枚葉のＣＶＤ装置を示すが、バッチのＣＶＤ装置であってもかまわない。図１では、圧力制御用のＡＰＣ（Ａｕｔｏ Ｐｒｅｓｓｕｒｅ Ｃｏｎｔｏｒｌ）バルブ１とトラップ２を介して、真空ポンプ３がチャンバー４に接続されている。チャンバー４内には、ウエハ５を保持して加熱する加熱装置６が設けられている。チャンバー４は、コールドウォール型でもホットウォール型でもよく、特に限定されない。このチャンバー４内には、ＭＦＣ（Ｍａｓｓ Ｆｌｏｗ Ｃｏｎｔｒｏｌｅｒ）７によって流量が制御された原料８，９が、他のＭＦＣ７によって流量が制御されたキャリアガス１０（例えば窒素）とともに供給される。この際、原料８，９、及びキャリアガス１０は、ウエハ面に均一に原料が供給されるように、シャワープレート１１を通して供給される。
【００２０】
本実施形態で用いる原料８、９は、Ｎｉ（ＰＦ３）４とＰｔ（ＰＦ３）４であり、ともに常温では液体である。これらの原料の供給には、窒素などによるバブリングを用いてもよいし、原料を加熱してもよい。ただし、Ｐｔ（ＰＦ３）４とＮｉ（ＰＦ３）４はともに、室温で蒸気圧が高いので、窒素によるバブリングや原料の加熱を行わなくても、十分な量の原料をウエハ面に供給することができる。加熱されたウエハ近くに供給された原料は、熱エネルギーを得て、Ｎｉ（ＰＦ３）４(gas)→Ｎｉ(solid)＋４ＰＦ３(gas)、Ｐｔ（ＰＦ３）４(gas)→Ｐｔ(solid)＋４ＰＦ３(gas)のように配位結合の部分が切断されるため、ウエハにはＮｉ(solid)もしくはＰｔ(solid)が堆積する。
【００２１】
本実施形態で使用する基板は、シリサイドを形成する基板である。よって、基本的には、単結晶Ｓｉ基板、もしくは表面に単結晶Ｓｉが露出した基板である。面方位やノッチ方向には、限定されない。また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもかまわない。また、表面が単結晶Ｓｉでなく、多結晶Ｓｉや非晶質Ｓｉであってもかまわない。一般的に用いられるのは、Ｓｉ基板であるが、ＳｉＧｅやＳｉＣのようなＳｉ化合物基板であってもよい。さらに基板のドーピング濃度やドーパントの種類についても限定はない。以下では、最も一般的なＳｉ基板として、Ｂ（ボロン）ドープのｐ−型Ｓｉ（１００）基板であるとして説明する。
【００２２】
ＣＶＤ法で成膜を行う前には、基板の前処理を行って、基板表面に存在する自然酸化膜を除去する。具体的には、例えば１％の希フッ酸で３０秒から２分程度、室温でウェットエッチングする。また、希フッ酸によるウェットエッチングではなく、特許文献７（段落[００３３]〜［００４６］）に記載されたようなドライ前処理でもよい。
【００２３】
この前処理を行った後、ＣＶＤ法によりウエハ上に成膜を行う。ここでは、まず、金属Ｎｉの成膜について述べる。まず、参考例として、ウエハをチャンバー４に搬送し、成膜温度、例えば１５０℃に加熱した。この状態で、キャリアガス１０をチャンバー４に導入し、ＡＰＣバルブを動作させ、圧力を２．５Ｔｏｒｒに制御した。それから、原料８，９を導入した。例えば、Ｎｉ（ＰＦ３）４を、５ｓｃｃｍ導入した。こうして、金属Ｎｉの成膜が開始される。所定の成膜時間が経過した後、Ｎｉ（ＰＦ３）４の流量を０ｓｃｃｍにした。しばらくキャリアガス１０を流して、チャンバー４内の残留ガスを除去した後、窒素の流量を０ｓｃｃｍにして、さらに真空引きを行った。それから、ウェハ温度を低下させ、ウエハを搬送した。
【００２４】
このようにして、Ｂドープのｐ−型Ｓｉ（１００）基板上に金属Ｎｉの成膜を行うと、図２のＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎｎ Ｍｉｃｒｏｓｃｏｐｅ）写真に例示するように、金属Ｎｉの成膜はできるものの、その表面は、凸凹形状で平坦にはならなかった。この状態の金属Ｎｉを全量反応でシリサイド化すると、得られたＮｉシリサイドの膜厚は不均一になり、シリサイド/Ｓｉ界面は平坦にはならない。よって、デバイスに適用することは困難である。そこで、発明者は、シリサイド金属として用いる金属Ｎｉの表面が平坦になるような成膜方法を検討した。
【００２５】
まず、Ｎｉ（ＰＦ３）４を原料に用いたとき、単結晶Ｓｉ基板に金属Ｎｉ成膜初期に形成される結晶核の密度を調べた。例えば、成膜温度２００℃でＮｉ（ＰＦ３）４を２０ｓｃｃｍ、５秒から１５秒、単結晶Ｓｉ基板に供給すると、Ｓｉ基板上には、３０００〜４０００個/ｕｍ２程度の結晶核が生成し、成膜時間を増やしても、結晶核の増え方は小さく、むしろ、一度できた結晶核が大きくなっていく傾向だった。この結果を元に、単結晶Ｓｉ基板上に金属Ｎｉを成膜した場合より結晶核密度が大きくなるものがないか調べた。その結果、Ｐｔ（ＰＦ３）４を原料に用いて、単結晶Ｓｉ基板に金属Ｐｔを成膜した場合、金属Ｎｉを成膜した場合より、結晶核の密度が大きくなることを見出した。具体的には、成膜温度２００℃でＰｔ（ＰＦ３）４を５ｓｃｃｍ、４０秒から８０秒供給すると、６０秒程度から結晶核が生成し始め、その密度は、Ｎｉの約２〜３倍であった。
【００２６】
そこで、Ｐｔ（ＰＦ３）４を原料に用い、単結晶Ｓｉ基板に金属Ｐｔを成膜するときの初期過程を利用して、単結晶Ｓｉ基板に金属Ｐｔの結晶核を高密度に形成し、この状態のＳｉ基板に、Ｎｉ（ＰＦ３）４を原料に用いて、金属Ｎｉを成膜することで、表面が平坦な金属Ｎｉが得られるかどうかを試みた。具体的には、１％希フッ酸を用いて２分間、室温でウェットエッチングし、その後純水で洗浄、乾燥することで、Ｂドープのｐ−型Ｓｉ（１００）基板の表面の自然酸化膜を除去した。この基板をチャンバーに搬送し、基板温度が１５０℃になるように加熱した。そこに、窒素を１００ｓｃｃｍながし、チャンバー内の圧力が２．５ＴｏｒｒになるようにＡＰＣバルブを用いて制御した。この状態で、まず、Ｐｔ（ＰＦ３）４を５ｓｃｃｍ１０秒間流すことで、Ｓｉ基板の上に、金属Ｐｔの結晶核を生成した。その後、Ｐｔ（ＰＦ３）４の流量を０にして、Ｎｉ（ＰＦ３）４を４０ｓｃｃｍとして約１４０秒、金属Ｎｉを成膜した。その結果、図３のＳＥＭ写真に示すような、平坦な金属膜が得られた。
【００２７】
この平坦な金属膜に対して、窒素雰囲気で４００℃９０秒の熱処理を行い、王水で余剰エッチング、さらに窒素雰囲気で５００℃３０秒の熱処理を行うと、表面が平坦なシリサイドが形成された。また、このシリサイドの断面をＳＥＭで確認したところ、シリサイド膜厚は非常に均一であり、シリサイド/Ｓｉ界面も極めて平坦であった。またこのシリサイドをＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で観察すると、ＮｉＳｉ（Ｎｉモノシリサイド）ができていることが確認された。
【００２８】
このように、発明者は、原料としてＰｔ（ＰＦ３）４を用いたＣＶＤ法で、単結晶Ｓｉ基板上にＰｔを成膜したときに、成膜初期に形成されるＰｔの結晶核の密度が、原料としてＮｉ（ＰＦ３）４を用いたＣＶＤ法で、単結晶Ｓｉ基板上にＮｉを成膜したときに、成膜初期に形成されるＮｉの結晶核の密度より高いことを見出した。そして、Ｐｔ（ＰＦ３）４とＮｉ（ＰＦ３）４を原料に用いたＣＶＤ法で、単結晶Ｓｉ基板上に、まずＰｔを成膜し、結晶核の密度が高くなった状態で、Ｎｉを例えばＰｔより厚く成膜すると、表面が平坦なＮｉ膜が得られることを見出した。この平坦なＮｉ膜（正確にはＰｔ／Ｎｉ膜）を熱処理し全量反応させてシリサイドを形成すると、均一な厚みのＮｉＰｔシリサイドが形成できる。
【００２９】
なお、成膜する金属Ｐｔの膜厚は、平均膜厚で０．５ｎｍ以上２ｎｍ以下が好ましい。この状態は、先に述べたように、結晶核としてＰｔが島状に高密度に形成されている状態である。平均膜厚で０．５ｎｍから２ｎｍ程度である理由は、金属Ｐｔの供給量が少ないと、結晶核が存在する領域が少なくなりすぎて、単結晶Ｓｉ基板に直接金属Ｎｉを成膜するのと変わらなくなることによる。また、金属Ｐｔの供給量が多いと、シリサイドを形成したときにＰｔの含有率が高くなりすぎることによる。
【００３０】
ここでは、単結晶Ｓｉ基板に、Ｐｔ（ＰＦ３）４を原料に用いて、金属Ｐｔの結晶核を形成する場合について説明したが、結晶核の密度が金属Ｎｉより大きくなるようであれば、金属Ｐｔの代わりに、他の原料を用いて、他の種類の金属を成膜してもかまわない。ただ、その場合、金属Ｎｉを成膜する場合と、成膜時の基板温度が大きく異ならない（同じ基板温度で成膜できる）ものが好ましい。
【００３１】
＜実施形態２＞
本実施形態の半導体装置の製造方法は、実施形態１に示した方法を、ＭＩＳＦＥＴのソース・ドレインにシリサイドを形成する工程に適用したものである。基板にｎ型ＭＩＳＦＥＴだけ、もしくはｐ型ＭＩＳＦＥＴだけが形成されている場合にも適用できるが、本実施形態では、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に適用した場合について、図４から図７の模式図を用いて説明する。
【００３２】
ＣＭＯＳの既知の製造方法に従い、シリサイドを形成する工程の前までプロセスを行うと、図４のようになる。図４は、ゲート長方向の断面図である。図４では、Ｂドープｐ−型Ｓｉ（１００）基板２１に、素子分離絶縁膜２２が形成され、図４の左側にｎ型ＭＩＳＦＥＴ２３、右側にｐ型ＭＩＳＦＥＴ２４が形成されている。素子分離絶縁膜２２には、通常ＳＴＩが用いられるが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）でもかまわない。ｎ型ＭＩＳＦＥＴ２３の領域には、ｐウェル（未図示）が形成され、基板表面のうちゲート絶縁膜２５に接する部分はチャネルであり、しきい電圧調整用にｐ型のドーピングが施されている。ｐ型ＭＩＳＦＥＴ２４の領域には、ｎウェル（未図示）が形成される。同様に、基板表面のうちゲート絶縁膜２５に接する部分はチャネルであり、しきい電圧調整用にｎ型のドーピングが施されている。ゲート絶縁膜２５の上には、ゲート２６が形成され、ゲート２６の側面と接するように、オフセットスペーサー２７が形成され、オフセットスペーサー２７に接するように、ＳＷ２８が形成されている。図４では、オフセットスペーサー２７、ＳＷ２８ともに、例として、その材料はＳｉ酸化膜とするが、これに限定されない。ソース・ドレイン２９は、ＳＷ２８にセルフ・アラインして形成されており、また、ソース・ドレイン２９からエクステンション３０がゲート側へ伸びている。またエクステンション３０の下部にハロー３１が形成されている。ｎ型ＭＩＳＦＥＴのソース・ドレイン２９、エクステンション３０、ゲート２６は、ｎ型にドーピングされていて、ハロー３１はｐ型にドーピングされている。ｐ型ＭＩＳＦＥＴのソース・ドレイン２９、エクステンション３０、ゲート２６はｐ型にドーピングされていて、ハロー３１はｎ型にドーピングされている。図４のような状態であるときに、シリサイドは、ソース・ドレイン２９とゲート２６の上部に形成される。
【００３３】
図４のような状態が形成された後、シリサイドを形成する部分の自然酸化膜を除去するために、前処理を行う。前処理の方法は、例えば第１の実施形態と同様に、１％希フッ酸を用いたウエット処理でも、ドライ前処理でもよい。
【００３４】
次に、実施形態１と同様に、前処理済みの基板を、成膜を行うチャンバーへ搬送する。その後、ＣＶＤ法を用いて成膜温度１５０℃で成膜する。成膜方法は、実施形態１の場合と同様である。成膜後、基板をチャンバーから取り出す。このとき、図５のように、シリサイド金属３２が成膜される。
【００３５】
図５に示すように、成膜されたシリサイド金属３２は、すべての領域で均一な厚みとはならない。これは以下の理由による。まず、金属Ｐｔを成膜した際に、金属Ｐｔの成膜に選択性がある。すなわち、金属Ｐｔは、Ｓｉ基板上では比較的早く成膜が始まるものの、Ｓｉ酸化膜上ではＳｉ基板上より長いインキュベーション時間が経過した後に成膜が始まる。よって、Ｓｉ基板上に０．５ｎｍから２ｎｍの薄い金属Ｐｔを成膜する間には、Ｓｉ酸化膜上に金属Ｐｔは成膜されない。さらに、この後の金属Ｎｉの成膜にも、選択性がある。高密度な金属Ｐｔの結晶核ができている領域（Ｓｉ基板上）では、金属Ｎｉは早く成膜が始まる。一方、Ｓｉ酸化膜上では、あるインキュベーション時間が経過した後に成膜が始まる。したがって、成膜が終了した時点では、Ｓｉ基板上では厚くシリサイド金属３２が成膜されるものの、Ｓｉ酸化膜上（すなわち素子分離絶縁膜２２やＳＷ２８上）では、シリサイド金属３２が薄く成膜される（もしくは、ほとんど成膜されない）。
【００３６】
図５のようにシリサイド金属３２を成膜した後、窒素雰囲気で４００℃９０秒の熱処理を行い、ＮｉＰｔシリサイド３３を形成する。さらに、王水で余剰エッチングを行い、窒素雰囲気で５００℃３０秒の熱処理を行う。そうすると、図６のようにＮｉＰｔシリサイド３３が形成される。図６に示すように、図５において、素子分離絶縁膜２２やＳＷ２８上にシリサイド金属３２が少ないことを反映して、熱処理時にこの部分からのシリサイド金属の流れ込み（拡散）が少なく、ＮｉＰｔシリサイド３３は、ソース・ドレイン２９の素子分離絶縁膜２２との境界近くにおいても、ソース・ドレイン２９のＳＷ２８との境界近くにおいても、垂れ下がりを生じない。これは、シリサイド金属３２の成膜をスパッタ法で行い、その後、同様に熱処理した場合（図７に図示）に、ソース・ドレイン２９の素子分離絶縁膜２２との境界近くや、ソース・ドレイン２９のＳＷ２８との境界近くにおいて、ＮｉＰｔシリサイド３３の垂れ下がりが生じるのとは対照的である。この結果、本実施形態の方法を用いると、接合リーク電流を低減することができる。本実施形態の方法は、特許文献１の方法に比較して、シリサイド垂れ下がり形状の原因となる、ＳＴＩやＳＷ上のシリサイド金属そのものを低減している点で本質的な解決方法であり、効果が大きい。なお、本実施形態の手法を他の方法、例えば特許文献１の方法と同時に用いることができる。特許文献１の方法とは、一辺が１μｍの正方形の領域内において、素子領域の面積とダミー領域の面積の合計面積の占有率が２５％以上となるように、ダミー領域を設定するものである。この場合、さらに効果が大きくなる。
【００３７】
ＮｉＰｔシリサイド３３形成後は、既知の方法で、ストッパー窒化膜、層間絶縁膜が成膜され、ＣＭＰで平坦化を行った後、コンタクトが形成される。また、必要に応じて、配線が形成される。
【００３８】
なお、図４のような状態の基板で、かつ、隣り合うＳＷ間の距離を変えたものを作製し、シリサイド金属３２の埋め込み性を確認すると、高密度な金属Ｐｔの結晶核を生成してから金属Ｎｉを成膜する方法では、ＳＷ間の距離が３５ｎｍでも、カバレッジ（ゲート２６上とＳＷ２８間のソース・ドレイン２９上に形成されたシリサイド金属３２の膜厚の比）が９０％以上であり、高いカバレッジを示した。
【００３９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４０】
１ ＡＰＣバルブ
２ トラップ
３ 真空ポンプ
４ チャンバー
５ ウエハ
６ 加熱装置
７ ＭＦＣ
８ 原料
９ 原料
１０ キャリアガス（窒素）
１１ シャワープレート
２１ Ｓｉ基板
２２ 素子分離絶縁膜
２３ ｎ型ＭＩＳＦＥＴ
２４ ｐ型ＭＩＳＦＥＴ
２５ ゲート絶縁膜
２６ ゲート
２７ オフセットスペーサー
２８ ＳＷ
２９ ソース・ドレイン
３０ エクステンション
３１ ハロー
３２ シリサイド金属
３３ ＮｉＰｔシリサイド
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）においては、シリサイドは、寄生抵抗の低減を目的としてソース・ドレインおよびゲートに形成されている。現在、シリサイドとしては、ＮｉシリサイドやＮｉＰｔシリサイドが広く用いられている。しかし、ＭＩＳＦＥＴの微細化が進行するにつれ、パターン依存性が深刻な問題になってきた。
【０００３】
シリサイドのパターン依存性には、大別して、次の２つがある。１つは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）やＳＷ（Ｓｉｄｅ Ｗａｌｌ）のようなシリサイド反応が生じない領域に接する拡散層領域で、シリサイドが垂れ下がるような形状となり、シリサイド膜厚が厚くなるものである。もう１つは、パターンのアスペクト比によって、シリサイド膜厚が異なったり、シリサイドの出来に差が生じたりするものである。以下で、これらについて、説明する。
【０００４】
まず、前者について説明する。現在、広く用いられているＮｉシリサイドやＮｉＰｔシリサイドでは、ＳＴＩやＳＷに接する拡散層領域で、シリサイド反応が過剰に進みやすい。この理由は、シリサイドを形成する際の熱処理において、ＮｉがＳｉ中を拡散していく形でシリサイド反応が進むが、ＳＴＩ領域やＳＷ領域では直下にＳｉがないため反応が進まず、ＳＴＩやＳＷに接する拡散層領域では、ＳＴＩ上やＳＷ上のＮｉまで拡散層領域に流れ込み、反応が進行するためである。その結果、ＳＴＩやＳＷに接する拡散層領域では、シリサイドが接合を突き抜けたり、シリサイドと接合界面との距離が短くなったりして、接合リーク電流が増える傾向がある。このような問題に対して、特許文献１では、ダミーの拡散層を設けるなどして、拡散層の面積率をある一定以上の割合にする、という方法を提案している。
【０００５】
次に、後者について説明する。微細化が進行すると、ＭＩＳＦＥＴのゲート間距離が狭くなり、アスペクト比が高い領域が生じる。スパッタでＮｉやＮｉＰｔを成膜すると、このようなアスペクト比の高い領域の拡散層においては、成膜膜厚が薄くなり、アスペクト比が小さい大面積の拡散層領域と、シリサイド金属の膜厚差が生じる。上記したように、ＮｉシリサイドやＮｉＰｔシリサイドの形成は、ＮｉやＮｉＰｔの成膜後、熱処理を行い、拡散層上の金属をすべて反応させることにより行われる。したがって、上記したシリサイド金属の膜厚差は、シリサイドの膜厚差を生じさせる。またアスペクト比の高い領域の拡散層でシリサイド金属の成膜膜厚がさらに少ない場合には、形成されるシリサイドがＮｉＳｉ（Ｎｉモノシリサイド）ではなく、ＮｉＳｉ２（Ｎｉダイシリサイド）となる場合もある。シリサイドの膜厚差は、アスペクト比の高い領域の拡散層と、大面積でアスペクト比の低い領域の拡散層の双方において、シリサイド層抵抗と接合リークの両方が所定の性能を満たすプロセスウインドウを狭める。またＮｉＳｉ２（Ｎｉダイシリサイド）が形成された場合には、接合を突き抜けて、接合リーク電流を増加させてしまうことになる。
【０００６】
このようなシリサイドのパターン依存性を低減するために、シリサイド金属の成膜を、スパッタ法から狭スペース部への埋め込み性がよいＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に置き換えることが試みられている。現在、広く用いられているＮｉＰｔシリサイドのＮｉについては、当初、Ｃｐ（シクロペンタジニエル）系の原料を用いて、ＣＶＤ法による成膜が行われた。しかし、成膜されたＮｉにＣの取り込みが多く、シリサイド反応を阻害することが問題であった。そこで、現在では、特許文献２や特許文献３のように、Ｃを含まないＮｉ（ＰＦ３）４原料を用いて、Ｎｉの成膜が試されている。また、ＮｉＰｔシリサイドのＰｔについても、特許文献４のように、Ｃを含まないＰｔ（ＰＦ３）４原料を用いて、Ｐｔの成膜が行われている。ＮｉＰｔについては、非特許文献１に記載されているように、Ｎｉ（ＰＦ３）４原料と、Ｐｔ（ＰＦ３）４原料を、加熱された基板に同時供給することで成膜が可能であり、２つの原料の供給量を調整することで、ＮｉＰｔの組成（Ｐｔ含有率）を制御することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５０３３４号公報
【特許文献２】米国特許第５２４６８７９号明細書
【特許文献３】特開２００６−４５６４９号公報
【特許文献４】特開２００８−２３１４７３号公報
【特許文献５】特開２００２−２９９２６３号公報
【特許文献６】特開２００２−１８４６９６号公報
【特許文献７】特開２００８−２０５４４０号公報
【非特許文献】
【０００８】
【非特許文献１】第６８回応用物理学会学術講演会 講演予稿集８６３ページ、６ａ−Ｐ１０−１８（２００７年）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、発明者らの検討によると、Ｎｉ（ＰＦ３）４原料を用いて単結晶Ｓｉ基板上にＮｉを成膜する場合、次のような問題が発生して、良好なＮｉシリサイドが作製できない。まず、金属Ｎｉ成膜後、即シリサイド化するような成膜温度では、ＮｉＳｉ（Ｎｉモノシリサイド）の単一層を得ることが困難である。また、低温で金属Ｎｉを成膜し、その後、熱処理してシリサイドを形成する方法（現在行われているＮｉシリサイドの形成方法で、金属Ｎｉの成膜方法だけをスパッタ法からＣＶＤ法に置き換える方法）では、ＮｉＳｉ（Ｎｉモノシリサイド）の単一層は得られるが、ＣＶＤ法で成膜した金属Ｎｉの表面平坦性がよくないため、全量反応で形成するＮｉシリサイドを均一な厚さとすることが難しい。
【００１０】
したがって、現在、広く用いられているＮｉＰｔシリサイド（Ｐｔ含有率は、数ａｔｍ％程度）を形成する場合でも、成膜されるシリサイド金属のほとんどがＮｉであるため、ＣＶＤで成膜されたＮｉＰｔが平坦な膜にならず、この膜を熱処理し全量反応させて形成したシリサイドも、均一な厚みにならないという問題があった。
【００１１】
一方、ある基板に直接成膜して表面が平坦にならない膜を平坦に成膜する方法としては、まず高密度に結晶核が存在する層を形成し、その後、目的とする膜を成膜し平坦な膜を得るという方法がある。例えば、特許文献５では、平坦なダイヤモンド薄膜をＳｉ基板に成膜するために、最初、多孔質Ｓｉ層を形成し、この上に、高密度に結晶核が存在するダイヤモンド状炭素を含む中間層を形成し、その上に、ダイヤモンド薄膜を形成して、平坦なダイヤモンド薄膜を得ている。また、特許文献６では、サファイア基板の上に平坦なＧａＮを成膜するために、最初に、ＧａＮを９００℃以下で成膜し、高密度に結晶核を生成した上で、次に１０００℃以上でＧａＮを形成し、平坦なＧａＮを得ている。
【００１２】
しかしながら、シリサイド金属、特に現在広く集積回路に用いられている金属Ｎｉに対しては、このような方法ができるかどうか明らかではなく、また、高密度に結晶核が存在する層として、何が適切なのかも、不明であった。
【課題を解決するための手段】
【００１３】
本発明によれば、ＣＶＤ法を用いて、シリコン層上にＰｔ層を形成する工程と、
ＣＶＤ法を用いて、前記Ｐｔ層上にＮｉ層を、前記Ｐｔ層より厚く形成する工程と、
前記シリコン層、前記Ｐｔ層、及び前記Ｎｉ層を熱処理することにより、ＮｉＰｔシリサイドを形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１４】
本発明者が検討した結果、上記した構成を有することにより、平坦なＮｉＰｔシリサイド層を形成できることが判明した。
【発明の効果】
【００１５】
本発明によれば、平坦なＮｉＰｔシリサイド層を形成できる。
【図面の簡単な説明】
【００１６】
【図１】熱ＣＶＤ装置の構成を示す図である。
【図２】参考例に係るＳＥＭ写真である。
【図３】実施形態に係るＳＥＭ写真である。
【図４】実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】比較例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明により実現される実施形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、図面中、同一の材料で形成され、同一の処理がなされた同一の構成の部分（層、膜など）については、同様の模様を付し、適宜、符号での指示を省略する。これらの前提は、以下のすべての実施形態において同様である。
【００１８】
＜実施形態１＞
本発明の半導体装置の製造方法は、ＣＶＤ法による金属の成膜を基本としている。ＣＶＤ法は、化学反応に必要なエネルギーの与え方によって、熱ＣＶＤ、プラズマＣＶＤ、光ＣＶＤなどに分類されるが、本発明の半導体装置の製造方法は、これらのうち、特定のものに限定されない。しかし、以下では、最も一般的な、熱ＣＶＤの場合を例にして説明する。
【００１９】
熱ＣＶＤを行う装置は、例えば、図１のようなものである。図１には、枚葉のＣＶＤ装置を示すが、バッチのＣＶＤ装置であってもかまわない。図１では、圧力制御用のＡＰＣ（Ａｕｔｏ Ｐｒｅｓｓｕｒｅ Ｃｏｎｔｏｒｌ）バルブ１とトラップ２を介して、真空ポンプ３がチャンバー４に接続されている。チャンバー４内には、ウエハ５を保持して加熱する加熱装置６が設けられている。チャンバー４は、コールドウォール型でもホットウォール型でもよく、特に限定されない。このチャンバー４内には、ＭＦＣ（Ｍａｓｓ Ｆｌｏｗ Ｃｏｎｔｒｏｌｅｒ）７によって流量が制御された原料８，９が、他のＭＦＣ７によって流量が制御されたキャリアガス１０（例えば窒素）とともに供給される。この際、原料８，９、及びキャリアガス１０は、ウエハ面に均一に原料が供給されるように、シャワープレート１１を通して供給される。
【００２０】
本実施形態で用いる原料８、９は、Ｎｉ（ＰＦ３）４とＰｔ（ＰＦ３）４であり、ともに常温では液体である。これらの原料の供給には、窒素などによるバブリングを用いてもよいし、原料を加熱してもよい。ただし、Ｐｔ（ＰＦ３）４とＮｉ（ＰＦ３）４はともに、室温で蒸気圧が高いので、窒素によるバブリングや原料の加熱を行わなくても、十分な量の原料をウエハ面に供給することができる。加熱されたウエハ近くに供給された原料は、熱エネルギーを得て、Ｎｉ（ＰＦ３）４(gas)→Ｎｉ(solid)＋４ＰＦ３(gas)、Ｐｔ（ＰＦ３）４(gas)→Ｐｔ(solid)＋４ＰＦ３(gas)のように配位結合の部分が切断されるため、ウエハにはＮｉ(solid)もしくはＰｔ(solid)が堆積する。
【００２１】
本実施形態で使用する基板は、シリサイドを形成する基板である。よって、基本的には、単結晶Ｓｉ基板、もしくは表面に単結晶Ｓｉが露出した基板である。面方位やノッチ方向には、限定されない。また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもかまわない。また、表面が単結晶Ｓｉでなく、多結晶Ｓｉや非晶質Ｓｉであってもかまわない。一般的に用いられるのは、Ｓｉ基板であるが、ＳｉＧｅやＳｉＣのようなＳｉ化合物基板であってもよい。さらに基板のドーピング濃度やドーパントの種類についても限定はない。以下では、最も一般的なＳｉ基板として、Ｂ（ボロン）ドープのｐ−型Ｓｉ（１００）基板であるとして説明する。
【００２２】
ＣＶＤ法で成膜を行う前には、基板の前処理を行って、基板表面に存在する自然酸化膜を除去する。具体的には、例えば１％の希フッ酸で３０秒から２分程度、室温でウェットエッチングする。また、希フッ酸によるウェットエッチングではなく、特許文献７（段落[００３３]〜［００４６］）に記載されたようなドライ前処理でもよい。
【００２３】
この前処理を行った後、ＣＶＤ法によりウエハ上に成膜を行う。ここでは、まず、金属Ｎｉの成膜について述べる。まず、参考例として、ウエハをチャンバー４に搬送し、成膜温度、例えば１５０℃に加熱した。この状態で、キャリアガス１０をチャンバー４に導入し、ＡＰＣバルブを動作させ、圧力を２．５Ｔｏｒｒに制御した。それから、原料８，９を導入した。例えば、Ｎｉ（ＰＦ３）４を、５ｓｃｃｍ導入した。こうして、金属Ｎｉの成膜が開始される。所定の成膜時間が経過した後、Ｎｉ（ＰＦ３）４の流量を０ｓｃｃｍにした。しばらくキャリアガス１０を流して、チャンバー４内の残留ガスを除去した後、窒素の流量を０ｓｃｃｍにして、さらに真空引きを行った。それから、ウェハ温度を低下させ、ウエハを搬送した。
【００２４】
このようにして、Ｂドープのｐ−型Ｓｉ（１００）基板上に金属Ｎｉの成膜を行うと、図２のＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎｎ Ｍｉｃｒｏｓｃｏｐｅ）写真に例示するように、金属Ｎｉの成膜はできるものの、その表面は、凸凹形状で平坦にはならなかった。この状態の金属Ｎｉを全量反応でシリサイド化すると、得られたＮｉシリサイドの膜厚は不均一になり、シリサイド/Ｓｉ界面は平坦にはならない。よって、デバイスに適用することは困難である。そこで、発明者は、シリサイド金属として用いる金属Ｎｉの表面が平坦になるような成膜方法を検討した。
【００２５】
まず、Ｎｉ（ＰＦ３）４を原料に用いたとき、単結晶Ｓｉ基板に金属Ｎｉ成膜初期に形成される結晶核の密度を調べた。例えば、成膜温度２００℃でＮｉ（ＰＦ３）４を２０ｓｃｃｍ、５秒から１５秒、単結晶Ｓｉ基板に供給すると、Ｓｉ基板上には、３０００〜４０００個/ｕｍ２程度の結晶核が生成し、成膜時間を増やしても、結晶核の増え方は小さく、むしろ、一度できた結晶核が大きくなっていく傾向だった。この結果を元に、単結晶Ｓｉ基板上に金属Ｎｉを成膜した場合より結晶核密度が大きくなるものがないか調べた。その結果、Ｐｔ（ＰＦ３）４を原料に用いて、単結晶Ｓｉ基板に金属Ｐｔを成膜した場合、金属Ｎｉを成膜した場合より、結晶核の密度が大きくなることを見出した。具体的には、成膜温度２００℃でＰｔ（ＰＦ３）４を５ｓｃｃｍ、４０秒から８０秒供給すると、６０秒程度から結晶核が生成し始め、その密度は、Ｎｉの約２〜３倍であった。
【００２６】
そこで、Ｐｔ（ＰＦ３）４を原料に用い、単結晶Ｓｉ基板に金属Ｐｔを成膜するときの初期過程を利用して、単結晶Ｓｉ基板に金属Ｐｔの結晶核を高密度に形成し、この状態のＳｉ基板に、Ｎｉ（ＰＦ３）４を原料に用いて、金属Ｎｉを成膜することで、表面が平坦な金属Ｎｉが得られるかどうかを試みた。具体的には、１％希フッ酸を用いて２分間、室温でウェットエッチングし、その後純水で洗浄、乾燥することで、Ｂドープのｐ−型Ｓｉ（１００）基板の表面の自然酸化膜を除去した。この基板をチャンバーに搬送し、基板温度が１５０℃になるように加熱した。そこに、窒素を１００ｓｃｃｍながし、チャンバー内の圧力が２．５ＴｏｒｒになるようにＡＰＣバルブを用いて制御した。この状態で、まず、Ｐｔ（ＰＦ３）４を５ｓｃｃｍ１０秒間流すことで、Ｓｉ基板の上に、金属Ｐｔの結晶核を生成した。その後、Ｐｔ（ＰＦ３）４の流量を０にして、Ｎｉ（ＰＦ３）４を４０ｓｃｃｍとして約１４０秒、金属Ｎｉを成膜した。その結果、図３のＳＥＭ写真に示すような、平坦な金属膜が得られた。
【００２７】
この平坦な金属膜に対して、窒素雰囲気で４００℃９０秒の熱処理を行い、王水で余剰エッチング、さらに窒素雰囲気で５００℃３０秒の熱処理を行うと、表面が平坦なシリサイドが形成された。また、このシリサイドの断面をＳＥＭで確認したところ、シリサイド膜厚は非常に均一であり、シリサイド/Ｓｉ界面も極めて平坦であった。またこのシリサイドをＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で観察すると、ＮｉＳｉ（Ｎｉモノシリサイド）ができていることが確認された。
【００２８】
このように、発明者は、原料としてＰｔ（ＰＦ３）４を用いたＣＶＤ法で、単結晶Ｓｉ基板上にＰｔを成膜したときに、成膜初期に形成されるＰｔの結晶核の密度が、原料としてＮｉ（ＰＦ３）４を用いたＣＶＤ法で、単結晶Ｓｉ基板上にＮｉを成膜したときに、成膜初期に形成されるＮｉの結晶核の密度より高いことを見出した。そして、Ｐｔ（ＰＦ３）４とＮｉ（ＰＦ３）４を原料に用いたＣＶＤ法で、単結晶Ｓｉ基板上に、まずＰｔを成膜し、結晶核の密度が高くなった状態で、Ｎｉを例えばＰｔより厚く成膜すると、表面が平坦なＮｉ膜が得られることを見出した。この平坦なＮｉ膜（正確にはＰｔ／Ｎｉ膜）を熱処理し全量反応させてシリサイドを形成すると、均一な厚みのＮｉＰｔシリサイドが形成できる。
【００２９】
なお、成膜する金属Ｐｔの膜厚は、平均膜厚で０．５ｎｍ以上２ｎｍ以下が好ましい。この状態は、先に述べたように、結晶核としてＰｔが島状に高密度に形成されている状態である。平均膜厚で０．５ｎｍから２ｎｍ程度である理由は、金属Ｐｔの供給量が少ないと、結晶核が存在する領域が少なくなりすぎて、単結晶Ｓｉ基板に直接金属Ｎｉを成膜するのと変わらなくなることによる。また、金属Ｐｔの供給量が多いと、シリサイドを形成したときにＰｔの含有率が高くなりすぎることによる。
【００３０】
ここでは、単結晶Ｓｉ基板に、Ｐｔ（ＰＦ３）４を原料に用いて、金属Ｐｔの結晶核を形成する場合について説明したが、結晶核の密度が金属Ｎｉより大きくなるようであれば、金属Ｐｔの代わりに、他の原料を用いて、他の種類の金属を成膜してもかまわない。ただ、その場合、金属Ｎｉを成膜する場合と、成膜時の基板温度が大きく異ならない（同じ基板温度で成膜できる）ものが好ましい。
【００３１】
＜実施形態２＞
本実施形態の半導体装置の製造方法は、実施形態１に示した方法を、ＭＩＳＦＥＴのソース・ドレインにシリサイドを形成する工程に適用したものである。基板にｎ型ＭＩＳＦＥＴだけ、もしくはｐ型ＭＩＳＦＥＴだけが形成されている場合にも適用できるが、本実施形態では、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に適用した場合について、図４から図７の模式図を用いて説明する。
【００３２】
ＣＭＯＳの既知の製造方法に従い、シリサイドを形成する工程の前までプロセスを行うと、図４のようになる。図４は、ゲート長方向の断面図である。図４では、Ｂドープｐ−型Ｓｉ（１００）基板２１に、素子分離絶縁膜２２が形成され、図４の左側にｎ型ＭＩＳＦＥＴ２３、右側にｐ型ＭＩＳＦＥＴ２４が形成されている。素子分離絶縁膜２２には、通常ＳＴＩが用いられるが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）でもかまわない。ｎ型ＭＩＳＦＥＴ２３の領域には、ｐウェル（未図示）が形成され、基板表面のうちゲート絶縁膜２５に接する部分はチャネルであり、しきい電圧調整用にｐ型のドーピングが施されている。ｐ型ＭＩＳＦＥＴ２４の領域には、ｎウェル（未図示）が形成される。同様に、基板表面のうちゲート絶縁膜２５に接する部分はチャネルであり、しきい電圧調整用にｎ型のドーピングが施されている。ゲート絶縁膜２５の上には、ゲート２６が形成され、ゲート２６の側面と接するように、オフセットスペーサー２７が形成され、オフセットスペーサー２７に接するように、ＳＷ２８が形成されている。図４では、オフセットスペーサー２７、ＳＷ２８ともに、例として、その材料はＳｉ酸化膜とするが、これに限定されない。ソース・ドレイン２９は、ＳＷ２８にセルフ・アラインして形成されており、また、ソース・ドレイン２９からエクステンション３０がゲート側へ伸びている。またエクステンション３０の下部にハロー３１が形成されている。ｎ型ＭＩＳＦＥＴのソース・ドレイン２９、エクステンション３０、ゲート２６は、ｎ型にドーピングされていて、ハロー３１はｐ型にドーピングされている。ｐ型ＭＩＳＦＥＴのソース・ドレイン２９、エクステンション３０、ゲート２６はｐ型にドーピングされていて、ハロー３１はｎ型にドーピングされている。図４のような状態であるときに、シリサイドは、ソース・ドレイン２９とゲート２６の上部に形成される。
【００３３】
図４のような状態が形成された後、シリサイドを形成する部分の自然酸化膜を除去するために、前処理を行う。前処理の方法は、例えば第１の実施形態と同様に、１％希フッ酸を用いたウエット処理でも、ドライ前処理でもよい。
【００３４】
次に、実施形態１と同様に、前処理済みの基板を、成膜を行うチャンバーへ搬送する。その後、ＣＶＤ法を用いて成膜温度１５０℃で成膜する。成膜方法は、実施形態１の場合と同様である。成膜後、基板をチャンバーから取り出す。このとき、図５のように、シリサイド金属３２が成膜される。
【００３５】
図５に示すように、成膜されたシリサイド金属３２は、すべての領域で均一な厚みとはならない。これは以下の理由による。まず、金属Ｐｔを成膜した際に、金属Ｐｔの成膜に選択性がある。すなわち、金属Ｐｔは、Ｓｉ基板上では比較的早く成膜が始まるものの、Ｓｉ酸化膜上ではＳｉ基板上より長いインキュベーション時間が経過した後に成膜が始まる。よって、Ｓｉ基板上に０．５ｎｍから２ｎｍの薄い金属Ｐｔを成膜する間には、Ｓｉ酸化膜上に金属Ｐｔは成膜されない。さらに、この後の金属Ｎｉの成膜にも、選択性がある。高密度な金属Ｐｔの結晶核ができている領域（Ｓｉ基板上）では、金属Ｎｉは早く成膜が始まる。一方、Ｓｉ酸化膜上では、あるインキュベーション時間が経過した後に成膜が始まる。したがって、成膜が終了した時点では、Ｓｉ基板上では厚くシリサイド金属３２が成膜されるものの、Ｓｉ酸化膜上（すなわち素子分離絶縁膜２２やＳＷ２８上）では、シリサイド金属３２が薄く成膜される（もしくは、ほとんど成膜されない）。
【００３６】
図５のようにシリサイド金属３２を成膜した後、窒素雰囲気で４００℃９０秒の熱処理を行い、ＮｉＰｔシリサイド３３を形成する。さらに、王水で余剰エッチングを行い、窒素雰囲気で５００℃３０秒の熱処理を行う。そうすると、図６のようにＮｉＰｔシリサイド３３が形成される。図６に示すように、図５において、素子分離絶縁膜２２やＳＷ２８上にシリサイド金属３２が少ないことを反映して、熱処理時にこの部分からのシリサイド金属の流れ込み（拡散）が少なく、ＮｉＰｔシリサイド３３は、ソース・ドレイン２９の素子分離絶縁膜２２との境界近くにおいても、ソース・ドレイン２９のＳＷ２８との境界近くにおいても、垂れ下がりを生じない。これは、シリサイド金属３２の成膜をスパッタ法で行い、その後、同様に熱処理した場合（図７に図示）に、ソース・ドレイン２９の素子分離絶縁膜２２との境界近くや、ソース・ドレイン２９のＳＷ２８との境界近くにおいて、ＮｉＰｔシリサイド３３の垂れ下がりが生じるのとは対照的である。この結果、本実施形態の方法を用いると、接合リーク電流を低減することができる。本実施形態の方法は、特許文献１の方法に比較して、シリサイド垂れ下がり形状の原因となる、ＳＴＩやＳＷ上のシリサイド金属そのものを低減している点で本質的な解決方法であり、効果が大きい。なお、本実施形態の手法を他の方法、例えば特許文献１の方法と同時に用いることができる。特許文献１の方法とは、一辺が１μｍの正方形の領域内において、素子領域の面積とダミー領域の面積の合計面積の占有率が２５％以上となるように、ダミー領域を設定するものである。この場合、さらに効果が大きくなる。
【００３７】
ＮｉＰｔシリサイド３３形成後は、既知の方法で、ストッパー窒化膜、層間絶縁膜が成膜され、ＣＭＰで平坦化を行った後、コンタクトが形成される。また、必要に応じて、配線が形成される。
【００３８】
なお、図４のような状態の基板で、かつ、隣り合うＳＷ間の距離を変えたものを作製し、シリサイド金属３２の埋め込み性を確認すると、高密度な金属Ｐｔの結晶核を生成してから金属Ｎｉを成膜する方法では、ＳＷ間の距離が３５ｎｍでも、カバレッジ（ゲート２６上とＳＷ２８間のソース・ドレイン２９上に形成されたシリサイド金属３２の膜厚の比）が９０％以上であり、高いカバレッジを示した。
【００３９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４０】
１ ＡＰＣバルブ
２ トラップ
３ 真空ポンプ
４ チャンバー
５ ウエハ
６ 加熱装置
７ ＭＦＣ
８ 原料
９ 原料
１０ キャリアガス（窒素）
１１ シャワープレート
２１ Ｓｉ基板
２２ 素子分離絶縁膜
２３ ｎ型ＭＩＳＦＥＴ
２４ ｐ型ＭＩＳＦＥＴ
２５ ゲート絶縁膜
２６ ゲート
２７ オフセットスペーサー
２８ ＳＷ
２９ ソース・ドレイン
３０ エクステンション
３１ ハロー
３２ シリサイド金属
３３ ＮｉＰｔシリサイド
【特許請求の範囲】
【請求項１】
ＣＶＤ法を用いて、シリコン層上にＰｔ層を形成する工程と、
ＣＶＤ法を用いて、前記Ｐｔ層上にＮｉ層を、前記Ｐｔ層より厚く形成する工程と、
前記シリコン層、前記Ｐｔ層、及び前記Ｎｉ層を熱処理することにより、ＮｉＰｔシリサイドを形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記Ｐｔ層の平均膜厚が０．５ｎｍ以上２ｎｍ以下である半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記Ｐｔ層は、Ｐｔ（ＰＦ３）４を用いて形成され、前記Ｎｉ層はＮｉ（ＰＦ３）４を用いて形成される半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記シリコン層は、ＭＩＳＦＥＴのソース・ドレインである半導体装置の製造方法。
【請求項１】
ＣＶＤ法を用いて、シリコン層上にＰｔ層を形成する工程と、
ＣＶＤ法を用いて、前記Ｐｔ層上にＮｉ層を、前記Ｐｔ層より厚く形成する工程と、
前記シリコン層、前記Ｐｔ層、及び前記Ｎｉ層を熱処理することにより、ＮｉＰｔシリサイドを形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記Ｐｔ層の平均膜厚が０．５ｎｍ以上２ｎｍ以下である半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記Ｐｔ層は、Ｐｔ（ＰＦ３）４を用いて形成され、前記Ｎｉ層はＮｉ（ＰＦ３）４を用いて形成される半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記シリコン層は、ＭＩＳＦＥＴのソース・ドレインである半導体装置の製造方法。
【図１】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【公開番号】特開２０１２−６９８４９（Ｐ２０１２−６９８４９Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１４９５８（Ｐ２０１０−２１４９５８）
【出願日】平成２２年９月２７日（２０１０．９．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２７日（２０１０．９．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]